JP2006238646A - 自励式降圧チョッパレギュレータ - Google Patents

Abstract

【課題】 低消費電力で、安定した出力電圧を供給することが可能な自励式降圧チョッパレギュレータを提供することを目的とする。
【解決手段】 本発明にかかる自励式降圧チョッパレギュレータは、スイッチ素子としてｐ型ＭＯＳトランジスタＰＴ１を設けるとともに、従来のダイオードを用いた整流ではなく、ｎ型ＭＯＳトランジスタＮＴ１を設けた同期整流回路を設けることにより、順方向電圧を小さくして、ダイオードで生じていた順方向電圧による損失および発熱による消費電力を低減することができる。
【選択図】 図２

Description

本発明は、自励式チョッパレギュレータに関し、特に自励式降圧チョッパレギュレータに関する。

従来より、直流電圧の大きさを調整するためにいわゆるチョッパレギュレータが用いられてきた。自励式チョッパレギュレータは、スイッチ素子のオン／オフにより直流電力の変換・制御すなわち降圧あるいは昇圧を行なうものである。この自励式チョッパレギュレータは、いわゆるリップルコンバータと呼ばれるもので出力電圧の低下および上昇に応じて、スイッチ素子をオン／オフすることにより所定の値へと出力電圧の安定化を図るものである。

しかしながら、このスイッチ素子のスイッチング周波数すなわち自励発振の発振周波数は、回路素子のばらつきや配線の引き回しの影響等により変動するおそれがあり、設計段階で意図した所望の発振周波数と異なる周波数によりスイッチ素子がオン／オフを実行するために所望の安定した出力特性が得られないという問題があった。

特開２００３−７０２４４号公報においては、スイッチ素子のオン／オフのタイミングを調整する回路を設けることにより、所望の発振周波数に調整し、安定した出力特性が得られる自励式チョッパレギュレータを開示している。

図６は、従来の特開２００３−７０２４４号公報における自励式チョッパレギュレータ１０を説明するブロック構成図である。

図７は、従来の自励式チョッパレギュレータ１０の具体的回路構成図である。

図６を参照して、従来の自励式チョッパレギュレータについて説明する。自励式チョッパレギュレータ１０は、ノードＮ０とノードＮ１１との間に接続され、ノードＮ０と電気的に結合された入力電圧端子Ｖｉｎに加えられた入力電圧をスイッチング動作により投入するスイッチ素子１２と、スイッチ素子１２に接続されてスイッチ素子１２を駆動するドライブ回路１４と、ノードＮ０と電気的に結合された入力電圧端子Ｖｉｎに接続されてドライブ回路１４を起動する起動回路１６と、スイッチ素子１２の出力に接続されてドライブ回路１４に正帰還をかける帰還回路１８と、ノードＮ４と電気的に結合された出力電圧端子ＶｏｕｔとノードＮ１１との間に接続されて、スイッチ素子１２がオンのときに電磁エネルギを蓄える直流リアクトルＬ１と、スイッチ素子１２の出力と接地側のノードＮ１との間に接続されて、スイッチ素子１２がオフのときの直流リアクトルＬ１の電磁エネルギによって電流が還流する還流ダイオードＤ１と、ノードＮ４と接続されて、直流リアクトルＬ１の出力電圧を検出して検出結果に基づきドライブ回路１４に対して制御信号を出力する電圧検出回路２０と、電圧検出回路２０とドライブ回路１４との間に接続され、電圧検出回路２０からドライブ回路１４に伝達する制御信号のタイミングを調整する検出タイミング調整回路２２とを備える。

入力電圧端子ＶｉｎにコンデンサＣ１により平滑された直流電圧Ｖｉが加えられると、起動回路１６によりドライブ回路１４が起動する。ドライブ回路１４の起動によってスイッチ素子１２がオンし、スイッチ素子１２の出力が上昇する。したがって、帰還回路１８によってドライブ回路１４に正帰還が掛かる。

同時に、直流リアクトルＬ１に電流が流れ、直線的に電流量が増加して、直流リアクトルＬ１を通じてコンデンサＣ３が充電され、出力電圧端子Ｖｏｕｔの出力電圧が上昇する。

スイッチ素子１２がオンしている場合において、電圧検出回路２０は、出力電圧端子Ｖｏｕｔの出力電圧を検知し、出力電圧が所定の基準電圧を超えるのを検出すると、検出タイミング調整回路２２を介してドライブ回路１４をオフする信号を出力する。これによりスイッチ素子１２がオフとなる。

スイッチ素子１２がオフの期間中は、直流リアクトルＬ１に蓄えられた電磁エネルギによって電流が還流ダイオードＤ１を介して還流されて出力電圧端子Ｖｏｕｔに接続された平滑コンデンサＣ３および負荷２４に送られる。

スイッチ素子１２がオフしている場合において、電圧検出回路２０は、出力電圧端子Ｖｏｕｔの出力電圧を検知し、出力電圧が所定の基準電圧よりも下がるのを検出すると、検出タイミング調整回路２２を介してドライブ回路１４をオンする信号を出力する。これにより、再びスイッチ素子１２がオンする。

したがって、電圧検出回路２０は、出力電圧端子Ｖｏｕｔの電圧レベルを検出し、スイッチ素子１２のオン／オフを制御する。これに伴い、出力電圧端子Ｖｏｕｔに供給される出力電圧は所望の電圧に制御される。

図７を参照して、従来の自励式チョッパレギュレータの回路構成の接続関係について説明する。スイッチ素子１２は、トランジスタＴＲ４で構成される。トランジスタＴＲ４は、エミッタ側がノードＮ０と接続され、コレクタ側がノードＮ１１と接続され、ベース側がノードＮ２と接続される。

ドライブ回路１４は、トランジスタＴＲ３と、抵抗Ｒ７およびＲ８とで構成される。トランジスタＴＲ３は、エミッタ側がノードＮ１と接続され、コレクタ側が抵抗Ｒ７を介してノードＮ２と接続される。そしてベース側がノードＮ３と接続される。抵抗Ｒ８は、ノードＮ０とノードＮ２との間に接続される。

起動回路１６は、抵抗Ｒ９で構成される。抵抗Ｒ９は、ノードＮ０とノードＮ３との間に接続される。帰還回路１８は、コンデンサＣ２と、抵抗Ｒ１０とで構成される。コンデンサＣ２と、抵抗Ｒ１０は、ノードＮ１１とノードＮ３との間に直列に接続される。

電圧検出回路２０は、抵抗Ｒ３〜Ｒ６と、シャントレギュレータＵ１と、コンデンサＣ４とで構成される。抵抗Ｒ３は、ノードＮ４とノードＮ５との間に接続される。抵抗Ｒ４は、ノードＮ５とノードＮ７との間に接続される。抵抗Ｒ５は、ノードＮ４とノードＮ８との間に接続される。コンデンサＣ４は、ノードＮ７とノードＮ８との間に接続される。抵抗Ｒ６は、ノードＮ１とノードＮ８との間に接続される。シャントレギュレータＵ１は、ノードＮ８の電圧に応じて動作し、カソード側がノードＮ７と接続され、アノード側がノードＮ１と接続される。

検出タイミング調整回路２２は、トランジスタＴＲ１，ＴＲ２と、抵抗Ｒ２と、可変抵抗ＶＲ１とで構成される。トランジスタＴＲ２はＰＮＰ型バイポーラトランジスタであり、エミッタ側がノードＮ４と接続され、コレクタ側が抵抗Ｒ２を介してノードＮ６と接続され、ベース側がノードＮ５と接続される。トランジスタＴＲ１はＮＰＮ型バイポーラトランジスタであり、エミッタ側がノードＮ１と接続され、コレクタ側がノードＮ３と接続される。ベース側がノードＮ６と接続される。可変抵抗ＶＲ１は、ノードＮ６とノードＮ１との間に接続される。

出力電圧端子Ｖｏｕｔの電圧は、抵抗Ｒ５およびＲ６で分圧され、ノードＮ８に供給される。この分圧された電圧が、シャントレギュレータＵ１の基準電圧すなわちしきい値電圧よりも低くなると、シャントレギュレータＵ１はオフとなる。

シャントレギュレータＵ１がオフとなると、検出タイミング調整回路２２において、バイアス抵抗Ｒ４を通じて流れていたベース電流が遮断されるために入力トランジスタＴＲ２はオフとなる。入力トランジスタＴＲ２がオフになると、出力トランジスタＴＲ１は、結合抵抗Ｒ２を通じて流れ込んでいたベース電流が遮断されるためにオフとなるが、ベース蓄積電荷が可変抵抗ＶＲ１を通じて放電されるまでに時間遅れが生ずる。出力トランジスタＴＲ１がオフとなると、ドライブ回路１４において、トランジスタＴＲ３は、抵抗Ｒ９を介してベース電流が流れるためにオンとなる。ドライブ回路１４のトランジスタＴＲ３がオンとなるとスイッチ素子１２のトランジスタＴＲ４は抵抗Ｒ７を介してベース電流が流れるためにオンとなる。

したがって、直流リアクトルＬ１を通じてコンデンサＣ３が充電され、出力電圧端子Ｖｏｕｔへの出力電圧が上昇することとなる。

一方、出力電圧端子Ｖｏｕｔの電圧が上昇すると前述したのと逆の動作過程が生じることとなる。

具体的には、ノードＮ８に供給される分圧された電圧がシャントレギュレータＵ１の検出電圧すなわち基準電圧よりも高くなると、シャントレギュレータＵ１がオンする。

シャントレギュレータＵ１がオンとなると、検出タイミング調整回路２２において、バイアス抵抗Ｒ３の電圧降下が大きくなって、抵抗Ｒ４を介して入力トランジスタＴＲ２のベース電流が流れるために入力トランジスタＴＲ２はオンとなる。入力トランジスタＴＲ２がオンになると、出力トランジスタＴＲ１もオンする。

出力トランジスタＴＲ１がオンすると、ドライブ回路１４のトランジスタＴＲ３はオフとなる。これに伴いスイッチ素子１２のトランジスタＴＲ４もオフとなり、出力電圧端子Ｖｏｕｔの出力電圧は下降する。

このようにしてスイッチ素子１２のトランジスタＴＲ４は、一連のフィードバックループの遅延時間で定まる一定の周波数でスイッチング動作を繰返し、出力電圧端子Ｖｏｕｔの出力電圧は一定に保たれる。

この従来の自励式チョッパレギュレータ１０のスイッチング周波数すなわち発振周波数は、出力トランジスタＴＲ１のベース蓄積電荷の放電時間と相関関係があるため可変抵抗ＶＲ１の抵抗値を調整することにより、発振周波数を調整することができる。具体的には可変抵抗ＶＲ１の抵抗値を小さくすると、出力トランジスタＴＲ１のベース蓄積電荷の放電時間が短くなるので遅延時間が短くなり結果的に自励式チョッパレギュレータの発振周波数は高くなる。一方、可変抵抗ＶＲ１の抵抗値を大きくすると、出力トランジスタＴＲ１のベース蓄積電荷の放電時間が長くなるため、遅延時間が長くなり結果的に自励式チョッパレギュレータの発振周波数は低くなることとなる。
特開２００３−７０２４４号公報

一方で、直流電力の変換・制御を行なう上記の自励式チョッパレギュレータには、動作安定性が求められるとともに、消費電力の低減および高効率な回路設計が求められている。

理想的には、スイッチ素子１２のオン時間に対応したエネルギが入力側から出力側に伝達される。たとえば入力電圧が１０Ｖで出力電圧が５Ｖの場合、スイッチ素子１２のオン時間とオフ時間との合計の時間に対するオン時間の割合を５０％に設定することにより、調整を行なうことができる。出力電圧を１Ｖにする場合には、オン時間の割合を１０％に設定し、出力電力を８Ｖにする場合には、オン時間の割合を８０％に設定すればよいことになる。

上述したようにスイッチ素子１２がオン時間の場合には、直流リアクトルＬ１に電流が流れ、スイッチ素子１２がオフ時間の場合には、還流ダイオードＤ１を介して直流リアクトルＬ１に電流が流れる。

ここで、スイッチ素子１２のオン時間とオフ時間との合計の時間が一定だと考えると、スイッチ素子１２のオン時間の割合が大きいときにはオフ時間が短いので還流ダイオードＤ１を介して電流の流れる時間も短くなる。

一方、スイッチ素子１２のオン時間の割合が小さい時（オフ−デューティが５０％を越える場合）にはオフ時間が長いので還流ダイオードＤ１を介して電流の流れる時間が長くなる。ここで、還流ダイオードＤ１を流れる時間が長いほど還流ダイオードＤ１での損失（ロス）が大きくなり、さらには発熱が生じることになり、結果として消費電力の増大を招く問題が発生する。

また、スイッチ素子１２のオン時間の長さが長くて還流ダイオードＤ１に電流が流れる時間が短くても、その電流値が大きければ還流ダイオードＤ１（以下、単にダイオードとも称する）での損失が大きくなり、さらには、発熱が生じることになり結果として消費電力の増大を招く問題が発生する。

本発明は、上記のような問題を解決するためになされたものであって、低消費電力で、安定した出力電圧を供給することが可能な自励式降圧チョッパレギュレータを提供することを目的とする。

本発明に係る自励式降圧チョッパレギュレータは、入力電圧を降圧して出力する自励式降圧チョッパレギュレータであって、入力電圧をスイッチングする第１のスイッチ素子と、スイッチ素子と接続され、第１のスイッチ素子のスイッチングに同期して整流するための第２のスイッチ素子を含む、同期整流回路とを備える。

好ましくは、同期整流回路は、第１および第２のスイッチ素子をオン／オフするための信号が伝達される信号経路をそれぞれ有し、第１および第２のスイッチ素子の信号経路は、スイッチ素子をターンオフさせる信号の場合には遅延なく伝達し、ターンオンさせる信号の場合には遅延して伝達する遅延制御回路をそれぞれ含む。

特に、各遅延制御回路は、入力ノードに伝達された信号に対して積分動作を実行する積分回路を含み、積分回路は、入力ノードと出力ノードとの間に設けられた抵抗素子と、所定電圧と出力ノードとの間に設けられたコンデンサとを含み、遅延制御回路は、積分回路の抵抗素子と並列に入力ノードと出力ノードとの間に設けられたダイオードをさらに含む。

特に、第１および第２のスイッチ素子は、互いに異なるスイッチング特性を有し、第１および第２のスイッチ素子のそれぞれに対応する積分回路のダイオードは互いに異なる向きに接続される。

本発明にかかる自励式降圧チョッパレギュレータは、スイッチ素子を有する同期整流回路を備えた構成であり、ダイオード等を用いた整流作用に基づくダイオードでの損失および発熱による消費電力を抑制し、消費電力の低い高効率な電圧を供給する自励式チョッパレギュレータを実現することができる。

以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。

図１は、本発明の実施の形態に従う自励式降圧チョッパレギュレータ１のブロック構成図である。

図１を参照して、本発明の実施の形態に従う自励式降圧チョッパレギュレータ１は、図６で説明した従来の自励式チョッパレギュレータ１０と比較して、スイッチ素子１２をスイッチ素子１３に置換し、ドライブ回路１４をドライブ回路１５に置換し、電圧検出回路２０を電圧検出回路２１に置換する。そして、還流ダイオードＤ１の代わりにトランジスタＮＴ１を設け、トランジスタＮＴ１を駆動するドライブ回路１９および電圧検出回路２１で検出した信号のタイミングおよびドライブ回路を駆動する時間を調整するための検出タイミング＆デッドタイム調整回路２３をさらに設ける。その他の点は図６および図７で説明したのと主に同様である。なお、スイッチ素子１３およびトランジスタＮＴ１は、それぞれハイサイドスイッチ素子およびローサイドスイッチ素子とも称することとする。また、ドライブ回路１５，１９をそれぞれハイサイドドライブ回路およびローサイドドライブ回路とも称することとする。

本発明においては、以下に説明するようにスイッチ素子としてｐ型ＭＯＳトランジスタを設け、同期整流素子として、還流ダイオードＤ１の代わりにｎ型ＭＯＳトランジスタＮＴ１を設けた同期整流を実行する同期整流回路を備えた、自励式降圧チョッパレギュレータについて具体的に説明する。

図２は、図１で説明した自励式降圧チョッパレギュレータ１の具体的回路図である。

図２を参照して、ハイサイドスイッチ素子１３は、ノードＮ０とノードＮ１１との間に設けられ、ゲートがノードＮ２と接続されたｐ型ＭＯＳトランジスタＰＴ１で構成される。

ハイサイドドライブ回路１５は、トランジスタＮＴ２，ＴＲ６，ＴＲ７と、抵抗Ｒ１５，Ｒ１６とで構成される。トランジスタＴＲ７は、ＮＰＮ型バイポーラトランジスタであり、コレクタ側がノードＮ０と接続され、エミッタ側がノードＮ２と接続され、ベース側がノードＮ９と接続される。トランジスタＴＲ６は、ＰＮＰ型バイポーラトランジスタであり、エミッタ側がノードＮ２と接続され、コレクタ側がノードＮ１と接続され、ベース側がノードＮ９と接続される。抵抗Ｒ１５は、ノードＮ０とノードＮ９との間に接続される。トランジスタＮＴ２は、ｎ型ＭＯＳトランジスタであり、抵抗Ｒ１６を介してノードＮ９とノードＮ１との間に接続され、そのゲートはノードＮ１２と接続される。

ローサイドスイッチ素子は、ノードＮ１１とノードＮ１との間に設けられ、ゲートがノードＮ１４と接続されたｎ型ＭＯＳトランジスタＮＴ１で構成される。

電圧検出回路２１は、抵抗Ｒ５，Ｒ６，Ｒ１１，Ｒ１２と、シャントレギュレータＵ１と、コンデンサＣ６と、トランジスタＴＲ５とで構成される。抵抗Ｒ５は、ノードＮ１とノードＮ８との間に接続される。抵抗Ｒ６は、ノードＮ８とノードＮ４との間に接続される。シャントレギュレータＵ１は、ノードＮ８の電圧に応じて動作し、カソード側がノードＮ７と接続され、アノード側がノードＮ１と接続される。抵抗Ｒ１１は、ノードＮ０とノードＮ７との間に接続される。トランジスタＴＲ５はＮＰＮ型バイポーラトランジスタであり、コレクタ側がノードＮ５と接続され、エミッタ側が抵抗Ｒ１２を介してノードＮ４と接続され、ベース側がノードＮ７と接続される。コンデンサＣ６は、抵抗Ｒ１２と並列に接続される。

ローサイドドライブ回路１９は、トランジスタＴＲ８，ＴＲ９，ＮＴ３と、抵抗Ｒ１７，Ｒ１８とで構成される。トランジスタＴＲ８は、ＮＰＮ型バイポーラトランジスタであり、コレクタ側がノードＮ０と接続され、エミッタ側がノードＮ１４と接続され、ベース側がノードＮ１０と接続される。トランジスタＴＲ９は、ＰＮＰ型バイポーラトランジスタであり、エミッタ側がノードＮ１４と接続され、コレクタ側がノードＮ１と接続され、ベース側がノードＮ１０と接続される。抵抗Ｒ１７は、ノードＮ０とノードＮ１０との間に接続される。トランジスタＮＴ３は、ｎ型ＭＯＳトランジスタであり、抵抗Ｒ１８を介してノードＮ１０とノードＮ１との間に接続され、そのゲートはノードＮ１３と接続される。

検出タイミング＆デッドタイム調整回路２３は、トランジスタＴＲ２と、抵抗Ｒ２，Ｒ１３，Ｒ１４，Ｒ１９，Ｒ２０と、可変抵抗ＶＲ１と、ダイオードＤ２，Ｄ３と、コンデンサＣ４，Ｃ５とで構成される。

トランジスタＴＲ２は、ＰＮＰ型バイポーラトランジスタであり、エミッタ側がノードＮ０と接続され、コレクタ側が抵抗Ｒ２を介してノードＮ６と接続され、ベース側が抵抗Ｒ１４を介してノードＮ５と接続される。抵抗Ｒ１３は、ノードＮ０とノードＮ５との間に接続される。可変抵抗ＶＲ１は、ノードＮ６とノードＮ１との間に接続される。ダイオードＤ２のカソード側はノードＮ６と接続され、アノード側はノードＮ１２と接続される。抵抗Ｒ１９は、ダイオードＤ２と並列にノードＮ１２とノードＮ６との間に接続される。ダイオードＤ３のアノード側はノードＮ６と接続され、カソード側はノードＮ１３と接続される。抵抗Ｒ２０は、ダイオードＤ３と並列にノードＮ１３とノードＮ６との間に接続される。コンデンサＣ４は、ノードＮ１２とノードＮ１との間に接続される。コンデンサＣ５は、ノードＮ１３とノードＮ１との間に接続される。

次に、本発明の実施の形態に従う自励式降圧チョッパレギュレータ１の動作について説明する。

電源が投入されると、抵抗Ｒ１１を介してシャントレギュレータＵ１のカソード側が「Ｈ」レベルとなる。これに伴い、トランジスタＴＲ５にベース電流が流れ、トランジスタＴＲ５がオンする。トランジスタＴＲ５のオンに伴い、トランジスタＴＲ２のベース電流が抵抗Ｒ１４を介して流れ、トランジスタＴＲ２もオンする。

ここで、トランジスタＴＲ２のオンにより、ノードＮ６の電圧レベルＶＣが上昇する。たとえば上昇した時のノードＮ６の電圧レベルＶＣがトランジスタＮＴ２，ＮＴ３をオン、オフさせる場合の「Ｈ」レベルであるとする。なお、以下に説明するようにこのノードＮ６の電圧レベルに応じた信号が２つの信号経路を介して伝達されてトランジスタＰＴ１およびＮＴ１がオン／オフする。具体的には、２つの信号経路として、ハイサイドドライブ回路１５およびローサイドライブ回路１９にそれぞれノードＮ６の電圧レベルに応じた信号が伝達される。

ノードＮ６の電圧レベルＶＣが「Ｈ」レベルになるとダイオードＤ２が逆バイアスとなる。したがって、ダイオードＤ２、抵抗Ｒ１９およびコンデンサＣ４で構成される回路は、実質的には抵抗Ｒ１９およびコンデンサＣ４からなるいわゆる積分回路と等価である。積分回路は、信号の立ち上がりおよび立ち下がりの波形をなまらせるため、ノードＮ６の電圧レベルが急峻に「Ｈ」レベルとなった場合においてもトランジスタＮＴ２のゲート電位はゆっくりと上昇し、電圧ＶＣが「Ｈ」レベルになってから少し遅れてトランジスタＮＴ２がオンする。トランジスタＮＴ２のオンに伴い、トランジスタＴＲ６，ＴＲ７にベース電流が流れ、トランジスタＴＲ６，ＴＲ７もオンする。トランジスタＴＲ６，ＴＲ７のオンに伴い、ハイサイドスイッチ素子１３のトランジスタＰＴ１がオンし、上述したように直流リアクトルＬ１を通じてコンデンサＣ３が充電され、出力電圧端子Ｖｏｕｔへの出力電圧が上昇することとなる。

他方、ダイオードＤ３、抵抗Ｒ２０およびコンデンサＣ５で構成される回路は、電圧ＶＣが「Ｈ」レベルになるとダイオードＤ３が順バイアスとなるため、抵抗Ｒ２０が無視されて、実質的にダイオードＤ３およびコンデンサＣ５からなる回路として動作する。この回路の場合、直列に接続された抵抗がないためコンデンサＣ５は急激に充電され、トランジスタＮＴ３のゲート電位が急峻に上昇する。 すなわち、トランジスタＮＴ３がすぐにオンする。トランジスタＮＴ３がオンすると、トランジスタＴＲ８，ＴＲ９にベース電流が流れ、トランジスタＴＲ８，ＴＲ９もオンする。トランジスタＴＲ８，ＴＲ９のオンに伴い、ノードＮ１４の電位レベルは下降し、ローサイドスイッチ素子のトランジスタＮＴ１はオフする。したがって、ノードＮ６の電圧レベルＶＣが「Ｈ」レベルになった場合には、図３の時刻Ｔ１に示されるようにトランジスタＮＴ１のゲート電圧が急峻に下降してトランジスタＮＴ１がオフし、少し遅れてトランジスタＰＴ１のゲート電圧が下降してトランジスタＰＴ１がオンするように動作する。

そして、例えば出力電圧の分圧値がシャントレギュレータＵ１の基準電圧（しきい値電圧）を超えると、シャントレギュレータＵ１のカソード側が「Ｌ」レベルとなり、トランジスタＴＲ５がオフする。トランジスタＴＲ５のオフに伴い、トランジスタＴＲ２がオフする。トランジスタＴＲ２がオフすると、ノードＮ６の電圧レベルＶＣは下降する。たとえば、下降した時のノードＮ６の電圧レベルＶＣがトランジスタＮＴ２，ＮＴ３をオフ、オン動作させる場合の「Ｌ」レベルに設定された場合、上述と逆の動作が起こる。すなわち、ダイオードＤ２が順バイアスとなるためダイオードＤ２、抵抗Ｒ１９およびコンデンサＣ４で構成される回路は、上述したように実質的にダイオードＤ２およびコンデンサＣ４からなる回路として機能する。したがって、トランジスタＮＴ２のゲート電位は急峻に下がり、トランジスタＮＴ２はオフする。トランジスタＮＴ２のオフに伴い、トランジスタＴＲ６，ＴＲ７もオフする。これに伴い、ハイサイドスイッチ素子であるトランジスタＰＴ１はオフする。

他方、ダイオードＤ３、抵抗Ｒ２０およびコンデンサＣ５で構成される回路は、ダイオードＤ３については、逆バイアスとなるためダイオードＤ３、抵抗Ｒ２０、コンデンサＣ５で構成される回路は、上述したように積分回路として機能する。したがって、トランジスタＮＴ３のゲート電位はゆっくりと低下し、ノードＮ６の電圧レベルＶＣが「Ｌ」レベルになってから少し遅れてトランジスタＮＴ３がオフする。これに伴い、ＴＲ８，ＴＲ９がオフする。したがって、トランジスタＮＴ１のゲート電位が上がり、オンすることにより、出力電圧端子Ｖｏｕｔの電圧レベルが下降する。したがって、ノードＮ６の電圧レベルＶＣが「Ｌ」レベルになった場合には、図３の時刻Ｔ２に示されるようにトランジスタＰＴ１のゲート電圧が急峻に上昇してトランジスタＰＴ１がオフし、少し遅れてトランジスタＮＴ１のゲート電圧が上昇してトランジスタＮＴ１がオンするように動作する。

すなわち、上述したように２つの信号経路には、それぞれ信号の伝達（遅延）を制御する回路が含まれており、スイッチ素子をターンオフさせる信号の場合には信号を遅延なく伝達し、ターンオンさせる信号の場合には遅延させて伝達している。

そして、トランジスタＮＴ１およびＰＴ１のオンの切り換え時には両方がともにオフするデッドタイムがあるため、トランジスタＮＴ１およびＰＴ１が同時にオンして短絡されて大電流が流れることがないように制御し、消費電力を低減することができる。

また、出力電圧の分圧値がシャントレギュレータＵ１の基準電圧（しきい値電圧）より低くなると、シャントレギュレータＵ１はオフする。これに伴い、シャントレギュレータのカソード側が「Ｈ」レベルとなり、トランジスタＴＲ５がオンする。トランジスタＴＲ５のオンに伴い、トランジスタＴＲ２がオンする。そして、上述したようにトランジスタＮＴ２がオンし、スイッチ素子１３のトランジスタＰＴ１がオンして出力電圧端子Ｖｏｕｔの電圧レベルが上昇する。

このようにしてスイッチ素子１３のトランジスタＰＴ１は、一連のフィードバックループの遅延時間で定まる一定の周波数でスイッチング動作を繰返し、出力電圧端子Ｖｏｕｔの出力電圧は一定に保たれる。

図４は、本発明の実施の形態に従う自励式降圧チョッパレギュレータ１における効率−出力電流特性を説明する図である。なお、ここでは、入力電圧Ｖｉを５Ｖとして、出力電圧Ｖｏｕｔを１．８Ｖに設定した場合が示されている。

ここで、効率とは入力電力に対する出力電力の比を示している。図４に示されるように本発明の実施の形態に従う自励式降圧チョッパレギュレータの如く自励式同期整流回路を適用することにより、すなわち、ダイオードＤ１を用いたダイオード整流ではなく、ＭＯＳトランジスタを用いた同期整流回路とすることにより、ダイオードＤ１と比較して順方向電圧を小さくすることにより整流効率を向上させて、ダイオードＤ１等での損失および発熱による消費電力の上昇を抑制することができ、効率が良くなることがわかる。すなわち、本願の実施の形態に従う自励式降圧チョッパレギュレータは、従来の図７に示される自励式チョッパレギュレータよりも低消費電力で、安定した出力電圧を供給することが可能である。

図５は、本発明の実施の形態に従う自励式降圧チョッパレギュレータ１における効率−出力電流特性を説明する別の図である。なお、ここでは、入力電圧Ｖｉを５Ｖとして、出力電圧Ｖｏｕｔを１．３Ｖに設定した場合が示されている。

図５に示されるように出力電圧Ｖｏｕｔを低電圧に設定する場合には、従来構成の回路よりもより顕著に効率が高いことがわかる。

なお、電圧検出回路２１は、入力電圧Ｖｉを動作電圧として起動しているため、抵抗Ｒ１１が起動回路の役割を果たすようになり、それによって図７に設けられていた起動回路は省かれている。

また、本発明の実施の形態に従う自励式降圧チョッパレギュレータ１のスイッチング周波数すなわち発振周波数は、トランジスタＮＴ２のベース蓄積電荷の放電時間と相関関係があるため可変抵抗ＶＲ１の抵抗値を調整することにより、発振周波数を調整することができる。具体的には可変抵抗ＶＲ１の抵抗値を小さくすると、トランジスタＮＴ２のベース蓄積電荷の放電時間が短くなるので遅延時間が短くなり結果的に自励式降圧チョッパレギュレータの発振周波数は高くなる。一方、可変抵抗ＶＲ１の抵抗値を大きくすると、トランジスタＮＴ２のベース蓄積電荷の放電時間が長くなるため、遅延時間が長くなり結果的に自励式降圧チョッパレギュレータの発振周波数は低くなることとなる。この点については、従来の構成と同様である。

さらに、論理素子を用いない回路構成であり、安価な自励式降圧チョッパレギュレータを実現することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態に従う自励式降圧チョッパレギュレータ１のブロック構成図である。 図１で説明した自励式降圧チョッパレギュレータ１の具体的回路図である。 トランジスタＰＴ１およびＮＴ１のゲート電圧波形図である。 本発明の実施の形態に従う自励式降圧チョッパレギュレータ１における効率−出力電流特性を説明する図である。 本発明の実施の形態に従う自励式降圧チョッパレギュレータ１における効率−出力電流特性を説明する別の図である。 従来の自励式チョッパレギュレータ１０を説明するブロック構成図である。 従来の自励式チョッパレギュレータ１０の具体的回路構成図である。

符号の説明

１，１０ 自励式降圧チョッパレギュレータ、１２，１３ スイッチ素子、１４，１５，１９ ドライブ回路、１６ 起動回路、１８ 帰還回路、２０，２１ 電圧検出回路、２２ 検出タイミング調整回路、２３ 検出タイミング＆デッドタイム調整回路、２４ 負荷。

Claims (4)

1. 入力電圧を降圧して出力する自励式降圧チョッパレギュレータであって、
   前記入力電圧をスイッチングする第１のスイッチ素子と、
   前記スイッチ素子と接続され、前記第１のスイッチ素子のスイッチングに同期して整流するための第２のスイッチ素子を含む、同期整流回路とを備える、自励式降圧チョッパレギュレータ。
2. 前記同期整流回路は、
   第１および第２のスイッチ素子をオン／オフするための信号が伝達される信号経路をそれぞれ有し、
   前記第１および第２のスイッチ素子の信号経路は、スイッチ素子をターンオフさせる信号の場合には遅延なく伝達し、ターンオンさせる信号の場合には遅延して伝達する遅延制御回路をそれぞれ含む、請求項１記載の自励式降圧チョッパレギュレータ。
3. 各前記遅延制御回路は、
   入力ノードに伝達された前記信号に対して積分動作を実行する積分回路を含み、
   前記積分回路は、
   入力ノードと出力ノードとの間に設けられた抵抗素子と、
   所定電圧と前記出力ノードとの間に設けられたコンデンサとを含み、
   前記遅延制御回路は、前記積分回路の前記抵抗素子と並列に前記入力ノードと前記出力ノードとの間に設けられたダイオードをさらに含む、請求項２記載の自励式降圧チョッパレギュレータ。
4. 前記第１および第２のスイッチ素子は、互いに異なるスイッチング特性を有し、
   前記第１および第２のスイッチ素子のそれぞれに対応する積分回路のダイオードは互いに異なる向きに接続される、請求項３記載の自励式降圧チョッパレギュレータ。

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