JP5216888B2

JP5216888B2 - Ｄｃ−ｄｃ変換器

Info

Publication number: JP5216888B2
Application number: JP2011067172A
Authority: JP
Inventors: 野武司上; 倉哲朗板
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-03-25
Filing date: 2011-03-25
Publication date: 2013-06-19
Anticipated expiration: 2031-03-25
Also published as: JP2012205381A; US8410762B2; US20120242310A1

Description

この発明の実施形態はDC-DC変換器に関する。

同期整流型DC-DC変換器はダイオード整流型DC-DC変換器に比べてローサイドスイッチの順方向電圧降下が小さいため、特に低出力電圧DC-DC変換器の変換効率向上に有効である。しかしながら、低負荷時にインダクタ電流がローサイドスイッチを介してグラウンドに捨てられてしまうため、低負荷時の効率が低下するという問題点がある。

この点を解決するため、高負荷モード時にPWM (Pulse Width Modulation)制御、低負荷モード時にPFM (Pulse Frequency Modulation)制御を行い、2つの制御方法を切り換えて用いることで、広い負荷電流範囲に渡り高効率を実現する技術が提案されている。

この技術の低負荷モードでは、出力設定電圧Voutに対し出力電圧が1.017Voutより小さければインダクタ電流が負にならない範囲でスイッチングを継続する。出力電圧が1.017Voutに到達した後は、出力電圧が1.006Voutに低下するまでハイサイド、ローサイドの2つのスイッチをともにオフする。

低負荷モード中に負荷電流が増加し出力電圧がVoutに等しくなるまで低下すると、低負荷モードから高負荷モードへ移行する。高負荷モードでは、クロックに同期したPWM制御により連続的なスイッチングを行う。このとき、安定性確保のため制御ループ内には位相補償器が設けられる。

ナショナルセミコンダクタLM3676データシート M. Ordonez, et. al., "Selection of a curved switching surface for buck converters" IEEE Transactions on Power Electronics, 2006, 1148-1153

しかしながら、上述の方法では、PFM動作のために出力電圧を、Vout、1.006Vout、1.017Voutの3つのリファレンス電圧と比較する必要があり、3つの高精度コンパレータを必要とする。

また、低負荷モード時のスイッチングはインダクタ電流がゼロ以上規定値以下となるように制御されており、このためにインダクタ電流値をリアルタイムに観測する必要がある。

さらに、低負荷モード中に負荷電流が増加し高負荷モードに移行した場合の応答はPWM制御により決定されるが、PWM制御ループ中に存在する位相補償器により応答速度が制限されるため、一時的に出力電圧が所望値よりも大幅に下がってしまうという問題点がある。

この発明の一側面は、簡易な構成で低負荷モードを実現するとともに、低負荷モードから高負荷モードへ移行した場合の応答速度を高く保ち、出力電圧の低下を抑えることを目的とする。

本発明の一態様としてのＤＣ−ＤＣ変換器は、入力電圧をより低い出力電圧に降圧するＤＣ−ＤＣ変換器であって、入力端子と、出力端子と、ハイサイドスイッチと、ローサイドスイッチと、インダクタと、キャパシタと、ハイサイドスイッチ制御回路と、ローサイドスイッチ制御回路とを備える。

前記入力端子は、前記入力電圧を受ける。

前記出力端子は、前記出力電圧を出力する。

前記ハイサイドスイッチは、一端が前記入力端子に接続し、オン／オフが切り替えられる。

前記ローサイドスイッチは、一端が前記ハイサイドスイッチの他端に接続し、他端が接地端子に接続し、オン／オフが切り替えられる。

前記インダクタは、一端が前記ハイサイドスイッチの他端に接続し、他端が前記出力端子に接続する。

前記キャパシタは、一端が前記インダクタの他端に接続し、他端が前記接地端子に接続する。

前記ハイサイドスイッチ制御回路は、前記出力端子の目標電圧と、前記出力端子の出力電圧と、前記キャパシタに流れる電流とからハイサイドスイッチ制御信号を生成し、前記ハイサイドスイッチ制御信号を前記ハイサイドスイッチに供給することにより前記ハイサイドスイッチのオン／オフを制御する。

前記ローサイドスイッチ制御回路は、前記ハイサイドスイッチ制御信号と、前記インダクタを流れる電流とからローサイドスイッチ制御信号を生成し、前記ローサイドスイッチ制御信号を前記ローサイドスイッチに供給することにより前記ローサイドスイッチのオン／オフを制御する。

本発明の実施形態に係るDC-DC変換器の構成を示すブロック図。低負荷時におけるSWH,SWL、I_L、Vswの波形を示す図。ハイサイドスイッチ制御回路の具体的構成を示す回路図。ローサイドスイッチ制御回路の具体的構成を示す回路図。インダクタ電流検出手段に使用するコンパレータの構成を示す回路図。低負荷モードにおいてハイサイドスイッチ制御信号に対し遅延を与える遅延素子を追加した構成を示すブロック図。図６の構成におけるローサイドスイッチ制御回路の具体的構成を示す回路図。

以下、図面を参照しながら本実施の形態について詳細に説明する。

図１に本発明の第1の実施形態に係るDC-DC変換器の概略構成を示す。

入力端子１１で受ける入力電圧Vgは、パワー段１２により、出力電圧Vcに降圧され、出力端子１３から出力される。パワー段１２は、ハイサイドスイッチ１４、ローサイドスイッチ１５、インダクタL、および平滑キャパシタCを備える。さらにパワー段１２は、インダクタLを流れる電流を検出するインダクタ電流検出手段１６、およびキャパシタCを流れる電流を検出するキャパシタ電流検出手段１７を備える。

ハイサイドスイッチ１４は、一端が入力端子１１に接続し、オン／オフ（オンおよびオフ）が切り替えられる。

ローサイドスイッチ１５は、一端がハイサイドスイッチ１４の他端に接続し、他端が接地端子３１に接続し、オン／オフが切り替えられる。

インダクタLは、一端がハイサイドスイッチ１４の他端に接続し、他端が出力端子１３に接続する。

キャパシタCは、一端がインダクタLの他端に接続し、他端が接地端子３１に接続する。

パワー段１２における2つのスイッチ１４、１５を制御するための回路が制御回路２１である。

制御回路２１の入力は、パワー段１２の出力電圧Vc、キャパシタCを流れる電流からのキャパシタ電流値Ic、インダクタ電流検出手段１６からのインダクタ電流値I_Lおよびリファレンス電圧Vrefである。リファレンス電圧Vrefは、出力電圧Vcの目標値を表す電圧である。

ハイサイドスイッチ制御回路２２は、出力端子１３の目標電圧と、出力端子１３の出力電圧と、キャパシタCに流れる電流とからハイサイドスイッチ制御信号を生成する。ハイサイドスイッチ制御回路２２は、ハイサイドスイッチ制御信号をハイサイドスイッチ１４に供給することにより、ハイサイドスイッチ１４のオン／オフを制御する。

より詳しくは、ハイサイドスイッチ制御回路２２は、(Vc-Vref)すなわち出力誤差電圧と、キャパシタ電流値Icとから、(1)式に示すようなスイッチングファンクションSを生成する。そして、 (2)式に示すように、Sが０より大きいか否かに基づき、ハイサイドスイッチ制御信号SWHを生成する。
S=α(Vc-Vref)+Ic (1)
SWH=1 (S<0), SWH=0 (S>0) (2)
ただし、(1)式において、αは定数である。また、ハイサイドスイッチはSWH=1のときオン、SWH=0のときオフである。

なお、(1)式において、SはVc, Icに対して1次関数であるが、2次以上の関数とすることも可能である。

ハイサイドスイッチ制御信号SWHと、インダクタ電流検出手段１６からのインダクタ電流値I_Lは、ローサイドスイッチ制御回路２３に入力される。

ローサイドスイッチ制御回路２３は、ハイサイドスイッチ制御信号SWHと、インダクタLを流れるインダクタ電流値I_Lから、ローサイドスイッチ制御信号SWLを生成する。ローサイドスイッチ制御回路２３は、生成したローサイドスイッチ制御信号SWLをローサイドスイッチ１５に供給することにより、ローサイドスイッチ１５のオン／オフを制御する。

具体的に、ローサイドスイッチ制御回路２３は、表1に示すように、SWH=0かつI_L>0の場合にSWL=1のローサイドスイッチ制御信号を出力し、それ以外の場合にSWL=0のローサイドスイッチ制御信号を出力する。SWL=1のときローサイドスイッチはオン、SWL=0のときオフである。

図２に、ハイサイドスイッチ制御信号SWH、ローサイドスイッチ制御信号SWL、インダクタ電流I_L、およびスイッチングノード電圧Vswの波形を示す。スイッチングノード電圧Vswは、図１に示すように、ローサイドスイッチ１５の一端における電圧である。これらの波形は、負荷３２の電流（負荷電流）が小さい低負荷電流時ときのものである。

図２において、ハイサイドスイッチ１４がオフの期間において、インダクタ電流I_L=0となるのと同時に、ローサイドスイッチ１５はオフとなる（PFM (Pulse Frequency Modulation)のような動作となる）。このことから、負荷３２の電流（負荷電流）が小さい場合においても、インダクタ電流は逆流しない。もし負荷電流が小さいときに、ハイサイドスイッチ１４がオフの間、ローサイドスイッチ１５が常時オンであるとすると、図２に示す時点P１（インダクタ電流が０になる時点）から、時点P２（次にハイサイドスイッチがオンになる時点）までの間、キャパシタCから流れ出る電流の一部が、ローサイドスイッチ１５を介してグランドへ捨てられてしまう。これに対し、本実施形態では時点P１からP２の間、ローサイドスイッチ１５をオフにするため、ローサイドスイッチ１５を介してインダクタ電流がグラウンドへ捨てられることはなく、低負荷電流時において変換効率が低下することはない。したがって本実施形態では、図２に示されるとおり、時点P１からP２の間、電流I_Lは０である。

また、ハイサイドスイッチ１５の制御は、高負荷時（負荷３２の電流が大きいとき）、低負荷時（負荷３２の電流が小さいとき）ともに同じであるから、低負荷モードから高負荷モードへ切り換えるために特別な制御を加える必要がない。さらに、本提案はクロックを用いない制御方法であることから、低負荷モードから高負荷モードへはクロックタイミングにかかわらず即座に遷移することができ、負荷変動時の応答が高速である。なお負荷電流の値が大きい高負荷時では、ハイサイドスイッチ１４がオフの間、ローサイドスイッチ１５は常にオンである。負荷電流が大きいときは、インダクタ電流I_Lの値がゼロより小さくなることはないため(I_Lの波形が常に0より高いところにある)、ローサイドスイッチ１５が常時オンでも、電流がローサイドスイッチ１５を介してグランドに捨てられることはない。

このように本実施形態では、ハイサイドスイッチ１４の制御を変えることなく低負荷モード(PFM)モードの実装が可能なため、低負荷から高負荷モードへの移行に特別な制御を加える必要がない。またインダクタ電流が逆流しないように制御されるから、低負荷時の効率低下がない。

図３にハイサイドスイッチ制御回路２２およびキャパシタ電流検出手段１７の具体的構成を示す。本構成を備えたDC-DC変換機は、スライディングモードDC-DC変換器に相当する。

キャパシタ電流検出手段１７は、キャパシタC/N、抵抗R1、オペアンプOP1で構成される微分器である。なおキャパシタ電流検出手段１７はハイサイドスイッチ制御回路２２の内部に組み込まれても良いし、ハイサイドスイッチ制御回路２２の外側に配置されてもよい。

当該微分器を構成するキャパシタC/Nは、DC-DC変換器の出力端子１３とオペアンプOP1の仮想接地点との間に接続されている。キャパシタC/Nのキャパシタンスの値は、平滑キャパシタC（図1参照）の1/Nであることから、キャパシタC/Nには、Ic/Nなる電流が流れる。Icは、上述の通り、平滑キャパシタCの電流値である。キャパシタC/Nを流れる電流が、抵抗R1に流れ込む。キャパシタ電流検出手段１７は、式(3)のように計算される電圧Vcs1を出力する。式(3)では、キャパシタ電流Icに比例する成分が含まれる。
Vcs1=Vref-(R1/N)×Ic (3)

一方、キャパシタ電圧（出力電圧）Vcの検出は、ハイサイドスイッチ制御回路２２が備える回路G1で行われる。回路G1は、出力電圧Vcと、基準電圧（目標電圧）refに基づき、式(4)により計算される電圧Vg1を出力する。
Vg1=Vref-α(Vc-Vref) (4)

電圧Vcs1とVg1は加算器Add1により加算される。加算機Add1の出力電圧S1は、式(5)のようになる。
S1=Vref+α(Vc-Vref)+Ic (5)

この電圧とVrefとをコンパレータ１８により比較することで、(1)式および(2)式により求めた、ハイサイドスイッチ制御信号SWHが実現できる。すなわち、式(5)の右辺からVrefを減算すると、(1)式の右辺に一致することから、S1の値がVrefより大きいか否かは、(1)式のSの値が、０より大きいか否かと等価である。

図 4にローサイドスイッチ制御回路２３およびインダクタ電流検出手段１６の具体的構成を示す。

インダクタ電流検出手段１６はグラウンド電位（接地電位）を基準電圧とする電圧コンパレータCompで構成されている。電圧コンパレータCompの出力Comp_outはAND回路３５に入力される。なおインダクタ電流検出手段１６はローサイドスイッチ制御回路２３の内部に組み込まれても良いし、ローサイドスイッチ制御回路２３の外側に配置されてもよい。

AND回路３５には、ハイサイドスイッチ制御信号SWHをインバータ３６により反転した信号も入力される。AND回路３５の出力は、フリップフロップFF1のセット端子に入力される。フリップフロップFF1のリセット端子にはハイサイドスイッチ制御信号SWHが入力される。フリップフロップFF1の出力は、インバータ３７により反転されて、AND回路３８に入力される。AND回路３８のもう一方の入力は、インバータ３６の出力信号である。AND回路３８の出力が、ローサイドスイッチ制御信号SWLとなる。

図1のパワー段１２におけるスイッチングノード電圧Vswは、図2に示したようにハイサイドスイッチ１４がオンの期間ではDC-DC変換器入力電圧Vgとなり、ローサイドスイッチ１５がオンの期間ではローサイドスイッチ１５のオン抵抗とインダクタ電流の積にマイナス1を掛けた値となる。したがって、ハイサイドスイッチ１４がオフの期間ではVswを観測することによりインダクタ電流I_Lの極性を知ることができる。表1に示したように、ローサイドスイッチ制御のためにはインダクタ電流の極性がわかればよいので、インダクタ電流検出手段１６は、コンパレータCompのみで構成することが可能となる。すなわち、電圧コンパレータ1つだけで電流検出を実現できる。

図4に示す構成において、ハイサイドスイッチ制御信号SWHが1のときは、ローサイドスイッチ制御信号SWLは常に0になることが分かる。よってハイサイドスイッチ１４とローサイドスイッチ１５が同時にオンとなることはない。SWHが0となる期間において、Comp出力Comp_outが0、すなわちI_L>0であればSWLは1となり、ローサイドスイッチ１５がオンとなる。SWHが0となる期間においてComp出力が1、すなわちI_L<0であればフリップフロップFF1がセットされ、即座にSWL=0となるから、ハイサイドスイッチ１４、ローサイドスイッチ１５ともにオフとなる。以上の動作により、表1の動作が実現できる。

図5に、コンパレータCompの構成例を示す。このコンパレータは、オフセットキャンセルを行う。

ハイサイドスイッチ制御信号SWH=1となる期間において、スイッチS1をオフ、スイッチS2、S3をオンする。これによりキャパシタCosの両端電圧は、アンプ４１の入力換算オフセット電圧Vosとなる。コンパレータとして動作する期間は、SWH=0となる期間であり、この間はスイッチS1をオン、スイッチS2、S3をオフとする。キャパシタCosは、オフセット電圧Vosに充電されているため、キャパシタ電圧とアンプの入力換算オフセット電圧とがキャンセルされる。このように、コンパレータ動作が不要な期間、すなわちSWH=1となる期間を利用して、オフセット抽出を行うことにより、アンプ４１のオフセットにかかわらず高精度なコンパレータが実現できる。よって、インダクタ電流の極性を高精度に検出できる。なお、本コンパレータの出力Comp_outは、アンプ４１の出力を、インバータ４２で反転したものである。

図６に、低負荷時において、ハイサイドスイッチ制御信号SWHのパルス幅を調整する構成を示す。

図1に示した構成に加え、ハイサイドスイッチ制御信号に遅延を挿入してハイサイドスイッチ１４に供給するための回路５１が追加されている。回路５１は、遅延素子52と、２つのスイッチ５３、５４を含む。スイッチ５４は、遅延制御信号Dによりオン／オフが切り換えられ、スイッチ５３は、遅延制御信号DBによりオン／オフが切り換えられる。遅延制御信号D,DBは、ローサイドスイッチ制御回路５５から供給される。遅延制御信号D,DBは、相補信号である。D=1, DB=0のとき、スイッチ５４がオン、スイッチ５３がオフとなる。このとき、ハイサイドスイッチ制御回路２２からのハイサイドスイッチ制御信号SWHは、遅延素子52を介在して、ハイサイドスイッチ１４に供給される。D=0, DB=1のときは、スイッチ５４がオフ、スイッチ５３がオンとなる。このとき、ハイサイドスイッチ制御信号SWHは、遅延素子52を介在することなく、ハイサイドスイッチ１４に供給される。

図７に、遅延制御信号DおよびDBを出力するためのローサイドスイッチ制御回路５５の構成を示す。

図4に示したローサイドスイッチ制御回路２２と比較し、フリップフロップFF2が追加されている。PFM (Pulse Frequency Modulation)動作となるような低負荷時には、ローサイドスイッチ制御信号SWH=0となる期間において、インダクタ電流検出手段１６の出力が1となり、フリップフロップFF1はセット状態となる。フリップフロップFF2はフリップフロップFF1の出力を受けセット状態となるから、D=1, DB=0を出力する。これにより、図6の構成において、ハイサイドスイッチ制御信号には遅延が挿入される。つまり、低負荷時では、ハイサイドスイッチ制御信号に対して遅延が挿入される。さらに細かく述べれば、ハイサイドスイッチ１４およびローサイドスイッチ１５の両方がオフの期間の後で、ハイサイドスイッチ１４をオンにし、ローサイドスイッチ１５をオフにするとき、ハイサイドスイッチ１４をオンにする信号を、遅延素子５２により遅延を与えてハイサイドスイッチ１４に供給する。

このように遅延を挿入することにより、ハイサイドスイッチ制御信号SWHは急激には変化せず、挿入された遅延分だけSWHパルス幅を長くすることが可能となる。SWHパルス幅を長くとることによりキャパシタCをより多く充電し、キャパシタCによる電流供給を図ることで、低負荷時に不必要にハイサイドスイッチ１４を高速動作することを避けることが可能となる。すなわちハイサイドスイッチ１４のスイッチング間隔を長くとることで、スイッチング回数を減らし、低消費電力化を図ることができる。なお、遅延素子５１は、低負荷時にのみ用いられ、高負荷時には、出力電圧の変動を防ぐため、遅延を与えることなくハイサイドスイッチ１４を制御する。つまり高負荷時は、スイッチ５４は常にオフで、スイッチ５３は常にオンである。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

Claims

入力電圧をより低い出力電圧に降圧するＤＣ−ＤＣ変換器であって、
前記入力電圧を受ける入力端子と、
前記出力電圧を出力する出力端子と、
一端が前記入力端子に接続し、オン／オフが切り替えられるハイサイドスイッチと、
一端が前記ハイサイドスイッチの他端に接続し、他端が接地端子に接続し、オン／オフが切り替えられるローサイドスイッチと、
一端が前記ハイサイドスイッチの他端に接続し、他端が前記出力端子に接続したインダクタと、
一端が前記インダクタの他端に接続し、他端が前記接地端子に接続したキャパシタと、
前記出力端子の目標電圧と、前記出力端子の出力電圧と、前記キャパシタに流れる電流とからハイサイドスイッチ制御信号を生成し、前記ハイサイドスイッチ制御信号を前記ハイサイドスイッチに供給することにより前記ハイサイドスイッチのオン／オフを制御するハイサイドスイッチ制御回路と、
前記ハイサイドスイッチ制御信号と、前記インダクタを流れる電流とからローサイドスイッチ制御信号を生成し、前記ローサイドスイッチ制御信号を前記ローサイドスイッチに供給することにより前記ローサイドスイッチのオン／オフを制御するローサイドスイッチ制御回路と
を備えたDC-DC変換器。
前記ハイサイドスイッチ制御回路は、前記目標電圧の値と、前記出力電圧の値と、前記キャパシタに流れる電流の値との重み付け和の極性に基づいて、前記ハイサイドスイッチ制御信号を生成することを特徴とする請求項1に記載のDC-DC変換器。
前記ローサイドスイッチ制御回路は、前記ハイサイドスイッチがオフの間、
前記インダクタの一端から前記インダクタの他端に向かって前記電流が流れているときは前記ローサイドスイッチをオンにする制御信号を前記ローサイドスイッチに供給し、
前記インダクタの他端から前記インダクタの一端に向かって前記電流が流れているときは前記ローサイドスイッチをオフにする制御信号を前記ローサイドスイッチに供給する
ことを特徴とする請求項1または2に記載のDC-DC変換器。
前記ローサイドスイッチ制御回路は、コンパレータを用いて前記インダクタの一端の電圧を所定電圧と比較することにより、前記インダクタを流れる電流の方向を検出することを特徴とする請求項3に記載のDC-DC変換器。
前記ローサイドスイッチ制御回路は、前記ハイサイドスイッチがオンの間、前記コンパレータのオフセット電圧を検出し、前記ハイサイドスイッチがオフになったとき、前記オフセット電圧を用いて前記コンパレータのオフセットをキャンセルすることを特徴とする請求項4に記載のDC-DC変換器。
前記ハイサイドスイッチおよび前記ローサイドスイッチの両方がともにオフにされた後で、前記ハイサイドスイッチをオン、前記ローサイドスイッチをオフにするとき、前記ハイサイドスイッチ制御回路により生成された前記ハイサイドスイッチをオンにする制御信号に、遅延素子により遅延を与えて、前記ハイサイドスイッチに供給することを特徴とする請求項1乃至5のいずれか一項に記載のDC-DC変換器。