JP5315078B2 - 同期整流方式を用いたコンパレータ方式ｄｃ−ｄｃコンバータ - Google Patents

同期整流方式を用いたコンパレータ方式ｄｃ−ｄｃコンバータ Download PDF

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Description

本発明は、同期整流方式を用いたコンパレータ方式ＤＣ−ＤＣコンバータに関するものである。
入力電圧から安定化した出力電圧を生成するＤＣ−ＤＣコンバータが知られている。ＤＣ−ＤＣコンバータは、スイッチング素子をスイッチングすることによって入力電圧を電圧変換した出力電圧を生成する電圧変換部と、電圧変換部の出力電圧を安定化するためにスイッチング素子のスイッチングを制御する制御部とを有している。
電圧変換部の構成としては、ハイサイド側にスイッチング素子を用い、ローサイド側にダイオードを用いる構成や、ハイサイド側及びローサイド側にスイッチング素子を用いる構成、すなわち同期整流方式を用いた構成などがある。この同期整流方式では、ローサイド側にも、ダイオードと比較して電圧降下量が小さいスイッチング素子が用いられるので、電力変換効率を向上することができる。特許文献１には、電圧変換部に同期整流方式を用いたＤＣ−ＤＣコンバータが開示されている。この同期整流方式ＤＣ−ＤＣコンバータでは、二つのスイッチング素子が同時にオン状態となることによる短絡を防止するために、これらのスイッチング素子を同時にオフ状態にする期間、すなわち、デッドタイムが設けられている。
一方、制御部の制御手法としては、例えば、ＰＷＭ（パルス幅変調）方式を用いた手法やコンパレータ方式を用いた手法などがある。ＰＷＭ方式を用いた手法では、スイッチング素子のスイッチング周波数を一定とし、オンパルス幅を調整することによって、電圧変換部の出力電圧を安定化する。一方、コンパレータ方式では、コンパレータを用いてスイッチング素子のオンパルス幅を一定とし、オフパルス幅（すなわち、スイッチング周波数）を調整することによって、電圧変換部の出力電圧を安定化する。
これらの制御手法の相違により、コンパレータ方式は、ＰＷＭ方式と比較して、以下のような利点を有している。ＤＣ−ＤＣコンバータは、ＰＵ（ProcessorUnit）などの電圧源として用いられることがある。ＰＵでは、待機状態から処理状態へ移行するとき、消費電流が急激に増加する。負荷電流の急激な増加により、出力電圧が急激に低下すると、コンパレータ方式ＤＣ−ＤＣコンバータでは、コンパレータによって出力電圧の低下を検出して即座にオンパルスを出力するので、所定のオフパルス期間中はパルスを出力できないＰＷＭ方式と比較して、出力電圧が早く安定化する。このように、コンパレータ方式は、ＰＷＭ方式と比較して、負荷電流の急激な増加に対する応答特性がよいという特徴を有する。
このコンパレータ方式ＤＣ−ＤＣコンバータでは、固定のオンパルス幅を定めるためのオンタイムや、オフパルスの最小幅を定めるためのミニマムオフタイムが設けられている。このミニマムオフタイムは、以下のような理由により設けられている。コンパレータ方式ＤＣ−ＤＣコンバータでは、スイッチング素子のオン／オフが切り替わる際に、スイッチング素子を駆動するための駆動回路の動作状態が切り替わることに起因して、高電位側の電源電圧が変動することがある。特に、ハイサイド側のスイッチング素子がオンからオフに切り換わり、ローサイド側のスイッチング素子がオフからオンに切り換わる際には、すなわち、出力電圧が基準電圧より低下する際には、コンパレータが動作する。このとき、高電位側の電源電圧の変動に起因してコンパレータのための電源電圧や基準電圧が変動すると、コンパレータが誤動作する可能性がある。そのために、高電位側の電源電圧及び基準電圧の変動が収まるまでの所定期間、コンパレータが誤動作しても、オンパルスの生成に切り換わらないための、すなわち、オフパルスの生成を継続するためのミニマムオフタイムが設けられている。
特開２００７−１８５０５０号公報
しかしながら、同期整流方式を用いたコンパレータ方式ＤＣ−ＤＣコンバータでは、値の異なるデッドタイム、オンタイム及びミニマムオフタイムを設けるために、抵抗素子と容量素子とからなるアナログ型遅延回路を複数備える必要があり、小型化及び低価格化が困難であった。
また、アナログ型遅延回路を半導体内部で構成する場合、抵抗素子及び容量素子の製造ばらつきや温度変動に起因して、アナログ型遅延回路の遅延時間、すなわち、デッドタイム、オンタイム及びミニマムオフタイムの精度が悪かった。アナログ型遅延回路の遅延時間の精度を上げるためには、アナログ型遅延回路にトリミング回路素子を用いて調整することが考えられるが、小型化及び低価格化を更に妨げてしまう。
そこで、本発明は、小型化及び低価格化を妨げることなく、オンタイム、ミニマムオフタイム及びデッドタイムの精度を向上することが可能な同期整流方式を用いたコンパレータ方式ＤＣ−ＤＣコンバータを提供することを目的としている。
本発明の同期整流方式を用いたコンパレータ方式ＤＣ−ＤＣコンバータは、スイッチング素子を有し、該スイッチング素子を制御信号に応じて制御することによって入力電圧を電圧変換した出力電圧を生成する電圧変換部と、電圧変換部の出力電圧を安定化するための制御信号を生成する制御部とを備え、制御部は、電圧変換部の出力電圧が基準電圧より小さくなったことを検出するコンパレータと、ミニマムオフタイム信号を受けた後であってコンパレータからの出力信号を受けたときにトリガ信号を生成するトリガ信号生成部と、基準クロックを基準遅延量だけ遅延した基準遅延クロックを生成すると共に、当該基準遅延量に応じた値を有する基準遅延信号を生成するＤＬＬ部と、ＤＬＬ部からの基準遅延信号に基づいて、トリガ信号生成部からのトリガ信号から所定の遅延量だけ遅延したトリガ遅延信号、トリガ遅延信号から所望の第１デッドタイムに対応した遅延量だけ遅延した第１デッドタイム遅延信号、第１デッドタイム遅延信号から所望のオンタイムに対応した遅延量だけ遅延したオンタイム遅延信号、オンタイム遅延信号から所望の第２デッドタイムに対応した遅延量だけ遅延した第２デッドタイム遅延信号、及び、第２デッドタイム遅延信号から所望のミニマムオフタイムに対応した遅延量だけ遅延したミニマムオフタイム遅延信号を生成する遅延部と、遅延部からのトリガ遅延信号に応じて制御信号におけるオフパルスの終了時点を決定し、遅延部からの第１デッドタイム遅延信号に応じて制御信号におけるオンパルスの開始時点を決定し、遅延部からのオンタイム遅延信号に応じてオンパルスの終了時点を決定し、遅延部からの第２デッドタイム遅延信号に応じてオフパルスの開始時点を決定し、遅延部からのミニマムオフタイム遅延信号に応じてミニマムオフタイム信号を生成するタイミング制御部とを有する。
この同期整流方式を用いたコンパレータ方式ＤＣ−ＤＣコンバータによれば、デッドタイム、オンタイム及びミニマムオフタイムを定めるＤＬＬ部及び遅延部を、例えば一つのＤＳＰ（Digital Signal Processor）で構成することができるので、従来の抵抗素子と容量素子とからなるアナログ型遅延回路を複数用いる場合と比較して、制御部の小型化及び低価格化が可能である。
また、この同期整流方式を用いたコンパレータ方式ＤＣ−ＤＣコンバータによれば、遅延部が、ＤＬＬ部からの基準遅延信号に基づいて、デッドタイム、オンタイム及びミニマムオフタイムを定めるので、この基準遅延信号における基準遅延量の精度を高めるだけで、すなわち、ＤＬＬ部の精度を高めるだけで、遅延部が定めるデッドタイム、オンタイム及びミニマムオフタイムの精度を高めることができる。したがって、従来の複数のアナログ型遅延回路のそれぞれにトリミング回路素子を用いる場合と比較して、小型化及び低価格化を妨げることなく、デッドタイム、オンタイム及びミニマムオフタイムの精度を高めることが可能である。
上記したＤＬＬ部は、基準クロックを基準遅延量だけ遅延した基準遅延クロックを生成するＤＬＬ基準部と、基準クロックを基準遅延信号に基づいて遅延したＤＬＬ遅延クロックを生成するＤＬＬ遅延部と、基準遅延クロックの位相とＤＬＬ遅延クロックの位相との差に応じた値を有する基準遅延信号を生成するＤＬＬ比較部とを有し、ＤＬＬ遅延クロックの位相が基準遅延クロックの位相に一致するように基準遅延信号を生成することによって、基準遅延量に応じた値を有する基準遅延信号を生成することが好ましい。
この構成によれば、ＤＬＬ基準部の精度を高めるだけで、高精度な基準遅延量を有する基準遅延信号を生成することができる。したがって、小型化及び低価格化をより妨げることなく、デッドタイム、オンタイム及びミニマムオフタイムの精度を高めることが可能である。
上記した遅延部は、ＤＬＬ部からの基準遅延信号に基づいて、トリガ信号生成部からのトリガ信号から異なる遅延量を有する複数の遅延用遅延クロックを生成する遅延用遅延部と、遅延用遅延部からの複数の遅延用遅延クロックを分周した分周クロックを生成するカウンタ部とを有し、複数の遅延用遅延クロック及び分周クロックから、トリガ遅延信号、第１デッドタイム遅延信号、オンタイム遅延信号、第２デッドタイム遅延信号及びミニマムオフタイム遅延信号を決定することが好ましい。
この構成によれば、カウンタ部が、遅延用遅延部によって生成された遅延クロックの分周クロックを生成するので、遅延用遅延部が生成する遅延クロックの数を減らすことができる。すなわち、遅延用遅延部の回路規模を小さくすることができる。したがって、制御部の更なる小型化及び低価格化が可能である。
上記したタイミング制御部は、遅延部からのトリガ遅延信号に応じて制御信号におけるオフパルスの終了時点を示すオフパルス終了信号を生成するオフパルス終了用比較部と、遅延部からの第１デッドタイム遅延信号に応じて制御信号におけるオンパルスの開始時点を示すオンパルス開始信号を生成するオンパルス開始用比較部と、遅延部からのオンタイム遅延信号に応じてオンパルスの終了時点を示すオンパルス終了信号を生成するオンパルス終了用比較部と、遅延部からの第２デッドタイム遅延信号に応じてオフパルスの開始時点を示すオフパルス開始信号を生成するオフパルス開始用比較部と、遅延部からのミニマムオフタイム遅延信号に応じてミニマムオフタイム信号を生成するミニマムオフタイム用比較部と、オンパルス開始信号とオンパルス終了信号との論理演算を行うことによって制御信号におけるオンパルスを生成するオンパルス用論理演算部と、オフパルス終了信号とオフパルス開始信号との論理演算を行うことによって制御信号におけるオフパルスを生成するオフパルス用論理演算部とを有することが好ましい。
この構成によれば、例えば、タイミング制御部を、ＤＬＬ部及び遅延部を構成するＤＳＰと同一なＤＳＰで構成することができるので、制御部の更なる小型化及び低価格化が可能である。
本発明によれば、同期整流方式を用いたコンパレータ方式ＤＣ−ＤＣコンバータの小型化及び低価格化を妨げることなく、オンタイム、ミニマムオフタイム及びデッドタイムの精度を向上することができる。
本発明の第１の実施形態に係るコンパレータ方式ＤＣ−ＤＣコンバータを示す回路図である。 図１に示すＤＬＬ部を示す回路図である。 図１に示す遅延部を示す回路図である。 図１に示すタイミング制御部を示す回路図である。 第１の実施形態のコンパレータ方式ＤＣ−ＤＣコンバータの各信号波形を示すタイミングチャートである。 第１の実施形態のコンパレータ方式ＤＣ−ＤＣコンバータにおける制御部の各信号波形を示すタイミングチャートである。 本発明の第２の実施形態に係るコンパレータ方式ＤＣ−ＤＣコンバータを示す回路図である。 図７に示す調整部を示す回路図である。 図７に示す遅延部を示す回路図である。 図８に示す調整部の各信号波形を示すタイミングチャートである。
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る同期整流方式を用いたコンパレータ方式ＤＣ−ＤＣコンバータを示す回路図である。図１に示すＤＣ−ＤＣコンバータ１は、電圧変換部１００と制御部２００とから構成される。
電圧変換部１００は、同期整流回路を構成しており、制御部２００からのスイッチング制御信号ＳＳＷＨＧ，ＳＳＷＬＧに応じて、入力端子２に印加される入力電圧Ｖｉｎを電圧変換した出力電圧Ｖｏｕｔを出力端子３に発生する。電圧変換部１００は、２つのスイッチング素子１１，１２と、駆動回路１３と、コイル１４と、容量素子１５とを備えている。
スイッチング素子１１，１２はＮ型ＭＯＳＦＥＴである。ハイ側のスイッチング素子１１のドレインは入力端子２に接続されており、ソースはロー側のスイッチング素子１２のドレインに接続されている。スイッチング素子１２のソースはＧＮＤ５に接地されている。スイッチング素子１１，１２のゲートは、それぞれ駆動回路１３に接続されている。
駆動回路１３は、制御部２００からスイッチング制御信号ＳＳＷＨＧ，ＳＳＷＬＧを受けて、それぞれスイッチング素子１１，１２のゲートに供給する。本実施形態では、駆動回路１３は、アンプや、スイッチング素子１１に供給する駆動信号のための昇圧回路などを備えている。
スイッチング素子１１のソース及びスイッチング素子１２のドレインには、コイル１４の一端が接続されている。コイル１４の他端は出力端子３に接続されている。出力端子３とＧＮＤ５との間には、出力電圧平滑化のための容量素子１５が接続されている。
制御部２００は、コンパレータ方式を用いており、電圧変換部１００の出力電圧Ｖｏｕｔを安定化するためのスイッチング制御信号ＳＳＷＨＧ，ＳＳＷＬＧを生成する。制御部２００は、コンパレータ２０と、トリガ信号生成部３０と、ＤＬＬ部４０と、遅延部５０と、タイミング制御部６０とを備えている。
コンパレータ２０のプラス入力端子は電圧変換部１００の出力端子３に接続されており、マイナス入力端子には基準電圧Ｖｒｅｆが入力される。コンパレータ２０は、電圧変換部１００からの出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとを比較し、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより小さくなったときに、スイッチング制御信号ＳＳＷＨＧ，ＳＳＷＬＧにおけるオフパルスを終了するためのパルス電圧Ｖｏｆｆ１を生成する。コンパレータ２０の出力端子は、トリガ信号生成部３０の一方の入力端子に接続されている。
トリガ信号生成部３０の他方の入力端子には、タイミング制御部６０からのミニマムオフタイム信号が入力される。トリガ信号生成部３０は、ＡＮＤ回路を構成しており、ミニマムオフタイム信号を受けた後であってパルス電圧Ｖｏｆｆ１を受けたときに、スイッチング制御信号ＳＳＷＨＧ，ＳＳＷＬＧにおけるオフパルスを終了するためのパルス状のトリガ電圧（トリガ信号）Ｖｏｆｆ２を生成する。トリガ信号生成部３０の出力端子は、遅延部５０の入力端子に接続されている。
このように、コンパレータ２０及びトリガ信号生成部３０は、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより小さくなったときに、出力電圧Ｖｏｕｔを上げるために、すなわち、オンパルスを作成するために、トリガ電圧Ｖｏｆｆ２を遅延部５０へ出力する。すると、このトリガ電圧Ｖｏｆｆ２をトリガとし、後述するように、スイッチング制御信号ＳＳＷＬＧがローレベルとなり、スイッチング素子１１，１２の貫通防止のためのデッドタイム後に、スイッチング制御信号ＳＳＷＨＧがハイレベルとなることとなる。
本実施形態では、コンパレータ２０及びトリガ信号生成部３０を用いる一例を示したが、コンパレータ２０及びトリガ信号生成部３０は、上記したように、次のパルス作成シーケンスに移行するための信号を作成できればよく、コンパレータ２０及びトリガ信号生成部３０に代えて様々な回路方式が適用可能である。
ＤＬＬ部４０は、基準クロックＣｒｅｆを受け、この基準クロックＣｒｅｆを基準遅延量だけ遅延した基準遅延クロックＣｒｅｆ２を生成する。また、ＤＬＬ部４０は、基準遅延量に応じた値を有する基準遅延電圧（基準遅延信号）Ｖｄを生成する。
図２に、ＤＬＬ部４０の回路図を示す。図２に示すように、ＤＬＬ部４０は、高精度遅延部（ＤＬＬ基準部）４１と、ＤＬＬ遅延部４２と、アンプ４３と、容量素子４４とを有している。なお、アンプ４３と容量素子４４とは、特許請求の範囲に記載したＤＬＬ比較部４５を構成する。
高精度遅延部４１は、高精度な基準遅延量を有する。高精度遅延部４１は、この高精度な基準遅延量で基準クロックＣｒｅｆを遅延した基準遅延クロックＣｒｅｆ２を生成する。高精度遅延部４１は、この基準遅延クロックＣｒｅｆ２をアンプ４３の一方の入力端子へ出力する。
ＤＬＬ遅延部４２は、ｍ個のＤＬＬ部分遅延部４２１〜４２ｍを有している。ＤＬＬ部分遅延部４２１〜４２ｍ各々は、トランジスタＴｒ１〜Ｔｒ６とインバータＩＮＶとからなる。トランジスタＴｒ１，Ｔｒ４はＰ型ＭＯＳＦＥＴであり、トランジスタＴｒ２，Ｔｒ３，Ｔｒ５，Ｔｒ６はＮ型ＭＯＳＦＥＴである。
トランジスタＴｒ１とトランジスタＴｒ２とはインバータ接続されており、それぞれのゲートには基準クロックＣｒｅｆ（入力側から２番目以降のＤＬＬ部分遅延部では、前段のＤＬＬ部分遅延部からのクロック）が入力される。トランジスタＴｒ１のソースは高電位側の電源Ｖｃｃに接続されている。一方、トランジスタＴｒ２のソースとＧＮＤ５との間にはトランジスタＴｒ３がカスコード接続されており、トランジスタＴｒ３のゲートには基準遅延電圧Ｖｄが入力される。
同様に、トランジスタＴｒ４とトランジスタＴｒ５とはインバータ接続されており、それぞれのゲートはトランジスタＴｒ１，Ｔｒ２のドレインが接続されている。トランジスタＴｒ４のソースは高電位側の電源Ｖｃｃに接続されている。一方、トランジスタＴｒ５のソースとＧＮＤ５との間にはトランジスタＴｒ６がカスコード接続されており、トランジスタＴｒ６のゲートには基準遅延電圧Ｖｄが入力される。トランジスタＴｒ４とトランジスタＴｒ５とのドレインは、インバータＩＮＶを介して後段のＤＬＬ部分遅延部に接続される。
このような構成により、基準遅延電圧Ｖｄに応じて、トランジスタＴｒ３，Ｔｒ６の抵抗値が定まり、ＤＬＬ部分遅延部４２１〜４２ｍ各々の遅延量、すらわち、ＤＬＬ遅延部４２の遅延量が決まることとなる。ＤＬＬ遅延部４２は、このようにして定まった遅延量を有するＤＬＬ遅延クロックＣｒｅｆ３をアンプ４３の他方の入力端子へ出力する。
アンプ４３は、プッシュプル型の電流源として機能し、高精度遅延部４１からの基準遅延クロックＣｒｅｆ２の位相と、ＤＬＬ遅延部４２からのＤＬＬ遅延クロックＣｒｅｆ３の位相との差に応じて、容量素子４４を充放電し、容量素子４４の端子間に基準遅延電圧Ｖｄを生成する。
このようにして、ＤＬＬ部４０は、ＤＬＬ遅延クロックＣｒｅｆ３の位相が基準遅延クロックＣｒｅｆ２の位相と一致するように基準遅延電圧Ｖｄを生成することによって、高精度な基準遅延量を有する基準遅延電圧Ｖｄを生成することとなる。ＤＬＬ部４０は、基準遅延電圧Ｖｄを遅延部５０へ供給する。
図１に戻り、遅延部５０は、ＤＬＬ部４０からの基準遅延電圧Ｖｄに基づいて、トリガ信号生成部３０からのトリガ電圧Ｖｏｆｆ２から異なる遅延量を有するｎ個の遅延クロック（遅延信号）Ｃｄ１〜Ｃｄｎを生成する。
図３に、遅延部５０の回路図を示す。図３に示すように、遅延部５０は、遅延用遅延部５１と、カウンタ部５４と、デコーダ５５とを有している。
遅延用遅延部５１は、ＤＬＬ部４０からの基準遅延電圧Ｖｄに基づいて、トリガ信号生成部３０からのトリガ電圧Ｖｏｆｆ２から異なる遅延量を有するｍ個（ｍ＜ｎ）の遅延用遅延信号Ｓｄ１〜Ｓｄｍを生成する。遅延用遅延部５１は、ＡＮＤ回路５２と、ｍ個の遅延用部分遅延部５３１〜５３ｍとを有している。ＡＮＤ回路５２の一方の入力端子にはトリガ電圧Ｖｏｆｆ２が入力され、他方の入力端子には遅延用遅延部５３からの遅延用遅延信号Ｓｄｍが入力される。ＡＮＤ回路５２の出力端子は遅延用部分遅延部５３１の入力端子に接続されている。遅延用部分遅延部５３１〜５３ｍ各々は、ＤＬＬ部分遅延部４２１〜４２ｍ各々と同様に、トランジスタＴｒ１〜Ｔｒ６とインバータＩＮＶとからなる。
このような構成により、基準遅延電圧Ｖｄに応じて、トランジスタＴｒ３，Ｔｒ６の抵抗値が決まり、遅延用部分遅延部５３１〜５３ｍ各々の遅延量が決まることとなる。遅延用部分遅延部５３１〜５３ｍは、このようにして定まって遅延量を有する遅延用遅延信号Ｓｄ１〜Ｓｄｍをデコーダ５５へ供給すると共に、遅延用遅延信号Ｓｄｍをカウンタ部５４の入力端子へ供給する。
カウンタ部５４は、遅延用遅延部５１からの遅延用遅延信号Ｓｄｍを分周したｐ個（ｐ＝ｎ−ｍ）の分周信号Ｓｄｍ＋１〜Ｓｄｎを生成する。カウンタ部５４は、ｐ個のＤ−ＦＦ部５４１〜５４ｐを有している。Ｄ−ＦＦ部５４１のクロック端子には遅延用遅延部５１からの遅延信号Ｓｄｍ（入力側から２番目以降のＤ−ＦＦ部では、前段のＤ−ＦＦ部からの正転信号）が入力され、データ入力端子には反転出力信号Ｓｄｍ＋１が入力される。Ｄ−ＦＦ部５４１の正転出力信号はＤ−ＦＦ部５４２のクロック端子（入力側から２番目以降のＤ−ＦＦ部では後段のＤ−ＦＦ部）に供給され、リセット端子にはトリガ信号生成部３０からのトリガ電圧Ｖｏｆｆ２がリセット信号として入力される。
このような構成により、Ｄ−ＦＦ部５４１〜５４ｐは、遅延用遅延信号Ｓｄｍを２倍、４倍・・・とした分周信号Ｓｄｍ＋１〜Ｓｄｎをデコーダ５５へ供給する。また、Ｄ−ＦＦ部５４１〜５４ｐは、トリガ電圧Ｖｏｆｆ２に応じてリセットすることによって、次に遅延用遅延部５１から遅延用遅延信号Ｓｄｍが入力されるまで、分周信号Ｓｄｍ＋１〜Ｓｄｎの生成を停止する。
デコーダ５５は、遅延用遅延部５１からの遅延用遅延信号Ｓｄ１〜Ｓｄｍと、カウンタ部５４からの分周信号Ｓｄｍ＋１〜Ｓｄｎとをデコードすることによって、例えば、１ｎｓ刻みで異なる遅延量を有するｎ個の遅延クロックＣｄ１〜Ｃｄｎを生成する。これらの遅延クロックＣｄ１〜Ｃｄｎは、所望の第１デッドタイム、所望の第２デッドタイム、所望のオンタイム及び所望のミニマムオフタイムの各々に相当する遅延量を有する遅延クロックが含まれている。
ここで、所望のオンタイム、すなわちオンパルス幅Ｔｏｎは、入力電圧値Ｖｉｎ、出力電圧値Ｖｏｕｔ、所望のスイッチング周波数ｆに基づいて、下記式により設定することができる。
Ｔｏｎ＝（１／ｆ）×（Ｖｏｕｔ／Ｖｉｎ）
例えば、Ｖｉｎ＝５Ｖ、Ｖｏｕｔ＝１Ｖであり、スイッチング周波数をｆ＝５００ｋＨｚとしたい場合には、Ｔｏｎ＝４００ｎｓに設定すればよい。このとき、所望の第１デッドタイム及び所望の第２デッドタイムは４０ｎｓ程度であることが好ましく、所望のミニマムオフタイムは２００ｎｓ程度であることが好ましい。
これより、例えば、遅延部５０は、トリガ電圧Ｖｏｆｆ２から最小遅延量１ｎｓだけ遅延したトリガ遅延クロック（トリガ遅延信号）Ｃｄ１と、このトリガ遅延クロックＣｄ１から所望の第１デッドタイム４０ｎｓの遅延量だけ遅延した第１デッドタイム遅延クロック（第１デッドタイム遅延信号）Ｃｄ４１と、この第１デッドタイム遅延クロックＣｄ４１から所望のオンタイム４００ｎｓの遅延量だけ遅延したオンタイム遅延クロック（オンタイム遅延信号）Ｃｄ４４１と、このオンタイム遅延クロックＣｄ４４１から所望の第２デッドタイム４０ｎｓの遅延量だけ遅延した第２デッドタイム遅延クロック（第２デッドタイム遅延信号）Ｃｄ４８１と、この第２デッドタイム遅延クロックＣｄ４８１から所望のミニマムオフタイム２００ｎｓの遅延量だけ遅延したミニマムオフタイム遅延クロック（ミニマムオフタイム信号）Ｃｄ６８１と、を含むｎ個の遅延クロックＣｄ１〜Ｃｄｎを生成し、タイミング制御部６０へ供給する。
図１に戻り、タイミング制御部６０は、遅延部５０からの遅延クロックＣｄ１〜Ｃｄｎのうちの、トリガ遅延クロックＣｄ１、第１デッドタイム遅延クロックＣｄ４１、オンタイム遅延クロックＣｄ４４１、第２デッドタイム遅延クロックＣｄ４８１、ミニマムオフタイム遅延クロックＣｄ６８１、及び、最大の遅延量を有する遅延クロックＣｄｎに基づいて、スイッチング制御信号ＳＳＷＨＧ，ＳＳＷＬＧを生成する。
図４に、タイミング制御部６０の回路図を示す。図４に示すように、タイミング制御部６０は、デコーダを構成しており、オフパルス終了用比較部６１と、オンパルス開始用比較部６２と、オンパルス終了用比較部６３と、オフパルス開始用比較部６４と、ミニマムオフタイム用比較部６５と、インバータ６６，６９と、オンパルス用ＡＮＤ回路（オンパルス用論理演算部）６７と、オフパルス用ＯＲ回路（オフパルス用論理演算部）６８とを有している。
オフパルス終了用比較部６１の一方の入力端子には遅延クロックＣｄｎが入力され、他方の入力端子にはトリガ遅延クロックＣｄ１が入力される。オフパルス終了用比較部６１は、このトリガ遅延クロックＣｄ１に応じて、スイッチング制御信号ＳＳＷＬＧにおけるオフパルスの終了時点を示すオフパルス終了信号Ｓｏｆｆｅを生成する。
オンパルス開始用比較部６２の一方の入力端子には遅延クロックＣｄｎが入力され、他方の入力端子には第１デッドタイム遅延クロックＣｄ４１が入力される。オンパルス開始用比較部６２は、第１デッドタイム遅延クロックＣｄ４１に応じて、スイッチング制御信号ＳＳＷＨＧにおけるオンパルスの開始時点を示すオンパルス開始信号Ｓｏｎｓを生成する。
オンパルス終了用比較部６３の一方の入力端子には遅延クロックＣｄｎが入力され、他方の入力端子にはオンタイム遅延クロックＣｄ４４１が入力される。オンパルス終了用比較部６３は、このオンタイム遅延クロックＣｄ４４１に応じて、スイッチング制御信号ＳＳＷＨＧにおけるオンパルスの終了時点を示すオンパルス終了信号Ｓｏｎｅを生成する。
オフパルス開始用比較部６４の一方の入力端子には遅延クロックＣｄｎが入力され、他方の入力端子には第２デッドタイム遅延クロックＣｄ４８１が入力される。オフパルス開始用比較部６４は、この第２デッドタイム遅延クロックＣｄ４８１に応じて、スイッチング制御信号ＳＳＷＨＧにおけるオフパルスの開始時点を示すオフパルス開始信号Ｐｏｆｆｓを生成する。
ミニマムオフタイム用比較部６５の一方の入力端子には遅延クロックＣｄｎが入力され、他方の入力端子にはミニマムオフタイムクロックＣｄ６８１が入力される。ミニマムオフタイム用比較部６５は、このミニマムオフタイムクロックＣｄ６８１に応じて、ミニマムオフタイム信号Ｓｏｆｆｍｉｎを生成する。
オンパルス用ＡＮＤ回路６７は、オンパルス開始用比較部６２からのオンパルス開始信号Ｓｏｎｓと、オンパルス終了用比較部６３からのオンパルス終了信号Ｓｏｎｅをインバータ６６によって反転した信号との論理積を求め、スイッチング制御信号ＳＳＷＨＧにおけるオンパルスを生成する。このようにして、スイッチング制御信号ＳＳＷＨＧにおけるオンパルスの開始時点及び終了時点が決定される。
オフパルス用ＯＲ回路６８は、オフパルス終了用比較部６１からのオフパルス終了信号Ｓｏｆｆｅをインバータ６９によって反転した信号と、オフパルス開始用比較部６４からのオフパルス開始信号Ｓｏｆｆｓとの論理和を求め、スイッチング制御信号ＳＳＷＬＧにおけるオフパルスを生成する。このようにして、スイッチング制御信号ＳＳＷＬＧにおけるオフパルスの開始時点及び終了時点が決定される。
このようにして、タイミング制御部６０は、デッドタイム４０ｎｓ、オンタイム４００ｎｓ、ミニマムオフタイム２００ｎｓを有するスイッチング制御信号ＳＳＷＨＧ，ＳＳＷＬＧを生成する。
次に、ＤＣ−ＤＣコンバータ１の動作を説明する。図５は、ＤＣ−ＤＣコンバータ１における各信号波形を示すタイミングチャートであり、図６は、ＤＣ−ＤＣコンバータ１の制御部２００における各信号波形を示すタイミングチャートである。
出力電圧Ｖｏｕｔが低下し基準電圧Ｖｒｅｆに達すると（図５（ａ））、制御部２００のコンパレータ２０によってハイレベルのパルス電圧Ｖｏｆｆ１が生成される（図５（ｃ）、図６（ａ））。このとき、タイミング制御部６０によってミニマムオフタイム信号Ｓｏｆｆｍｉｎが生成されているとすると、トリガ信号生成部３０によってハイレベルのトリガ電圧Ｖｏｆｆ２が生成され、遅延部５０によって、ＤＬＬ部４０からの基準遅延電圧Ｖｄに基づいて、１ｎｓ間隔で遅延されたｎ個の遅延クロックＣｄ１〜Ｃｄｎが生成される（図６（ｂ）から（ｄ））。
まず、遅延部５０によって１ｎｓ遅延したトリガ遅延クロックＣｄ１が生成されると、タイミング制御部６０のオフパルス終了用比較部６１によってオフパルス終了信号Ｓｏｆｆｅが生成され（図６（ｅ））、オフパルス用ＡＮＤ回路６８によって、スイッチング制御信号ＳＳＷＬＧにおけるオフパルスＰｏｆｆの発生が、オフパルスＰｏｆｆの終了時点Ｔｏｆｆｅで終了する（図６（ｋ）、図５（ｅ））。すると、スイッチング素子１２がオフ状態となる。
その後、遅延部５０によって第１デッドタイム４０ｎｓ遅延した第１デッドタイム遅延クロックＣｄ４１が生成されると、タイミング制御部６０のオンパルス開始用比較部６２によってオンパルス開始信号Ｓｏｎｓが生成され（図６（ｆ））、オンパルス用ＡＮＤ回路６７によって、スイッチング制御信号ＳＳＷＨＧにおけるオンパルスＰｏｎの発生が、オンパルスＰｏｎの開始時点Ｔｏｎｓで開始する（図６（ｊ）、図５（ｄ））。すると、スイッチング素子１１がオン状態となり、コイル電流ＩＬが増加し（図５（ｂ））、出力電圧Ｖｏｕｔが上昇する（図５（ａ））。
その後、遅延部５０によってオンタイム４００ｎｓ遅延したオンタイム遅延クロックＣｄ４４１が生成されると、タイミング制御部６０のオンパルス終了用比較部６３によってオンパルス終了信号Ｓｏｎｅが生成され（図６（ｇ））、オンパルス用ＡＮＤ回路６７によって、スイッチング制御信号ＳＳＷＨＧにおけるオンパルスＰｏｎの発生が、オンパルスＰｏｎの終了時点Ｔｏｎｅで終了する（図６（ｊ）、図５（ｄ））。すると、スイッチング素子１１がオフ状態となる。
その後、遅延部５０によって第２デッドタイム４０ｎｓ遅延した第２デッドタイム遅延クロックＣｄ４８１が生成されると、タイミング制御部６０のオフパルス開始用比較部６４によってオフパルス開始信号Ｓｏｆｆｓが生成され（図６（ｈ））、オフパルス用ＯＲ回路６８によって、スイッチング制御信号ＳＳＷＬＧにおけるオフパルスＰｏｆｆの発生が、オフパルスＰｏｆｆの開始時点Ｔｏｆｆｓで開始する（図６（ｋ）、図５（ｅ））。すると、スイッチング素子１２がオン状態となり、コイル電流ＩＬが減少し（図５（ｂ））、出力電圧Ｖｏｕｔが低下する（図５（ａ））。
その後、遅延部５０によってミニマムオフタイム２００ｎｓ遅延したミニマムオフタイム遅延クロックＣｄ６８１が生成されると、ミニマムオフタイム信号Ｓｏｆｆｍｉｎが生成される（図６（ｉ））。これにより、次に出力電圧Ｖｏｕｔが低下し基準電圧Ｖｒｅｆに達してコンパレータ２０によってハイレベルのパルス電圧Ｖｏｆｆ１が生成されたときに、上記の動作を繰り返すことが可能となる。なお、ミニマムオフタイム２００ｎｓを設けることによって、上記したように、及び、後述するように、スイッチング素子１１，１２をスイッチングする際に生じる変動及びノイズによるコンパレータ２０の誤動作を防止することができる。
このようにして、オンパルスＰｏｎのパルス幅が４００ｎｓの固定のオンタイムに設定される。
また、オンパルスＰｏｎとオフパルスＰｏｆｆとの間に４０ｎｓのデッドタイムが設けられると共に、オフパルスＰｏｆｆとオンパルスＰｏｎとの間に４０ｎｓのデッドタイムが設けられ、スイッチング素子１１，１２の同時オンを防止することができる。すなわち、スイッチング素子１１，１２に貫通電流が流れることを防止することができる。その結果、電力変換効率を向上することができる。
また、２００ｎｓのミニマムオフタイムが設定され、オフパルスＰｏｆｆのパルス幅が２００ｎｓ以下に狭まることを防止することができる。ここで、コンパレータ方式ＤＣ−ＤＣコンバータでは、スイッチング素子のオン／オフが切り替わる際に、スイッチング素子を駆動するための駆動回路の動作状態が切り替わることに起因して、高電位側の電源電圧が変動することがある。特に、ハイサイド側のスイッチング素子がオンからオフに切り換わり、ローサイド側のスイッチング素子がオフからオンに切り換わる際には、すなわち、出力電圧が基準電圧より低下する際には、コンパレータが動作する。このとき、高電位側の電源電圧の変動に起因してコンパレータのための電源電圧や基準電圧が変動すると、コンパレータが誤動作する可能性がある。しかしながら、ＤＣ−ＤＣコンバータでは、２００ｎｓのミニマムオフタイムが設定されているので、高電位側の電源電圧及び基準電圧の変動が収まるまで、オンパルスの生成を開始することがない。すなわち、２００ｎｓのミニマムオフタイムの間は、例えコンパレータ２０が誤動作しても、オフパルスの生成を継続する。
この第１の実施形態のＤＣ−ＤＣコンバータ１によれば、デッドタイム、オンタイム及びミニマムオフタイムを定めるＤＬＬ部４０及び遅延部５０を、例えばＤＳＰ（Digital Signal Processor）で構成することができるので、従来の抵抗素子と容量素子とからなるアナログ型遅延回路を複数用いる場合と比較して、制御部２００の小型化及び低価格化が可能である。また、制御部２００全体をＤＳＰで構成してもよい。この場合、制御部２００の出力電圧ＶｏｕｔをＡＤ変換するＡＤ変換部とＤＳＰとで構成できる。
また、第１の実施形態のＤＣ−ＤＣコンバータ１によれば、遅延部５０が、ＤＬＬ部４０からの基準遅延電圧Ｖｄに基づいて、デッドタイム、オンタイム及びミニマムオフタイムを定めるので、この基準遅延電圧Ｖｄにおける基準遅延量の精度を高めるだけで、すなわち、ＤＬＬ部４０の精度を高めるだけで、遅延部５０が定めるデッドタイム、オンタイム及びミニマムオフタイムの精度を高めることができる。したがって、従来の複数のアナログ型遅延回路のそれぞれにトリミング回路素子を用いる場合と比較して、小型化及び低価格化を妨げることなく、デッドタイム、オンタイム及びミニマムオフタイムの精度を高めることが可能である。
また、第１の実施形態のＤＣ−ＤＣコンバータ１によれば、ＤＬＬ部４０における高精度遅延部４１の精度を高めるだけで、高精度な基準遅延量を有する基準遅延電圧Ｖｄを生成することができる。したがって、小型化及び低価格化をより妨げることなく、デッドタイム、オンタイム及びミニマムオフタイムの精度を高めることが可能である。
また、第１の実施形態のＤＣ−ＤＣコンバータ１によれば、遅延部５０におけるカウンタ部５４が、遅延用遅延部５１によって生成された遅延用遅延信号Ｓｄ１〜Ｓｄｍの分周信号Ｓｄｍ＋１〜Ｓｄｎを生成するので、必要な遅延クロックＣｄ１〜Ｃｄｎを生成するための信号おいて、遅延用遅延部５１が生成する遅延信号の数を減らすことができる。すなわち、遅延用遅延部５１の回路規模を小さくすることができる。したがって、制御部２００の更なる小型化及び低価格化が可能である。
また、第１の実施形態のＤＣ−ＤＣコンバータ１によれば、例えば、タイミング制御部６０を、ＤＬＬ部４０及び遅延部５０を構成するＤＳＰと同一なＤＳＰで構成することができるので、制御部２００の更なる小型化及び低価格化が可能である。
［第２の実施形態］
図７は、本発明の第２の実施形態に係る同期整流方式を用いたコンパレータ方式ＤＣ−ＤＣコンバータを示す回路図である。図７に示すＤＣ−ＤＣコンバータ１Ａは、ＤＣ−ＤＣコンバータ１において制御部２００に代えて制御部２００Ａを備えている構成で第１の実施形態と異なっている。
制御部２００Ａは、制御部２００においてＤＬＬ部４０に代えてＤＬＬ部４０Ａを備えており、更に調整部７０Ａを備えている点で制御部２００と異なっている。制御部２００Ａの他の構成は制御部２００と同一である。
調整部７０Ａは、スイッチング制御信号ＳＳＷＨＧ（又はＳＳＷＬＧ）を受けると共に基準クロックＣｒｅｆ５を受ける。調整部７０Ａは、スイッチング制御信号ＳＳＷＨＧ（又はＳＳＷＬＧ）と基準クロックＣｒｅｆ５とを比較し、この比較結果に応じてスイッチング制御信号ＳＳＷＨＧ，ＳＳＷＬＧの周波数が一定になるように、オンパルスの所定のオン幅を調整する。具体的には、調整部７０Ａは、スイッチング制御信号ＳＳＷＨＧにおけるオンパルス（又はスイッチング制御信号ＳＳＷＬＧにおけるオフパルス）をカウントすると共に基準クロックＣｒｅｆ５をカウントし、スイッチング制御信号ＳＳＷＨＧ（又はＳＳＷＬＧ）のカウント値と基準クロックＣｒｅｆ５のカウント値とが等しくなるように、オンパルスの所定のオン幅を調整するための周波数制御信号Ｓｆを生成する。本実施形態に係るコンパレータ方式ＤＣ−ＤＣコンバータでは、周波数制御信号Ｓｆを４ビットのディジタル信号としている。
図８は、図７に示す調整部７０Ａを示す回路図である。図８に示す調整部７０Ａは、２つのカウンタ７１，７２と、アップダウンカウンタ７３を有している。
第１のカウンタ７１の入力端子にはスイッチング制御信号ＳＳＷＨＧが入力され、リセット端子には第２のカウンタ７２の出力電圧が入力される。例えば、第１のカウンタ７１は、４ビットカウンタである。第１のカウンタ７１は、スイッチング制御信号ＳＳＷＨＧのオンパルスをカウントし、カウント値が最大値「１１１１」となった場合に、ハイレベルのパルス電圧を出力すると共に、「１１１１」の次のカウント時に出力電圧をリセットする。また、第１のカウンタ７１は、第２のカウンタ７２の出力電圧がハイレベルとなったときにも出力電圧をリセットする。第１のカウンタ７１の出力端子は、アップダウンカウンタ７３の一方の入力端子に接続されている。
第２のカウンタ７２の入力端子には基準クロックＣｒｅｆ５が入力され、リセット端子には第１のカウンタ７１の出力電圧が入力される。例えば、第２のカウンタ７２は、４ビットカウンタである。第２のカウンタ７２は、基準クロックＣｒｅｆ５の周期をカウントし、カウント値が最大値「１１１１」となった場合に、ハイレベルのパルス電圧を出力すると共に、「１１１１」の次のカウント時に出力電圧をリセットする。また、第２のカウンタ７２は、第１のカウンタ７１の出力電圧がハイレベルとなったときにも出力電圧をリセットする。第２のカウンタ７２の出力端子は、アップダウンカウンタ７３の他方の入力端子に接続されている。
アップダウンカウンタ７３は、第１のカウンタ７１からのパルス電圧と第２のカウンタ７２からのパルス電圧Ｖｄｏｗｎ，Ｖｕｐとを受け、カウント値を増減する。本実施形態では、アップダウンカウンタ７３は、第１のカウンタ７１からハイレベルのパルス電圧Ｖｄｏｗｎが入力されたときにカウント値を減少し、第２のカウンタ７２からハイレベルのパルス電圧Ｖｕｐが入力されたときにカウント値を増加する。アップダウンカウンタ７３は、４ビットのディジタル周波数制御信号ＳｆをＤＬＬ部４０Ａへ出力する。
図９は、ＤＬＬ部４０Ａを示す回路図である。図９に示すＤＬＬ部４０Ａは、ＤＬＬ部４０においてディジタル／アナログ変換部（以下、ＤＡＣという。）４６とアンプ４７とを更に備えている構成でＤＬＬ部４０と異なっている。
ＤＡＣ４６は、調整部７０Ａからの周波数制御信号Ｓｆをディジタル／アナログ変換し、アンプ４７の一方の入力端子へ出力する。アンプ４７の他方の入力端子には基準電圧Ｖｒｅｆ２が入力される。アンプ４７は、プッシュプル型の電流源として機能し、例えば、周波数制御信号Ｓｆが基準電圧Ｖｒｅｆ２以上であるときには容量素子４４へ電流を供給し、周波数制御信号Ｓｆが基準電圧Ｖｒｅｆ２より小さいときには容量素子４４から電流を引き抜く。すなわち、アンプ４７は、周波数制御信号Ｓｆが基準電圧Ｖｒｅｆ２以上であるときには基準遅延電圧Ｖｄの値を増加し、周波数制御信号Ｓｆが基準電圧Ｖｒｅｆ２より小さいときには基準遅延電圧Ｖｄの値を減少する。
この第２の実施形態のＤＣ−ＤＣコンバータ１Ａでも、第１の実施形態のＤＣ−ＤＣコンバータ１と同様の構成を備えているので、第１の実施形態のＤＣ−ＤＣコンバータ１と同様の利点を得ることができる。
ここで、例えば、環境温度が上昇すると、回路素子の内部抵抗が増加し、内部損失が増加する。このとき、コンパレータ方式ＤＣ−ＤＣコンバータでは、内部損失の増加による出力電圧の低下を補うために、オフパルス幅が短くなってオンデューティが増加する。このように、コンパレータ方式ＤＣ−ＤＣコンバータでは、環境温度の変動に起因して、スイッチング周波数が徐々に変動してしまう。その他入力電圧、出力電圧、及び出力電流の変動によってもオフパルス幅が変動しスイッチング周波数が変動してしまう。スイッチング周波数の変動によって、出力電圧のリップルが変動してしまい、ＰＵなどの後段回路が誤動作してしまう可能性がある。また、広帯域に渡るＥＭＩ対策が必要となる可能性がある。
しかしながら、第２の実施形態のＤＣ−ＤＣコンバータ１Ａによれば、例えば環境温度が低下すると、例えばスイッチング素子１１，１２やコイル１４などの内部抵抗値が低下し、内部損失が低下する。このとき、出力電圧Ｖｏｕｔの上昇を補うために、オフパルスＰｏｆｆのオフ幅が広くなり、オンデューティを減少させる。一方、オンパルスＰｏｎの所定のオン幅は調整部７０Ａによって調整される。
具体的には、スイッチング制御信号ＳＳＷＨＧ，ＳＳＷＬＧのスイッチング周波数が基準クロックＣｒｅｆ５の周波数より低いので（図１０（ａ），（ｃ））、第２のカウンタ７２が第１のカウンタ７１より先にカウントを終了し、ハイレベルのパルス電圧Ｖｕｐを出力する（図１０（ｂ））。一方、第１のカウンタ７１の出力電圧Ｖｄｏｗｎはローレベルのままである（図１０（ｄ））。その結果、アップダウンカウンタ７３は、周波数制御信号Ｓｆの値を上昇する（図１０（ｅ））。
すると、周波数制御信号Ｓｆと基準電圧Ｖｒｅｆ２との差分電圧に比例した電流をアンプ４７が容量素子４４に供給し、基準遅延電圧Ｖｄが上昇する。これによって、遅延部５０における遅延量が減少し、オンタイム、第１及び第２のデッドタイム及びミニマムオフタイムが小さくなる。その結果、オンパルスＰｏｎのオン幅が狭くなり、ＶｉｎとＶｏｕｔによりオンデューティが定まるため、オフパルスＰｏｆｆのオフ幅も狭くなってスイッチング周波数は上昇する。このように、調整部７０Ａは、スイッチング周波数を基準クロックＣｒｅｆ５の周波数に近づけるように制御するため、スイッチング周波数の変動が低減される。
一方、例えば環境温度が上昇すると、例えばスイッチング素子１１，１２やコイル１４などの内部抵抗値が増加し、内部損失が増加する。このとき、出力電圧Ｖｏｕｔの低下を補うため、オフパルスＰｏｆｆのオフ幅が狭くなり、オンデューティを増加させる。一方、オンパルスＰｏｎの所定のオン幅は調整部７０Ａによって調整される。
具体的には、スイッチング制御信号ＳＳＷＨＧ，ＳＳＷＬＧのスイッチング周波数が基準クロックＣｒｅｆ５の周波数より高いので、第１のカウンタ７１が第２のカウンタ７２より先にカウントを終了し、ハイレベルのパルス電圧Ｖｄｏｗｎを出力する。一方、第２のカウンタ７２の出力電圧Ｖｕｐはローレベルのままである。その結果、アップダウンカウンタ７３は、周波数制御信号Ｓｆの値を低下する。
すると、周波数制御信号Ｓｆと基準電圧Ｖｒｅｆ２との差分電圧に比例した電流をアンプ４７が容量素子４４から引き抜き、基準遅延電圧Ｖｄが減少する。これによって、遅延部５０における遅延量が増加し、オンタイム、第１及び第２のデッドタイム及びミニマムオフタイムが大きくなる。その結果、オンパルスＰｏｎのオン幅が広くなり、ＶｉｎとＶｏｕｔによりオンデューティが定まるため、オフパルスＰｏｆｆのオフ幅も広くなって、スイッチング周波数は減少する。このように、調整部７０Ａは、スイッチング周波数を基準クロックＣｒｅｆ５の周波数に近づけるように制御するため、スイッチング周波数の変動が低減される。
このように、第２の実施形態のコンパレータ方式ＤＣ−ＤＣコンバータ１によれば、負荷電流の急激な増加に対する応答特性を損なうことなく、環境温度の変動等に起因する変換ロスの変動、入出力電圧の変動、出力電流の変動によって生じるスイッチング周波数の変動を低減することができる。その結果、出力電圧のリップルの変動を低減することができ、ＰＵなどの後段回路の誤動作を防止することができる。また、広帯域に渡るＥＭＩ対策が不要となり、ＥＭＩ対策を容易に、且つ安価に行うことができる。
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。
第２の実施形態では、調整部７０Ａにおける基準クロックＣｒｅｆ５の周波数はスイッチング制御信号ＳＳＷＨＧの周波数と同様としたが、基準クロックＣｒｅｆ５の周波数とスイッチング制御信号ＳＳＷＨＧの周波数との比はＮ：Ｍ（Ｍ及びＮは自然数）であってもよい。このとき、調整部７０Ａは、スイッチング制御信号ＳＳＷＨＧのカウント値と基準クロックＣｒｅｆ５のカウント値との比がＭ：Ｎとなるように、スイッチング制御信号ＳＳＷＨＧにおけるオンパルスＰｏｎの所定のオン幅を調整する。特に、基準クロックＣｒｅｆ５の周波数がスイッチング制御信号ＳＳＷＨＧの周波数より低いことが好ましい。これによれば、消費電流を低減することが可能である。
また、第２の実施形態では、第１のカウンタ７１は、スイッチング制御信号ＳＳＷＨＧにおけるオンパルスをカウントしたが、スイッチング制御信号ＳＳＷＬＧをカウントしてもよい。
また、第２の実施形態では、周波数を一定にするために、調整部７０ＡによってＤＬＬ部４０Ａの基準遅延電圧Ｖｄを調整したが、調整部７０Ａによって遅延部５０のオンタイム遅延クロックＣｄ４４１のみを調整してもよい。これによれば、デットタイム及びミニマムオフセットタイムを一定に保持しつつ、オンタイムのみを変動させることによって、周波数を一定にすることができる。
また、本実施形態では、電圧変換部１００におけるスイッチング素子１１としてｎ型ＭＯＳＦＥＴが用いられたが、ｐ型ＭＯＳＦＥＴが用いられてもよい。更に、本実施形態におけるスイッチング素子やトランジスタには、ＦＥＴやバイポーラトランジスタといった様々なトランジスタが適用可能である。
１１，１２…スイッチング素子，１３…駆動回路、１４…コイル、１５…容量素子、２０…コンパレータ、３０…トリガ信号生成部、４０，４０Ａ…ＤＬＬ部、４１…高精度遅延部（ＤＬＬ基準部）、４２…ＤＬＬ遅延部、４２１〜４２ｍ…ＤＬＬ部分遅延部、４３…アンプ、４４…容量素子、４５…ＤＬＬ比較部、４６…ＤＡＣ、４７…アンプ、５０…遅延部、５１…遅延用遅延部、５２…ＡＮＤ回路、５３１〜５３ｍ…遅延用部分遅延部、５４…カウンタ部、５４１〜５４ｐ…Ｄ−ＦＦ部、６０…タイミング制御部、６１…オフパルス終了用比較部、６２…オンパルス開始用比較部、６３…オンパルス終了用比較部、６４…オフパルス開始用比較部、６５…ミニマムオフタイム用比較部、６６…インバータ、６７…オンパルス用ＡＮＤ回路（オンパルス用論理演算部）、６８…オフパルス用ＡＮＤ回路（オフパルス用論理演算部）、７０Ａ…調整部、７１，７２…カウンタ、７３…アップダウンカウンタ、１００…電圧変換部、２００，２００Ａ…制御部。

Claims (4)

  1. スイッチング素子を有し、該スイッチング素子を制御信号に応じて制御することによって入力電圧を電圧変換した出力電圧を生成する電圧変換部と、
    前記電圧変換部の前記出力電圧を安定化するための前記制御信号を生成する制御部と、
    を備え、
    前記制御部は、
    前記電圧変換部の前記出力電圧が基準電圧より小さくなったことを検出するコンパレータと、
    ミニマムオフタイム信号を受けた後であって前記コンパレータからの出力信号を受けたときにトリガ信号を生成するトリガ信号生成部と、
    基準クロックを基準遅延量だけ遅延した基準遅延クロックを生成すると共に、当該基準遅延量に応じた値を有する基準遅延信号を生成するＤＬＬ部と、
    前記ＤＬＬ部からの前記基準遅延信号に基づいて、前記トリガ信号生成部からの前記トリガ信号から所定の遅延量だけ遅延したトリガ遅延信号、当該トリガ遅延信号から所望の第１デッドタイムに対応した遅延量だけ遅延した第１デッドタイム遅延信号、当該第１デッドタイム遅延信号から所望のオンタイムに対応した遅延量だけ遅延したオンタイム遅延信号、当該オンタイム遅延信号から所望の第２デッドタイムに対応した遅延量だけ遅延した第２デッドタイム遅延信号、及び、当該第２デッドタイム遅延信号から所望のミニマムオフタイムに対応した遅延量だけ遅延したミニマムオフタイム遅延信号を生成する遅延部と、
    前記遅延部からの前記トリガ遅延信号に応じて前記制御信号におけるオフパルスの終了時点を決定し、前記遅延部からの前記第１デッドタイム遅延信号に応じて前記制御信号におけるオンパルスの開始時点を決定し、前記遅延部からの前記オンタイム遅延信号に応じて前記オンパルスの終了時点を決定し、前記遅延部からの前記第２デッドタイム遅延信号に応じて前記オフパルスの開始時点を決定し、前記遅延部からの前記ミニマムオフタイム遅延信号に応じて前記ミニマムオフタイム信号を生成するタイミング制御部と、
    を有する、
    同期整流方式を用いたコンパレータ方式ＤＣ−ＤＣコンバータ。
  2. 前記ＤＬＬ部は、
    前記基準クロックを前記基準遅延量だけ遅延した前記基準遅延クロックを生成するＤＬＬ基準部と、
    前記基準クロックを前記基準遅延信号に基づいて遅延したＤＬＬ遅延クロックを生成するＤＬＬ遅延部と、
    前記基準遅延クロックの位相と前記ＤＬＬ遅延クロックの位相との差に応じた値を有する前記基準遅延信号を生成するＤＬＬ比較部と、
    を有し、
    前記ＤＬＬ遅延クロックの位相が前記基準遅延クロックの位相に一致するように前記基準遅延信号を生成することによって、前記基準遅延量に応じた値を有する前記基準遅延信号を生成する、
    請求項１に記載の同期整流方式を用いたコンパレータ方式ＤＣ−ＤＣコンバータ。
  3. 前記遅延部は、
    前記ＤＬＬ部からの前記基準遅延信号に基づいて、前記トリガ信号生成部からの前記トリガ信号から異なる遅延量を有する複数の遅延用遅延クロックを生成する遅延用遅延部と、
    前記遅延用遅延部からの前記複数の遅延用遅延クロックを分周した分周クロックを生成するカウンタ部と、
    を有し、
    前記複数の遅延用遅延クロック及び前記分周クロックから、前記トリガ遅延信号、前記第１デッドタイム遅延信号、前記オンタイム遅延信号、前記第２デッドタイム遅延信号及び前記ミニマムオフタイム遅延信号を決定する、
    請求項１に記載の同期整流方式を用いたコンパレータ方式ＤＣ−ＤＣコンバータ。
  4. 前記タイミング制御部は、
    前記遅延部からの前記トリガ遅延信号に応じて前記制御信号における前記オフパルスの終了時点を示すオフパルス終了信号を生成するオフパルス終了用比較部と、
    前記遅延部からの前記第１デッドタイム遅延信号に応じて前記制御信号における前記オンパルスの開始時点を示すオンパルス開始信号を生成するオンパルス開始用比較部と、
    前記遅延部からの前記オンタイム遅延信号に応じて前記オンパルスの終了時点を示すオンパルス終了信号を生成するオンパルス終了用比較部と、
    前記遅延部からの前記第２デッドタイム遅延信号に応じて前記オフパルスの開始時点を示すオフパルス開始信号を生成するオフパルス開始用比較部と、
    前記遅延部からの前記ミニマムオフタイム遅延信号に応じて前記ミニマムオフタイム信号を生成するミニマムオフタイム用比較部と、
    前記オンパルス開始信号と前記オンパルス終了信号との論理演算を行うことによって前記制御信号における前記オンパルスを生成するオンパルス用論理演算部と、
    前記オフパルス終了信号と前記オフパルス開始信号との論理演算を行うことによって前記制御信号における前記オフパルスを生成するオフパルス用論理演算部と、
    を有する、
    請求項１に記載の同期整流方式を用いたコンパレータ方式ＤＣ−ＤＣコンバータ。
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