KR20120106642A - 기억 장치 및 전자 기기 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 메모리 셀마다 선택 동작을 행한다.
장치는, 제 1 메모리 셀과, 제 1 메모리 셀과 같은 행에 제공된 제 2 메모리 셀을 구비하고, 상기 제 1 메모리 셀 및 제 2 메모리 셀 각각은 제 1 게이트 및 제 2 게이트를 갖고, 온 상태 또는 오프 상태가 됨으로써 메모리 셀에서의 적어도 데이터의 기록 및 데이터의 유지를 제어하는 전계 효과 트랜지스터를 구비하고, 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀이 구비하는 상기 전계 효과 트랜지스터의 상기 제 1 게이트 각각에 전기적으로 접속된 행 선택선과, 상기 제 1 메모리 셀이 구비하는 상기 전계 효과 트랜지스터의 상기 제 2 게이트에 전기적으로 접속된 제 1 열 선택선과, 상기 제 2 메모리 셀이 구비하는 상기 전계 효과 트랜지스터의 상기 제 2 게이트에 전기적으로 접속된 제 2 열 선택선을 더 구비한다.

Description

기억 장치 및 전자 기기{MEMORY DEVICE AND ELECTRONIC DEVICE}
본 발명의 일 형태는 기억 장치에 관한 것이다.
근년에 들어, 데이터의 재기록이 가능한 다양한 기억 장치의 개발이 진행되고 있다.
상기 기억 장치로서는 예를 들어, 각 메모리 셀에 선택 트랜지스터를 구비한 기억 장치 등을 들 수 있다(예를 들어, 특허문헌 1 참조).
상기 선택 트랜지스터를 갖는 메모리 셀을 구비한 기억 장치에서는 선택 트랜지스터를 온 상태로 함으로써 메모리 셀의 선택 동작을 행하고, 선택한 메모리 셀에서 예를 들어, 데이터의 기록 등의 동작을 행한다.
일본국 특개평7-176184호 공보
그러나, 상술한 바와 같은 종래의 기억 장치에서는 각 행의 메모리 셀마다 선택 동작이 행해지기 때문에, 메모리 셀마다의 선택 동작을 행할 수 없었다.
예를 들어, 어떤 메모리 셀에서 데이터의 기록 동작을 행하는 경우에도 같은 행의 메모리 셀이 선택되는 것으로 인하여 상기 같은 행의 메모리 셀 모두의 데이터가 변화되기 때문에, 데이터의 재기록을 행할 필요가 있었다. 따라서, 데이터의 기록 시간도 길었다.
본 발명의 일 형태는 메모리 셀마다 선택 동작을 행하는 것을 과제 중 하나로 한다.
본 발명의 일 형태에서는 적어도 제 1 메모리 셀과, 제 1 메모리 셀과 같은 행에 제공된 제 2 메모리 셀을 제공한다.
또한, 각 메모리 셀에서 선택 트랜지스터로서 기능하는 트랜지스터로서 소스, 드레인, 및 2개의 게이트를 갖는 트랜지스터를 사용하고, 소스 및 드레인 중 한쪽에는 데이터 신호를 입력하고, 행 방향으로 메모리 셀을 선택하는 신호인 행 선택 신호에 의하여 2개의 게이트 중 한쪽의 전압을 제어하고, 열 방향으로 메모리 셀을 선택하는 신호인 열 선택 신호에 의하여 2개의 게이트 중 다른 쪽의 전압을 제어한다. 즉, 각 메모리 셀에서 선택 트랜지스터로서 기능하는 트랜지스터를, 행 방향으로 메모리 셀을 선택하는 행 선택 신호와 열 방향으로 메모리 셀을 선택하는 열 선택 신호를 사용하여 선택하는 것이다.
또한, 같은 행에 제공된 제 1 메모리 셀 및 제 2 메모리 셀 각각에는 같은 행 선택 신호를 입력하고, 상이한 열 선택 신호를 입력한다.
또한, 본 발명의 일 형태에서는 출력 트랜지스터로서 기능하는 트랜지스터를 제공한다. 출력 트랜지스터로서 기능하는 트랜지스터로서는 소스, 드레인, 및 2개의 게이트를 갖는 트랜지스터를 사용하고, 2개의 게이트 중 한쪽을 출력 트랜지스터로서 기능하는 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속함으로써 다이오드 접속된 상태로 하고, 2개의 게이트 중 다른 쪽을 상기 선택 트랜지스터로서 기능하는 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속한다. 상기 출력 트랜지스터로서 기능하는 트랜지스터를 사용함으로써 출력 트랜지스터의 누설 전류로 인한 데이터선이 되는 배선에서의 전압 변동의 억제를 도모한다.
또한, 본 발명의 일 형태에서는 선택 트랜지스터로서 기능하는 트랜지스터 위에 출력 트랜지스터로서 기능하는 트랜지스터를 제공함으로써 회로 면적의 축소화를 더욱 도모한다.
본 발명의 일 형태에 의하여 메모리 셀마다 선택 동작을 행할 수 있다.
도 1a 및 도 1b는 기억 장치의 예에 대하여 설명하기 위한 도면.
도 2a 및 도 2b는 기억 장치의 예에 대하여 설명하기 위한 도면.
도 3은 기억 장치의 예에 대하여 설명하기 위한 도면.
도 4a 및 도 4b는 기억 장치의 구조예에 대하여 설명하기 위한 도면.
도 5는 기억 장치의 제작 방법의 예에 대하여 설명하기 위한 단면 모식도.
도 6a 내지 도 6c는 기억 장치의 제작 방법의 예에 대하여 설명하기 위한 단면 모식도.
도 7a 내지 도 7c는 기억 장치의 제작 방법의 예에 대하여 설명하기 위한 단면 모식도.
도 8a 및 도 8b는 기억 장치의 제작 방법의 예에 대하여 설명하기 위한 단면 모식도.
도 9a 및 도 9b는 기억 장치의 제작 방법의 예에 대하여 설명하기 위한 단면 모식도.
도 10a 및 도 10b는 기억 장치의 제작 방법의 예에 대하여 설명하기 위한 단면 모식도.
도 11a 및 도 11b는 기억 장치의 제작 방법의 예에 대하여 설명하기 위한 단면 모식도.
도 12a 및 도 12b는 기억 장치의 제작 방법의 예에 대하여 설명하기 위한 단면 모식도.
도 13a 및 도 13b는 기억 장치의 제작 방법의 예에 대하여 설명하기 위한 단면 모식도.
도 14a 및 도 14b는 기억 장치의 제작 방법의 예에 대하여 설명하기 위한 단면 모식도.
도 15는 기억 장치의 구성예에 대하여 설명하기 위한 도면.
도 16a 및 도 16b는 기억 장치의 예에 대하여 설명하기 위한 도면.
도 17a 내지 도 17d는 전자 기기의 예에 대하여 설명하기 위한 도면.
본 발명에 대하여 설명하기 위한 실시형태의 일례에 대하여 도면을 사용하여 이하에 설명한다. 또한, 본 발명의 취지 및 그 범위에서 벗어남 없이 실시형태의 내용을 변경하는 것은 당업자이면 용이한 것이다. 따라서, 본 발명은 이하에 나타내어지는 실시형태의 기재 내용에 한정되지 않는다.
또한, 각 실시형태의 내용을 서로 적절히 조합할 수 있다. 또한, 각 실시형태의 내용을 서로 치환할 수 있다.
또한, 제 1, 제 2 등의 서수사(序數詞)는 구성 요소의 혼동을 피하기 위하여 붙인 것이며 각 구성 요소의 개수는 서수사의 숫자에 한정되지 않는다.
(실시형태 1)
본 실시형태에서는 메모리 셀마다 선택 동작을 행할 수 있는 기억 장치의 예에 대하여 설명한다.
본 실시형태의 기억 장치의 예는 행렬 방향으로 배열된 3개 이상의 복수의 메모리 셀을 구비한다. 상기 메모리 셀은 예를 들어, 메모리 셀 어레이에 제공된다.
또한, 본 실시형태의 기억 장치의 예에 대하여 도 1a 및 도 1b를 사용하여 설명한다.
우선, 본 실시형태의 기억 장치의 구성예에 대하여 도 1a를 사용하여 설명한다.
도 1a에 도시된 기억 장치는 메모리 셀(100)(a, b)(a, b는 자연수임)과, 메모리 셀(100)(a, c)(c는 a보다 큰 자연수임)과, 메모리 셀(100)(d, b)(d는 b보다 큰 자연수임)과, 메모리 셀(100)(d, c)을 구비한다. 또한, 메모리 셀(100)(d, c)은 반드시 제공할 필요는 없다. 또한, 메모리 셀(100)(a, b), 메모리 셀(100)(a, c), 메모리 셀(100)(d, b), 및 메모리 셀(100)(d, c) 이외에 메모리 셀을 제공하여도 좋다. 또한, 메모리 셀(100)(a, b), 메모리 셀(100)(a, c), 메모리 셀(100)(d, b), 및 메모리 셀(100)(d, c) 각각의 사이 중 하나 또는 복수에 메모리 셀을 제공하여도 좋다. 이 때, 이 메모리 셀은 메모리 셀(100)(a, b), 메모리 셀(100)(a, c), 메모리 셀(100)(d, b), 및 메모리 셀(100)(d, c)과 같은 구성 또는 상이한 구성이라도 좋다.
메모리 셀(100)(a, c)은 메모리 셀(100)(a, b)과 같은 행에 제공된다.
메모리 셀(100)(d, b)은 메모리 셀(100)(a, b)과 같은 열에 제공된다.
메모리 셀(100)(d, c)은 메모리 셀(100)(a, b)과 상이한 행 및 상이한 열에 제공되고, 메모리 셀(100)(d, b)과 같은 행에 제공되고, 메모리 셀(100)(a, c)과 같은 열에 제공된다.
또한, 4개의 메모리 셀(100)의 각각(메모리 셀(100)(a, b), 메모리 셀(100)(a, c), 메모리 셀(100)(d, b), 및 메모리 셀(100)(d, c) 각각)은 트랜지스터(111)와 데이터 유지 회로(112)를 구비한다. 또한, 도 1a에 있어서 같은 메모리 셀(100)에 제공된 트랜지스터(111) 및 데이터 유지 회로(112)를, 메모리 셀(100)과 같은 행렬 번호를 붙여 표기하고 있다. 예를 들어, 메모리 셀(100)(a, b)에 제공된 트랜지스터(111)를 트랜지스터(111)(a, b)라고 표기하고, 메모리 셀(100)(a, b)에 제공된 데이터 유지 회로(112)를 데이터 유지 회로(112)(a, b)라고 표기하고 있다.
또한, 일반적으로 전압이란, 어느 2지점 사이의 전위 차이(전위차(電位差)라고도 함)를 말한다. 그러나, 전압 및 전위의 값은 회로도 등에 있어서 모두 볼트(V)로 표기될 수 있기 때문에 구별하기 어렵다. 그러므로, 본 명세서에 있어서는 특별히 지정할 경우를 제외하고 어느 1지점의 전위와 기준이 되는 전위(기준 전위라고도 함)와의 전위차를 상기 1지점의 전압으로서 사용하는 경우가 있다.
트랜지스터(111)는 소스, 드레인, 제 1 게이트, 및 제 2 게이트를 갖는 트랜지스터이다.
메모리 셀(100)(a, b)에서는 트랜지스터(111)의 제 1 게이트에 제 1 행 선택 신호가 입력되고, 트랜지스터(111)의 제 2 게이트에 제 1 열 선택 신호가 입력된다.
메모리 셀(100)(a, c)에서는 트랜지스터(111)의 제 1 게이트에 제 1 행 선택 신호가 입력되고, 트랜지스터(111)의 제 2 게이트에 제 2 열 선택 신호가 입력된다.
메모리 셀(100)(d, b)에서는 트랜지스터(111)의 제 1 게이트에 제 2 행 선택 신호가 입력되고, 트랜지스터(111)의 제 2 게이트에 제 1 열 선택 신호가 입력된다.
메모리 셀(100)(d, c)에서는 트랜지스터(111)의 제 1 게이트에 제 2 행 선택 신호가 입력되고, 트랜지스터(111)의 제 2 게이트에 제 2 열 선택 신호가 입력된다.
또한, 행 선택 신호는 행 방향으로 메모리 셀을 선택하는 펄스 신호이고, 열 선택 신호는 열 방향으로 메모리 셀을 선택하는 펄스 신호이다.
트랜지스터(111)는 온 상태 또는 오프 상태가 됨으로써 메모리 셀(100)에서의 적어도 데이터의 기록 및 데이터의 유지를 제어하는 기능을 가지며 선택 트랜지스터로서 기능한다.
트랜지스터(111)로서는 예를 들어, 전계 효과 트랜지스터를 사용할 수 있다. 트랜지스터(111)로서는 예를 들어, 채널이 형성된 산화물 반도체층을 포함한 트랜지스터, 또는 채널이 형성되며 원소 주기율표 제 14 족의 반도체(실리콘 등)를 함유한 반도체층을 포함한 트랜지스터 등을 사용할 수 있다. 이 때, 제 1 게이트 및 제 2 게이트 사이에는 상기 반도체층이 제공된다. 또한, 이 때, 상기 반도체층을 개재(介在)하여 제 2 게이트를 제 1 게이트와 중첩시킴으로써 기억 장치의 회로 면적을 작게 할 수도 있다.
예를 들어, 상기 산화물 반도체층의 밴드 갭은 실리콘보다 높고 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 또한, 상기 산화물 반도체층은 진성(I형이라고도 함), 또는 실질적으로 진성인 반도체층이다.
또한, 상기 산화물 반도체층은 예를 들어, 비단결정이며 ab면에 수직인 방향으로부터 보아 삼각형, 육각형, 정삼각형, 또는 정육각형의 원자 배열을 갖고, 또한 c축 방향(층 두께 방향이라고도 함)에 수직인 방향으로 금속 원자가 층 형상으로 배열된 상, 또는 c축 방향으로 수직인 방향으로 금속 원자와 산소 원자가 층 형상으로 배열된 상(CAAC: c axis aligned crystal이라고도 함)을 포함하는 산화물의 층을 사용할 수도 있다. CAAC인 산화물 반도체층을 트랜지스터의 채널이 형성되는 층(채널 형성층이라고도 함)으로서 사용함으로써 예를 들어, 광으로 인한 트랜지스터 열화를 억제할 수 있다.
또한, 트랜지스터(111)로서는 상기 산화물 반도체층에, 서로 이격되며 일 도전형을 부여하는 도펀트가 첨가된 한쌍의 영역을 갖는 트랜지스터를 사용할 수도 있다. 도펀트가 첨가된 한쌍의 영역을 갖는 산화물 반도체층을 포함하는 트랜지스터는 도펀트가 첨가된 한쌍의 영역 사이에 채널이 형성된다. 도펀트가 첨가된 한쌍의 영역의 저항값은 채널이 형성된 영역(채널 형성 영역이라고도 함)보다 낮은 것이 바람직하다. 도펀트가 첨가된 한쌍의 영역을 갖는 산화물 반도체층을 포함하는 트랜지스터를 사용함으로써 채널이 형성된 영역(채널 형성 영역이라고도 함)과 트랜지스터의 소스 또는 드레인과의 저항을 작게 할 수 있으므로, 트랜지스터의 면적을 작게(미세화라고도 함) 할 수 있다.
예를 들어, 상기 산화물 반도체층을 포함하는 트랜지스터는 종래의 실리콘 등의 반도체층을 사용한 트랜지스터보다 오프 전류가 낮은 트랜지스터이다. 상기 산화물 반도체층을 포함하는 트랜지스터의 오프 전류는 채널 폭 1μm당 10aA(1×10-17A) 이하, 바람직하게는 채널 폭 1μm당 1aA(1×10-18A) 이하, 더 바람직하게는 채널 폭 1μm당 10zA(1×10-20A) 이하, 더 바람직하게는 채널 폭 1μm당 1zA(1×10-21A) 이하, 더 바람직하게는 채널 폭 1μm당 100yA(1×10-22A) 이하이다.
또한, 도 1a에 도시된 기억 장치는 데이터선(101)과, 행 선택선(102)과, 열 선택선(103)을 구비한다. 또한, 도 1a에 있어서 데이터선(101) 각각을, 전기적으로 접속된 메모리 셀(100)과 같은 열 번호를 붙여 표기하고 있다. 예를 들어, 메모리 셀(100)(a, b)에 전기적으로 접속된 데이터선(101)을 데이터선(101_b)이라고 표기한다. 또한, 도 1a에 있어서 행 선택선(102) 각각을, 전기적으로 접속된 메모리 셀(100)과 같은 행 번호를 붙여 표기하고, 열 선택선(103) 각각을, 전기적으로 접속된 메모리 셀(100)과 같은 열 번호를 붙여 표기하고 있다. 예를 들어, 메모리 셀(100)(a, b)에 전기적으로 접속된 열 선택선(103)을 열 선택선(103_b)이라고 표기한다.
데이터선(101_b)은 메모리 셀(100)(a, b) 및 메모리 셀(100)(d, b)의 트랜지스터(111)의 소스 및 드레인 중 한쪽 각각에 전기적으로 접속되고, 데이터선(101_c)은 메모리 셀(100)(a, c) 및 메모리 셀(100)(d, c)의 트랜지스터(111)의 소스 및 드레인 중 한쪽 각각에 전기적으로 접속된다. 데이터선은 메모리 셀과 데이터의 주고 받음을 행하기 위한 배선이다.
행 선택선(102_a)은 메모리 셀(100)(a, b) 및 메모리 셀(100)(a, c)의 트랜지스터(111)의 제 1 게이트 각각에 전기적으로 접속되고, 행 선택선(102_d)은 메모리 셀(100)(d, b) 및 메모리 셀(100)(d, c)의 트랜지스터(111)의 제 1 게이트 각각에 전기적으로 접속된다. 행 선택선은 행 선택 신호가 입력되는 배선이다.
열 선택선(103_b)은 메모리 셀(100)(a, b) 및 메모리 셀(100)(d, b)의 트랜지스터(111)의 제 2 게이트 각각에 전기적으로 접속되고, 열 선택선(103_c)은 메모리 셀(100)(a, c) 및 메모리 셀(100)(d, c)의 트랜지스터(111)의 제 2 게이트 각각에 전기적으로 접속된다. 열 선택선은 열 선택 신호가 입력되는 배선이다.
또한, 트랜지스터의 단자와 배선을 따로 형성할 필요는 없으며 하나의 도전층을 트랜지스터의 단자 및 배선으로서 기능시켜도 좋다.
데이터 유지 회로(112)는 데이터를 유지하는 기능을 갖는 회로이다. 또한, 데이터 유지 회로(112)는 반드시 제공할 필요는 없으며 트랜지스터(111)의 소스 및 드레인 중 다른 쪽을 기억 노드로서 기능시키거나 또는 트랜지스터(111)의 소스 및 드레인 중 다른 쪽이 기억 노드에 전기적으로 접속되어 있으면 좋다.
데이터 유지 회로(112)로서는 예를 들어, 용량 소자를 사용한 회로, 트랜지스터를 사용한 회로, 그리고 용량 소자 및 트랜지스터를 사용한 회로 등을 사용할 수 있다.
다음에, 본 실시형태의 기억 장치의 구동 방법의 예로서, 도 1a에 도시된 기억 장치의 구동 방법의 예에 대하여 도 1b를 사용하여 설명한다. 도 1b는 도 1a에 도시된 기억 장치의 구동 방법의 예에 대하여 설명하기 위한 타이밍 차트이다. 여기서는 일례로서, 메모리 셀(100)(a, b), 메모리 셀(100)(a, c), 메모리 셀(100)(d, b), 및 메모리 셀(100)(d, c) 중 M행 N열째(M은 a 또는 d, N은 b 또는 c)의 메모리 셀(100)(메모리 셀(100)(M, N)이라고도 함)에 데이터를 기록하는 경우에 대하여 설명한다. 또한, 트랜지스터(111)는 N채널형 트랜지스터로 한다. 또한, 트랜지스터(111)의 임계값 전압은 열 선택선(103)의 전압(열 선택 신호의 전압)에 따라 시프트된다.
메모리 셀(100)(M, N)에 데이터를 기록하는 경우(Writing라고도 함), N개째 데이터선(101)(데이터선(101_N)이라고도 함)의 전압을 데이터 신호에 따른 전압으로 하고, N개째 데이터선(101) 이외의 데이터선(101)(데이터선(101_other)이라고도 함)의 전압을 기준 전위 Vref와 같은 값으로 한다(도시하지 않음). 또한, M개째 행 선택선(102)(행 선택선(102_M)이라고도 함)의 전압을 제 M 행 선택 신호에 의하여 기준 전위 Vref보다 높은 전압 VH로 하고, M개째 이외의 행 선택선(102)(행 선택선(102_other)이라고도 함)의 전압을 제 M 이외의 행 선택 신호에 의하여 기준 전위 Vref와 같은 값으로 하고, N개째 열 선택선(103)(열 선택선(103_N)이라고도 함)의 전압을 제 N 열 선택 신호에 의하여 기준 전위 Vref와 같은 값으로 하고, N개째 이외의 열 선택선(103)(열 선택선(103_other)이라고도 함)의 전압을 제 N 이외의 열 선택 신호에 의하여 기준 전위 Vref보다 낮은 전압 VL로 한다. 또한, 모든 행 선택선(102)의 전압 설정보다 먼저 모든 열 선택선(103)의 전압 설정을 행한다. 또한, 기억 장치의 사양에 따라 기준 전위 Vref의 값을 설정한다. 또한, 선택되지 않은 메모리 셀(100)에서 트랜지스터(111)가 확실히 오프 상태가 되도록 전압 VL의 값을 적절히 설정한다. 예를 들어, 부전압 생성 회로를 사용하여 전압 VL을 생성할 수도 있다.
이 때, 트랜지스터(111)의 임계값 전압은 열 선택선(103)의 전압(열 선택 신호의 전압)에 따른 값으로 설정된다. 예를 들어, 트랜지스터(111)가 N채널형 트랜지스터인 경우, 열 선택선(103)의 전압을 낮추어 가면 트랜지스터(111)의 임계값 전압은 양의 방향으로 시프트된다. 따라서, M행 N열째의 메모리 셀(100)이 선택되어 M행 N열째의 메모리 셀(100)의 트랜지스터(111)(트랜지스터(111)(M, N)라고도 함)가 온 상태가 되고, N개째 데이터선(101)(데이터선(101_N)이라고도 함)의 전압에 따라 M행 N열째의 메모리 셀(100)에 데이터가 기록되고, 또한 M행 N열째 이외의 메모리 셀(100)은 선택되지 않고 트랜지스터(111)가 오프 상태가 된다.
또한, 데이터선(101) 각각, 행 선택선(102) 각각, 및 열 선택선(103) 각각의 전압을 적절히 변화시켜 메모리 셀(100)마다 상기 동작을 행함으로써 모든 메모리 셀(100)에 데이터를 기록할 수 있다. 또한, 이것에 한정되지 않고 예를 들어, 각 행의 메모리 셀(100)마다 등, 복수의 메모리 셀(100)마다 데이터의 기록을 행하여도 좋다.
상술한 것이 도 1a에 도시된 기억 장치의 구동 방법의 예에 대한 설명이다.
도 1a 및 도 1b를 사용하여 설명한 바와 같이, 본 실시형태의 기억 장치의 일례는 제 1 메모리 셀과, 제 1 메모리 셀과 같은 행에 제공된 제 2 메모리 셀과, 제 1 메모리 셀과 같은 열에 제공된 제 3 메모리 셀을 구비한다.
또한, 본 실시형태의 기억 장치의 일례는 제 1 메모리 셀 내지 제 3 메모리 셀 각각이 2개의 게이트를 갖고, 선택 트랜지스터로서 기능하는 전계 효과 트랜지스터를 구비한다. 같은 행에 제공된 제 1 메모리 셀 및 제 2 메모리 셀에서 전계 효과 트랜지스터의 2개의 게이트 중 한쪽의 전압을 같은 행 선택 신호에 의하여 제어하고, 2개의 게이트 중 다른 쪽의 전압을 상이한 열 선택 신호에 의하여 제어한다. 또한, 같은 열에 제공된 제 1 메모리 셀 및 제 3 메모리 셀에서 전계 효과 트랜지스터의 2개의 게이트 중 한쪽의 전압을 상이한 행 선택 신호에 의하여 제어하고, 2개의 게이트 중 다른 쪽의 전압을 같은 열 선택 신호에 의하여 제어한다. 또한, 이 때 제 1 게이트 및 제 2 게이트 사이에, 채널이 형성되는 반도체층을 제공하고, 상기 반도체층을 개재하여 제 2 게이트를 제 1 게이트와 중첩시킴으로써 기억 장치의 회로 면적을 작게 할 수 있다.
또한, 본 실시형태의 기억 장치의 일례는 같은 행에 제공된 제 1 메모리 셀 및 제 2 메모리 셀에서 전계 효과 트랜지스터의 2개의 게이트 중 한쪽을 같은 배선에 접속시킴으로써 제어하고, 2개의 게이트 중 다른 쪽을 상이한 배선에 접속시킴으로써 제어한다. 또한, 같은 열에 제공된 제 1 메모리 셀 및 제 3 메모리 셀에서 전계 효과 트랜지스터의 2개의 게이트 중 한쪽을 상이한 배선에 접속시킴으로써 제어하고, 2개의 게이트 중 다른 쪽을 같은 배선에 접속시킴으로써 제어한다.
상기 구성으로 함으로써 메모리 셀마다 선택 동작을 행할 수 있다. 예를 들어, 메모리 셀의 전계 효과 트랜지스터가 온 상태일 때에 같은 행의 메모리 셀의 전계 효과 트랜지스터를 오프 상태로 할 수 있다. 따라서, 데이터의 재기록을 행할 필요가 없어 기록 시간을 짧게 할 수도 있다. 또한, 2개의 게이트를 갖는 트랜지스터를 사용함으로써 메모리 셀에 있어서의 소자의 개수를 증가시킴 없이 메모리 셀마다 선택 동작을 행할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에 나타내어진 기억 장치의 예에 대하여 설명한다.
본 실시형태의 기억 장치의 예에 대하여 도 2a 및 도 2b를 사용하여 설명한다.
우선, 본 실시형태의 기억 장치의 구성예에 대하여 도 2a를 사용하여 설명한다.
도 2a에 도시된 기억 장치는 메모리 셀(200)(a, b)과, 메모리 셀(200)(a, c)과, 메모리 셀(200)(d, b)과, 메모리 셀(200)(d, c)을 구비한다. 또한, 메모리 셀(200)(d, c)은 반드시 제공할 필요는 없다. 또한, 메모리 셀(200)(a, b), 메모리 셀(200)(a, c), 메모리 셀(200)(d, b), 및 메모리 셀(200)(d, c) 이외에 메모리 셀을 제공하여도 좋다. 또한, 메모리 셀(200)(a, b), 메모리 셀(200)(a, c), 메모리 셀(200)(d, b), 및 메모리 셀(200)(d, c) 각각의 사이 중 하나 또는 복수에 메모리 셀을 제공하여도 좋다. 이 때, 이 메모리 셀은 메모리 셀(200)(a, b), 메모리 셀(200)(a, c), 메모리 셀(200)(d, b), 및 메모리 셀(200)(d, c)과 같은 구성 또는 상이한 구성이라도 좋다.
메모리 셀(200)(a, c)은 메모리 셀(200)(a, b)과 같은 행에 제공된다.
메모리 셀(200)(d, b)은 메모리 셀(200)(a, b)과 같은 열에 제공된다.
메모리 셀(200)(d, c)은 메모리 셀(200)(a, b)과 상이한 행 및 상이한 열에 제공되고, 메모리 셀(200)(d, b)과 같은 행에 제공되고, 메모리 셀(200)(a, c)과 같은 열에 제공된다.
또한, 메모리 셀(200)(a, b), 메모리 셀(200)(a, c), 메모리 셀(200)(d, b), 및 메모리 셀(200)(d, c) 각각은 트랜지스터(211)와 트랜지스터(212)를 구비한다. 또한, 도 2a에 있어서 같은 메모리 셀(200)에 제공된 트랜지스터(211) 및 트랜지스터(212)를, 메모리 셀(200)과 같은 행렬 번호를 붙여 표기하고 있다.
트랜지스터(211)는 제 1 소스, 제 1 드레인, 제 1 게이트, 및 제 2 게이트를 갖는다.
메모리 셀(200)(a, b)에서는 트랜지스터(211)의 제 1 게이트에 제 1 행 선택 신호가 입력되고, 트랜지스터(211)의 제 2 게이트에 제 1 열 선택 신호가 입력된다.
메모리 셀(200)(a, c)에서는 트랜지스터(211)의 제 1 게이트에 제 1 행 선택 신호가 입력되고, 트랜지스터(211)의 제 2 게이트에 제 2 열 선택 신호가 입력된다.
메모리 셀(200)(d, b)에서는 트랜지스터(211)의 제 1 게이트에 제 2 행 선택 신호가 입력되고, 트랜지스터(211)의 제 2 게이트에 제 1 열 선택 신호가 입력된다.
메모리 셀(200)(d, c)에서는 트랜지스터(211)의 제 1 게이트에 제 2 행 선택 신호가 입력되고, 트랜지스터(211)의 제 2 게이트에 제 2 열 선택 신호가 입력된다.
트랜지스터(211)는 선택 트랜지스터로서 기능한다.
트랜지스터(211)로서는 도 1a에 있어서의 트랜지스터(111)에 적용할 수 있는 트랜지스터를 사용할 수 있다.
트랜지스터(212)는 제 2 소스, 제 2 드레인, 제 3 게이트, 및 제 4 게이트를 갖는다.
트랜지스터(212)의 제 3 게이트는 트랜지스터(212)의 제 2 소스 및 제 2 드레인 중 한쪽에 전기적으로 접속되어 트랜지스터(212)는 다이오드 접속이 된다.
또한, 메모리 셀(200)(a, b)에서는 트랜지스터(212)의 제 2 소스 및 제 2 드레인 중 다른 쪽에 제 1 판독 선택 신호가 입력된다.
또한, 메모리 셀(200)(a, c)에서는 트랜지스터(212)의 제 2 소스 및 제 2 드레인 중 다른 쪽에 제 1 판독 선택 신호가 입력된다.
또한, 메모리 셀(200)(d, b)에서는 트랜지스터(212)의 제 2 소스 및 제 2 드레인 중 다른 쪽에 제 2 판독 선택 신호가 입력된다.
또한, 메모리 셀(200)(d, c)에서는 트랜지스터(212)의 제 2 소스 및 제 2 드레인 중 다른 쪽에 제 2 판독 선택 신호가 입력된다.
또한, 판독 선택 신호는 데이터를 판독하는 메모리 셀을 선택하는 펄스 신호이다.
트랜지스터(212)는 데이터를 판독하기 위한 출력 트랜지스터로서 기능한다. 트랜지스터(212)는 실시형태 1의 기억 장치에 있어서의 데이터 유지 회로에 상당한다.
트랜지스터(212)로서는 도 1a에 있어서의 트랜지스터(111)에 적용할 수 있는 트랜지스터를 사용할 수 있다. 또한, 트랜지스터(212)의 구조를 트랜지스터(211)의 구조와 상이한 구조로 하여도 좋다.
또한, 도 2a에 도시된 기억 장치는 데이터선(201)과, 행 선택선(202)과, 열 선택선(203)과, 판독 선택선(204)을 구비한다. 또한, 도 2a에 있어서 행 선택선(202) 각각 및 판독 선택선(204) 각각을, 전기적으로 접속된 메모리 셀(200)과 같은 행 번호를 붙여 표기하고, 데이터선(201) 각각 및 열 선택선(203) 각각을, 전기적으로 접속된 메모리 셀(200)과 같은 열 번호를 붙여 표기하고 있다.
데이터선(201_b)은 메모리 셀(200)(a, b) 및 메모리 셀(200)(d, b)의 트랜지스터(211)의 제 1 소스 및 제 1 드레인 중 한쪽 각각, 그리고 메모리 셀(200)(a, b) 및 메모리 셀(200)(d, b)의 트랜지스터(212)의 제 2 소스 및 제 2 드레인 중 한쪽 각각에 전기적으로 접속되고, 데이터선(201_c)은 메모리 셀(200)(a, c) 및 메모리 셀(200)(d, c)의 트랜지스터(211)의 제 1 소스 및 제 1 드레인 중 한쪽 각각, 그리고 메모리 셀(200)(a, c) 및 메모리 셀(200)(d, c)의 트랜지스터(212)의 제 2 소스 및 제 2 드레인 중 한쪽 각각에 전기적으로 접속된다. 또한, 트랜지스터(212)의 제 4 게이트는 트랜지스터(211)의 제 1 소스 및 제 1 드레인 중 다른 쪽에 전기적으로 접속된다. 트랜지스터(212)의 제 4 게이트의 전압은 메모리 셀에 기억되는 데이터의 상태를 설정하는 전압이 된다.
행 선택선(202_a)은 메모리 셀(200)(a, b) 및 메모리 셀(200)(a, c)의 트랜지스터(211)의 제 1 게이트 각각에 전기적으로 접속되고, 행 선택선(202_d)은 메모리 셀(200)(d, b) 및 메모리 셀(200)(d, c)의 트랜지스터(211)의 제 1 게이트 각각에 전기적으로 접속된다.
열 선택선(203_b)은 메모리 셀(200)(a, b) 및 메모리 셀(200)(d, b)의 트랜지스터(211)의 제 2 게이트 각각에 전기적으로 접속되고, 열 선택선(203_c)은 메모리 셀(200)(a, c) 및 메모리 셀(200)(d, c)의 트랜지스터(211)의 제 2 게이트 각각에 전기적으로 접속된다.
판독 선택선(204_a)은 메모리 셀(200)(a, b) 및 메모리 셀(200)(a, c)의 트랜지스터(212)의 제 2 소스 및 제 2 드레인 중 다른 쪽 각각에 전기적으로 접속되고, 판독 선택선(204_d)은 메모리 셀(200)(d, b) 및 메모리 셀(200)(d, c)의 트랜지스터(212)의 제 2 소스 및 제 2 드레인 중 다른 쪽 각각에 전기적으로 접속된다. 판독 선택선(204)은 데이터를 판독하는 메모리 셀을 선택하는 판독 선택 신호가 입력되는 배선이다.
또한, 트랜지스터의 단자와 배선을 따로 형성할 필요는 없으며 하나의 도전층을 트랜지스터의 단자 및 배선으로서 기능시켜도 좋다.
또한, 트랜지스터(211)와 트랜지스터(212)를 적층 구조로 할 수도 있다. 예를 들어, 트랜지스터(212) 위에 트랜지스터(211)를 제공하여도 좋다. 트랜지스터(211)와 트랜지스터(212)를 적층 구조로 함으로써 메모리 셀의 회로 면적을 작게 할 수 있다.
또한, 본 실시형태의 기억 장치에서는 메모리 셀의 구동을 제어하는 구동 회로 위에 메모리 셀을 제공하여도 좋다. 이로써, 기억 장치의 회로 면적을 작게 할 수 있다.
다음에, 본 실시형태의 기억 장치의 구동 방법의 예로서, 도 2a에 도시된 기억 장치의 구동 방법의 예에 대하여 도 2b를 사용하여 설명한다. 도 2b는 도 2a에 도시된 기억 장치의 구동 방법의 예에 대하여 설명하기 위한 타이밍 차트이다. 여기서는 일례로서, 메모리 셀(200)(a, b), 메모리 셀(200)(a, c), 메모리 셀(200)(d, b), 및 메모리 셀(200)(d, c) 중 M행 N열째의 메모리 셀(200)(메모리 셀(200)(M, N)이라고도 함)에 데이터를 기록하는 경우의 동작과, 메모리 셀(200)(M, N)에 기억된 데이터를 판독하는 경우의 동작에 대하여 설명한다. 또한, 트랜지스터(211) 및 트랜지스터(212)는 N채널형 트랜지스터로 한다. 또한, 기준 전위보다 높은 전압 VDD를 데이터(1)로하고, 기준 전위 Vref와 같은 값의 전압을 데이터(0)로 한다. 또한, 열 선택선(203)의 전압(열 선택 신호의 전압)의 값에 따라 트랜지스터(211)의 임계값 전압이 시프트된다.
메모리 셀(200)(M, N)에 데이터를 기록하는 경우(Writing), N개째 데이터선(201)(데이터선(201_N)이라고도 함)의 전압을 데이터 신호에 따른 전압으로 하고, N개째 데이터선(201) 이외의 데이터선(201)(데이터선(201_other)이라고도 함)의 전압을 기준 전위 Vref와 같은 값으로 한다(도시하지 않음). 또한, M개째 행 선택선(202)(행 선택선(202_M)이라고도 함)의 전압을 제 M 행 선택 신호에 의하여 기준 전위 Vref보다 높은 전압 VH로 하고, M개째 이외의 행 선택선(202)(행 선택선(202_other)이라고도 함)의 전압을 제 M 이외의 행 선택 신호에 의하여 기준 전위 Vref와 같은 값으로 한다. 또한, N개째 열 선택선(203)(열 선택선(203_N)이라고도 함)의 전압을 제 N 열 선택 신호에 의하여 기준 전위 Vref와 같은 값으로 하고, N개째 이외의 열 선택선(203)(열 선택선(203_other)이라고도 함)의 전압을 제 N 이외의 열 선택 신호에 의하여 기준 전위 Vref보다 낮은 전압 VL로 한다. 또한, 모든 행 선택선(202)의 전압 설정보다 먼저 모든 열 선택선(203)의 전압 설정을 행한다. 또한, M개째 판독 선택선(204)(판독 선택선(204_M)이라고도 함)의 전압을 전압 VH로 하고, M개째 이외의 판독 선택선(204)(판독 선택선(204_other)이라고도 함)의 전압을 전압 VH로 하여도 좋다. 이로써, 트랜지스터(212)를 확실히 오프 상태로 할 수 있으므로, 트랜지스터(212)의 소스 및 드레인 사이에 흐르는 누설 전류를 억제할 수 있다.
이 때, 트랜지스터(211)의 임계값 전압은 열 선택선(203)의 전압(열 선택 신호의 전압)에 따른 값으로 설정된다. 따라서, 메모리 셀(200)(M, N)이 선택되어 메모리 셀(200)(M, N)의 트랜지스터(211)(트랜지스터(211)(M, N))가 온 상태가 되고, 메모리 셀(200)(M, N)의 트랜지스터(212)(M, N)의 제 4 게이트의 전압이 N개째 데이터선(201)(데이터 선(201_N)이라고도 함)의 전압에 따른 값으로 설정되어 메모리 셀(200)(M, N)에 데이터가 기록된다. 또한, 메모리 셀(200)(M, N) 이외의 메모리 셀은 선택되지 않고, 트랜지스터(211)가 오프 상태가 된다. 또한, 트랜지스터(211)가 확실히 오프 상태가 되도록 전압 VL의 값을 적절히 설정한다.
또한, 데이터선(201) 각각, 행 선택선(202) 각각, 열 선택선(203) 각각, 및 판독 선택선(204) 각각의 전압을 적절히 변화시켜 메모리 셀(200)마다 상기 동작을 행함으로써 모든 메모리 셀(200)에 데이터를 기록할 수 있다. 또한, 이것에 한정되지 않고 예를 들어, 각 행의 메모리 셀(200)마다 등, 복수의 메모리 셀(200)마다 데이터의 기록을 행하여도 좋다.
메모리 셀(200)(M, N)에 데이터를 판독하는 경우(Reading라고도 함), N개째 데이터선(201)(데이터선(201_N))의 전압을 전압 VH로 하고, N개째 데이터선(201) 이외의 데이터선(201)(데이터선(201_other))의 전압을 기준 전위 Vref와 같은 값으로 한다(도시하지 않음). 또한, M개째 행 선택선(202)(행 선택선(202_M)이라고도 함)의 전압을 제 M 행 선택 신호에 의하여 기준 전위 Vref와 같은 값으로 하고, M개째 이외의 행 선택선(202)(행 선택선(202_other))의 전압을 제 M 이외의 행 선택 신호에 의하여 기준 전위 Vref와 같은 값으로 한다. 또한, N개째 열 선택선(203)(열 선택선(203_N))의 전압을 제 N 열 선택 신호에 의하여 기준 전위 Vref와 같은 값으로 하고, N개째 이외의 열 선택선(203)(열 선택선(203_other))의 전압을 제 N 이외의 열 선택 신호에 의하여 기준 전위 Vref와 같은 값으로 한다. 또한, M개째 판독 선택선(204)(판독 선택선(204_M)이라고도 함)의 전압을 전압Vref보다 높고 전압 VH보다 낮은 전압 VM으로 하고, M개째 이외의 판독 선택선(204)(판독 선택선(204_other))의 전압을 전압 VH로 한다. 또한, 전압 VM의 값은 트랜지스터(212)의 제 4 게이트의 전압이 기준 전위 Vref와 같은 값일 때에 트랜지스터(211)가 오프 상태가 되도록 적절히 설정된다.
이 때, M행 N열째의 메모리 셀(200)의 트랜지스터(211)가 오프 상태가 된다.
또한, 트랜지스터(212)의 임계값 전압은 트랜지스터(212)의 제 4 게이트의 전압에 따라 설정된다. 예를 들어, 트랜지스터(212)가 N채널형 트랜지스터인 경우, 트랜지스터(212)의 제 4 게이트의 전압이 전압 VDD일 때에는 트랜지스터(212)의 제 4 게이트의 전압이 기준 전위 Vref와 같은 값일 때와 비교하여 트랜지스터(212)의 임계값 전압이 음의 방향으로 시프트된다.
따라서, 판독 선택선(204_M)의 전압이 전압 VM일 때에 트랜지스터(212)(M, N)의 제 4 게이트의 전압이 전압 VDD(데이터(1))이면 트랜지스터(212)(M, N)가 온 상태가 되어 데이터선(201_N)의 전압이 변화된다. 또한, 이 때 트랜지스터(212)(M, N)가 다이오드 접속되어 있기 때문에 판독 선택선(204_M)으로부터 데이터선(201_N)으로의 방향으로는 전류가 흐르지 않는다.
또한, 판독 선택선(204_M)의 전압이 전압 VM일 때에 트랜지스터(212)(M, N)의 제 4 게이트의 전압이 기준 전위 Vref와 같은 값(데이터(0))이면 트랜지스터(212)(M, N)가 오프 상태가 되어 데이터선(201_N)의 전압은 변화되지 않는다.
따라서, 예를 들어 데이터선(201_N)의 전압을 외부의 판독 회로로 검지함으로써 메모리 셀(200)(M, N)의 데이터를 판독할 수 있다.
또한, 데이터선(201) 각각, 행 선택선(202) 각각, 열 선택선(203) 각각, 및 판독 선택선(204) 각각의 전압을 적절히 변화시켜 각 행의 메모리 셀(200)마다 상기 동작을 행함으로써 모든 메모리 셀(200)의 데이터를 판독할 수 있다. 이 때, 같은 열의 복수의 메모리 셀(200)의 데이터를 순차적으로 판독할 경우에는 어떤 메모리 셀(200)의 데이터를 판독한 후, 어떤 메모리 셀(200)과 같은 열의 다른 메모리 셀의 데이터를 판독하기 전에, 메모리 셀(200)과 같은 열에 있으며, 메모리 셀(200) 이외의 메모리 셀에 전기적으로 접속된 데이터선(201)의 전압을 전압 VH로 한다.
상술한 것이 도 2a에 도시된 기억 장치의 구동 방법의 예에 대한 설명이다.
또한, 본 실시형태의 기억 장치에서 예를 들어, 도 2a에 도시된 구성에 더하여 도 3에 도시된 바와 같이 각 메모리 셀(200)에 용량 소자(213)를 제공하여도 좋다.
용량 소자(213)는 제 1 용량 전극 및 제 2 용량 전극을 갖고, 용량 소자(213)의 제 1 용량 전극은 트랜지스터(211)의 제 1 소스 및 제 1 드레인 중 다른 쪽에 전기적으로 접속된다. 또한, 용량 소자(213)의 제 2 용량 전극은 접지된다. 또한, 용량 소자(213)의 제 2 용량 전극에 소정의 신호가 입력되어도 좋다.
도 2a 내지 도 3을 사용하여 설명한 바와 같이, 본 실시형태의 기억 장치의 일례는 제 1 메모리 셀과, 제 1 메모리 셀과 같은 행에 제공된 제 2 메모리 셀과, 제 1 메모리 셀과 같은 열에 제공된 제 3 메모리 셀을 구비한다.
또한, 본 실시형태의 기억 장치의 일례는 제 1 메모리 셀 내지 제 3 메모리 셀 각각이 제 1 소스, 제 1 드레인, 제 1 게이트, 및 제 2 게이트를 갖는 제 1 전계 효과 트랜지스터를 구비한다. 같은 행 및 상이한 열에 제공된 제 1 메모리 셀 및 제 2 메모리 셀에서 제 1 전계 효과 트랜지스터의 제 1 게이트의 전압을 같은 행 선택 신호에 의하여 제어하고, 제 2 게이트의 전압을 상이한 열 선택 신호에 의하여 제어한다. 또한, 같은 열에 제공된 제 1 메모리 셀 및 제 3 메모리 셀에서 제 1 전계 효과 트랜지스터의 제 1 게이트의 전압을 상이한 행 선택 신호에 의하여 제어하고, 제 2 게이트의 전압을 같은 열 선택 신호에 의하여 제어한다.
또한, 본 실시형태의 기억 장치의 일례는 같은 행에 제공된 제 1 메모리 셀 및 제 2 메모리 셀에서 제 1 전계 효과 트랜지스터의 제 1 게이트를 같은 배선에 접속시킴으로써 제어하고, 제 2 게이트를 상이한 배선에 접속시킴으로써 제어한다. 또한, 같은 열에 제공된 제 1 메모리 셀 및 제 3 메모리 셀에서 제 1 전계 효과 트랜지스터의 제 1 게이트를 상이한 배선에 접속시킴으로써 제어하고, 제 2 게이트를 같은 배선에 접속시킴으로써 제어한다.
상기 구성으로 함으로써 메모리 셀마다 선택 동작을 행할 수 있다. 예를 들어, 메모리 셀의 전계 효과 트랜지스터가 온 상태일 때에 같은 행의 메모리 셀의 전계 효과 트랜지스터를 오프 상태로 할 수 있다. 따라서, 데이터의 재기록을 행할 필요가 없어 기록 시간을 짧게 할 수도 있다.
또한, 본 실시형태의 기억 장치의 일례는 제 1 메모리 셀 내지 제 3 메모리 셀 각각이 제 2 소스, 제 2 드레인, 제 3 게이트, 및 제 4 게이트를 갖는 제 2 전계 효과 트랜지스터를 가지며 제 2 전계 효과 트랜지스터의 제 3 게이트를 제 2 소스 및 제 2 드레인 중 한쪽에 전기적으로 접속시키고, 제 4 게이트를 제 1 전계 효과 트랜지스터의 제 1 소스 또는 제 1 드레인에 전기적으로 접속시킴으로써 제 2 전계 효과 트랜지스터가 오프 상태일 때에 제 2 소스 및 제 2 드레인 사이에 흐르는 누설 전류를 억제할 수 있으므로, 데이터선이 되는 배선에서의 전압의 변동을 억제할 수 있어 기억 장치의 신뢰성을 향상시킬 수 있다.
(실시형태 3)
본 실시형태에서는 상기 실시형태 2의 기억 장치의 메모리 셀의 구조예에 대하여 도 4a 및 도 4b를 사용하여 설명한다. 도 4a 및 도 4b는 본 실시형태에 있어서의 메모리 셀의 구조예를 도시한 도면이다. 또한, 여기서는 일례로서, 도 2a 및 도 2b에 도시된 메모리 셀의 구조예에 대하여 설명한다. 또한, 도 4a 및 도 4b에서는 실제의 치수와 다른 구성 요소를 포함한다.
도 4a 및 도 4b에 도시된 메모리 셀은 도전층(751)과, 절연층(752)과, 반도체층(753)과, 도전층(754a)과, 도전층(754b)과, 절연층(755)과, 도전층(756)과, 도전층(757)과, 도전층(758)과, 절연층(760)과, 반도체층(761)과, 도전층(762a)과, 도전층(762b)과, 절연층(763)과, 도전층(764)과, 도전층(765)과, 절연층(766)과, 도전층(767)을 포함한다.
도전층(751)은 기판(750) 위에 제공된다. 도전층(751)은 메모리 셀에서 선택 트랜지스터로서 기능하는 트랜지스터의 2개의 게이트 중 하나(열 선택 신호가 입력되는 게이트)로서의 기능을 갖는다. 또한, 도전층(751)이 열 선택선으로서의 기능을 가져도 좋다. 또한, 트랜지스터의 게이트로서의 기능을 갖는 층을 게이트 전극 또는 게이트 배선이라고도 한다.
도전층(751)으로서는 예를 들어, 몰리브덴, 마그네슘, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐 등의 금속 재료, 또는 이들을 주성분으로 하는 합금 재료의 층을 사용할 수 있다. 또한, 도전층(751)에 적용할 수 있는 재료를 적층하여 도전층(751)을 구성할 수도 있다.
기판(750)으로서는 예를 들어, 유리 기판 또는 플라스틱 기판 등을 사용할 수 있다.
절연층(752)은 도전층(751) 위에 제공된다. 절연층(752)은 메모리 셀에서 선택 트랜지스터로서 기능하는 트랜지스터의 게이트 절연층으로서의 기능을 갖는다.
절연층(752)으로서는 예를 들어, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 산화 하프늄, 유기 절연 재료(예를 들어, 폴리이미드 또는 아크릴 등) 등의 재료의 층을 사용할 수 있다. 또한, 절연층(752)에 적용할 수 있는 재료를 적층하여 절연층(752)을 구성하여도 좋다.
반도체층(753)은 절연층(752)을 개재하여 도전층(751)과 중첩된다.
반도체층(753)으로서는 예를 들어, 산화물 반도체층, 또는 원소 주기율표 제 14 족의 반도체(실리콘 등)를 함유한 반도체층 등을 사용할 수 있다.
산화물 반도체층으로서 적용할 수 있는 산화물 반도체로서는 예를 들어, 4원계 금속 산화물, 3원계 금속 산화물, 또는 2원계 금속 산화물 등을 사용할 수 있다.
4원계 금속 산화물로서는 In-Sn-Ga-Zn-O계 금속 산화물 등을 사용할 수 있다.
3원계 금속 산화물로서는 예를 들어, In-Ga-Zn-O계 금속 산화물, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, 또는 Sn-Al-Zn-O계 금속 산화물 등을 사용할 수 있다.
2원계 금속 산화물로서는 예를 들어, In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물, Al-Zn-O계 금속 산화물, Zn-Mg-O계 금속 산화물, Sn-Mg-O계 금속 산화물, In-Mg-O계 금속 산화물, In-Sn-O계 금속 산화물, 또는 In-Ga-O계 금속 산화물 등을 사용할 수 있다.
또한, 산화물 반도체로서는 예를 들어, In-O계 금속 산화물, Sn-O계 금속 산화물, 또는 Zn-O계 금속 산화물 등을 사용할 수도 있다. 또한, 상기 산화물 반도체로서 적용할 수 있는 금속 산화물은 산화 실리콘을 포함하여도 좋다.
In-Zn-O계 금속 산화물을 사용하는 경우, 예를 들어 In:Zn=50:1 내지 In:Zn=1:2(mol수 비율로 환산하면 In2O3:ZnO=25:1 내지 In2O3:ZnO=1:4), 바람직하게는 In:Zn=20:1 내지 In:Zn=1:1(mol수 비율로 환산하면 In2O3:ZnO=10:1 내지 In2O3:ZnO=1:2), 더 바람직하게는 In:Zn=15:1 내지 In:Zn=1.5:1(mol수 비율로 환산하면 In2O3:ZnO=15:2 내지 In2O3:ZnO=3:4)의 조성 비율인 산화물 타깃을 사용하여 In-Zn-O계 금속 산화물의 반도체층을 형성할 수 있다. 예를 들어, In-Zn-O계 산화물 반도체의 형성에 사용하는 타깃은 원자수 비율이 In:Zn:O =S:U:R일 때 R>1.5S+U로 한다. In의 양을 많게 함으로써 트랜지스터의 이동도를 향상시킬 수 있다.
또한, 산화물 반도체로서는 InLO3(ZnO)m(m은 0보다 큰 수)로 표기되는 재료를 사용할 수도 있다. InLO3(ZnO)m의 L은, Ga, Al, Mn, 및 Co 중에서 선택된 하나 또는 복수의 금속 원소를 나타낸다.
또한, 반도체층(753)의 적어도 채널이 형성되는 영역은 결정성을 갖고 비단결정이며 ab면에 수직인 방향으로부터 보아 삼각형, 육각형, 정삼각형, 또는 정육각형의 원자 배열을 갖고, 또한 c축 방향에 수직인 방향으로 금속 원자가 층 형상으로 배열된 상, 또는 c축 방향에 수직인 방향으로 금속 원자와 산소 원자가 층 형상으로 배열된 상을 가져도 좋다.
도전층(754a)은 반도체층(753)에 전기적으로 접속된다. 도전층(754a)은 메모리 셀에서 선택 트랜지스터로서 기능하는 트랜지스터의 소스 또는 드레인으로서의 기능을 갖는다. 또한, 트랜지스터의 소스로서의 기능을 갖는 도전층을 소스 전극 또는 소스 배선이라고도 한다. 또한, 트랜지스터의 드레인으로서의 기능을 갖는 도전층을 드레인 전극 또는 드레인 배선이라고도 한다.
도전층(754b)은 반도체층(753)에 전기적으로 접속된다. 도전층(754b)은 메모리 셀에서 선택 트랜지스터로서 기능하는 트랜지스터의 소스 또는 드레인으로서의 기능을 갖는다.
도전층(754a) 및 도전층(754b)으로서는 예를 들어, 알루미늄, 마그네슘, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐 등의 금속 재료, 또는 이들 금속 재료를 주성분으로 하는 합금 재료의 층을 사용할 수 있다. 합금 재료의 층으로서는 예를 들어, Cu-Mg-Al 합금 재료의 층을 사용할 수 있다.
또한, 도전층(754a) 및 도전층(754b)으로서는 도전성 금속 산화물을 함유한 층을 사용할 수도 있다. 또한, 도전층(754a) 및 도전층(754b)에 적용할 수 있는 도전성 금속 산화물은 산화 실리콘을 포함하여도 좋다.
또한, 도전층(754a) 및 도전층(754b)에 적용할 수 있는 재료를 적층하여 도전층(754a) 및 도전층(754b)을 구성할 수도 있다. 예를 들어, Cu-Mg-Al 합금 재료의 층 위에 구리 층이 제공된 적층으로 도전층(754a) 및 도전층(754b)을 구성함으로써 도전층(754a) 및 도전층(754b)에 접하는 다른 층과의 밀착성을 높일 수 있다.
절연층(755)은 반도체층(753), 도전층(754a), 및 도전층(754b) 위에 제공된다. 절연층(755)은 메모리 셀에서 선택 트랜지스터로서 기능하는 트랜지스터의 게이트 절연층으로서의 기능을 갖는다.
절연층(755)으로서는 예를 들어, 절연층(752)에 적용할 수 있는 재료의 층 중에서 절연층(752)에 적용한 재료의 층과 같은 재료의 층 또는 상이한 재료의 층을 사용할 수 있다. 또한, 절연층(755)에 적용할 수 있는 재료를 적층하여 절연층(755)을 구성하여도 좋다.
도전층(756)은 절연층(755)을 개재하여 반도체층(753)과 중첩된다. 도전층(756)은 메모리 셀에서 선택 트랜지스터로서 기능하는 트랜지스터의 2개의 게이트 중 하나(행 선택 신호가 입력되는 게이트)로서의 기능을 갖는다. 또한, 도전층(756)이 행 선택선으로서의 기능을 가져도 좋다.
도전층(756)으로서는 예를 들어, 도전층(751)에 적용할 수 있는 재료의 층 중에서 도전층(751)에 적용한 재료의 층과 같은 재료의 층 또는 상이한 재료의 층을 사용할 수 있다. 또한, 도전층(756)에 적용할 수 있는 재료를 적층하여 도전층(756)을 구성하여도 좋다.
도전층(757)은 절연층(755)에 제공된 제 1 개구부를 통하여 도전층(754a)에 전기적으로 접속된다. 도전층(757)은 출력 트랜지스터로서 기능하는 트랜지스터의 2개의 게이트 중 하나(선택 트랜지스터로서 기능하는 트랜지스터의 2개의 게이트 중 하나에 전기적으로 접속되는 게이트)로서의 기능을 갖는다. 또한, 도전층(757)은 도전층(756)보다 두꺼운 것이 바람직하다. 도전층(757)을 도전층(756)보다 두껍게 함으로써 도전층(756)과 다른 도전층에 의하여 생기는 기생 용량을 작게 할 수 있다.
도전층(757)으로서는 예를 들어, 도전층(751)에 적용할 수 있는 재료의 층 중에서 도전층(751)에 적용한 재료의 층과 같은 재료의 층 또는 상이한 재료의 층을 사용할 수 있다. 또한, 도전층(757)에 적용할 수 있는 재료를 적층하여 도전층(757)을 구성하여도 좋다.
도전층(758)은 절연층(755)에 제공된 제 2 개구부를 통하여 도전층(754b)에 전기적으로 접속된다. 도전층(758)은 전극 또는 배선으로서의 기능을 갖는다. 또한, 도전층(758)은 도전층(757)보다 두껍다. 또한, 도전층(758)은 반드시 제공할 필요는 없다.
도전층(758)으로서는 예를 들어, 도전층(751)에 적용할 수 있는 재료의 층 중에서 도전층(751)에 적용한 재료의 층과 같은 재료의 층 또는 상이한 재료의 층을 사용할 수 있다. 또한, 도전층(758)에 적용할 수 있는 재료를 적층하여 도전층(758)을 구성하여도 좋다.
절연층(760)은 절연층(755), 도전층(756), 및 도전층(757) 위에 제공된다. 절연층(760)은 평탄화층, 및 메모리 셀에서 출력 트랜지스터로서 기능하는 트랜지스터의 게이트 절연층으로서의 기능을 갖는다.
절연층(760)으로서는 절연층(752)에 적용할 수 있는 재료의 층을 사용할 수 있다. 또한, 절연층(760)에 적용할 수 있는 재료를 적층하여 절연층(760)을 구성하여도 좋다.
반도체층(761)은 절연층(760)을 개재하여 도전층(757)과 중첩된다.
반도체층(761)으로서는 예를 들어, 반도체층(753)에 적용할 수 있는 재료의 층 중에서 반도체층(753)에 적용한 재료의 층과 같은 재료의 층 또는 상이한 재료의 층을 사용할 수 있다.
도전층(762a)은 반도체층(761)에 전기적으로 접속된다. 도전층(762a)은 메모리 셀에서 선택 트랜지스터로서 기능하는 트랜지스터의 소스 또는 드레인으로서의 기능을 갖는다.
도전층(762b)은 반도체층(761) 및 도전층(754b)에 전기적으로 접속된다. 도전층(762b)은 메모리 셀에서 출력 트랜지스터로서 기능하는 트랜지스터의 소스 또는 드레인으로서의 기능을 갖는다.
도전층(762a) 및 도전층(762b)으로서는 예를 들어, 도전층(754a) 및 도전층(754b)에 적용할 수 있는 재료의 층 중에서 도전층(754a) 및 도전층(754b)에 적용한 재료의 층과 같은 재료의 층 또는 상이한 재료의 층을 사용할 수 있다. 또한, 도전층(762a) 및 도전층(762b)에 적용할 수 있는 재료를 적층하여 도전층(762a) 및 도전층(762b)을 구성하여도 좋다.
절연층(763)은 반도체층(761), 도전층(762a), 및 도전층(762b) 위에 제공된다. 절연층(763)은 메모리 셀에서 출력 트랜지스터로서 기능하는 트랜지스터의 게이트 절연층으로서의 기능을 갖는다.
절연층(763)으로서는 예를 들어, 절연층(752)에 적용할 수 있는 재료의 층 중에서 절연층(752)에 적용한 재료의 층과 같은 재료의 층 또는 상이한 재료의 층을 사용할 수 있다. 또한, 절연층(763)에 적용할 수 있는 재료를 적층하여 절연층(763)을 구성하여도 좋다.
도전층(764)은 절연층(763)을 개재하여 반도체층(761)과 중첩하며 절연층(763)에 제공된 개구부를 통하여 도전층(762b)에 전기적으로 접속된다. 도전층(764)은 메모리 셀에서 출력 트랜지스터로서 기능하는 트랜지스터의 2개의 게이트 중 하나(출력 트랜지스터로서 기능하는 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되는 게이트)로서의 기능을 갖는다.
도전층(764)으로서는 예를 들어, 도전층(751)에 적용할 수 있는 재료의 층 중에서 도전층(751)에 적용한 재료의 층과 같은 재료의 층 또는 상이한 재료의 층을 사용할 수 있다. 또한, 도전층(764)에 적용할 수 있는 재료를 적층하여 도전층(764)을 구성하여도 좋다.
도전층(765)은 절연층(763)에 제공된 개구부를 통하여 도전층(762b)에 전기적으로 접속된다. 도전층(765)은 전극 또는 배선으로서의 기능을 갖는다.
도전층(765)으로서는 예를 들어, 도전층(751)에 적용할 수 있는 재료의 층 중에서 도전층(751)에 적용한 재료의 층과 같은 재료의 층 또는 상이한 재료의 층을 사용할 수 있다. 또한, 도전층(765)에 적용할 수 있는 재료를 적층하여 도전층(765)을 구성하여도 좋다.
절연층(766)은 도전층(762b), 절연층(763), 및 도전층(764) 위에 제공된다.
절연층(766)으로서는 절연층(752)에 적용할 수 있는 재료의 층 중에서 절연층(752)에 적용한 재료의 층과 같은 재료의 층 또는 상이한 재료의 층을 사용할 수 있다. 또한, 절연층(766)에 적용할 수 있는 재료를 적층하여 절연층(766)을 구성하여도 좋다.
도전층(767)은 도전층(765)에 전기적으로 접속된다. 도전층(767)은 데이터의 주고 받음을 행하는 배선으로서의 기능을 갖는다.
도전층(767)으로서는 예를 들어, 도전층(754a) 및 도전층(754b)에 적용할 수 있는 재료의 층 중에서 도전층(754a) 및 도전층(754b)에 적용한 재료의 층과 같은 재료의 층 또는 상이한 재료의 층을 사용할 수 있다. 또한, 도전층(767)에 적용할 수 있는 재료를 적층하여 도전층(767)을 구성하여도 좋다.
또한, 메모리 셀의 구동을 제어하는 구동 회로 위에 메모리 셀을 구성할 수도 있다. 상기 구동 회로 위에 제공된 메모리 셀의 구조예를 도 5에 도시하였다. 또한, 도 5에 있어서 도 4a 및 도 4b와 동일한 구성 요소의 부분에는 도 4a 및 도 4b에 도시된 메모리 셀의 구조예에 대한 설명을 적절히 원용할 수 있다.
도 5에 도시된 메모리 셀은, 도 4a 및 도 4b에 도시된 기판(750) 대신에, 구동 회로를 구성하는 전계 효과 트랜지스터가 제공된 반도체층(780) 위에 제공된다.
또한, 반도체층(780)은 영역(782a), 영역(782b), 영역(783a), 및 영역(783b)을 갖는다.
반도체층(780)으로서는 예를 들어, 반도체 기판을 사용할 수 있다. 또한, 다른 기판 위에 제공된 반도체층을 반도체층(780)으로서 사용할 수도 있다.
또한, 반도체층(780)에서 복수의 메모리 셀 사이의 영역에 절연 분리 영역을 제공하여도 좋다.
영역(782a) 및 영역(782b)은 서로 이격되어 제공되며 N형 또는 P형 도전형을 부여하는 도펀트가 첨가된 영역이다. 영역(782a) 및 영역(782b)은 메모리 셀에서 출력 트랜지스터로서 기능하는 트랜지스터의 소스 영역 또는 드레인 영역으로서의 기능을 갖는다.
영역(783a) 및 영역(783b)은 영역(782a) 및 영역(782b) 사이에 서로 이격되어 제공되며 영역(783a) 및 영역(783b) 사이의 영역이 채널 형성 영역이 된다. 영역(783a)은 영역(782a)에 접하고, 영역(783b)은 영역(782b)에 접한다.
영역(783a) 및 영역(783b)은 영역(782a) 및 영역(782b)과 마찬가지로 N형 또는 P형 도전형을 부여하는 도펀트가 첨가된 영역이다.
또한, 영역(783a) 및 영역(783b)의 도펀트 농도가 영역(782a) 및 영역(782b)의 도펀트 농도보다 낮아도 좋다. 이 때, 영역(783a) 및 영역(783b)을 저농도 영역이라고도 한다. 또한, 이 때, 영역(782a) 및 영역(782b)을 고농도 영역이라고 불러도 좋다. 또한, 영역(783a) 및 영역(783b)의 깊이는 영역(782a) 및 영역(782b)의 깊이보다 작아도 좋지만, 이것에 한정되지 않는다.
절연층(784)은 반도체층(780) 위에 제공된다. 절연층(784)은 구동 회로를 구성하는 트랜지스터의 게이트 절연층으로서의 기능을 갖는다.
절연층(784)으로서는 예를 들어, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 산화 하프늄, 유기 절연 재료(예를 들어, 폴리이미드 또는 아크릴 등) 등의 재료의 층을 사용할 수 있다. 또한, 절연층(784)에 적용할 수 있는 재료를 적층하여 절연층(784)을 구성하여도 좋다.
도전층(785)은 절연층(784)을 개재하여 반도체층(780)과 중첩된다. 도전층(785)과 중첩하는 반도체층(780)의 영역이 구동 회로를 구성하는 트랜지스터의 채널 형성 영역이 된다. 도전층(785)은 구동 회로를 구성하는 트랜지스터의 게이트로서의 기능을 갖는다.
도전층(785)으로서는 예를 들어, 도전층(751)에 적용할 수 있는 재료의 층 중에서 도전층(751)에 적용한 재료의 층과 같은 재료의 층 또는 상이한 재료의 층을 사용할 수 있다. 또한, 도전층(785)에 적용할 수 있는 재료를 적층하여 도전층(785)을 구성할 수도 있다.
절연층(786a)은 절연층(784) 위에 제공되며 도전층(785)에 있어서 서로 대향하는 한쌍의 측면 중 한쪽에 접한다.
절연층(786b)은 절연층(784) 위에 제공되며 도전층(785)에 있어서 서로 대향하는 상기 한쌍의 측면 중 다른 쪽에 접한다.
절연층(787a)은 절연층(786a) 위에 제공된다.
절연층(787b)은 절연층(786b) 위에 제공된다.
절연층(788)은 절연층(784), 도전층(785), 절연층(786a), 절연층(786b), 절연층(787a), 및 절연층(787b) 위에 제공된다.
절연층(786a), 절연층(786b), 절연층(787a), 절연층(787b), 및 절연층(788)으로서는 절연층(784)에 적용할 수 있는 재료 중 절연층(784)에 적용한 재료와 같은 재료의 층 또는 상이한 재료의 층을 사용할 수 있다. 또한, 절연층(786a), 절연층(786b), 절연층(787a), 절연층(787b), 및 절연층(788)에 적용할 수 있는 재료를 적층하여 절연층(786a), 절연층(786b), 절연층(787a), 절연층(787b), 및 절연층(788)을 구성할 수도 있다.
또한, 구동 회로를 구성하는 트랜지스터의 구조는 상기에 한정되지 않는다.
도 5에 도시된 바와 같이, 구동 회로 위에 메모리 셀을 제공함으로써 회로 면적의 증대를 억제할 수 있다.
또한, 본 실시형태에 있어서의 메모리 셀의 제작 방법의 예로서 도 4a 및 도 4b에 도시된 메모리 셀의 제작 방법의 예에 대하여 도 6a 내지 도 14b를 사용하여 설명한다.
우선, 도 6a에 도시된 바와 같이, 기판(750) 위에 제 1 도전막을 형성하고, 제 1 도전막의 일부를 에칭함으로써 도전층(751)을 형성한다.
예를 들어, 스퍼터링법 등을 사용하여 도전층(751)에 적용할 수 있는 재료의 막을 형성함으로써 제 1 도전막을 형성할 수 있다.
또한, 예를 들어, 포토리소그래피 공정에 의하여 층 또는 막의 일부 위에 레지스트마스크를 형성하고, 레지스트마스크를 사용함으로써 층 또는 막의 일부를 에칭할 수 있다. 또한, 이 경우에는 특별히 지정하는 경우를 제외하고는 에칭 처리 후에 레지스트마스크를 제거한다.
다음에, 도 6b에 도시된 바와 같이, 도전층(751) 위에 절연층(752)을 형성한다.
예를 들어, 스퍼터링법 또는 CVD법 등을 사용하여 절연층(752)에 적용할 수 있는 재료의 막을 형성함으로써 절연층(752)을 형성할 수 있다.
다음에, 도 6c에 도시된 바와 같이, 절연층(752) 위에 반도체막을 형성하고, 상기 반도체막의 일부를 에칭함으로써 반도체층(753)을 형성한다.
예를 들어, 스퍼터링법을 사용하여 반도체층(753)에 적용할 수 있는 산화물 반도체 재료의 막을 형성함으로써 산화물 반도체막을 형성할 수 있다. 또한, 희가스 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기하에서 산화물 반도체막을 형성하여도 좋다. 예를 들어, 산소만의 분위기하에서 산화물 반도체막을 형성함으로써 결정성이 높은 산화물 반도체막을 형성할 수 있다.
또한, 스퍼터링 타깃으로서 In2O3:Ga2O3:ZnO=1:1:1[mol수 비율]의 조성 비율인 산화물 타깃을 사용하여 산화물 반도체막을 형성할 수 있다. 또한, 예를 들어, In2O3:Ga2O3:ZnO=1:1:2[mol수 비율]의 조성 비율인 산화물 타깃을 사용하여 산화물 반도체막을 형성하여도 좋다.
또한, 제작되는 산화물 타깃에 있어서 전체 체적에 대하여 전체 체적으로부터 공극(空隙)이 차지하는 공간을 뺀 부분의 체적 비율(상대 밀도라고도 함)은 90% 이상 100% 이하, 더 바람직하게는 95% 이상 99.9% 이하인 것이 바람직하다. 상대 밀도가 높은 금속 산화물 타깃을 사용하여 형성한 산화물 반도체막은 치밀한 막이 된다.
또한, 스퍼터링법을 사용하여 산화물 반도체막을 형성할 때 기판(750)을 감압 상태로 하고, 기판(750)을 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 가열하여도 좋다. 기판(750)을 가열함으로써 산화물 반도체막의 불순물 농도를 저감할 수 있으며 스퍼터링법으로 인한 산화물 반도체막의 손상을 경감할 수 있다.
다음에, 도 7a에 도시된 바와 같이, 절연층(752) 및 반도체층(753) 위에 제 2 도전막을 형성하고, 제 2 도전막의 일부를 에칭함으로써 도전층(754a) 및 도전층(754b)을 형성한다.
예를 들어, 스퍼터링법 등을 사용하여 도전층(754a) 및 도전층(754b)에 적용할 수 있는 재료의 막을 형성함으로써 제 2 도전막을 형성할 수 있다. 또한, 도전층(754a) 및 도전층(754b)에 적용할 수 있는 재료의 막을 적층함으로써 제 2 도전막을 형성할 수도 있다.
다음에, 도 7b에 도시된 바와 같이, 절연층(752), 반도체층(753), 도전층(754a), 및 도전층(754b) 위에 절연층(755)을 형성한다.
예를 들어, 절연층(752)과 같은 방법을 사용하여 절연층(755)을 형성할 수 있다.
다음에, 도 7c에 도시된 바와 같이, 반도체층(753) 위에 제 3 도전막을 형성하고, 제 3 도전막의 일부를 에칭함으로써 도전층(756)을 형성할 수 있다.
예를 들어, 도전층(751)과 같은 방법을 사용하여 도전층(756)을 형성할 수 있다.
다음에, 도 8a에 도시된 바와 같이, 절연층(755)의 일부를 에칭함으로써 개구부(771) 및 개구부(772)를 형성한다.
다음에, 도 8b에 도시된 바와 같이, 개구부(771)를 통하여 도전층(754a) 위에 제 4 도전막을 형성하고, 제 4 도전막의 일부를 에칭함으로써 도전층(757)을 형성한다.
예를 들어, 도전층(751)과 같은 방법을 사용하여 도전층(757)을 형성할 수 있다.
다음에, 도 9a에 도시된 바와 같이, 개구부(772)를 통하여 도전층(754b) 위에 제 5 도전막을 형성하고, 제 5 도전막의 일부를 에칭함으로써 도전층(758)을 형성한다.
예를 들어, 도전층(751)과 같은 방법을 사용하여 도전층(758)을 형성할 수 있다.
또한, 이것에 한정되지 않고, 예를 들어, 다계조 마스크를 사용하여 제 4 도전막의 일부를 에칭함으로써 동일 공정으로 도전층(757) 및 도전층(758)을 형성할 수도 있다.
다음에, 도 9b에 도시된 바와 같이, 도전층(754a), 도전층(754b), 절연층(755), 도전층(756), 도전층(757), 및 도전층(758) 위에 절연층(760)을 형성한다.
예를 들어, 스퍼터링법 또는 CVD법을 사용하여 절연층(760)에 적용할 수 있는 재료의 막을 형성함으로써 절연층(760)을 형성할 수 있다.
다음에, 도 10a에 도시된 바와 같이, 절연층(760)의 일부를 제거하여 도전층(758)의 상면을 노출시킨다.
예를 들어, CMP(화학적 기계 연마) 처리나 에칭 처리를 행함으로써 절연층(760)의 일부를 제거하여 도전층(758)의 상면을 노출시킬 수 있다.
다음에, 도 10b에 도시된 바와 같이, 절연층(760)을 개재하여 도전층(757) 위에 반도체층(761)을 형성한다.
예를 들어, 반도체층(753)과 같은 방법을 사용하여 반도체층(761)을 형성할 수 있다.
다음에, 도 11a에 도시된 바와 같이, 절연층(760) 및 반도체층(761) 위에 제 6 도전막을 형성하고, 제 6 도전막의 일부를 에칭함으로써 도전층(762a) 및 도전층(762b)을 형성한다.
예를 들어, 도전층(754a) 및 도전층(754b)과 같은 방법을 사용하여 도전층(762a) 및 도전층(762b)을 형성할 수 있다.
다음에, 도 11b에 도시된 바와 같이, 반도체층(761), 도전층(762a), 및 도전층(762b) 위에 절연층(763)을 형성한다.
예를 들어, 절연층(752)과 같은 방법을 사용하여 절연층(763)을 형성할 수 있다.
다음에, 도 12a에 도시된 바와 같이, 절연층(763)의 일부를 에칭함으로써 도전층(762b)의 상면을 노출시킨다.
다음에, 도 12b에 도시된 바와 같이, 절연층(763) 및 노출된 도전층(762b) 위에 제 7 도전막을 형성하고, 제 7 도전막의 일부를 에칭함으로써 도전층(764)을 형성한다.
예를 들어, 도전층(756)과 같은 방법을 사용하여 도전층(764)을 형성할 수 있다.
다음에, 도 13a에 도시된 바와 같이, 노출된 도전층(762b) 위에 제 8 도전막을 형성하고, 제 8 도전막의 일부를 에칭함으로써 도전층(765)을 형성한다.
예를 들어, 도전층(757)과 같은 방법을 사용하여 도전층(765)을 형성할 수 있다.
다음에, 도 13b에 도시된 바와 같이, 도전층(762b), 절연층(763), 도전층(764), 및 도전층(765) 위에 절연층(766)을 형성한다.
예를 들어, 절연층(760)과 같은 방법을 사용하여 절연층(766)을 형성할 수 있다.
다음에, 도 14a에 도시된 바와 같이, 절연층(766)의 일부를 제거하여 도전층(765)의 상면을 노출시킨다.
예를 들어, CMP(화학적 기계 연마) 처리나 에칭 처리를 행함으로써 절연층(766)의 일부를 제거하여 도전층(765)의 상면을 노출시킬 수 있다.
다음에, 도 14b에 도시된 바와 같이, 절연층(766) 및 도전층(765) 위에 제 9 도전막을 형성하고, 제 9 도전막의 일부를 에칭함으로써 도전층(767)을 형성한다.
예를 들어, 도전층(751)과 같은 방법을 사용하여 도전층(767)을 형성할 수 있다.
또한, 도 4a 및 도 4b에 도시된 기억 장치의 제작 방법의 예에서는 예를 들어, 600℃ 이상 750℃ 이하, 또는 600℃ 이상 기판 변형점 미만의 온도로 가열 처리를 행한다. 상기 가열 처리를 행하는 타이밍은 산화물 반도체막을 형성한 후이면 특별히 한정되지 않는다. 또한, 상기 가열 처리를 복수 횟수 행하여도 좋다.
또한, 상기 가열 처리를 행하는 가열 처리 장치로서는 전기로(爐) 또는 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용할 수 있으며 예를 들어, GRTA(Gas Rapid Thermal Annealing) 장치 또는 LRTA(Lamp Rapid Thermal Annealing) 장치 등의 RTA(Rapid Thermal Annealing) 장치를 사용할 수 있다. LRTA 장치는 예를 들어, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 발하는 광(전자기파)의 복사에 의하여 피처리물을 가열하는 장치이다. 또한, GRTA 장치는 고온 가스를 사용하여 가열 처리를 행하는 장치이다. 고온 가스로서는 예를 들어, 희가스 또는 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체(예를 들어, 질소)를 사용할 수 있다.
또한, 상기 가열 처리를 행한 후, 그 가열 온도를 유지하면서 또는 그 가열 온도부터 온도를 낮추는 과정에서, 상기 가열 처리를 행한 노(爐)와 같은 노에 고순도 산소 가스, 고순도 N2O 가스, 또는 초건조(超乾燥) 공기(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하의 분위기)를 도입하여도 좋다. 이 때, 산소 가스 또는 N2O 가스는 물, 수소 등을 포함하지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입할 산소 가스 또는 N2O 가스의 순도를 6N 이상, 바람직하게는 7N 이상, 즉 산소 가스 또는 N2O 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하로 하는 것이 바람직하다. 산소 가스 또는 N2O 가스의 작용에 의하여 반도체막 내의 산소 결핍으로 인한 결함을 저감할 수 있다.
또한, 상기 가열 처리와 별도로 불활성 가스 분위기하, 또는 산소 가스 분위기하에서 가열 처리(바람직하게는 200℃ 이상 600℃ 이하, 예를 들어, 250℃ 이상 350℃ 이하)를 행하여도 좋다.
상술한 공정에 의하여 반도체층(753) 및 반도체층(761)을 고순도화할 수 있다.
상술한 것이 도 4a 및 도 4b에 도시된 메모리 셀의 제작 방법의 예에 대한 설명이다.
도 4a 내지 도 14b를 사용하여 설명한 바와 같이, 본 실시형태에 있어서의 메모리 셀은 선택 트랜지스터로서 기능하는 제 1 전계 효과 트랜지스터와, 출력 트랜지스터로서 기능하는 제 2 전계 효과 트랜지스터의 적층 구조이다.
또한, 본 실시형태에 있어서의 메모리 셀은 제 2 전계 효과 트랜지스터 위에 제 1 전계 효과 트랜지스터를 갖는 구조이다.
상기 구조로 함으로써 회로 면적을 작게 할 수 있다.
(실시형태 4)
본 실시형태에서는 기억 장치의 구성예에 대하여 설명한다.
본 실시형태의 기억 장치의 구성예에 대하여 도 15를 사용하여 설명한다. 도 15는 본 실시형태의 기억 장치의 구성예를 도시한 블록도이다.
도 15에 도시된 기억 장치는 구동 제어 회로(MCTL라고도 함)(811)와, 구동 회로(812a)(IDRV(812a)라고도 함)와, 구동 회로(812b)(JDRV(812b)라고도 함)와, 복수의 메모리 셀(MC라고도 함)(813)을 구비한다.
구동 제어 회로(811)에는 기록 제어 신호, 판독 제어 신호, 및 어드레스 신호가 입력된다. 구동 제어 회로(811)는 입력된 기록 제어 신호, 판독 제어 신호, 및 어드레스 신호에 따라 복수의 제어 신호를 생성하여 출력하는 기능을 갖는다. 예를 들어, 구동 제어 회로(811)는 입력되는 어드레스 신호에 따라 행 어드레스 신호 및 열 어드레스 신호를 출력하는 기능을 갖는다.
구동 회로(812a)에는 행 어드레스 신호가 입력된다. 구동 회로(812a)는 입력된 행 어드레스 신호에 따라 행 방향으로 제공된 배선(예를 들어, 행 선택선 및 판독 선택선을 포함함)을 선택하고, 선택한 배선의 전압을 설정하는 기능을 갖는다. 구동 회로(812a)는 예를 들어, 제 1 디코더를 구비한다. 제 1 디코더는 입력된 행 어드레스 신호에 따라 행 방향으로 제공된 배선을 선택하는 기능을 갖는다.
구동 회로(812b)에는 데이터 신호 및 열 어드레스 신호가 입력된다. 구동 회로(812b)는 열 방향으로 제공된 배선(예를 들어, 열 선택선 및 데이터선을 포함함)의 전압을 설정하는 기능을 갖는다. 구동 회로(812b)는 예를 들어, 제 2 디코더 및 복수의 아날로그 스위치를 구비한다. 제 2 디코더는 열 방향으로 제공된 배선을 선택하는 기능을 갖고, 복수의 아날로그 스위치는 제 2 디코더로부터 입력된 신호에 따라 데이터 신호를 출력하는지 여부를 제어하는 기능을 갖는다. 또한, 구동 회로(812b)에 판독 회로를 제공하여도 좋다. 판독 회로는 선택된 배선에 전기적으로 접속된 메모리 셀(813)에 기억된 데이터를 판독하는 기능을 갖는다.
메모리 셀(813)은 메모리 셀 어레이(814)에 제공된다. 메모리 셀(813)의 구성으로서는 상기 실시형태의 기억 장치의 구성을 사용할 수 있다. 메모리 셀(813)은 구동 회로(812a) 및 구동 회로(812b)에 의하여 선택되고, 선택된 메모리 셀(813)에서는 데이터의 기록 및 데이터의 판독이 행해진다.
도 15에 도시된 기억 장치는 구동 제어 회로에 입력된 신호에 따라 구동 회로에 의하여 메모리 셀을 선택하고, 기록 동작 및 판독 동작을 행한다.
또한, 본 실시형태의 기억 장치의 예에 대하여 도 16a 및 도 16b를 사용하여 설명한다. 도 16a 및 도 16b는 본 실시형태의 기억 장치의 예를 도시한 모식도이다.
도 16a에 도시된 기억 장치는 USB(Universal Serial Bus) 메모리라고도 한다. 도 16a에 도시된 기억 장치는 하우징(901a)과, 커넥터부(902a)를 구비한다.
하우징(901a)에는 예를 들어, 도 15에 도시된 메모리 셀 어레이, 구동 회로, 및 구동 제어 회로가 제공된다.
커넥터부(902a)는 구동 제어 회로에 전기적으로 접속된다. 커넥터부(902a)는 다른 전자 기기의 USB포트에 접속할 수 있는 단자부이다.
도 16a에 도시된 기억 장치는 커넥터부(902a)를 다른 전자 기기의 USB포트에 삽입하여 기억 장치와 상기 전자 기기를 전기적으로 접속시킴으로써 예를 들어, 전자 기기로부터 기억 장치로의 데이터의 기록 또는 기억 장치로부터 상기 전자 기기로의 데이터의 판독을 행할 수 있다.
도 16b에 도시된 기억 장치는 카드형 기억 장치이다. 도 16b에 도시된 기억 장치는 하우징(901b)과, 커넥터부(902b)를 구비한다.
하우징(901b)에는 예를 들어, 도 15에 도시된 메모리 셀 어레이, 구동 회로, 및 구동 제어 회로가 제공된다.
커넥터부(902b)는 구동 제어 회로에 전기적으로 접속된다. 커넥터부(902b)는 다른 전자 기기의 카드 슬롯부에 접속할 수 있는 단자부이다.
도 16b에 도시된 기억 장치는 커넥터부(902b)를 다른 전자 기기의 카드 슬롯부에 삽입하여 기억 장치와 상기 전자 기기를 전기적으로 접속시킴으로써 예를 들어, 전자 기기로부터 기억 장치로의 데이터의 기록 또는 기억 장치로부터 상기 전자 기기로의 데이터의 판독을 행할 수 있다.
도 16a 및 도 16b를 사용하여 설명한 기억 장치의 구성을 상기 실시형태 2에 기재된 기억 장치의 구성으로 함으로써 노이즈가 데이터 신호에 미치는 영향이 적은 기억 장치를 구성할 수 있다.
(실시형태 5)
본 실시형태에서는 상기 실시형태의 기억 장치를 구비한 전자 기기의 예에 대하여 설명한다.
본 실시형태의 전자 기기의 구성예에 대하여 도 17a 내지 도 17d를 사용하여 설명한다.
도 17a에 도시된 전자 기기는 휴대형 정보 단말의 예이다. 도 17a에 도시된 휴대형 정보 단말은 하우징(1001a)과, 하우징(1001a)에 제공된 표시부(1002a)를 구비한다.
또한, 하우징(1001a)의 측면(1003a)에, 외부 기기에 접속시키기 위한 접속 단자, 도 17a에 도시된 휴대형 정보 단말을 조작하기 위한 버튼 중 하나 또는 복수를 제공하여도 좋다.
도 17a에 도시된 휴대형 정보 단말은 하우징(1001a) 내에 CPU와, 기억 회로와, 외부 기기와 CPU 및 기억 회로와의 사이에서 신호의 송수신을 행하는 인터페이스와, 외부 기기와 신호의 송수신을 행하는 안테나를 구비한다.
도 17a에 도시된 휴대형 정보 단말은 예를 들어, 전화기, 전자 서적, 퍼스널 컴퓨터, 및 게임기 중 하나 또는 복수로서의 기능을 갖는다.
도 17b에 도시된 전자 기기는 폴딩(folding)식 휴대형 정보 단말의 예이다. 도 17b에 도시된 휴대형 정보 단말은 하우징(1001b)과, 하우징(1001b)에 제공된 표시부(1002b)와, 하우징(1004)과, 하우징(1004)에 제공된 표시부(1005)와, 하우징(1001b) 및 하우징(1004)을 접속하는 축부(1006)를 구비한다.
또한, 도 17b에 도시된 휴대형 정보 단말에서는 축부(1006)에 의하여 하우징(1001b) 또는 하우징(1004)을 움직임으로써 하우징(1001b)을 하우징(1004)과 중첩시킬 수 있다.
또한, 하우징(1001b)의 측면(1003b) 또는 하우징(1004)의 측면(1007)에, 외부 기기에 접속시키기 위한 접속 단자, 도 17b에 도시된 휴대형 정보 단말을 조작하기 위한 버튼 중 하나 또는 복수를 제공하여도 좋다.
또한, 표시부(1002b) 및 표시부(1005)에 서로 상이한 화상 및 연속된 화상을 표시시켜도 좋다. 또한, 표시부(1005)는 반드시 제공할 필요는 없으며 표시부(1005) 대신에 입력 장치인 키보드를 제공하여도 좋다.
도 17b에 도시된 휴대형 정보 단말은 하우징(1001b) 또는 하우징(1004) 내에 CPU와, 기억 회로와, 외부 기기와 CPU 및 기억 회로와의 사이에서 신호의 송수신을 행하는 인터페이스를 구비한다. 또한, 도 17b에 도시된 휴대형 정보 단말에 외부와 신호의 송수신을 행하는 안테나를 제공하여도 좋다.
도 17b에 도시된 휴대형 정보 단말은 예를 들어, 전화기, 전자 서적, 퍼스널 컴퓨터, 및 게임기 중 하나 또는 복수로서의 기능을 갖는다.
도 17c에 도시된 전자 기기는 설치형 정보 단말의 예이다. 도 17c에 도시된 설치형 정보 단말은 하우징(1001c)과, 하우징(1001c)에 제공된 표시부(1002c)를 구비한다.
또한, 표시부(1002c)를 하우징(1001c)의 갑판부(甲板部; 1008)에 제공할 수도 있다.
도 17c에 도시된 설치형 정보 단말은 하우징(1001c) 내에 CPU와, 기억 회로와, 외부 기기와 CPU 및 기억 회로와의 사이에서 신호의 송수신을 행하는 인터페이스를 구비한다. 또한, 도 17c에 도시된 설치형 정보 단말에 외부와 신호의 송수신을 행하는 안테나를 제공하여도 좋다.
또한, 도 17c에 도시된 설치형 정보 단말의 하우징(1001c)의 측면(1003c)에, 티켓 등을 출력하는 티켓 출력부, 경화(硬貨) 통입부, 및 지폐 삽입부 중 하나 또는 복수를 제공하여도 좋다.
도 17c에 도시된 설치형 정보 단말은 예를 들어, 현금 자동 입출금기, 티켓 등을 구하기 위한 정보 통신 단말(멀티 미디어 스테이션이라고도 함), 또는 게임기로서의 기능을 갖는다.
도 17d는 설치형 정보 단말의 예이다. 도 17d에 도시된 설치형 정보 단말은 하우징(1001d)과, 하우징(1001d)에 제공된 표시부(1002d)를 구비한다. 또한, 하우징(1001d)을 지지하는 지지대를 제공하여도 좋다.
또한, 하우징(1001d)의 측면(1003d)에, 외부 기기에 접속시키기 위한 접속 단자, 도 17d에 도시된 설치형 정보 단말을 조작하기 위한 버튼 중 하나 또는 복수를 제공하여도 좋다.
또한, 도 17d에 도시된 설치형 정보 단말은 하우징(1001d) 내에 CPU와, 기억 회로와, 외부 기기와 CPU 및 기억 회로와의 사이에서 신호의 송수신을 행하는 인터페이스를 구비하여도 좋다. 또한, 도 17d에 도시된 설치형 정보 단말에 외부와 신호의 송수신을 행하는 안테나를 제공하여도 좋다.
도 17d에 도시된 설치형 정보 단말은 예를 들어, 디지털 포토 프레임, 모니터, 또는 텔레비전 장치로서의 기능을 갖는다.
상기 실시형태의 기억 장치는 예를 들어, 전자 기기의 기억 장치 중 하나로서 사용되고, 예를 들어, 도 17a 내지 도 17d에 도시된 전자 기기의 기억 장치 중 하나로서 사용된다. 또한, 이것에 한정되지 않으며 예를 들어, 도 17a 내지 도 17d에 도시된 전자 기기에 기억 장치 접속부를 제공하고, 상기 기억 장치 접속부에 예를 들어, 도 16a 또는 도 16b에 도시된 기억 장치를 접속시킴으로써 상기 기억 장치와의 데이터의 판독 및 기록을 행하여도 좋다.
도 17a 내지 도 17d를 사용하여 설명한 바와 같이, 본 실시형태의 전자 기기의 일례는 상기 실시형태의 기억 장치가 사용된 기억 장치를 구비한 구성이다.
상기 구성으로 함으로써 전원이 공급되지 않는 경우에도 전자 기기 내의 정보를 일정한 기간에 걸쳐 유지할 수 있으므로 신뢰성이 향상되며 소비 전력을 저감할 수 있다.
100: 메모리 셀
101: 데이터선
102: 행 선택선
103: 열 선택선
111: 트랜지스터
112: 데이터 유지 회로

Claims (7)

  1. 제 1 메모리 셀과;
    상기 제 1 메모리 셀과 같은 행에 제공된 제 2 메모리 셀과;
    행 선택선과;
    제 1 열 선택선과;
    제 2 열 선택선을 포함하고,
    상기 제 1 메모리 셀은, 제 1 게이트와 제 2 게이트를 포함하며 온 상태 또는 오프 상태가 됨으로써 상기 제 1 메모리 셀에서의 적어도 데이터의 기록 및 데이터의 유지를 제어하는 전계 효과 트랜지스터를 포함하고,
    상기 제 2 메모리 셀은, 제 1 게이트와 제 2 게이트를 포함하며 온 상태 또는 오프 상태가 됨으로써 상기 제 2 메모리 셀에서의 적어도 데이터의 기록 및 데이터의 유지를 제어하는 전계 효과 트랜지스터를 포함하고,
    상기 행 선택선은 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀에 포함된 상기 전계 효과 트랜지스터들의 상기 제 1 게이트들에 전기적으로 접속되고,
    상기 제 1 열 선택선은 상기 제 1 메모리 셀에 포함된 상기 전계 효과 트랜지스터의 상기 제 2 게이트에 전기적으로 접속되고,
    상기 제 2 열 선택선은 상기 제 2 메모리 셀에 포함된 상기 전계 효과 트랜지스터의 상기 제 2 게이트에 전기적으로 접속되는, 기억 장치.
  2. 제1항에 있어서,
    상기 제 1 메모리 셀 또는 상기 제 2 메모리 셀의 상기 전계 효과 트랜지스터는 채널이 형성되는 산화물 반도체층을 포함하는, 기억 장치.
  3. 제 1 메모리 셀과;
    상기 제 1 메모리 셀과 같은 행에 제공된 제 2 메모리 셀과;
    제 1 데이터선과;
    제 2 데이터선과;
    행 선택선과;
    제 1 열 선택선과;
    제 2 열 선택선과;
    판독 선택선을 포함하고,
    상기 제 1 메모리 셀 및 상기 제 2 메모리 셀 각각은,
    제 1 소스, 제 1 드레인, 제 1 게이트, 및 제 2 게이트를 포함하는 제 1 전계 효과 트랜지스터와;
    제 2 소스, 제 2 드레인, 제 3 게이트, 및 제 4 게이트를 포함하는 제 2 전계 효과 트랜지스터를 포함하고,
    데이터 신호는 상기 제 1 소스 및 상기 제 1 드레인 중 한쪽에 입력되고,
    상기 제 3 게이트는 상기 제 2 소스 및 상기 제 2 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 4 게이트는 상기 제 1 전계 효과 트랜지스터의 상기 제 1 소스 및 상기 제 1 드레인 중 다른 쪽에 전기적으로 접속되고,
    상기 제 1 데이터선은 상기 제 1 메모리 셀에 포함된 상기 제 1 전계 효과 트랜지스터의 상기 제 1 소스 및 상기 제 1 드레인 중 상기 한쪽에 전기적으로 접속되고,
    상기 제 2 데이터선은 상기 제 2 메모리 셀에 포함된 상기 제 1 전계 효과 트랜지스터의 상기 제 1 소스 및 상기 제 1 드레인 중 상기 한쪽과, 상기 제 2 메모리 셀에 포함된 상기 제 2 전계 효과 트랜지스터의 상기 제 2 소스 및 상기 제 2 드레인 중 상기 한쪽에 전기적으로 접속되고,
    상기 행 선택선은 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀에 포함된 상기 제 1 전계 효과 트랜지스터들의 상기 제 1 게이트들에 전기적으로 접속되고,
    상기 제 1 열 선택선은 상기 제 1 메모리 셀에 포함된 상기 제 1 전계 효과 트랜지스터의 상기 제 2 게이트에 전기적으로 접속되고,
    상기 제 2 열 선택선은 상기 제 2 메모리 셀에 포함된 상기 제 1 전계 효과 트랜지스터의 상기 제 2 게이트에 전기적으로 접속되고,
    상기 판독 선택선은 상기 제 1 메모리 셀에 포함된 상기 제 2 전계 효과 트랜지스터의 상기 제 2 소스 및 상기 제 2 드레인 중 다른 쪽과, 상기 제 2 메모리 셀에 포함된 상기 제 2 전계 효과 트랜지스터의 상기 제 2 소스 및 상기 제 2 드레인 중 다른 쪽에 전기적으로 접속되는, 기억 장치.
  4. 제3항에 있어서,
    상기 제 1 전계 효과 트랜지스터는 채널이 형성되는 산화물 반도체층을 포함하는, 기억 장치.
  5. 제4항에 있어서,
    상기 제 2 전계 효과 트랜지스터는 상기 제 1 전계 효과 트랜지스터 위에 적층되는, 기억 장치.
  6. 제1항에 따른 기억 장치를 포함하는 전자 기기.
  7. 제3항에 따른 기억 장치를 포함하는 전자 기기.
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