JPH07134572A - アクティブマトリクス型液晶表示装置の駆動回路 - Google Patents
アクティブマトリクス型液晶表示装置の駆動回路Info
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- JPH07134572A JPH07134572A JP5282242A JP28224293A JPH07134572A JP H07134572 A JPH07134572 A JP H07134572A JP 5282242 A JP5282242 A JP 5282242A JP 28224293 A JP28224293 A JP 28224293A JP H07134572 A JPH07134572 A JP H07134572A
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- G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
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Abstract
(57)【要約】
【目的】液晶印加電圧の中心値のずれによる輝度むら、
フリッカおよび液晶劣化等を排除することのできる、ア
クティブマトリクス型液晶表示装置の駆動回路を実現す
る。 【構成】本発明は、画像データ１０１、垂直同期信号１
０２および水平同期信号１０３を基に、画像データ１０
１に対応する画素電圧１０４を生成して出力する液晶駆
動電圧発生回路１と、垂直同期信号１０２および水平同
期信号１０３から、表示面における分割領域の判別を行
い、これらの各領域に対応する領域補正電圧１０５を生
成して出力する補正電圧発生回路２と、液晶駆動電圧発
生回路１と補正電圧発生回路２より出力される画素電圧
１０４および領域補正電圧１０５を加算して補正信号１
０６を出力する加算回路３とを備えて構成される。
フリッカおよび液晶劣化等を排除することのできる、ア
クティブマトリクス型液晶表示装置の駆動回路を実現す
る。 【構成】本発明は、画像データ１０１、垂直同期信号１
０２および水平同期信号１０３を基に、画像データ１０
１に対応する画素電圧１０４を生成して出力する液晶駆
動電圧発生回路１と、垂直同期信号１０２および水平同
期信号１０３から、表示面における分割領域の判別を行
い、これらの各領域に対応する領域補正電圧１０５を生
成して出力する補正電圧発生回路２と、液晶駆動電圧発
生回路１と補正電圧発生回路２より出力される画素電圧
１０４および領域補正電圧１０５を加算して補正信号１
０６を出力する加算回路３とを備えて構成される。
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス型
液晶表示装置の駆動回路に関し、特に薄膜電界効果型ト
ランジスタを用いたアクティブマトリクス型液晶表示装
置の駆動回路に関する。
液晶表示装置の駆動回路に関し、特に薄膜電界効果型ト
ランジスタを用いたアクティブマトリクス型液晶表示装
置の駆動回路に関する。
【０００２】
【従来の技術】アクティブマトリクス型液晶表示装置
は、ＣＲＴに匹敵する高画質を有しており、且つ薄膜軽
量というメリットを持つ省スペースのディスプレイとし
て近年注目されている。従来のアクティブマトリクス型
液晶表示装置の表示部の一部分の等価回路が図６に示さ
れる。図６に示されるように、当該等価回路は、平行な
複数のゲートバスライン３８〜４０と、平行な複数のド
レインバスライン４１〜４３とが相互に直交して形成さ
れており、これらのゲートバスライン３８〜４０とドレ
インバスライン４１〜４３との各交差部付近には、ゲー
トが共にゲートバスライン３８に接続され、ドレインが
それぞれドレインバスライン４１および４２に接続され
る薄膜電界効果型トランジスタ２６および２７と、ゲー
トが共にゲートバスライン３９に接続され、ドレインが
それぞれドレインバスライン４１および４２に接続され
る薄膜電界効果型トランジスタ２８および２９が形成さ
れ、これらの薄膜電界効果型トランジスタ２６、２７、
２８および２９には、それぞれの電極間に液晶が充填さ
れた画素容量３４、３５、３６および３７が接続される
構造を有している。また、これらの画素容量３４、３
５、３６および３７が、対応する薄膜電界効果型トラン
ジスタのソースに接続されている反対側の電極は、対向
電極電源４４に接続されている。なお、図６に示される
ように、各薄膜電界効果型トランジスタ２６、２７、２
８および２９のソースと対応するゲートバスライン３８
および３９との間には、それぞれゲートソース間容量成
分３０、３１、３２および３３が介在している。
は、ＣＲＴに匹敵する高画質を有しており、且つ薄膜軽
量というメリットを持つ省スペースのディスプレイとし
て近年注目されている。従来のアクティブマトリクス型
液晶表示装置の表示部の一部分の等価回路が図６に示さ
れる。図６に示されるように、当該等価回路は、平行な
複数のゲートバスライン３８〜４０と、平行な複数のド
レインバスライン４１〜４３とが相互に直交して形成さ
れており、これらのゲートバスライン３８〜４０とドレ
インバスライン４１〜４３との各交差部付近には、ゲー
トが共にゲートバスライン３８に接続され、ドレインが
それぞれドレインバスライン４１および４２に接続され
る薄膜電界効果型トランジスタ２６および２７と、ゲー
トが共にゲートバスライン３９に接続され、ドレインが
それぞれドレインバスライン４１および４２に接続され
る薄膜電界効果型トランジスタ２８および２９が形成さ
れ、これらの薄膜電界効果型トランジスタ２６、２７、
２８および２９には、それぞれの電極間に液晶が充填さ
れた画素容量３４、３５、３６および３７が接続される
構造を有している。また、これらの画素容量３４、３
５、３６および３７が、対応する薄膜電界効果型トラン
ジスタのソースに接続されている反対側の電極は、対向
電極電源４４に接続されている。なお、図６に示される
ように、各薄膜電界効果型トランジスタ２６、２７、２
８および２９のソースと対応するゲートバスライン３８
および３９との間には、それぞれゲートソース間容量成
分３０、３１、３２および３３が介在している。
【０００３】図７は、図６に示される回路構成のアクテ
ィブマトリクス型液晶表示装置に供給される各端子の電
圧波形を示す図である。図７において、ゲートのオフ時
におけるゲート電圧ＶG1に対して、ゲートバスラインを
介してゲート電極電圧２０１がＶG2となり、オンの状態
となった薄膜電界効果型トランジスタに接続されている
画素電極にはドレイン信号が書き込まれ、ドレイン電極
電圧２０２が上昇するとともに、画素電極電圧２０３も
所定の時定数に従って上昇する。そして、ゲート電極電
圧２０１がＶG1に低下し、ドレイン電極電圧２０２がダ
ウンして、薄膜電界効果型トランジスタがオフの状態と
なると同時に、画素電極電圧２０３には次式に示される
ΔＶだけ電圧シフトが発生し、そのままの電位に保持さ
れる。
ィブマトリクス型液晶表示装置に供給される各端子の電
圧波形を示す図である。図７において、ゲートのオフ時
におけるゲート電圧ＶG1に対して、ゲートバスラインを
介してゲート電極電圧２０１がＶG2となり、オンの状態
となった薄膜電界効果型トランジスタに接続されている
画素電極にはドレイン信号が書き込まれ、ドレイン電極
電圧２０２が上昇するとともに、画素電極電圧２０３も
所定の時定数に従って上昇する。そして、ゲート電極電
圧２０１がＶG1に低下し、ドレイン電極電圧２０２がダ
ウンして、薄膜電界効果型トランジスタがオフの状態と
なると同時に、画素電極電圧２０３には次式に示される
ΔＶだけ電圧シフトが発生し、そのままの電位に保持さ
れる。
【０００４】 ΔＶ＝ＣGS（ＶG2−ＶG1）／（ＣLC＋ＣGS）……………（１） 上式において、ＣGSは薄膜電界効果型トランジスタ２６
〜２９におけるゲートソース間容量３０〜３３の容量
値、ＣLCは画素容量３４〜３７の容量値である。上式よ
り明らかなように、例えば、画素容量３４には、図７に
示されるように、画素電極電圧２０３と対抗電極電圧２
０４の差分の電圧ＶLCが保持される状態が設定される。
〜２９におけるゲートソース間容量３０〜３３の容量
値、ＣLCは画素容量３４〜３７の容量値である。上式よ
り明らかなように、例えば、画素容量３４には、図７に
示されるように、画素電極電圧２０３と対抗電極電圧２
０４の差分の電圧ＶLCが保持される状態が設定される。
【０００５】
【発明が解決しようとする課題】上述した従来のアクテ
ィブマトリクス型液晶表示装置の駆動回路においては、
近年における直視型のアクティブマトリクス型液晶表示
装置の大型化が進み、実用的にはパソコン用として１０
インチ以上、ＥＤＴＶおよびＨＤＴＶ等の高画質テレビ
ジョンおよびワークステーション用としては２０インチ
以上の大型の表示装置が必要とされている状況下におい
て、これらのアクティブマトリクス型液晶表示装置を作
成する場合には、表示画面としては、一般的にはフォト
リソグラフィー等の手法を用いたパターンが形成されて
いる。しかしながら、上記の大型表示装置においては、
表示部の面積が大きいために、一度に表示部全てのパタ
ーンを露光することができず、表示領域を複数の範囲に
分割して露光するという手段が用いられる。このような
作成方法を取る場合、露光領域同士の継ぎ目を境界とし
てパターンの重ね合わせにずれが生じ、この結果、薄膜
電界効果型トランジスタのゲート・ソース間容量は露光
領域同士により異なる値をとることになる。前述の
（１）式において示されるように、電圧シフトΔＶはゲ
ート・ソース間容量に依存しているために、パターンの
重ね合わせのずれにより露光領域ごとにΔＶの電圧値は
異なっている。例えば、表示領域を左右に２分割して露
光し、左側を領域Ａにおける電圧シフトをΔＶ1 とし、
右側を領域Ｂにおける電圧シフトをΔＶ2 とする。この
場合に、薄膜電界効果型トランジスタのゲート・ソース
間の重ね合わせ量が、領域Ａよりも領域Ｂの方が大きい
ものとすると、この場合の電圧シフト値の大小比較はＶ
1 ＜ΔＶ2 となる。
ィブマトリクス型液晶表示装置の駆動回路においては、
近年における直視型のアクティブマトリクス型液晶表示
装置の大型化が進み、実用的にはパソコン用として１０
インチ以上、ＥＤＴＶおよびＨＤＴＶ等の高画質テレビ
ジョンおよびワークステーション用としては２０インチ
以上の大型の表示装置が必要とされている状況下におい
て、これらのアクティブマトリクス型液晶表示装置を作
成する場合には、表示画面としては、一般的にはフォト
リソグラフィー等の手法を用いたパターンが形成されて
いる。しかしながら、上記の大型表示装置においては、
表示部の面積が大きいために、一度に表示部全てのパタ
ーンを露光することができず、表示領域を複数の範囲に
分割して露光するという手段が用いられる。このような
作成方法を取る場合、露光領域同士の継ぎ目を境界とし
てパターンの重ね合わせにずれが生じ、この結果、薄膜
電界効果型トランジスタのゲート・ソース間容量は露光
領域同士により異なる値をとることになる。前述の
（１）式において示されるように、電圧シフトΔＶはゲ
ート・ソース間容量に依存しているために、パターンの
重ね合わせのずれにより露光領域ごとにΔＶの電圧値は
異なっている。例えば、表示領域を左右に２分割して露
光し、左側を領域Ａにおける電圧シフトをΔＶ1 とし、
右側を領域Ｂにおける電圧シフトをΔＶ2 とする。この
場合に、薄膜電界効果型トランジスタのゲート・ソース
間の重ね合わせ量が、領域Ａよりも領域Ｂの方が大きい
ものとすると、この場合の電圧シフト値の大小比較はＶ
1 ＜ΔＶ2 となる。
【０００６】また、ゲートバスラインには、抵抗成分お
よび容量成分が含まれているために、その信号には遅延
が発生する。このために、図８に示されるように、ゲー
トバスラインの入力部における入力側ゲート電圧３０１
のダウンに対応して、薄膜電界効果型トランジスタのゲ
ートは直ぐにオフの状態となるのに対して、終端部にお
ける終端側ゲート電圧３０２は、信号の遅延により直ち
にオフの状態とはならず、暫らくの間書き込みが行われ
ている。この結果、ゲート電圧のオフ時における液晶印
加電圧の電圧シフトが、入力部における入力側画素電圧
３０３に対応する電圧シフトΔＶ3 と、終端部における
終端側画素電圧３０４に対応する電圧シフトΔＶ4 とで
は、図８に示されるように異なる値となる。
よび容量成分が含まれているために、その信号には遅延
が発生する。このために、図８に示されるように、ゲー
トバスラインの入力部における入力側ゲート電圧３０１
のダウンに対応して、薄膜電界効果型トランジスタのゲ
ートは直ぐにオフの状態となるのに対して、終端部にお
ける終端側ゲート電圧３０２は、信号の遅延により直ち
にオフの状態とはならず、暫らくの間書き込みが行われ
ている。この結果、ゲート電圧のオフ時における液晶印
加電圧の電圧シフトが、入力部における入力側画素電圧
３０３に対応する電圧シフトΔＶ3 と、終端部における
終端側画素電圧３０４に対応する電圧シフトΔＶ4 とで
は、図８に示されるように異なる値となる。
【０００７】以上の理由により、表示領域における電圧
シフトΔＶの値は、露光領域およびゲートバスラインに
沿った方向により異なる値をとる。このために、表示部
の或る領域において液晶の駆動電圧に直流成分が含まれ
ないように、対向電極電圧電源４４の電圧値を、当該位
置における電圧シフト分だけシフトする処置を行って
も、別領域においては、電圧シフト値が異なるために、
駆動電圧に直流成分が残留する状態となり、これによ
り、輝度におけるむら、フリッカおよび表示の焼き付け
等の画質劣化ならびに液晶の寿命短縮等が発生するとい
う欠点がある。
シフトΔＶの値は、露光領域およびゲートバスラインに
沿った方向により異なる値をとる。このために、表示部
の或る領域において液晶の駆動電圧に直流成分が含まれ
ないように、対向電極電圧電源４４の電圧値を、当該位
置における電圧シフト分だけシフトする処置を行って
も、別領域においては、電圧シフト値が異なるために、
駆動電圧に直流成分が残留する状態となり、これによ
り、輝度におけるむら、フリッカおよび表示の焼き付け
等の画質劣化ならびに液晶の寿命短縮等が発生するとい
う欠点がある。
【０００８】
【課題を解決するための手段】第１の発明のアクティブ
マトリクス型液晶表示装置の駆動回路は、複数のゲート
バスラインと、当該ゲートバスラインに直交して配置さ
れる複数のドレインバスラインとを備えており、前記両
バスラインの交差点において薄膜電界効果型トランジス
タが形成される基板と共通電極が形成される基板とによ
り、液晶材が挾持される構造のアクティブマトリクス型
液晶表示装置において、前記アクティブマトリクス型液
晶表示装置の表示領域におけるパターン形成時に分割さ
れた露光領域ごとに、前記薄膜電界効果型トランジスタ
のソース電極電圧を補正する信号を生成して出力する補
正信号発生手段と、前記ソース電極電圧を補正する信号
と所定の画像信号とを加算して出力する加算回路と、を
少なくとも備えて構成される。
マトリクス型液晶表示装置の駆動回路は、複数のゲート
バスラインと、当該ゲートバスラインに直交して配置さ
れる複数のドレインバスラインとを備えており、前記両
バスラインの交差点において薄膜電界効果型トランジス
タが形成される基板と共通電極が形成される基板とによ
り、液晶材が挾持される構造のアクティブマトリクス型
液晶表示装置において、前記アクティブマトリクス型液
晶表示装置の表示領域におけるパターン形成時に分割さ
れた露光領域ごとに、前記薄膜電界効果型トランジスタ
のソース電極電圧を補正する信号を生成して出力する補
正信号発生手段と、前記ソース電極電圧を補正する信号
と所定の画像信号とを加算して出力する加算回路と、を
少なくとも備えて構成される。
【０００９】また、第２の発明のアクティブマトリクス
型液晶表示装置の駆動回路は、複数のゲートバスライン
と、当該ゲートバスラインに直交して配置される複数の
ドレインバスラインとを備えており、前記両バスライン
の交差点において薄膜電界効果型トランジスタが形成さ
れる基板と共通電極が形成される基板とにより、液晶材
が挾持される構造のアクティブマトリクス型液晶表示装
置において、前記ドレインバスラインに入力される画像
信号に、前記ゲートバスラインにおいて発生する信号遅
延により、前記ゲートバスラインの沿った方向において
生じる前記薄膜電界効果型トランジスタのオフ後におけ
るソース電極電圧差異を補正する信号を生成して出力す
る補正信号発生手段と、前記ソース電極電圧差異を補正
する信号と所定の画像信号とを加算して出力する加算回
路と、を少なくとも備えて構成される。
型液晶表示装置の駆動回路は、複数のゲートバスライン
と、当該ゲートバスラインに直交して配置される複数の
ドレインバスラインとを備えており、前記両バスライン
の交差点において薄膜電界効果型トランジスタが形成さ
れる基板と共通電極が形成される基板とにより、液晶材
が挾持される構造のアクティブマトリクス型液晶表示装
置において、前記ドレインバスラインに入力される画像
信号に、前記ゲートバスラインにおいて発生する信号遅
延により、前記ゲートバスラインの沿った方向において
生じる前記薄膜電界効果型トランジスタのオフ後におけ
るソース電極電圧差異を補正する信号を生成して出力す
る補正信号発生手段と、前記ソース電極電圧差異を補正
する信号と所定の画像信号とを加算して出力する加算回
路と、を少なくとも備えて構成される。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、画像
データ１０１、垂直同期信号１０２および水平同期信号
１０３を基に、画像信号に対応する画素電圧１０４を生
成して出力する液晶駆動電圧発生回路１と、垂直同期信
号１０２および水平同期信号１０３から、表示面におけ
る分割領域の判別を行い、これらの各領域に対応する領
域補正電圧１０５を生成して出力する補正電圧発生回路
２と、上記の液晶駆動電圧発生回路１と補正電圧発生回
路２より出力される信号（画素電圧１０４および領域補
正電圧１０５）を加算して補正信号１０６を出力する加
算回路３とを備えて構成される。また、図２は上記の補
正電圧発生回路２の一実施例の構成を示す図であり、図
３は上記の加算回路３の一実施例の構成を示す図であ
る。図２に示されるように、補正電圧発生回路２は、補
正電圧電源４と、可変抵抗５および６と、バッファ７お
よび８と、補正電圧選択回路９と、アナログスイッチ１
０および１１と、抵抗１２とを備えて構成され、また図
３に示されるように、加算回路３は、演算増幅器１３
と、抵抗１４、１５、１６、１７および１８とを備えて
構成される。
ク図である。図１に示されるように、本実施例は、画像
データ１０１、垂直同期信号１０２および水平同期信号
１０３を基に、画像信号に対応する画素電圧１０４を生
成して出力する液晶駆動電圧発生回路１と、垂直同期信
号１０２および水平同期信号１０３から、表示面におけ
る分割領域の判別を行い、これらの各領域に対応する領
域補正電圧１０５を生成して出力する補正電圧発生回路
２と、上記の液晶駆動電圧発生回路１と補正電圧発生回
路２より出力される信号（画素電圧１０４および領域補
正電圧１０５）を加算して補正信号１０６を出力する加
算回路３とを備えて構成される。また、図２は上記の補
正電圧発生回路２の一実施例の構成を示す図であり、図
３は上記の加算回路３の一実施例の構成を示す図であ
る。図２に示されるように、補正電圧発生回路２は、補
正電圧電源４と、可変抵抗５および６と、バッファ７お
よび８と、補正電圧選択回路９と、アナログスイッチ１
０および１１と、抵抗１２とを備えて構成され、また図
３に示されるように、加算回路３は、演算増幅器１３
と、抵抗１４、１５、１６、１７および１８とを備えて
構成される。
【００１２】以下、図１、図２および図３を参照して、
薄膜電界効果型トランジスタ−液晶表示装置が、中心部
を境界として左右に２分割されて露光され、それぞれの
領域において作成された薄膜電界効果型トランジスタの
パターンの重ね合わせ量が異なる状態となり、その結
果、左側の領域の電圧シフト量ΔＶA と右側の領域の電
圧シフト量ΔＶB とが、ΔＶA ＞ΔＶB の関係となるよ
うな場合に対する本実施例の適用例について説明する。
薄膜電界効果型トランジスタ−液晶表示装置が、中心部
を境界として左右に２分割されて露光され、それぞれの
領域において作成された薄膜電界効果型トランジスタの
パターンの重ね合わせ量が異なる状態となり、その結
果、左側の領域の電圧シフト量ΔＶA と右側の領域の電
圧シフト量ΔＶB とが、ΔＶA ＞ΔＶB の関係となるよ
うな場合に対する本実施例の適用例について説明する。
【００１３】図２に示される補正電圧発生回路２におい
て、補正電圧電源４に接続されている可変抵抗５および
６の出力電圧は、それぞれ各領域に対応する領域補正電
圧と液晶に保持されている電圧とが等しくなるように設
定される。本実施例の適用例においては、前述のように
ΔＶA ＞ΔＶB の関係にあるため、例えば一方の可変抵
抗５の出力電圧を０Ｖとした場合には、もう一方の可変
抵抗６の出力電圧は（ΔＶA −ΔＶB ）となるように設
定される。これらの可変抵抗５および６の出力電圧は、
それぞれバッファ８および７を介してアナログスイッチ
１１および１０に入力される。
て、補正電圧電源４に接続されている可変抵抗５および
６の出力電圧は、それぞれ各領域に対応する領域補正電
圧と液晶に保持されている電圧とが等しくなるように設
定される。本実施例の適用例においては、前述のように
ΔＶA ＞ΔＶB の関係にあるため、例えば一方の可変抵
抗５の出力電圧を０Ｖとした場合には、もう一方の可変
抵抗６の出力電圧は（ΔＶA −ΔＶB ）となるように設
定される。これらの可変抵抗５および６の出力電圧は、
それぞれバッファ８および７を介してアナログスイッチ
１１および１０に入力される。
【００１４】また、一方において、補正電圧選択回路９
においては、水平同期信号１０２および垂直同期信号１
０３の入力を受けて、これらの両同期信号により、現在
送出されている画像データ１０１が画面の左側の領域に
あるか、または右側の領域にあるかの判別が行われて、
当該画像データ１０１が左側の領域にある場合には、バ
ッファ８を介して、出力電圧が（ΔＶA −ΔＶB ）の可
変抵抗６に接続されているアナログスイッチ１１がオン
となり、また、逆に右側の領域である場合には、バッフ
ァ７を介して、出力電圧が０Ｖの可変抵抗５に接続され
ているアナログスイッチ１０がオンとなるように制御信
号が出力され、それぞれ対応するアナログスイッチ１１
および１０に送出される。これにより、補正電圧選択回
路９に入力される水平同期信号１０２および垂直同期信
号１０３に同期して、補正電圧発生回路２からは、現在
送出されている画像データ１０１が画面の左側の領域で
ある場合には（ΔＶA −ΔＶB ）の領域補正電圧１０５
が出力され、また左側の領域である場合には０Ｖの領域
補正電圧１０５がが出力されて、加算回路３に入力され
る。
においては、水平同期信号１０２および垂直同期信号１
０３の入力を受けて、これらの両同期信号により、現在
送出されている画像データ１０１が画面の左側の領域に
あるか、または右側の領域にあるかの判別が行われて、
当該画像データ１０１が左側の領域にある場合には、バ
ッファ８を介して、出力電圧が（ΔＶA −ΔＶB ）の可
変抵抗６に接続されているアナログスイッチ１１がオン
となり、また、逆に右側の領域である場合には、バッフ
ァ７を介して、出力電圧が０Ｖの可変抵抗５に接続され
ているアナログスイッチ１０がオンとなるように制御信
号が出力され、それぞれ対応するアナログスイッチ１１
および１０に送出される。これにより、補正電圧選択回
路９に入力される水平同期信号１０２および垂直同期信
号１０３に同期して、補正電圧発生回路２からは、現在
送出されている画像データ１０１が画面の左側の領域で
ある場合には（ΔＶA −ΔＶB ）の領域補正電圧１０５
が出力され、また左側の領域である場合には０Ｖの領域
補正電圧１０５がが出力されて、加算回路３に入力され
る。
【００１５】次に、水平同期信号１０２および垂直同期
信号１０３が、画面の左側の領域の画素を選択するタイ
ミングで液晶駆動電圧発生回路１に入力される場合に、
当該液晶駆動電圧発生回路１から出力される画素電圧１
０４の電圧値をＶOUT1とすると、図３に示される加算回
路３に対しては、上記のＶOUT1と、補正電圧発生回路２
から送力される領域補正電圧１０５の電圧値（ΔＶA −
ΔＶB ）とが入力される。この場合には、｛ＶOUT1＋
（ΔＶA −ΔＶB ）｝なる値の電圧が補正電圧１０６と
して出力される。同様に、水平同期信号Ｈ１０２よび垂
直同期信号Ｖ１０３が、画面の右側の領域の画素を選択
するタイミングで液晶駆動電圧発生回路１に入力される
場合に、当該液晶駆動電圧発生回路１から出力される画
素電圧１０４の電圧値をＶOUT1とすると、図３に示され
る加算回路３に対しては、上記のＶOUT1と、補正電圧発
生回路２から送出される領域補正電圧１０５の電圧値０
Ｖとが入力される。この場合には、ＶOUT1なる値の電圧
が補正電圧１０６として出力される。
信号１０３が、画面の左側の領域の画素を選択するタイ
ミングで液晶駆動電圧発生回路１に入力される場合に、
当該液晶駆動電圧発生回路１から出力される画素電圧１
０４の電圧値をＶOUT1とすると、図３に示される加算回
路３に対しては、上記のＶOUT1と、補正電圧発生回路２
から送力される領域補正電圧１０５の電圧値（ΔＶA −
ΔＶB ）とが入力される。この場合には、｛ＶOUT1＋
（ΔＶA −ΔＶB ）｝なる値の電圧が補正電圧１０６と
して出力される。同様に、水平同期信号Ｈ１０２よび垂
直同期信号Ｖ１０３が、画面の右側の領域の画素を選択
するタイミングで液晶駆動電圧発生回路１に入力される
場合に、当該液晶駆動電圧発生回路１から出力される画
素電圧１０４の電圧値をＶOUT1とすると、図３に示され
る加算回路３に対しては、上記のＶOUT1と、補正電圧発
生回路２から送出される領域補正電圧１０５の電圧値０
Ｖとが入力される。この場合には、ＶOUT1なる値の電圧
が補正電圧１０６として出力される。
【００１６】上記の場合においては、それぞれの画素電
極には、信号反転回路１８の出力から電圧シフト量を差
引いた電圧が印加される。従って、左側の領域において
は、下記の（２）式による電圧ＶLCが印加され、また、
右側の領域においては、下記の（３）式による電圧ＶLC
が印加される。
極には、信号反転回路１８の出力から電圧シフト量を差
引いた電圧が印加される。従って、左側の領域において
は、下記の（２）式による電圧ＶLCが印加され、また、
右側の領域においては、下記の（３）式による電圧ＶLC
が印加される。
【００１７】 ＶLC＝｛ＶOUT1＋（ΔＶA −ΔＶB ）｝−ΔＶA ＝ＶOUT1−ΔＶB ………………………………………（２） ＶLC＝（ＶOUT1＋０）−ΔＶB ＝ＶOUT1−ΔＶB ………………………………………（３） 即ち、上記（１）式および（２）式に見られるように、
左右両領域において、等しい電圧が印加されることにな
る。従って、対向電極電圧をΔＶB だけ下げることによ
り、画面のどの領域においても直流成分の含まれない電
圧を印加することが可能となる。
左右両領域において、等しい電圧が印加されることにな
る。従って、対向電極電圧をΔＶB だけ下げることによ
り、画面のどの領域においても直流成分の含まれない電
圧を印加することが可能となる。
【００１８】なお、本実施例においては、全てアナログ
演算器を用いて信号処理が行われているが、同様の処理
を、入力信号をＡ／Ｄ変換した後にディジタル信号の状
態において行い、出力する時点においてＤ／Ａ変換して
アナログ信号として出力するようにしてもよい。また、
本実施例においては、画面を左右２分割した場合につい
て説明しているが、本発明は、当該実施例に限定される
ものではなく、画面の分割数および形状等により制約さ
れるものではない。
演算器を用いて信号処理が行われているが、同様の処理
を、入力信号をＡ／Ｄ変換した後にディジタル信号の状
態において行い、出力する時点においてＤ／Ａ変換して
アナログ信号として出力するようにしてもよい。また、
本実施例においては、画面を左右２分割した場合につい
て説明しているが、本発明は、当該実施例に限定される
ものではなく、画面の分割数および形状等により制約さ
れるものではない。
【００１９】次に、本発明の第２の実施例について説明
する。図４は本実施例を示すブロック図である。図２に
示されるように、本実施例は、画像データ１０１、垂直
同期信号１０２および水平同期信号１０３を基に、画素
電圧１０４を生成して出力する液晶駆動電圧発生回路１
と、垂直同期信号１０２および水平同期信号１０３か
ら、液晶駆動電圧発生回路１から出力される画素電圧１
０４の電圧値が、ゲートバスラインのどの位置にあるか
の判別を行い、それらの各位置に対応する領域補正電圧
１０７を発生する補正電圧発生回路２２と、上記の液晶
駆動電圧発生回路１と補正電圧発生回路２２より出力さ
れる信号（画素電圧１０４および領域補正で電圧１０
７）を加算して補正信号１０８を出力する加算回路３と
を備えて構成される。また、図５は上記の補正電圧発生
回路２２の一実施例の構成を示す図であり、図５に示さ
れるように、当該補正電圧発生回路２２は、位置検出回
路２３と、ＲＯＭ２４と、Ｄ／Ａコンバータ２５とを備
えて構成されている。なお、液晶駆動電圧発生回路１お
よび加算回路３の構成内容は、前述の第１の実施例の場
合と同様の構成としてもよい。
する。図４は本実施例を示すブロック図である。図２に
示されるように、本実施例は、画像データ１０１、垂直
同期信号１０２および水平同期信号１０３を基に、画素
電圧１０４を生成して出力する液晶駆動電圧発生回路１
と、垂直同期信号１０２および水平同期信号１０３か
ら、液晶駆動電圧発生回路１から出力される画素電圧１
０４の電圧値が、ゲートバスラインのどの位置にあるか
の判別を行い、それらの各位置に対応する領域補正電圧
１０７を発生する補正電圧発生回路２２と、上記の液晶
駆動電圧発生回路１と補正電圧発生回路２２より出力さ
れる信号（画素電圧１０４および領域補正で電圧１０
７）を加算して補正信号１０８を出力する加算回路３と
を備えて構成される。また、図５は上記の補正電圧発生
回路２２の一実施例の構成を示す図であり、図５に示さ
れるように、当該補正電圧発生回路２２は、位置検出回
路２３と、ＲＯＭ２４と、Ｄ／Ａコンバータ２５とを備
えて構成されている。なお、液晶駆動電圧発生回路１お
よび加算回路３の構成内容は、前述の第１の実施例の場
合と同様の構成としてもよい。
【００２０】以下、図４、図５および図３を参照して、
薄膜電界効果型トランジスタ−液晶表示装置のゲートバ
スラインに信号遅延が生じ、その電圧シフト量がゲート
信号の入力側においてΔＶA 、終端側においてΔＶB で
あり、その間のゲートバスラインに沿った方向の各画素
において発生する電圧シフト量が、入力側からの距離に
対して線形に変化する場合に対する本実施例の適用例に
ついて説明する。
薄膜電界効果型トランジスタ−液晶表示装置のゲートバ
スラインに信号遅延が生じ、その電圧シフト量がゲート
信号の入力側においてΔＶA 、終端側においてΔＶB で
あり、その間のゲートバスラインに沿った方向の各画素
において発生する電圧シフト量が、入力側からの距離に
対して線形に変化する場合に対する本実施例の適用例に
ついて説明する。
【００２１】図５において、補正電圧発生回路２２に含
まれる位置検出回路２３に対しては、水平同期信号１０
２および垂直同期信号１０３が入力されており、この位
置検出回路２３においては、これらの水平同期信号１０
２および垂直同期信号１０３を基に、液晶駆動電圧発生
回路１に入力されている画像データ１０１が、ゲートバ
スラインの入力側から、ゲートバスライン方向に何画素
目の画像データであるかが判別されて、当該画素位置を
示すパラレルデータが出力され、ＲＯＭ２４に入力され
る。ＲＯＭ２４においては、位置検出回路２３より入力
される前記パラレルデータをアドレスとして、予め入力
されて格納されている各画素位置の補正電圧データのデ
ィジタル値が読出されてＤ／Ａコンバータ２４に入力さ
れ、アナログ値に変換された画素位置補正電圧１０７が
出力される。
まれる位置検出回路２３に対しては、水平同期信号１０
２および垂直同期信号１０３が入力されており、この位
置検出回路２３においては、これらの水平同期信号１０
２および垂直同期信号１０３を基に、液晶駆動電圧発生
回路１に入力されている画像データ１０１が、ゲートバ
スラインの入力側から、ゲートバスライン方向に何画素
目の画像データであるかが判別されて、当該画素位置を
示すパラレルデータが出力され、ＲＯＭ２４に入力され
る。ＲＯＭ２４においては、位置検出回路２３より入力
される前記パラレルデータをアドレスとして、予め入力
されて格納されている各画素位置の補正電圧データのデ
ィジタル値が読出されてＤ／Ａコンバータ２４に入力さ
れ、アナログ値に変換された画素位置補正電圧１０７が
出力される。
【００２２】図４において、この補正電圧発生回路２２
より出力される画素位置補正電圧１０７は加算回路３に
入力され、液晶駆動電圧発生回路１より出力される画素
電圧１０４と加算されて、補正信号１０８が生成されて
出力される。この場合における加算回路３の動作は、前
述の第１の実施例の場合と同様であり、その説明は省略
する。
より出力される画素位置補正電圧１０７は加算回路３に
入力され、液晶駆動電圧発生回路１より出力される画素
電圧１０４と加算されて、補正信号１０８が生成されて
出力される。この場合における加算回路３の動作は、前
述の第１の実施例の場合と同様であり、その説明は省略
する。
【００２３】なお、本実施例においては、加算回路等に
おいて、全てアナログ演算器を用いて信号処理が行われ
ているが、同様の処理を、入力信号をＡ／Ｄ変換した後
にディジタル信号の状態において行い、出力する時点に
おいて、補正電圧をＤ／Ａ変換してアナログ信号として
出力するようにしてもよい。また、本実施例において
は、画素電極における電圧シフト量が、入力側から終端
側に向って線形に変化する場合についての説明を行って
いるが、本実施例は、これに限定されるものではなく、
電圧シフト量が非線形に変化するような場合において
も、各画素位置に対応する電圧シフト量を補正する電圧
を発生するＲＯＭを接続することにより、同様の効果が
得られることは云うまでもない。
おいて、全てアナログ演算器を用いて信号処理が行われ
ているが、同様の処理を、入力信号をＡ／Ｄ変換した後
にディジタル信号の状態において行い、出力する時点に
おいて、補正電圧をＤ／Ａ変換してアナログ信号として
出力するようにしてもよい。また、本実施例において
は、画素電極における電圧シフト量が、入力側から終端
側に向って線形に変化する場合についての説明を行って
いるが、本実施例は、これに限定されるものではなく、
電圧シフト量が非線形に変化するような場合において
も、各画素位置に対応する電圧シフト量を補正する電圧
を発生するＲＯＭを接続することにより、同様の効果が
得られることは云うまでもない。
【００２４】
【発明の効果】以上説明したように、本発明は、パター
ンの露光時における分割領域ごとに液晶の両端に印加す
る電圧を調整することにより、当該パターンの重ね合わ
せ量が異なることによる、電圧シフトΔＶのずれに起因
して発生する輝度むら、フリッカおよび表示の焼き付き
等の画質劣化が排除される均一な画像表示が得られると
いう効果がある。
ンの露光時における分割領域ごとに液晶の両端に印加す
る電圧を調整することにより、当該パターンの重ね合わ
せ量が異なることによる、電圧シフトΔＶのずれに起因
して発生する輝度むら、フリッカおよび表示の焼き付き
等の画質劣化が排除される均一な画像表示が得られると
いう効果がある。
【００２５】また、ゲートバスラインに沿った方向に対
する電圧シフトΔＶの差を補正することにより、当該電
圧シフトΔＶの差異に起因して発生する輝度むら、フリ
ッカおよび表示の焼き付き等の画質劣化が排除される均
一な画像表示が得られるという効果がある。
する電圧シフトΔＶの差を補正することにより、当該電
圧シフトΔＶの差異に起因して発生する輝度むら、フリ
ッカおよび表示の焼き付き等の画質劣化が排除される均
一な画像表示が得られるという効果がある。
【００２６】更に、パターンの相対的なずれの許容範囲
を従来の方法よりも大きくとることが可能となり、これ
により歩留りの向上を図ることができるとともに、液晶
に印加される電圧の直流成分がなくなるために、液晶の
寿命が延伸されるという効果がある。
を従来の方法よりも大きくとることが可能となり、これ
により歩留りの向上を図ることができるとともに、液晶
に印加される電圧の直流成分がなくなるために、液晶の
寿命が延伸されるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】第１の実施例における補正電圧発生回路を示す
ブロック図である。
ブロック図である。
【図３】第１の実施例における加算回路を示すブロック
図である。
図である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】第２の実施例における補正電圧発生回路を示す
ブロック図である。
ブロック図である。
【図６】薄膜電界効果型トランジスタ−液晶表示装置に
おける表示部の１部を示す等価回路図である。
おける表示部の１部を示す等価回路図である。
【図７】薄膜電界効果型トランジスタの各電極電圧の動
作レベルを示す図である。
作レベルを示す図である。
【図８】薄膜電界効果型トランジスタの各電極電圧の動
作レベルを示す図である。
作レベルを示す図である。
１ 液晶駆動電圧発生回路 ２、２２ 補正電圧発生回路 ３ 加算回路 ４ 補正電圧電源 ５、６ 可変抵抗 ７、８ バッファ ９ 補正電圧選択回路 １０、１１ アナログスイッチ １２、１４〜１８ 抵抗 １３ 演算増幅器 ２３ 位置検出回路 ２４ ＲＯＭ ２５ Ｄ／Ａコンバータ ２６〜２９ 薄膜電界効果型トランジスタ ３０〜３３ ゲートソース間容量 ３４〜３７ 画素容量 ３８〜４０ ゲートバスライン ４１〜４３ ドレインバスライン ４４ 対向電極電源
Claims (2)
- 【請求項１】 複数のゲートバスラインと、当該ゲート
バスラインに直交して配置される複数のドレインバスラ
インとを備えており、前記両バスラインの交差点におい
て薄膜電界効果型トランジスタが形成される基板と共通
電極が形成される基板とにより、液晶材が挾持される構
造のアクティブマトリクス型液晶表示装置において、 前記アクティブマトリクス型液晶表示装置の表示領域に
おけるパターン形成時に分割された露光領域ごとに、前
記薄膜電界効果型トランジスタのソース電極電圧を補正
する信号を生成して出力する補正信号発生手段と、 前記ソース電極電圧を補正する信号と所定の画像信号と
を加算して出力する加算回路と、 を少なくとも備えて構成されることを特徴とするアクテ
ィブマトリクス型液晶表示装置の駆動回路。 - 【請求項２】 複数のゲートバスラインと、当該ゲート
バスラインに直交して配置される複数のドレインバスラ
インとを備えており、前記両バスラインの交差点におい
て薄膜電界効果型トランジスタが形成される基板と共通
電極が形成される基板とにより、液晶材が挾持される構
造のアクティブマトリクス型液晶表示装置において、 前記ドレインバスラインに入力される画像信号に、前記
ゲートバスラインにおいて発生する信号遅延により、前
記ゲートバスラインの沿った方向において生じる前記薄
膜電界効果型トランジスタのオフ後におけるソース電極
電圧差異を補正する信号を生成して出力する補正信号発
生手段と、 前記ソース電極電圧差異を補正する信号と所定の画像信
号とを加算して出力する加算回路と、 を少なくとも備えて構成されることを特徴とするアクテ
ィブマトリクス型液晶表示装置の駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5282242A JPH07134572A (ja) | 1993-11-11 | 1993-11-11 | アクティブマトリクス型液晶表示装置の駆動回路 |
| US08/334,375 US5457474A (en) | 1993-11-11 | 1994-11-03 | Driving circuit for active-matrix type liquid crystal display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5282242A JPH07134572A (ja) | 1993-11-11 | 1993-11-11 | アクティブマトリクス型液晶表示装置の駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07134572A true JPH07134572A (ja) | 1995-05-23 |
Family
ID=17649911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5282242A Pending JPH07134572A (ja) | 1993-11-11 | 1993-11-11 | アクティブマトリクス型液晶表示装置の駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5457474A (ja) |
| JP (1) | JPH07134572A (ja) |
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| JP2007206181A (ja) * | 2006-01-31 | 2007-08-16 | Toshiba Matsushita Display Technology Co Ltd | 液晶表示装置 |
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| US8743047B2 (en) | 2008-11-26 | 2014-06-03 | Sharp Kabushiki Kaisha | Liquid crystal display device, method for driving liquid crystal display device, and television receiver |
| WO2016101342A1 (zh) * | 2014-12-24 | 2016-06-30 | 深圳市华星光电技术有限公司 | 提高显示图像均匀性的方法及显示器 |
| CN107437407A (zh) * | 2017-08-11 | 2017-12-05 | 昆山龙腾光电有限公司 | 公共电压产生电路和液晶显示装置 |
| CN108417172A (zh) * | 2018-05-14 | 2018-08-17 | 昆山国显光电有限公司 | 阵列基板、显示屏及显示装置 |
| US10665188B2 (en) | 2016-04-18 | 2020-05-26 | Sakai Display Products Corporation | Liquid crystal display device, and drive method for liquid crystal display device with discharge capacitor connected to signal line |
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|---|---|---|---|---|
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| JP2739821B2 (ja) * | 1994-03-30 | 1998-04-15 | 日本電気株式会社 | 液晶表示装置 |
| WO1996007173A1 (en) * | 1994-09-01 | 1996-03-07 | Philips Electronics N.V. | Liquid crystal display panel |
| US5932136A (en) * | 1995-10-20 | 1999-08-03 | Canon Kabushiki Kaisha | Liquid crystal device and liquid crystal apparatus |
| JPH09258169A (ja) * | 1996-03-26 | 1997-10-03 | Toshiba Corp | アクティブマトリクス型液晶表示装置 |
| JPH11119734A (ja) * | 1997-10-08 | 1999-04-30 | Fujitsu Ltd | 液晶表示装置の駆動回路、及び液晶表示装置 |
| JP2001051292A (ja) * | 1998-06-12 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体表示装置 |
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| US6421038B1 (en) | 1998-09-19 | 2002-07-16 | Lg. Philips Lcd Co., Ltd. | Active matrix liquid crystal display |
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