JPH07176184A - 半導体記憶装置と、その半導体記憶装置におけるデータの書込および読出方法 - Google Patents
半導体記憶装置と、その半導体記憶装置におけるデータの書込および読出方法Info
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- JPH07176184A JPH07176184A JP5319740A JP31974093A JPH07176184A JP H07176184 A JPH07176184 A JP H07176184A JP 5319740 A JP5319740 A JP 5319740A JP 31974093 A JP31974093 A JP 31974093A JP H07176184 A JPH07176184 A JP H07176184A
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Abstract
(57)【要約】
【目的】 メモリセルの微細化が進められた場合でもデ
ータを確実に読み書きできる半導体記憶装置と、その半
導体記憶装置におけるデータの書込および読出方法を提
供する。 【構成】 メモリセルＭＣは、２値信号を表わす高電位
ＶＨまたは低電位ＶＬを保持するストレージノードＳ
Ｎ、書込トランジスタＱ１および読出トランジスタＱ２
を含む。データを読出す場合は、読出ビット線ＢＬ１′
をプリチャージした後、読出ワード線ＷＬ１′を降圧さ
せてトランジスタＱ２のしきい値を変化させ、ストレー
ジノードＳＮの電位ＶＨまたはＶＬに応じてトランジス
タＱ２をオンまたはオフさせる。センスアンプＳ／Ａ１
により読出ビット線ＢＬ１′に流れる電流を検出してス
トレージノードＳＮの電位ＶＨまたはＶＬを判定する。
ータを確実に読み書きできる半導体記憶装置と、その半
導体記憶装置におけるデータの書込および読出方法を提
供する。 【構成】 メモリセルＭＣは、２値信号を表わす高電位
ＶＨまたは低電位ＶＬを保持するストレージノードＳ
Ｎ、書込トランジスタＱ１および読出トランジスタＱ２
を含む。データを読出す場合は、読出ビット線ＢＬ１′
をプリチャージした後、読出ワード線ＷＬ１′を降圧さ
せてトランジスタＱ２のしきい値を変化させ、ストレー
ジノードＳＮの電位ＶＨまたはＶＬに応じてトランジス
タＱ２をオンまたはオフさせる。センスアンプＳ／Ａ１
により読出ビット線ＢＬ１′に流れる電流を検出してス
トレージノードＳＮの電位ＶＨまたはＶＬを判定する。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置と、そ
の半導体記憶装置におけるデータの書込および読出方法
に関し、特に、行および列方向に配列された複数のメモ
リセルを備え、データの読み書きが可能な半導体記憶装
置と、その半導体記憶装置におけるデータの書込および
読出方法に関する。
の半導体記憶装置におけるデータの書込および読出方法
に関し、特に、行および列方向に配列された複数のメモ
リセルを備え、データの読み書きが可能な半導体記憶装
置と、その半導体記憶装置におけるデータの書込および
読出方法に関する。
【０００２】
【従来の技術】図１０は従来の半導体記憶装置Ｈの構成
を示す一部省略した回路ブロック図である。この半導体
記憶装置Ｈは、行および列方向に配列された複数のメモ
リセルＭＣ（図では２行２列に略記されている。）を含
み、各メモリセルＭＣは直列接続されたトランジスタ
Ｑ、ストレージノードＳＮおよびコンデンサＣＰを含
む。また、この半導体記憶装置Ｈは、各メモリセル行に
対応して設けられたワード線ＷＬ１，ＷＬ２と、各メモ
リセル列に対応して設けられたビット線ＢＬ１，ＢＬ２
と、ビット線ＢＬ１，ＢＬ２をプリチャージするための
プリチャージ線ＰＣＬおよびトランジスタＱＢ１，ＱＢ
２と、ビット線ＢＬ１，ＢＬ２の電位変化を検出するた
めのセンスアンプＳ／Ａ１，Ｓ／Ａ２とを含む。
を示す一部省略した回路ブロック図である。この半導体
記憶装置Ｈは、行および列方向に配列された複数のメモ
リセルＭＣ（図では２行２列に略記されている。）を含
み、各メモリセルＭＣは直列接続されたトランジスタ
Ｑ、ストレージノードＳＮおよびコンデンサＣＰを含
む。また、この半導体記憶装置Ｈは、各メモリセル行に
対応して設けられたワード線ＷＬ１，ＷＬ２と、各メモ
リセル列に対応して設けられたビット線ＢＬ１，ＢＬ２
と、ビット線ＢＬ１，ＢＬ２をプリチャージするための
プリチャージ線ＰＣＬおよびトランジスタＱＢ１，ＱＢ
２と、ビット線ＢＬ１，ＢＬ２の電位変化を検出するた
めのセンスアンプＳ／Ａ１，Ｓ／Ａ２とを含む。
【０００３】各メモリセルＭＣのトランジスタＱのソー
スはそのメモリセル列のビット線ＢＬ１またはＢＬ２に
接続され、各メモリセルＭＣ２のトランジスタＱのゲー
トはそのメモリセル行のワード線ＷＬ１またはＷＬ２に
接続され、各メモリセルＭＣのコンデンサＣの一方電極
は接地されている。また、ビット線線ＢＬ１，ＢＬ２の
一方端はセンスアンプＳ／Ａ１，Ｓ／Ａ２に接続され、
ビット線ＢＬ１，ＢＬ２の他方端はトランジスタＱＢ
１，ＱＢ２を介してプリチャージ線ＰＣＬに接続されて
いる。
スはそのメモリセル列のビット線ＢＬ１またはＢＬ２に
接続され、各メモリセルＭＣ２のトランジスタＱのゲー
トはそのメモリセル行のワード線ＷＬ１またはＷＬ２に
接続され、各メモリセルＭＣのコンデンサＣの一方電極
は接地されている。また、ビット線線ＢＬ１，ＢＬ２の
一方端はセンスアンプＳ／Ａ１，Ｓ／Ａ２に接続され、
ビット線ＢＬ１，ＢＬ２の他方端はトランジスタＱＢ
１，ＱＢ２を介してプリチャージ線ＰＣＬに接続されて
いる。
【０００４】データを書込む場合は、たとえばビット線
ＢＬ１の電位を高電位ＶＨまたは低電位ＶＬ（２値信号
「１」または「０」に対応している。）にした後、ワー
ド線ＷＬ１を昇圧させる。これにより、ワード線ＷＬ１
に接続されたメモリセルＭＣのトランジスタＱがオンし
てビット線ＢＬ１およびワード線ＷＬ１の両方に接続さ
れたメモリセルＭＣのストレージノードＳＮがビット線
ＢＬ１と同電位となり、ストレージノードＳＮの電位Ｖ
ＨまたはＶＬに応じた量の電荷がコンデンサＣに蓄えら
れる。この後、ワード線ＷＬ１を降圧させてトランジス
タＱをオフさせ、そのメモリセルＭＣへのデータの書込
みを終了する。なお、このような半導体記憶装置Ｈにあ
っては、コンデンサＣＰに蓄えられた電荷がトランジス
タＱのドレインから半導体基板へ拡散して徐々に減少す
るので、データを周期的に再書込（リフレッシュ）する
必要がある。
ＢＬ１の電位を高電位ＶＨまたは低電位ＶＬ（２値信号
「１」または「０」に対応している。）にした後、ワー
ド線ＷＬ１を昇圧させる。これにより、ワード線ＷＬ１
に接続されたメモリセルＭＣのトランジスタＱがオンし
てビット線ＢＬ１およびワード線ＷＬ１の両方に接続さ
れたメモリセルＭＣのストレージノードＳＮがビット線
ＢＬ１と同電位となり、ストレージノードＳＮの電位Ｖ
ＨまたはＶＬに応じた量の電荷がコンデンサＣに蓄えら
れる。この後、ワード線ＷＬ１を降圧させてトランジス
タＱをオフさせ、そのメモリセルＭＣへのデータの書込
みを終了する。なお、このような半導体記憶装置Ｈにあ
っては、コンデンサＣＰに蓄えられた電荷がトランジス
タＱのドレインから半導体基板へ拡散して徐々に減少す
るので、データを周期的に再書込（リフレッシュ）する
必要がある。
【０００５】また、データを読出す場合は、トランジス
タＱＢ１をオンさせてビット線ＢＬ１を低電位ＶＬ以上
高電位ＶＨ以下の電位にプリチャージした後、ワード線
ＷＬ１を昇圧させてトランジスタＱをオンさせる。これ
によりコンデンサＣに蓄えられていた電荷がビット線Ｂ
Ｌ１に流れ込み、ビット線ＢＬ１の電位が変化する。ス
トレージノードＳＮに書込まれた電位が高電位ＶＨであ
る場合はビット線ＢＬ１の電位が上昇し、逆に、ストレ
ージノードＳＮに書込まれた電位が低電位ＶＬである場
合はビット線ＢＬ１の電位が下降する。この電位の変化
をセンスアンプＳ／Ａ１で検出してストレージノードＳ
Ｎが高電位ＶＨであるか低電位ＶＬであるかを判定し、
メモリセルＭＣの記憶している２値信号が「１」である
か「０」であるかを判定する。
タＱＢ１をオンさせてビット線ＢＬ１を低電位ＶＬ以上
高電位ＶＨ以下の電位にプリチャージした後、ワード線
ＷＬ１を昇圧させてトランジスタＱをオンさせる。これ
によりコンデンサＣに蓄えられていた電荷がビット線Ｂ
Ｌ１に流れ込み、ビット線ＢＬ１の電位が変化する。ス
トレージノードＳＮに書込まれた電位が高電位ＶＨであ
る場合はビット線ＢＬ１の電位が上昇し、逆に、ストレ
ージノードＳＮに書込まれた電位が低電位ＶＬである場
合はビット線ＢＬ１の電位が下降する。この電位の変化
をセンスアンプＳ／Ａ１で検出してストレージノードＳ
Ｎが高電位ＶＨであるか低電位ＶＬであるかを判定し、
メモリセルＭＣの記憶している２値信号が「１」である
か「０」であるかを判定する。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな半導体記憶装置Ｈにあっては、メモリセルＭＣの微
細化を進めると、コンデンサＣＰの電極面積が減少して
コンデンサＣに蓄積される電荷量が減少し、読出時にお
いてビット線ＢＬ１，ＢＬ２の電位変化量をセンスアン
プＳ／Ａ１，Ｓ／Ａ２で判定できなくなり、データの読
出しが困難になるという問題があった。
うな半導体記憶装置Ｈにあっては、メモリセルＭＣの微
細化を進めると、コンデンサＣＰの電極面積が減少して
コンデンサＣに蓄積される電荷量が減少し、読出時にお
いてビット線ＢＬ１，ＢＬ２の電位変化量をセンスアン
プＳ／Ａ１，Ｓ／Ａ２で判定できなくなり、データの読
出しが困難になるという問題があった。
【０００７】コンデンサＣＰを３次元構造にして電極面
積を大きくしたり高誘電率絶縁膜を採用して蓄積される
電荷量を増大させ、微細化の限界を延ばすことも試みら
れているが容易でない。
積を大きくしたり高誘電率絶縁膜を採用して蓄積される
電荷量を増大させ、微細化の限界を延ばすことも試みら
れているが容易でない。
【０００８】それゆえに、この発明の主たる目的は、メ
モリセルの微細化を進めた場合でもデータを確実に読み
書きできる半導体記憶装置と、その半導体記憶装置にお
けるデータの書込および読出方法を提供することであ
る。
モリセルの微細化を進めた場合でもデータを確実に読み
書きできる半導体記憶装置と、その半導体記憶装置にお
けるデータの書込および読出方法を提供することであ
る。
【０００９】
【課題を解決するための手段】この発明の第１の半導体
記憶装置は、行および列方向に配列された複数のメモリ
セルを備え、データの読み書きが可能な半導体記憶装置
において、前記メモリセルは、２値信号を表わす第１ま
たは第２の電位を保持する記憶ノードと、その第１の電
極が前記記憶ノードに接続され、その第２の電極に前記
第１または第２の電位が印加され、その制御電極に前記
記憶ノードへの前記２値信号の書込を指令する書込指令
信号が入力される書込トランジスタと、その第１の制御
電極が前記記憶ノードに接続され、その第１および第２
の電極が該第１および第２の電極間の導通状態を検出す
るための導通状態検出手段に接続され、その第２の制御
電極に前記記憶ノードに書込まれた前記２値信号の読出
しを指令する読出指令信号が入力される読出トランジス
タとを含むことを特徴としている。
記憶装置は、行および列方向に配列された複数のメモリ
セルを備え、データの読み書きが可能な半導体記憶装置
において、前記メモリセルは、２値信号を表わす第１ま
たは第２の電位を保持する記憶ノードと、その第１の電
極が前記記憶ノードに接続され、その第２の電極に前記
第１または第２の電位が印加され、その制御電極に前記
記憶ノードへの前記２値信号の書込を指令する書込指令
信号が入力される書込トランジスタと、その第１の制御
電極が前記記憶ノードに接続され、その第１および第２
の電極が該第１および第２の電極間の導通状態を検出す
るための導通状態検出手段に接続され、その第２の制御
電極に前記記憶ノードに書込まれた前記２値信号の読出
しを指令する読出指令信号が入力される読出トランジス
タとを含むことを特徴としている。
【００１０】また、この発明の第２の半導体記憶装置
は、行および列方向に配列された複数のメモリセルを備
え、データの読み書きが可能な半導体記憶装置におい
て、前記メモリセルは、２値信号を表わす第１または第
２の状態に分極する強誘電体コンデンサと、その第１の
電極が前記強誘電体コンデンサの一方電極に接続され、
その第２の電極に前記強誘電体コンデンサを前記第１ま
たは第２の状態に分極させるための第１または第２の電
位が印加され、その制御電極に前記強誘電体コンデンサ
への前記２値信号の書込を指令する書込指令信号が入力
される書込トランジスタと、その第１の制御電極が前記
強誘電体コンデンサの他方電極に接続され、その第１お
よび第２の電極が該第１および第２の電極間の導通状態
を検出するための導通状態検出手段に接続され、その第
２の制御電極に前記記憶ノードに書込まれた前記２値信
号の読出しを指令する読出指令信号が入力される読出ト
ランジスタとを含むことを特徴としている。
は、行および列方向に配列された複数のメモリセルを備
え、データの読み書きが可能な半導体記憶装置におい
て、前記メモリセルは、２値信号を表わす第１または第
２の状態に分極する強誘電体コンデンサと、その第１の
電極が前記強誘電体コンデンサの一方電極に接続され、
その第２の電極に前記強誘電体コンデンサを前記第１ま
たは第２の状態に分極させるための第１または第２の電
位が印加され、その制御電極に前記強誘電体コンデンサ
への前記２値信号の書込を指令する書込指令信号が入力
される書込トランジスタと、その第１の制御電極が前記
強誘電体コンデンサの他方電極に接続され、その第１お
よび第２の電極が該第１および第２の電極間の導通状態
を検出するための導通状態検出手段に接続され、その第
２の制御電極に前記記憶ノードに書込まれた前記２値信
号の読出しを指令する読出指令信号が入力される読出ト
ランジスタとを含むことを特徴としている。
【００１１】また、前記書込トランジスタは半導体基板
に形成されたバルクトランジスタであり、前記読出トラ
ンジスタは前記読出トランジスタの上方に絶縁して形成
された薄膜トランジスタであることとしてもよい。
に形成されたバルクトランジスタであり、前記読出トラ
ンジスタは前記読出トランジスタの上方に絶縁して形成
された薄膜トランジスタであることとしてもよい。
【００１２】また、前記読出トランジスタの第２の制御
電極は該読出トランジスタのチャネル領域上に直接また
は絶縁膜を介して設けられていることとしてもよい。
電極は該読出トランジスタのチャネル領域上に直接また
は絶縁膜を介して設けられていることとしてもよい。
【００１３】また、前記絶縁膜はゲート絶縁膜と同程度
またはそれ以下の膜厚であることとしてもよい。
またはそれ以下の膜厚であることとしてもよい。
【００１４】また、各メモリセル行に対応して設けられ
た書込ワード線および読出ワード線と、各メモリセル列
に対応して設けられた書込ビット線および読出ビット線
とを備え、前記各メモリセル行を構成する各メモリセル
の書込トランジスタの制御電極が前記書込ワード線に接
続され、前記各メモリセル行を構成する各メモリセルの
読出トランジスタの第２の制御電極が前記読出ワード線
に接続され、前記各メモリセル列を構成する各メモリセ
ルの書込トランジスタの第２の電極が前記書込ビット線
に接続され、前記各メモリセル列を構成する各メモリセ
ルの読出トランジスタの第２の電極が前記読出ビット線
に接続されていてもよい。
た書込ワード線および読出ワード線と、各メモリセル列
に対応して設けられた書込ビット線および読出ビット線
とを備え、前記各メモリセル行を構成する各メモリセル
の書込トランジスタの制御電極が前記書込ワード線に接
続され、前記各メモリセル行を構成する各メモリセルの
読出トランジスタの第２の制御電極が前記読出ワード線
に接続され、前記各メモリセル列を構成する各メモリセ
ルの書込トランジスタの第２の電極が前記書込ビット線
に接続され、前記各メモリセル列を構成する各メモリセ
ルの読出トランジスタの第２の電極が前記読出ビット線
に接続されていてもよい。
【００１５】また、前記各メモリセル列を構成する各メ
モリセルの書込トランジスタの第２の電極が一方方向に
隣接するメモリセルの記憶ノードに接続され、一方方向
端のメモリセルの書込トランジスタの第２の電極が前記
書込ビット線に接続されていてもよい。
モリセルの書込トランジスタの第２の電極が一方方向に
隣接するメモリセルの記憶ノードに接続され、一方方向
端のメモリセルの書込トランジスタの第２の電極が前記
書込ビット線に接続されていてもよい。
【００１６】また、前記各メモリセル列を構成するメモ
リセルの読出トランジスタの第２の電極が一方方向に隣
接するメモリセルの読出トランジスタの第１の電極に接
続され、一方方向端のメモリセルの読出トランジスタの
第２の電極が前記読出ビット線に接続されていてもよ
い。
リセルの読出トランジスタの第２の電極が一方方向に隣
接するメモリセルの読出トランジスタの第１の電極に接
続され、一方方向端のメモリセルの読出トランジスタの
第２の電極が前記読出ビット線に接続されていてもよ
い。
【００１７】また、前記書込ビット線と前記読出ビット
線が共通化されていてもよい。また、前記書込トランジ
スタと前記読出トランジスタは互いに導電形式が異なる
トランジスタであり、前記書込ワード線と前記読出ワー
ド線が共通化されていてもよい。
線が共通化されていてもよい。また、前記書込トランジ
スタと前記読出トランジスタは互いに導電形式が異なる
トランジスタであり、前記書込ワード線と前記読出ワー
ド線が共通化されていてもよい。
【００１８】また、この発明の第１の半導体記憶装置に
おけるデータの書込および読出方法は、２値信号を表わ
す第１または第２の電位を保持する記憶ノードと、前記
記憶ノードに前記２値信号を書込むための書込トランジ
スタと、前記記憶ノードに書込まれた前記２値信号を読
出すための読出トランジスタとを含むメモリセルを備え
た半導体記憶装置におけるデータの書込および読出方法
であって、前記書込トランジスタの第２の電極に前記第
１または第２の電位を印加し、該書込トランジスタの制
御電極に書込指令信号を出力して前記記憶ノードに前記
第１または第２の電位を保持させ、前記読出トランジス
タの前記第２の制御電極に読出指令信号を出力して該読
出トランジスタのしきい値を変化させ、導通状態検出手
段によって検出した前記第１および第２の電極間の導通
状態から前記記憶ノードの電位を判定することを特徴と
している。
おけるデータの書込および読出方法は、２値信号を表わ
す第１または第２の電位を保持する記憶ノードと、前記
記憶ノードに前記２値信号を書込むための書込トランジ
スタと、前記記憶ノードに書込まれた前記２値信号を読
出すための読出トランジスタとを含むメモリセルを備え
た半導体記憶装置におけるデータの書込および読出方法
であって、前記書込トランジスタの第２の電極に前記第
１または第２の電位を印加し、該書込トランジスタの制
御電極に書込指令信号を出力して前記記憶ノードに前記
第１または第２の電位を保持させ、前記読出トランジス
タの前記第２の制御電極に読出指令信号を出力して該読
出トランジスタのしきい値を変化させ、導通状態検出手
段によって検出した前記第１および第２の電極間の導通
状態から前記記憶ノードの電位を判定することを特徴と
している。
【００１９】また、この発明の第２の半導体記憶装置に
おけるデータの書込および読出方法は、２値信号を表わ
す第１または第２の状態に分極する強誘電体コンデンサ
と、前記強誘電体コンデンサに前記２値信号を書込むた
めの書込トランジスタと、前記強誘電体コンデンサに書
込まれた前記２値信号を読出すための読出トランジスタ
とを含むメモリセルを備えた半導体記憶装置におけるデ
ータの書込および読出方法であって、前記書込トランジ
スタの第２の電極に第１または第２の電位を印加し、該
書込トランジスタの制御電極に書込指令信号を出力して
前記強誘電体コンデンサを前記第１または第２の状態に
分極させ、前記読出トランジスタの第２の制御電極に読
出指令信号を出力して該読出トランジスタのしきい値を
変化させ、導通状態検出手段によって検出した前記第１
および第２の電極間の導通状態から前記強誘電体コンデ
ンサの分極の状態を判定することを特徴としている。
おけるデータの書込および読出方法は、２値信号を表わ
す第１または第２の状態に分極する強誘電体コンデンサ
と、前記強誘電体コンデンサに前記２値信号を書込むた
めの書込トランジスタと、前記強誘電体コンデンサに書
込まれた前記２値信号を読出すための読出トランジスタ
とを含むメモリセルを備えた半導体記憶装置におけるデ
ータの書込および読出方法であって、前記書込トランジ
スタの第２の電極に第１または第２の電位を印加し、該
書込トランジスタの制御電極に書込指令信号を出力して
前記強誘電体コンデンサを前記第１または第２の状態に
分極させ、前記読出トランジスタの第２の制御電極に読
出指令信号を出力して該読出トランジスタのしきい値を
変化させ、導通状態検出手段によって検出した前記第１
および第２の電極間の導通状態から前記強誘電体コンデ
ンサの分極の状態を判定することを特徴としている。
【００２０】
【作用】この発明の第１の半導体記憶装置と、その半導
体記憶装置におけるデータの書込および読出方法にあっ
ては、２値信号を表わす第１または第２の電位を保持す
る記憶ノード、書込トランジスタおよび読出トランジス
タを含むメモリセルを備える。記憶ノードは書込トラン
ジスタの第１の電極と読出トランジスタの第１の制御電
極の間に接続される。データを書込む場合は、書込トラ
ンジスタの第２の電極に第１または第２の電位を印加
し、その制御電極に書込指令信号を出力して記憶ノード
に第１または第２の電位を保持させる。データを読出す
場合は、読出トランジスタの第２の制御電極に読出指令
信号を出力してそのしきい値を変化させ、第１および第
２の電極間の導通状態を検出して記憶ノードの電位を判
定する。このように記憶ノードの電位を読出トランジス
タの導通状態に変換して読出すので、たとえメモリセル
の微細化が進められた場合でも、従来のようにデータ読
出時の電荷量が不足することがなく、データを確実に読
出すことができる。
体記憶装置におけるデータの書込および読出方法にあっ
ては、２値信号を表わす第１または第２の電位を保持す
る記憶ノード、書込トランジスタおよび読出トランジス
タを含むメモリセルを備える。記憶ノードは書込トラン
ジスタの第１の電極と読出トランジスタの第１の制御電
極の間に接続される。データを書込む場合は、書込トラ
ンジスタの第２の電極に第１または第２の電位を印加
し、その制御電極に書込指令信号を出力して記憶ノード
に第１または第２の電位を保持させる。データを読出す
場合は、読出トランジスタの第２の制御電極に読出指令
信号を出力してそのしきい値を変化させ、第１および第
２の電極間の導通状態を検出して記憶ノードの電位を判
定する。このように記憶ノードの電位を読出トランジス
タの導通状態に変換して読出すので、たとえメモリセル
の微細化が進められた場合でも、従来のようにデータ読
出時の電荷量が不足することがなく、データを確実に読
出すことができる。
【００２１】また、この発明の第２の半導体記憶装置
と、その半導体記憶装置におけるデータの書込および読
出方法にあっては、２値信号を表わす第１または第２の
状態に分極する強誘電体コンデンサ、書込トランジスタ
および読出トランジスタを含むメモリセルを備える。強
誘電体コンデンサは書込トランジスタの第１の電極と読
出トランジスタの第１の制御電極の間に接続される。デ
ータを書込む場合は、書込トランジスタの第２の電極に
第１または第２の電位を印加し、その制御電極に書込指
令信号を出力して強誘電体コンデンサを第１または第２
の状態に分極させる。データを読出す場合は、読出トラ
ンジスタの第２の制御電極に読出指令信号を出力してそ
のしきい値を変化させ、第１および第２の電極間の導通
状態を検出して強誘電体コンデンサの分極状態を判定す
る。このように強誘電体コンデンサの分極状態を読出ト
ランジスタの導通状態に変換して読出すので、たとえメ
モリセルの微細化が進められた場合でも、従来のように
データ読出時の電荷量が不足することがなく、データを
確実に読出すことができる。また、２値信号を強誘電体
コンデンサの分極状態に変換して記憶するので、記憶し
たデータが揮発することがない。
と、その半導体記憶装置におけるデータの書込および読
出方法にあっては、２値信号を表わす第１または第２の
状態に分極する強誘電体コンデンサ、書込トランジスタ
および読出トランジスタを含むメモリセルを備える。強
誘電体コンデンサは書込トランジスタの第１の電極と読
出トランジスタの第１の制御電極の間に接続される。デ
ータを書込む場合は、書込トランジスタの第２の電極に
第１または第２の電位を印加し、その制御電極に書込指
令信号を出力して強誘電体コンデンサを第１または第２
の状態に分極させる。データを読出す場合は、読出トラ
ンジスタの第２の制御電極に読出指令信号を出力してそ
のしきい値を変化させ、第１および第２の電極間の導通
状態を検出して強誘電体コンデンサの分極状態を判定す
る。このように強誘電体コンデンサの分極状態を読出ト
ランジスタの導通状態に変換して読出すので、たとえメ
モリセルの微細化が進められた場合でも、従来のように
データ読出時の電荷量が不足することがなく、データを
確実に読出すことができる。また、２値信号を強誘電体
コンデンサの分極状態に変換して記憶するので、記憶し
たデータが揮発することがない。
【００２２】
【実施例】 ［実施例１］図１はこの発明の第１実施例による半導体
記憶装置Ａの構成を示す一部省略した回路ブロック図で
ある。図において、この半導体記憶装置Ａは、行および
列方向に配列された複数のメモリセルＭＣ（図では２行
２列に略記されている。）と、各メモリセル行に対応し
て設けられた書込ワード線ＷＬ１，ＷＬ２および読出ワ
ード線ＷＬ１′，ＷＬ２′と、各メモリセル列に対応し
て設けられた書込ビット線ＢＬ１，ＢＬ２および読出ビ
ット線ＢＬ１′，ＢＬ２′と、読出ビット線ＢＬ１′，
ＢＬ２′をプリチャージするためのプリチャージ線ＰＣ
ＬおよびトランジスタＱＢ１，ＱＢ２と、読出ビット線
ＢＬ１′，ＢＬ２′の電位変化を検出するためのセンス
アンプＳ／Ａ１，Ｓ／Ａ２とを含む。
記憶装置Ａの構成を示す一部省略した回路ブロック図で
ある。図において、この半導体記憶装置Ａは、行および
列方向に配列された複数のメモリセルＭＣ（図では２行
２列に略記されている。）と、各メモリセル行に対応し
て設けられた書込ワード線ＷＬ１，ＷＬ２および読出ワ
ード線ＷＬ１′，ＷＬ２′と、各メモリセル列に対応し
て設けられた書込ビット線ＢＬ１，ＢＬ２および読出ビ
ット線ＢＬ１′，ＢＬ２′と、読出ビット線ＢＬ１′，
ＢＬ２′をプリチャージするためのプリチャージ線ＰＣ
ＬおよびトランジスタＱＢ１，ＱＢ２と、読出ビット線
ＢＬ１′，ＢＬ２′の電位変化を検出するためのセンス
アンプＳ／Ａ１，Ｓ／Ａ２とを含む。
【００２３】各メモリセルＭＣは、２値信号を表わす高
電位ＶＨまたは低電位ＶＬを保持するストレージノード
ＳＮ、ストレージノードＳＮに電位ＶＨまたはＶＬを書
込むための書込トランジスタＱ１、およびストレージノ
ードＳＮの電位ＶＨまたはＶＬを読出すための読出トラ
ンジスタＱ２を含む。各メモリセルＭＣ２の書込トラン
ジスタＱ１のゲートはそのメモリセル行の書込ワード線
ＷＬ１またはＷＬ２に接続され、そのソースはそのメモ
リセル列の書込ビット線ＢＬ１またはＢＬ２に接続さ
れ、そのドレインはストレージノードＳＮに接続されて
いる。また、各メモリセルＭＣの読出トランジスタＱ２
のゲートはストレージノードＳＮに接続され、そのドレ
インは接地され、そのソースはそのメモリセル列の読出
ビット線ＢＬ１′またはＢＬ２′に接続され、そのバッ
クゲートはそのメモリセル行の読出ワード線ＷＬ１′ま
たはＷＬ２′に接続されている。また、読出ビット線Ｂ
Ｌ１′，ＢＬ２′の一方端はセンスアンプＳ／Ａ１，Ｓ
／Ａ２に接続され、読出ビット線ＢＬ１′，ＢＬ２′の
他方端はトランジスタＱＢ１，ＱＢ２を介してプリチャ
ージ線ＰＣＬに接続されている。
電位ＶＨまたは低電位ＶＬを保持するストレージノード
ＳＮ、ストレージノードＳＮに電位ＶＨまたはＶＬを書
込むための書込トランジスタＱ１、およびストレージノ
ードＳＮの電位ＶＨまたはＶＬを読出すための読出トラ
ンジスタＱ２を含む。各メモリセルＭＣ２の書込トラン
ジスタＱ１のゲートはそのメモリセル行の書込ワード線
ＷＬ１またはＷＬ２に接続され、そのソースはそのメモ
リセル列の書込ビット線ＢＬ１またはＢＬ２に接続さ
れ、そのドレインはストレージノードＳＮに接続されて
いる。また、各メモリセルＭＣの読出トランジスタＱ２
のゲートはストレージノードＳＮに接続され、そのドレ
インは接地され、そのソースはそのメモリセル列の読出
ビット線ＢＬ１′またはＢＬ２′に接続され、そのバッ
クゲートはそのメモリセル行の読出ワード線ＷＬ１′ま
たはＷＬ２′に接続されている。また、読出ビット線Ｂ
Ｌ１′，ＢＬ２′の一方端はセンスアンプＳ／Ａ１，Ｓ
／Ａ２に接続され、読出ビット線ＢＬ１′，ＢＬ２′の
他方端はトランジスタＱＢ１，ＱＢ２を介してプリチャ
ージ線ＰＣＬに接続されている。
【００２４】待機中は、読出ワード線ＷＬ１′，ＷＬ
２′にバックゲートバイアスを印加して読出トランジス
タＱ２のしきい値電圧を上げ、ストレージノードＳＮの
電位ＶＨ，ＶＬや読出ビット線ＢＬ１′，ＢＬ２′の電
位に関係なく読出トランジスタＱ２をオフさせておく。
２′にバックゲートバイアスを印加して読出トランジス
タＱ２のしきい値電圧を上げ、ストレージノードＳＮの
電位ＶＨ，ＶＬや読出ビット線ＢＬ１′，ＢＬ２′の電
位に関係なく読出トランジスタＱ２をオフさせておく。
【００２５】データを書込む場合は、まず、たとえば書
込ビット線ＢＬ１の電位を高電位ＶＨまたは低電位ＶＬ
にして、次に書込ワード線ＷＬ１を昇圧させ書込トラン
ジスタＱ２をオンさせる。これにより、書込ビット線Ｂ
Ｌ１と書込ワード線ＷＬ１の両方に接続されたメモリセ
ルＭＣのストレージノードＳＮの電位が書込ビット線Ｂ
Ｌ１の電位ＶＨまたはＶＬと同一になる。この後、書込
ワード線ＷＬ１を降圧させて書込トランジスタＱ１をオ
フさせると、ストレージノードＳＮの電位が高電位ＶＨ
または低電位ＶＬに固定される。すなわち、ストレージ
ノードＳＮに高電位ＶＨまたは低電位ＶＬが書込まれ
る。
込ビット線ＢＬ１の電位を高電位ＶＨまたは低電位ＶＬ
にして、次に書込ワード線ＷＬ１を昇圧させ書込トラン
ジスタＱ２をオンさせる。これにより、書込ビット線Ｂ
Ｌ１と書込ワード線ＷＬ１の両方に接続されたメモリセ
ルＭＣのストレージノードＳＮの電位が書込ビット線Ｂ
Ｌ１の電位ＶＨまたはＶＬと同一になる。この後、書込
ワード線ＷＬ１を降圧させて書込トランジスタＱ１をオ
フさせると、ストレージノードＳＮの電位が高電位ＶＨ
または低電位ＶＬに固定される。すなわち、ストレージ
ノードＳＮに高電位ＶＨまたは低電位ＶＬが書込まれ
る。
【００２６】データを読出す場合は、まず、トランジス
タＱＢ１をオンして読出ビット線ＢＬ１′の電位を判定
基準の電位にプリチャージする。トランジスタＱＢ１を
閉じた後、読出ワード線ＷＬ１′の電位を下げ、ストレ
ージノードＳＮが高電位ＶＨ程度ならば読出トランジス
タＱ２がオンし、ストレージノードＳＮが低電位ＶＬ以
下ならば読出トランジスタＱ２がオフするような電位に
設定する。読出トランジスタＱ２がオンしたときは読出
ビット線ＢＬ１′の電位が接地電位に向かって変化し、
読出トランジスタＱ２がオフしているときは読出ビット
線ＢＬ１′の電位は変化しない。したがって、読出ビッ
ト線ＢＬ１′に流れる電流を容量性または抵抗性の負荷
を持つセンスアンプＳ／Ａ１で検出することにより、ス
トレージノードＳＮの電位を検出することができる。な
お、同じ読出ビット線ＢＬ１′に接続されている他のメ
モリセルＭＣの読出トランジスタＱ２はオフ状態にある
ので、この判定動作に何ら影響を与えない。なお、リフ
レッシュは、センスアンプＳ／Ａ１で検出したデータを
書込ビット線ＢＬ１に送ることによって行なう。
タＱＢ１をオンして読出ビット線ＢＬ１′の電位を判定
基準の電位にプリチャージする。トランジスタＱＢ１を
閉じた後、読出ワード線ＷＬ１′の電位を下げ、ストレ
ージノードＳＮが高電位ＶＨ程度ならば読出トランジス
タＱ２がオンし、ストレージノードＳＮが低電位ＶＬ以
下ならば読出トランジスタＱ２がオフするような電位に
設定する。読出トランジスタＱ２がオンしたときは読出
ビット線ＢＬ１′の電位が接地電位に向かって変化し、
読出トランジスタＱ２がオフしているときは読出ビット
線ＢＬ１′の電位は変化しない。したがって、読出ビッ
ト線ＢＬ１′に流れる電流を容量性または抵抗性の負荷
を持つセンスアンプＳ／Ａ１で検出することにより、ス
トレージノードＳＮの電位を検出することができる。な
お、同じ読出ビット線ＢＬ１′に接続されている他のメ
モリセルＭＣの読出トランジスタＱ２はオフ状態にある
ので、この判定動作に何ら影響を与えない。なお、リフ
レッシュは、センスアンプＳ／Ａ１で検出したデータを
書込ビット線ＢＬ１に送ることによって行なう。
【００２７】図２は、図１に示したメモリセルＭＣの具
体的な構造を例示する一部破断した断面図である。以
下、メモリセルＭＣの製造方法を説明することにより、
その構造を明らかにする。まず、シリコン基板１のシリ
コン酸化膜１０で仕切られた活性領域上に書込トランジ
スタＱ１を構成するゲート電極２（書込ワード線Ｗ
Ｌ）、ソース領域１ａおよびドレイン領域１ｂを形成す
る。ソース領域１ａとコンタクトさせて書込ビット線Ｂ
Ｌを形成した後、全体を層間絶縁膜１１で覆う。次い
で、層間絶縁膜１１を貫通させてストレージノードＳＮ
を形成し、その下端をドレイン領域１ｂとコンタクトさ
せ、その上端を層間絶縁膜１１から突出させる。ここま
では通常のＤＲＡＭと同じ工程である。
体的な構造を例示する一部破断した断面図である。以
下、メモリセルＭＣの製造方法を説明することにより、
その構造を明らかにする。まず、シリコン基板１のシリ
コン酸化膜１０で仕切られた活性領域上に書込トランジ
スタＱ１を構成するゲート電極２（書込ワード線Ｗ
Ｌ）、ソース領域１ａおよびドレイン領域１ｂを形成す
る。ソース領域１ａとコンタクトさせて書込ビット線Ｂ
Ｌを形成した後、全体を層間絶縁膜１１で覆う。次い
で、層間絶縁膜１１を貫通させてストレージノードＳＮ
を形成し、その下端をドレイン領域１ｂとコンタクトさ
せ、その上端を層間絶縁膜１１から突出させる。ここま
では通常のＤＲＡＭと同じ工程である。
【００２８】次に、層間絶縁膜１１の表面から突出した
ストレージノードＳＮの表面を薄い絶縁膜５（たとえば
熱酸化膜）で覆い、シリコン薄膜６をその上に重ねる。
このシリコン薄膜６が読出トランジスタＱ２のチャネル
領域などとなり、ストレージノードＳＮが読出トランジ
スタＱ２のゲート電極を兼ねる。読出トランジスタＱ２
のしきい値電圧はこのときにイオン注入して調整する。
さらにその上にたとえばシリコンによるバックゲート７
を形成して、イオン注入を施すと、シリコン薄膜６にソ
ース領域６ａおよびドレイン領域６ｂが自己整合的に形
成される。
ストレージノードＳＮの表面を薄い絶縁膜５（たとえば
熱酸化膜）で覆い、シリコン薄膜６をその上に重ねる。
このシリコン薄膜６が読出トランジスタＱ２のチャネル
領域などとなり、ストレージノードＳＮが読出トランジ
スタＱ２のゲート電極を兼ねる。読出トランジスタＱ２
のしきい値電圧はこのときにイオン注入して調整する。
さらにその上にたとえばシリコンによるバックゲート７
を形成して、イオン注入を施すと、シリコン薄膜６にソ
ース領域６ａおよびドレイン領域６ｂが自己整合的に形
成される。
【００２９】この実施例においては、ストレージノード
ＳＮの電荷を読出トランジスタＱ２で増幅して読出ビッ
ト線ＢＬ１′に供給するので、ストレージノードＳＮの
電荷をそのままビット線ＢＬ１に供給していた従来に較
べ、多くの電荷を供給することができる。したがって、
たとえメモリセルＭＣの微細化が進められた場合でも、
従来のようにデータ読出時の電荷量が不足することがな
く、データを確実に読出すことができる。
ＳＮの電荷を読出トランジスタＱ２で増幅して読出ビッ
ト線ＢＬ１′に供給するので、ストレージノードＳＮの
電荷をそのままビット線ＢＬ１に供給していた従来に較
べ、多くの電荷を供給することができる。したがって、
たとえメモリセルＭＣの微細化が進められた場合でも、
従来のようにデータ読出時の電荷量が不足することがな
く、データを確実に読出すことができる。
【００３０】また、従来の技術では、ストレージノード
ＳＮの絶縁膜１１から突出している部分がコンデンサＣ
の一方電極に該当していたので、電荷量を大きくするた
めにはストレージノードＳＮの突出部の表面積を大きく
とる必要があり、微細化に困難を来していたが、この実
施例ではストレージノードＳＮの突出部が読出トランジ
スタＱ２のゲートになるので、その大きさは書込トラン
ジスタＱ１のゲート長程度でよい。また、ストレージノ
ードＳＮの突出部の膜厚を厚くすることによって読出ト
ランジスタＱ２のゲート長を長くし、読出トランジスタ
Ｑ２のゲート長を書込トランジスタＱ１のゲート長より
も長くすることも可能である。したがって、書込トラン
ジスタＱ１の上方に読出トランジスタＱ２を、書込トラ
ンジスタＱ１と同程度またはそれ以下の面積で形成する
ことができる。よって、従来のようにコンデンサＣの電
極面積の制約を受けることなく、書込トランジスタＱ１
の微細化の限界までメモリセルＭＣの微細化を進めるこ
とができる。
ＳＮの絶縁膜１１から突出している部分がコンデンサＣ
の一方電極に該当していたので、電荷量を大きくするた
めにはストレージノードＳＮの突出部の表面積を大きく
とる必要があり、微細化に困難を来していたが、この実
施例ではストレージノードＳＮの突出部が読出トランジ
スタＱ２のゲートになるので、その大きさは書込トラン
ジスタＱ１のゲート長程度でよい。また、ストレージノ
ードＳＮの突出部の膜厚を厚くすることによって読出ト
ランジスタＱ２のゲート長を長くし、読出トランジスタ
Ｑ２のゲート長を書込トランジスタＱ１のゲート長より
も長くすることも可能である。したがって、書込トラン
ジスタＱ１の上方に読出トランジスタＱ２を、書込トラ
ンジスタＱ１と同程度またはそれ以下の面積で形成する
ことができる。よって、従来のようにコンデンサＣの電
極面積の制約を受けることなく、書込トランジスタＱ１
の微細化の限界までメモリセルＭＣの微細化を進めるこ
とができる。
【００３１】［実施例２］図３はこの発明の第２実施例
による半導体記憶装置のメモリセルＭＣ′の構造を示す
一部破断した断面図である。このメモリセルＭＣ′が図
２に示したメモリセルＭＣと異なるところは読出トラン
ジスタＱ２のシリコン薄膜６とバックゲート７の間に絶
縁膜８が設けられているところである。その他の構造は
図２に示したメモリセルＭＣと同じであるので説明は省
略される。
による半導体記憶装置のメモリセルＭＣ′の構造を示す
一部破断した断面図である。このメモリセルＭＣ′が図
２に示したメモリセルＭＣと異なるところは読出トラン
ジスタＱ２のシリコン薄膜６とバックゲート７の間に絶
縁膜８が設けられているところである。その他の構造は
図２に示したメモリセルＭＣと同じであるので説明は省
略される。
【００３２】シリコン薄膜６には通常結晶粒界などが存
在するため、ＰＮ接合部からの漏れ電流が大きい。した
がって、通常通りシリコン薄膜６とバックゲート７を直
接接続すると、シリコン薄膜６のソース領域６ａおよび
ドレイン領域６ｂからバックゲート７へリークする電流
が無視できなくなる可能性がある。そこで、漏れ電流を
減らすためにシリコン薄膜６とバックゲート７を絶縁膜
８で分離したのである。
在するため、ＰＮ接合部からの漏れ電流が大きい。した
がって、通常通りシリコン薄膜６とバックゲート７を直
接接続すると、シリコン薄膜６のソース領域６ａおよび
ドレイン領域６ｂからバックゲート７へリークする電流
が無視できなくなる可能性がある。そこで、漏れ電流を
減らすためにシリコン薄膜６とバックゲート７を絶縁膜
８で分離したのである。
【００３３】ただし、絶縁膜８の膜厚はできるだけ薄く
する必要がある。それは、絶縁膜８の膜厚が厚いと、シ
リコン薄膜６中でホットキャリアが生じた場合、バック
ゲート７に向かうホットキャリアがシリコン薄膜６と絶
縁膜８の間に大量にトラップされ、トラップされたホッ
トキャリアによる電界がバックゲート電圧として振る舞
い、バックゲート電圧を印加しなくても某かの電圧を印
加したことと同等になり、読出トランジスタＱ２が正常
に動作しなくなるからである。絶縁膜８を薄くすれば、
トラップされるホットキャリアの量が減少し、読出トラ
ンジスタＱ２が正常に動作する。
する必要がある。それは、絶縁膜８の膜厚が厚いと、シ
リコン薄膜６中でホットキャリアが生じた場合、バック
ゲート７に向かうホットキャリアがシリコン薄膜６と絶
縁膜８の間に大量にトラップされ、トラップされたホッ
トキャリアによる電界がバックゲート電圧として振る舞
い、バックゲート電圧を印加しなくても某かの電圧を印
加したことと同等になり、読出トランジスタＱ２が正常
に動作しなくなるからである。絶縁膜８を薄くすれば、
トラップされるホットキャリアの量が減少し、読出トラ
ンジスタＱ２が正常に動作する。
【００３４】［実施例３］図４はこの発明の第３実施例
による半導体記憶装置Ｂの構成を示す一部省略した回路
ブロック図である。この半導体記憶装置Ｂは、図１に示
した半導体記憶装置Ａにおいて書込ビット線ＢＬ１と読
出ビット線ＢＬ１′を共通化したものである。すなわ
ち、半導体記憶装置Ｂは、半導体記憶装置Ａにおいて書
込ビット線ＢＬ１，ＢＬ２を省略し、各メモリセルＭＣ
の書込トランジスタＱ１のソースをそのメモリセル列の
読出ビット線ＢＬ１′またはＢＬ２′に接続したもので
ある。図１の半導体記憶装置Ａにおいて、データの読出
し中に同じメモリセル列のメモリセルＭＣにデータを書
込まない限り、そのメモリセル列の書込ビット線ＢＬ
１，ＢＬ２を使用することがない。したがって、そのよ
うな動作を禁止すれば、書込ビット線ＢＬ１，ＢＬ２と
読出ビット線ＢＬ１′，ＢＬ２′を共通化しても動作上
何ら支障はない。
による半導体記憶装置Ｂの構成を示す一部省略した回路
ブロック図である。この半導体記憶装置Ｂは、図１に示
した半導体記憶装置Ａにおいて書込ビット線ＢＬ１と読
出ビット線ＢＬ１′を共通化したものである。すなわ
ち、半導体記憶装置Ｂは、半導体記憶装置Ａにおいて書
込ビット線ＢＬ１，ＢＬ２を省略し、各メモリセルＭＣ
の書込トランジスタＱ１のソースをそのメモリセル列の
読出ビット線ＢＬ１′またはＢＬ２′に接続したもので
ある。図１の半導体記憶装置Ａにおいて、データの読出
し中に同じメモリセル列のメモリセルＭＣにデータを書
込まない限り、そのメモリセル列の書込ビット線ＢＬ
１，ＢＬ２を使用することがない。したがって、そのよ
うな動作を禁止すれば、書込ビット線ＢＬ１，ＢＬ２と
読出ビット線ＢＬ１′，ＢＬ２′を共通化しても動作上
何ら支障はない。
【００３５】データを書込む場合は、まず、たとえばビ
ット線ＢＬ１′の電位を高電位ＶＨまたは低電位ＶＬに
し、次に書込ワード線ＷＬ１を昇圧させて書込トランジ
スタＱ１をオンさせる。これにより、ビット線ＢＬ１′
と書込ワード線ＷＬ１の両方に接続されたメモリセルＭ
ＣのストレージノードＳＮの電位がビット線ＢＬ１′の
電位ＶＨまたはＶＬと同一になる。次いで、書込ワード
線ＷＬ１を降圧させて書込トランジスタＱ１をオフさせ
ると、ストレージノードＳＮの電位ＶＨまたはＶＬが固
定される。
ット線ＢＬ１′の電位を高電位ＶＨまたは低電位ＶＬに
し、次に書込ワード線ＷＬ１を昇圧させて書込トランジ
スタＱ１をオンさせる。これにより、ビット線ＢＬ１′
と書込ワード線ＷＬ１の両方に接続されたメモリセルＭ
ＣのストレージノードＳＮの電位がビット線ＢＬ１′の
電位ＶＨまたはＶＬと同一になる。次いで、書込ワード
線ＷＬ１を降圧させて書込トランジスタＱ１をオフさせ
ると、ストレージノードＳＮの電位ＶＨまたはＶＬが固
定される。
【００３６】データを読出す場合は、まず、トランジス
タＱＢ１をオンさせてビット線ＢＬ１′を判定基準の電
位にプリチャージする。トランジスタＱＢ１をオフさせ
た後、読出ワード線ＷＬ１′の電位を下げ、ストレージ
ノードＳＮの電位が高電位ＶＨ程度ならば読出トランジ
スタＱ２がオンし、ストレージノードＳＮの電位が低電
位ＶＬ以下ならばオフであるような電位に設定する。読
出トランジスタＱ２がオンした場合はビット線ＢＬ１′
の電位が接地電位に向かって変化し、読出トランジスタ
Ｑ２がオフしている場合はビット線ＢＬ１′の電位は変
化しない。したがって、ビット線ＢＬ１′に流れる電流
をセンスアンプＳ／Ａ１で検知することによってストレ
ージノードＳＮの電位を検出することができる。
タＱＢ１をオンさせてビット線ＢＬ１′を判定基準の電
位にプリチャージする。トランジスタＱＢ１をオフさせ
た後、読出ワード線ＷＬ１′の電位を下げ、ストレージ
ノードＳＮの電位が高電位ＶＨ程度ならば読出トランジ
スタＱ２がオンし、ストレージノードＳＮの電位が低電
位ＶＬ以下ならばオフであるような電位に設定する。読
出トランジスタＱ２がオンした場合はビット線ＢＬ１′
の電位が接地電位に向かって変化し、読出トランジスタ
Ｑ２がオフしている場合はビット線ＢＬ１′の電位は変
化しない。したがって、ビット線ＢＬ１′に流れる電流
をセンスアンプＳ／Ａ１で検知することによってストレ
ージノードＳＮの電位を検出することができる。
【００３７】この実施例においては、図１の半導体記憶
装置Ａと比較して、ビット線の数が半減するので、微細
化に有利である。ただし、機能的には、データの読出中
に同じメモリセル列の他のメモリセルにデータを書込む
ことができないという点で図１の半導体記憶装置Ａより
劣る。
装置Ａと比較して、ビット線の数が半減するので、微細
化に有利である。ただし、機能的には、データの読出中
に同じメモリセル列の他のメモリセルにデータを書込む
ことができないという点で図１の半導体記憶装置Ａより
劣る。
【００３８】［実施例４］図５はこの発明の第４実施例
による半導体記憶装置Ｃの構成を示す一部省略した回路
ブロック図である。この半導体記憶装置Ｃは、図１に示
した半導体記憶装置Ａにおいて書込ワード線ＷＬ１，Ｗ
Ｌ２と読出ワード線ＷＬ１′またはＷＬ２′を共通化し
たものである。すなわち、半導体記憶装置Ｃは、半導体
記憶装置Ａの読出ワード線ＷＬ１′，ＷＬ２′を省略
し、各メモリセルＭＣの読出トランジスタＱ２のバック
ゲートをそのメモリセル行の書込ワード線ＷＬ１または
ＷＬ２に接続したものである。また、書込ワード線ＷＬ
１，ＷＬ２を昇圧または降圧させたときに書込トランジ
スタＱ１と読出トランジスタＱ２が同時にオンしないよ
うに、書込トランジスタＱ１と読出トランジスタＱ２の
一方をＮチャネルＭＯＳトランジスタとし、他方をＰチ
ャネルＭＯＳトランジスタとしている。図５では書込ト
ランジスタＱ１をＮチャネルＭＯＳトランジスタとし、
読出トランジスタＱ２をＰチャネルＭＯＳトランジスタ
としている。
による半導体記憶装置Ｃの構成を示す一部省略した回路
ブロック図である。この半導体記憶装置Ｃは、図１に示
した半導体記憶装置Ａにおいて書込ワード線ＷＬ１，Ｗ
Ｌ２と読出ワード線ＷＬ１′またはＷＬ２′を共通化し
たものである。すなわち、半導体記憶装置Ｃは、半導体
記憶装置Ａの読出ワード線ＷＬ１′，ＷＬ２′を省略
し、各メモリセルＭＣの読出トランジスタＱ２のバック
ゲートをそのメモリセル行の書込ワード線ＷＬ１または
ＷＬ２に接続したものである。また、書込ワード線ＷＬ
１，ＷＬ２を昇圧または降圧させたときに書込トランジ
スタＱ１と読出トランジスタＱ２が同時にオンしないよ
うに、書込トランジスタＱ１と読出トランジスタＱ２の
一方をＮチャネルＭＯＳトランジスタとし、他方をＰチ
ャネルＭＯＳトランジスタとしている。図５では書込ト
ランジスタＱ１をＮチャネルＭＯＳトランジスタとし、
読出トランジスタＱ２をＰチャネルＭＯＳトランジスタ
としている。
【００３９】待機中は、すべてのメモリセルＭＣのトラ
ンジスタＱ１，Ｑ２をオフさせておく。すなわち、スト
レージノードＳＮやビット線ＢＬ，ＢＬ′の電位に関係
なく読出トランジスタＱ２および書込トランジスタＱ１
がオフであるような電位をワード線ＷＬ１，ＷＬ２に印
加しておく。
ンジスタＱ１，Ｑ２をオフさせておく。すなわち、スト
レージノードＳＮやビット線ＢＬ，ＢＬ′の電位に関係
なく読出トランジスタＱ２および書込トランジスタＱ１
がオフであるような電位をワード線ＷＬ１，ＷＬ２に印
加しておく。
【００４０】データを書込む場合は、たとえば書込ビッ
ト線ＢＬ１を高電位−ＶＨまたは低電位−ＶＬにして、
ワード線ＷＬ１を待機電圧から正電圧方向に昇圧させて
書込トランジスタＱ１をオンさせる。このときＰチャネ
ルＭＯＳトランジスタである読出トランジスタＱ２は、
しきい値電圧が負の方向に上がるのでオンしない。次い
で、ワード線ＷＬ１を元の待機電圧に戻すと、書込トラ
ンジスタＱ１がオフしてストレージノードＳＮの電位が
高電位−ＶＨまたは低電位−ＶＬに固定される。
ト線ＢＬ１を高電位−ＶＨまたは低電位−ＶＬにして、
ワード線ＷＬ１を待機電圧から正電圧方向に昇圧させて
書込トランジスタＱ１をオンさせる。このときＰチャネ
ルＭＯＳトランジスタである読出トランジスタＱ２は、
しきい値電圧が負の方向に上がるのでオンしない。次い
で、ワード線ＷＬ１を元の待機電圧に戻すと、書込トラ
ンジスタＱ１がオフしてストレージノードＳＮの電位が
高電位−ＶＨまたは低電位−ＶＬに固定される。
【００４１】データを読出す場合は、まず、トランジス
タＱＢ１をオンさせて読出ビット線ＢＬ１′をプリチャ
ージする。次いで、トランジスタＱＢ１をオフさせた
後、ワード線ＷＬ１の電位を負電位方向に降圧させて、
ストレージノードＳＮが高電位−ＶＨ程度ならば読出ト
ランジスタＱ２がオンし、ストレージノードＳＮが低電
位−ＶＬより絶対値で小さいならば読出トランジスタＱ
２がオフするような電位に設定する。この操作により読
出トランジスタＱ２の導通状態がストレージノードＳＮ
の電位−ＶＨまたは−ＶＬに応じて変化する。したがっ
て、このときに読出ビット線ＢＬ１′に流れる電流をセ
ンスアンプＳ／Ａ１で検出することにより、ストレージ
ノードＳＮに書込まれた電位−ＶＨまたは−ＶＬを判定
することができる。なお、この動作においてＮチャネル
ＭＯＳトランジスタである書込トランジスタＱ１はオン
せず、ストレージノードＳＮの電位−ＶＨまたは−ＶＬ
は変化しない。
タＱＢ１をオンさせて読出ビット線ＢＬ１′をプリチャ
ージする。次いで、トランジスタＱＢ１をオフさせた
後、ワード線ＷＬ１の電位を負電位方向に降圧させて、
ストレージノードＳＮが高電位−ＶＨ程度ならば読出ト
ランジスタＱ２がオンし、ストレージノードＳＮが低電
位−ＶＬより絶対値で小さいならば読出トランジスタＱ
２がオフするような電位に設定する。この操作により読
出トランジスタＱ２の導通状態がストレージノードＳＮ
の電位−ＶＨまたは−ＶＬに応じて変化する。したがっ
て、このときに読出ビット線ＢＬ１′に流れる電流をセ
ンスアンプＳ／Ａ１で検出することにより、ストレージ
ノードＳＮに書込まれた電位−ＶＨまたは−ＶＬを判定
することができる。なお、この動作においてＮチャネル
ＭＯＳトランジスタである書込トランジスタＱ１はオン
せず、ストレージノードＳＮの電位−ＶＨまたは−ＶＬ
は変化しない。
【００４２】この実施例においては、ワード線ＷＬの数
が図１に示した半導体記憶装置Ａに比べて半減するとい
う長所がある一方、以下の短所がある。すなわち、半導
体記憶装置ＡではトランジスタＱ１，Ｑ２を同じ導電形
式のトランジスタにすればよいのに対し、半導体記憶装
置ＣではトランジスタＱ１，Ｑ２を必ずＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタの対に
する必要がある。また、半導体記憶装置Ａでは書込トラ
ンジスタＱ１と読出トランジスタＱ２の特性を独立に設
定できるが、半導体記憶装置Ｃでは書込トランジスタＱ
１のゲートと読出トランジスタＱ２のバックゲートを一
緒に接続しているので書込トランジスタＱ１と読出トラ
ンジスタＱ２の特性を独立に設定することができず、両
者の特性のばらつきに弱い。
が図１に示した半導体記憶装置Ａに比べて半減するとい
う長所がある一方、以下の短所がある。すなわち、半導
体記憶装置ＡではトランジスタＱ１，Ｑ２を同じ導電形
式のトランジスタにすればよいのに対し、半導体記憶装
置ＣではトランジスタＱ１，Ｑ２を必ずＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタの対に
する必要がある。また、半導体記憶装置Ａでは書込トラ
ンジスタＱ１と読出トランジスタＱ２の特性を独立に設
定できるが、半導体記憶装置Ｃでは書込トランジスタＱ
１のゲートと読出トランジスタＱ２のバックゲートを一
緒に接続しているので書込トランジスタＱ１と読出トラ
ンジスタＱ２の特性を独立に設定することができず、両
者の特性のばらつきに弱い。
【００４３】［実施例５］図６はこの発明の第５実施例
による半導体記憶装置Ｄの構成を示す一部省略した回路
ブロック図である。この半導体記憶装置Ｄは、図５に示
した半導体記憶装置Ｃにおいて書込ビット線ＢＬ１，Ｂ
Ｌ２と読出ビット線ＢＬ１′，ＢＬ２′とを共通化した
ものである。すなわち、半導体記憶装置Ｄは、半導体記
憶装置Ｃにおいて書込ビット線ＢＬ１，ＢＬ２を省略
し、各メモリセルＭＣの書込トランジスタＱ１のソース
をそのメモリセル列の読出ビット線ＢＬ１′またはＢＬ
２′に接続したものである。実施例３でも述べたとお
り、メモリセルＭＣのデータの読出中に同じメモリセル
列のメモリセルＭＣにデータの書込をしない限り、書込
ビット線ＢＬ１，ＢＬ２と読出ビット線ＢＬ１′，ＢＬ
２′を共通化しても問題はない。
による半導体記憶装置Ｄの構成を示す一部省略した回路
ブロック図である。この半導体記憶装置Ｄは、図５に示
した半導体記憶装置Ｃにおいて書込ビット線ＢＬ１，Ｂ
Ｌ２と読出ビット線ＢＬ１′，ＢＬ２′とを共通化した
ものである。すなわち、半導体記憶装置Ｄは、半導体記
憶装置Ｃにおいて書込ビット線ＢＬ１，ＢＬ２を省略
し、各メモリセルＭＣの書込トランジスタＱ１のソース
をそのメモリセル列の読出ビット線ＢＬ１′またはＢＬ
２′に接続したものである。実施例３でも述べたとお
り、メモリセルＭＣのデータの読出中に同じメモリセル
列のメモリセルＭＣにデータの書込をしない限り、書込
ビット線ＢＬ１，ＢＬ２と読出ビット線ＢＬ１′，ＢＬ
２′を共通化しても問題はない。
【００４４】この実施例においては、図１に示した半導
体記憶装置Ａに比べワード線ＷＬ，ＷＬ′およびビット
線ＢＬ，ＢＬ′の数が半減するので、集積化に有利であ
る。
体記憶装置Ａに比べワード線ＷＬ，ＷＬ′およびビット
線ＢＬ，ＢＬ′の数が半減するので、集積化に有利であ
る。
【００４５】［実施例６］図７はこの発明の第６実施例
による半導体記憶装置Ｅの構成を示す一部省略した回路
ブロック図である。この半導体記憶装置Ｅは、図１に示
した半導体記憶装置Ａにおいてメモリセル列を構成する
メモリセルＭＣの書込トランジスタＱ１のドレインを書
込ビット線ＢＬ１，ＢＬ２から外して一方方向に隣接す
るメモリセルＭＣのストレージノードＳＮに接続したも
のである。
による半導体記憶装置Ｅの構成を示す一部省略した回路
ブロック図である。この半導体記憶装置Ｅは、図１に示
した半導体記憶装置Ａにおいてメモリセル列を構成する
メモリセルＭＣの書込トランジスタＱ１のドレインを書
込ビット線ＢＬ１，ＢＬ２から外して一方方向に隣接す
るメモリセルＭＣのストレージノードＳＮに接続したも
のである。
【００４６】詳しく説明すると、この半導体記憶装置Ｅ
は、行および列方向に配列された複数のメモリセルＭＣ
（図では３行２列に略記されている。）を含む。第１列
目の第１番目のメモリセルＭＣ１１の書込トランジスタ
Ｑ１のソースはその列の第２番目のメモリセルＭＣ１２
のストレージノードＳＮに接続され、第２番目のメモリ
セルＭＣ１２の書込トランジスタＱ１のソースはその列
の第３番目のメモリセルＭＣ１３のストレージノードＳ
Ｎに接続され、第３番目のメモリセルＭＣ１３の書込ト
ランジスタＱ１のソースはその列に対応して設けられた
書込ビット線ＢＬ１に接続されている。第２列目におい
ても同様である。他の構成は半導体記憶装置Ａと同じで
あるので説明は省略される。データを書込む場合は、ま
ず、たとえば書込ビット線ＢＬ１に第１番目のメモリセ
ルＭＣ１１のストレージノードＳＮに書込む電位ＶＨま
たはＶＬを印加した後、書込ワード線ＷＬ１，ＷＬ２，
ＷＬ３を同時に昇圧させてメモリセルＭＣ１１，ＭＣ１
２，ＭＣ１３の書込トランジスタＱ１をオンさせ、次い
で書込ワード線ＷＬ１のみを降圧させてメモリセルＭＣ
１１の書込トランジスタＱ１をオフさせる。これにより
第１番目のメモリセルＭＣ１１のストレージノードＳＮ
への書込を終了する。次に、書込ビット線ＢＬ１を第２
番目のメモリセルＭＣ１２に書込むべき電位ＶＨまたは
ＶＬを印加し、書込ワード線ＷＬ２を降圧させてメモリ
セルＭＣ１２の書込トランジスタＱ１をオフさせる。こ
れにより第２番目のメモリセルＭＣ１２のストレージノ
ードＳＮへのデータの書込を終了する。最後に、書込ビ
ット線ＢＬ１を第３番目のメモリセルＭＣ１３のストレ
ージノードＳＮに書込むべき電位ＶＨまたはＶＬにし、
書込ワード線ＷＬ３を降圧させてメモリセルＭＣ１３の
書込トランジスタＱ１をオフさせる。これにより第３番
目のメモリセルＭＣ１３のストレージノードＳＮへの書
込を終了する。データの読出については図１に示した半
導体記憶装置Ａと同じであるので説明は省略される。
は、行および列方向に配列された複数のメモリセルＭＣ
（図では３行２列に略記されている。）を含む。第１列
目の第１番目のメモリセルＭＣ１１の書込トランジスタ
Ｑ１のソースはその列の第２番目のメモリセルＭＣ１２
のストレージノードＳＮに接続され、第２番目のメモリ
セルＭＣ１２の書込トランジスタＱ１のソースはその列
の第３番目のメモリセルＭＣ１３のストレージノードＳ
Ｎに接続され、第３番目のメモリセルＭＣ１３の書込ト
ランジスタＱ１のソースはその列に対応して設けられた
書込ビット線ＢＬ１に接続されている。第２列目におい
ても同様である。他の構成は半導体記憶装置Ａと同じで
あるので説明は省略される。データを書込む場合は、ま
ず、たとえば書込ビット線ＢＬ１に第１番目のメモリセ
ルＭＣ１１のストレージノードＳＮに書込む電位ＶＨま
たはＶＬを印加した後、書込ワード線ＷＬ１，ＷＬ２，
ＷＬ３を同時に昇圧させてメモリセルＭＣ１１，ＭＣ１
２，ＭＣ１３の書込トランジスタＱ１をオンさせ、次い
で書込ワード線ＷＬ１のみを降圧させてメモリセルＭＣ
１１の書込トランジスタＱ１をオフさせる。これにより
第１番目のメモリセルＭＣ１１のストレージノードＳＮ
への書込を終了する。次に、書込ビット線ＢＬ１を第２
番目のメモリセルＭＣ１２に書込むべき電位ＶＨまたは
ＶＬを印加し、書込ワード線ＷＬ２を降圧させてメモリ
セルＭＣ１２の書込トランジスタＱ１をオフさせる。こ
れにより第２番目のメモリセルＭＣ１２のストレージノ
ードＳＮへのデータの書込を終了する。最後に、書込ビ
ット線ＢＬ１を第３番目のメモリセルＭＣ１３のストレ
ージノードＳＮに書込むべき電位ＶＨまたはＶＬにし、
書込ワード線ＷＬ３を降圧させてメモリセルＭＣ１３の
書込トランジスタＱ１をオフさせる。これにより第３番
目のメモリセルＭＣ１３のストレージノードＳＮへの書
込を終了する。データの読出については図１に示した半
導体記憶装置Ａと同じであるので説明は省略される。
【００４７】この実施例においては、半導体記憶装置Ａ
のようにすべてのメモリセルＭＣの書込トランジスタＱ
１のソースを書込ビット線ＢＬに接続する必要がないの
で、微細化に非常に有利である。しかし、たとえば第１
列目の第１番目のストレージノードＳＮに再度データを
書込む場合、書込ワード線ＷＬ１，ＷＬ２，ＷＬ３を昇
圧させて第１番目のメモリセルＭＣのみならず第２およ
び第３番目のメモリセルＭＣ１２，ＭＣ１３の書込トラ
ンジスタＱ１をもオンさせねばならないので、そのまま
では第２および第３番目のメモリセルＭＣ１２，ＭＣ１
３のストレージノードＳＮの電位ＶＨまたはＶＬが消え
てしまう。したがって、書込ワード線ＷＬ２，ＷＬ３を
昇圧させる前に、第２および第３番目のメモリセルＭＣ
１２，ＭＣ１３のストレージノードＳＮの電位ＶＨまた
はＶＬを読出してどこかへ蓄えておく必要がある。した
がって、書込動作に関しては、ランダム性が阻害される
か、あるいはランダム性を保てば書込が遅くなる。しか
し、読出は全く影響を受けないので、アクセスが遅くな
ることはない。
のようにすべてのメモリセルＭＣの書込トランジスタＱ
１のソースを書込ビット線ＢＬに接続する必要がないの
で、微細化に非常に有利である。しかし、たとえば第１
列目の第１番目のストレージノードＳＮに再度データを
書込む場合、書込ワード線ＷＬ１，ＷＬ２，ＷＬ３を昇
圧させて第１番目のメモリセルＭＣのみならず第２およ
び第３番目のメモリセルＭＣ１２，ＭＣ１３の書込トラ
ンジスタＱ１をもオンさせねばならないので、そのまま
では第２および第３番目のメモリセルＭＣ１２，ＭＣ１
３のストレージノードＳＮの電位ＶＨまたはＶＬが消え
てしまう。したがって、書込ワード線ＷＬ２，ＷＬ３を
昇圧させる前に、第２および第３番目のメモリセルＭＣ
１２，ＭＣ１３のストレージノードＳＮの電位ＶＨまた
はＶＬを読出してどこかへ蓄えておく必要がある。した
がって、書込動作に関しては、ランダム性が阻害される
か、あるいはランダム性を保てば書込が遅くなる。しか
し、読出は全く影響を受けないので、アクセスが遅くな
ることはない。
【００４８】［実施例７］図８はこの発明の第７実施例
による半導体記憶装置Ｆの構成を示す一部省略した回路
ブロック図である。この半導体記憶装置Ｆは、図１に示
した半導体記憶装置Ａにおいてメモリセル列を構成する
メモリセルＭＣの読出トランジスタＱ２のソースを一方
方向に隣接するメモリセルＭＣの読出トランジスタＱ２
のドレインに接続したものである。
による半導体記憶装置Ｆの構成を示す一部省略した回路
ブロック図である。この半導体記憶装置Ｆは、図１に示
した半導体記憶装置Ａにおいてメモリセル列を構成する
メモリセルＭＣの読出トランジスタＱ２のソースを一方
方向に隣接するメモリセルＭＣの読出トランジスタＱ２
のドレインに接続したものである。
【００４９】詳しく説明すると、この半導体記憶装置Ｆ
は、行および列方向に配列された複数のメモリセルＭＣ
（図では２行２列に略記されている。）を含む。第１列
目の第１番目のメモリセルＭＣ１１の読出トランジスタ
Ｑ２のソースはその列の第２番目のメモリセルＭＣ１２
の読出トランジスタＱ２のドレインに接続され、第２番
目のメモリセルＭＣ１２の読出トランジスタＱ２のソー
スは読出ビット線ＢＬ１′を介してセンスアンプＳ／Ａ
１に接続されている。また、読出ビット線ＢＬ１′はト
ランジスタＱＢ１を介してプリチャージ線ＰＣＬに接続
されている。第２列目も同様である。他の構成は半導体
記憶装置Ａと同じであるので説明は省略される。
は、行および列方向に配列された複数のメモリセルＭＣ
（図では２行２列に略記されている。）を含む。第１列
目の第１番目のメモリセルＭＣ１１の読出トランジスタ
Ｑ２のソースはその列の第２番目のメモリセルＭＣ１２
の読出トランジスタＱ２のドレインに接続され、第２番
目のメモリセルＭＣ１２の読出トランジスタＱ２のソー
スは読出ビット線ＢＬ１′を介してセンスアンプＳ／Ａ
１に接続されている。また、読出ビット線ＢＬ１′はト
ランジスタＱＢ１を介してプリチャージ線ＰＣＬに接続
されている。第２列目も同様である。他の構成は半導体
記憶装置Ａと同じであるので説明は省略される。
【００５０】待機状態では、すべてのメモリセルＭＣの
読出トランジスタＱ２が、ストレージノードＳＮの電位
ＶＨ，ＶＬに関係なく、常にオンしているように読出ワ
ード線ＷＬ１′，ＷＬ２′の電位を設定しておく。
読出トランジスタＱ２が、ストレージノードＳＮの電位
ＶＨ，ＶＬに関係なく、常にオンしているように読出ワ
ード線ＷＬ１′，ＷＬ２′の電位を設定しておく。
【００５１】データを書込む場合は、図１に示した半導
体記憶装置Ａと同様、書込ビット線ＢＬ１，ＢＬ２およ
び書込ワード線ＷＬ１，ＷＬ２の電位を変化させて、各
メモリセルＭＣのストレージノードＳＮに高電位ＶＨま
たは低電位ＶＬを書込む。
体記憶装置Ａと同様、書込ビット線ＢＬ１，ＢＬ２およ
び書込ワード線ＷＬ１，ＷＬ２の電位を変化させて、各
メモリセルＭＣのストレージノードＳＮに高電位ＶＨま
たは低電位ＶＬを書込む。
【００５２】データを読出す場合は、たとえば読出ワー
ド線ＷＬ１′の電位を変えて、ストレージノードＳＮが
高電位ＶＨ程度ならば読出トランジスタＱ２がオンし、
ストレージノードＳＮが低電位ＶＬ以下ならば読出トラ
ンジスタＱ２がオンしないような電位に設定する。これ
によりストレージノードＳＮの電位ＶＨまたはＶＬに応
じて読出トランジスタＱ２の導通状態が変わる。直列に
接続された他の読出トランジスタＱ２はオン状態にある
ので、単なる配線としての役割を果たす。したがって、
トランジスタＱＢ１をオンさせてセンスアンプＳ／Ａ１
に流れる電流を検出することにより、第１列の第１番目
のメモリセルＭＣ１１のストレージノードＳＮに書込ま
れた電位を読出すことができる。
ド線ＷＬ１′の電位を変えて、ストレージノードＳＮが
高電位ＶＨ程度ならば読出トランジスタＱ２がオンし、
ストレージノードＳＮが低電位ＶＬ以下ならば読出トラ
ンジスタＱ２がオンしないような電位に設定する。これ
によりストレージノードＳＮの電位ＶＨまたはＶＬに応
じて読出トランジスタＱ２の導通状態が変わる。直列に
接続された他の読出トランジスタＱ２はオン状態にある
ので、単なる配線としての役割を果たす。したがって、
トランジスタＱＢ１をオンさせてセンスアンプＳ／Ａ１
に流れる電流を検出することにより、第１列の第１番目
のメモリセルＭＣ１１のストレージノードＳＮに書込ま
れた電位を読出すことができる。
【００５３】この実施例においては、半導体記憶装置Ａ
のようにすべての読出トランジスタＱ２のソースをその
列の読出ビット線ＢＬ１′，ＢＬ２′に接続する必要が
ないので、微細化に有利であり、プロセスも簡単にな
る。ただし、読出トランジスタＱ２のチャネルを配線と
して使用するので、読出トランジスタＱ２のコンダクタ
ンスを大きくする必要がある。
のようにすべての読出トランジスタＱ２のソースをその
列の読出ビット線ＢＬ１′，ＢＬ２′に接続する必要が
ないので、微細化に有利であり、プロセスも簡単にな
る。ただし、読出トランジスタＱ２のチャネルを配線と
して使用するので、読出トランジスタＱ２のコンダクタ
ンスを大きくする必要がある。
【００５４】［実施例８］図９はこの発明の第８実施例
による半導体記憶装置Ｇの構成を示す一部省略した回路
ブロック図である。この半導体記憶装置Ｇは、図１に示
した半導体記憶装置Ａの各メモリセルＭＣの書込トラン
ジスタＱ１とストレージノードＳＮの間に強誘電体コン
デンサＣＳを設けたものである。
による半導体記憶装置Ｇの構成を示す一部省略した回路
ブロック図である。この半導体記憶装置Ｇは、図１に示
した半導体記憶装置Ａの各メモリセルＭＣの書込トラン
ジスタＱ１とストレージノードＳＮの間に強誘電体コン
デンサＣＳを設けたものである。
【００５５】データを書込む場合は、まず、たとえば読
出ビット線ＢＬ１′を０Ｖにするとともに、書込ビット
線ＢＬ１を正電位＋ＶＨまたは負電位−ＶＨにし、次い
で書込ワード線ＷＬ１を昇圧して書込トランジスタＱ１
をオンさせる。このとき強誘電体コンデンサＣＳの強誘
電体層に幾らかの電圧がかかり、この電圧により強誘電
体層に分極反転が起きて適当量の自発分極が生じる。強
誘電体層の分極方向は、書込ビット線ＢＬ１に印加した
電位＋ＶＨまたは−ＶＨに応じ、正または負の方向にな
るので、この２つの分極方向によって２値信号が表わさ
れる。書込トランジスタＱ１をオフさせてデータの書込
を終了する。
出ビット線ＢＬ１′を０Ｖにするとともに、書込ビット
線ＢＬ１を正電位＋ＶＨまたは負電位−ＶＨにし、次い
で書込ワード線ＷＬ１を昇圧して書込トランジスタＱ１
をオンさせる。このとき強誘電体コンデンサＣＳの強誘
電体層に幾らかの電圧がかかり、この電圧により強誘電
体層に分極反転が起きて適当量の自発分極が生じる。強
誘電体層の分極方向は、書込ビット線ＢＬ１に印加した
電位＋ＶＨまたは−ＶＨに応じ、正または負の方向にな
るので、この２つの分極方向によって２値信号が表わさ
れる。書込トランジスタＱ１をオフさせてデータの書込
を終了する。
【００５６】データを読出す場合は、まず、書込ビット
線ＢＬ１をたとえば０Ｖにした後、書込ワード線ＷＬ１
を昇圧させて書込トランジスタＱ１をオンさせる。する
と、浮遊状態にあるストレージノードＳＮは、強誘電体
コンデンサＣの分極方向に応じて正または負の電位にな
る。次いで、トランジスタＱＢ１をオンさせて読出ビッ
ト線ＢＬ１′の電位を判定基準の電位にプリチャージす
る。トランジスタＱＢ１をオフさせた後、読出ワード線
ＷＬ１′の電位を下げて、ストレージノードＳＮが正電
位であるときに読出トランジスタＱ２がオンし、ストレ
ージノードＳＮが負電位であるときに読出トランジスタ
Ｑ２がオフするような電位に設定する。読出トランジス
タＱ２の導通状態をセンスアンプＳ／Ａ１で検知して、
強誘電体コンデンサＣＳの分極状態を判定する。
線ＢＬ１をたとえば０Ｖにした後、書込ワード線ＷＬ１
を昇圧させて書込トランジスタＱ１をオンさせる。する
と、浮遊状態にあるストレージノードＳＮは、強誘電体
コンデンサＣの分極方向に応じて正または負の電位にな
る。次いで、トランジスタＱＢ１をオンさせて読出ビッ
ト線ＢＬ１′の電位を判定基準の電位にプリチャージす
る。トランジスタＱＢ１をオフさせた後、読出ワード線
ＷＬ１′の電位を下げて、ストレージノードＳＮが正電
位であるときに読出トランジスタＱ２がオンし、ストレ
ージノードＳＮが負電位であるときに読出トランジスタ
Ｑ２がオフするような電位に設定する。読出トランジス
タＱ２の導通状態をセンスアンプＳ／Ａ１で検知して、
強誘電体コンデンサＣＳの分極状態を判定する。
【００５７】この実施例においては、強誘電体コンデン
サＣＳの分極を利用してデータを記録するので、データ
が揮発することがない。したがって、従来の半導体記憶
装置Ｈにようにデータをリフレッシュする必要がない。
サＣＳの分極を利用してデータを記録するので、データ
が揮発することがない。したがって、従来の半導体記憶
装置Ｈにようにデータをリフレッシュする必要がない。
【００５８】
【発明の効果】以上のように、この発明の第１の半導体
記憶装置と、その半導体記憶装置におけるデータの書込
および読出方法にあっては、２値信号を表わす第１また
は第２の電位を保持する記憶ノード、書込トランジスタ
および読出トランジスタを含むメモリセルを備え、記憶
ノードの電位を読出トランジスタの導通状態に変換して
読出すので、メモリセルの微細化が進められた場合で
も、従来のようにデータ読出時の電荷量が不足すること
がなく、データを確実に読出すことができる。
記憶装置と、その半導体記憶装置におけるデータの書込
および読出方法にあっては、２値信号を表わす第１また
は第２の電位を保持する記憶ノード、書込トランジスタ
および読出トランジスタを含むメモリセルを備え、記憶
ノードの電位を読出トランジスタの導通状態に変換して
読出すので、メモリセルの微細化が進められた場合で
も、従来のようにデータ読出時の電荷量が不足すること
がなく、データを確実に読出すことができる。
【００５９】また、この発明の第２の半導体記憶装置
と、その半導体記憶装置におけるデータの書込および読
出方法にあっては、２値信号を表わす第１または第２の
状態に分極する強誘電体コンデンサ、書込トランジスタ
および読出トランジスタを含むメモリセルを備え、強誘
電体コンデンサの分極状態を読出トランジスタの導通状
態に変換して読出すので、メモリセルの微細化が進めら
れた場合でも、従来のようにデータ読出時の電荷量が不
足することがなく、データを確実に読出すことができ
る。また、２値信号を強誘電体コンデンサの分極状態に
変換して記憶するので、記憶したデータが揮発すること
がない。
と、その半導体記憶装置におけるデータの書込および読
出方法にあっては、２値信号を表わす第１または第２の
状態に分極する強誘電体コンデンサ、書込トランジスタ
および読出トランジスタを含むメモリセルを備え、強誘
電体コンデンサの分極状態を読出トランジスタの導通状
態に変換して読出すので、メモリセルの微細化が進めら
れた場合でも、従来のようにデータ読出時の電荷量が不
足することがなく、データを確実に読出すことができ
る。また、２値信号を強誘電体コンデンサの分極状態に
変換して記憶するので、記憶したデータが揮発すること
がない。
【図１】この発明の第１実施例による半導体記憶装置Ａ
の構成を示す一部省略した回路ブロック図である。
の構成を示す一部省略した回路ブロック図である。
【図２】図１に示した半導体記憶装置ＡのメモリセルＭ
Ｃの具体的な構造を示す一部破断した断面図である。
Ｃの具体的な構造を示す一部破断した断面図である。
【図３】この発明の第２実施例による半導体記憶装置の
メモリセルＭＣ′の具体的な構造を示す一部破断した断
面図である。
メモリセルＭＣ′の具体的な構造を示す一部破断した断
面図である。
【図４】この発明の第３実施例による半導体記憶装置Ｂ
の構成を示す一部省略した回路ブロック図である。
の構成を示す一部省略した回路ブロック図である。
【図５】この発明の第４実施例による半導体記憶装置Ｃ
の構成を示す一部省略した回路ブロック図である。
の構成を示す一部省略した回路ブロック図である。
【図６】この発明の第５実施例による半導体記憶装置Ｄ
の構成を示す一部省略した回路ブロック図である。
の構成を示す一部省略した回路ブロック図である。
【図７】この発明の第６実施例による半導体記憶装置Ｅ
の構成を示す一部省略した回路ブロック図である。
の構成を示す一部省略した回路ブロック図である。
【図８】この発明の第７実施例による半導体記憶装置Ｆ
の構成を示す一部省略した回路ブロック図である。
の構成を示す一部省略した回路ブロック図である。
【図９】この発明の第８実施例による半導体記憶装置Ｇ
の構成を示す一部省略した回路ブロック図である。
の構成を示す一部省略した回路ブロック図である。
【図１０】従来の半導体記憶装置Ｈの構成を示す一部省
略した回路ブロック図である。
略した回路ブロック図である。
１ シリコン基板 ６ シリコン薄膜 ７ バックゲート ８ 絶縁膜 Ａ〜Ｇ 半導体記憶装置 ＭＣ メモリセル ＳＮ ストレージノード Ｑ１ 書込トランジスタ Ｑ２ 読出トランジスタ ＣＳ 強誘電体コンデンサ ＢＬ 書込ビット線 ＢＬ′ 読出ビット線 ＷＬ 書込ワード線 ＷＬ′ 読出ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４５１ 7210−4Ｍ
Claims (13)
- 【請求項１】 行および列方向に配列された複数のメモ
リセルを備え、データの読み書きが可能な半導体記憶装
置において、 前記メモリセルは、 ２値信号を表わす第１または第２の電位を保持する記憶
ノードと、 その第１の電極が前記記憶ノードに接続され、その第２
の電極に前記第１または第２の電位が印加され、その制
御電極に前記記憶ノードへの前記２値信号の書込を指令
する書込指令信号が入力される書込トランジスタと、 その第１の制御電極が前記記憶ノードに接続され、その
第１および第２の電極が該第１および第２の電極間の導
通状態を検出するための導通状態検出手段に接続され、
その第２の制御電極に前記記憶ノードに書込まれた前記
２値信号の読出しを指令する読出指令信号が入力される
読出トランジスタとを含むことを特徴とする、半導体記
憶装置。 - 【請求項２】 行および列方向に配列された複数のメモ
リセルを備え、データの読み書きが可能な半導体記憶装
置において、 前記メモリセルは、 ２値信号を表わす第１または第２の状態に分極する強誘
電体コンデンサと、 その第１の電極が前記強誘電体コンデンサの一方電極に
接続され、その第２の電極に前記強誘電体コンデンサを
前記第１または第２の状態に分極させるための第１また
は第２の電位が印加され、その制御電極に前記強誘電体
コンデンサへの前記２値信号の書込を指令する書込指令
信号が入力される書込トランジスタと、 その第１の制御電極が前記強誘電体コンデンサの他方電
極に接続され、その第１および第２の電極が該第１およ
び第２の電極間の導通状態を検出するための導通状態検
出手段に接続され、その第２の制御電極に前記強誘電体
コンデンサに書込まれた前記２値信号の読出しを指令す
る読出指令信号が入力される読出トランジスタとを含む
ことを特徴とする、半導体記憶装置。 - 【請求項３】 前記書込トランジスタは半導体基板に形
成されたバルクトランジスタであり、 前記読出トランジスタは前記読出トランジスタの上方に
絶縁して形成された薄膜トランジスタであることを特徴
とする、請求項１または２に記載の半導体記憶装置。 - 【請求項４】 前記読出トランジスタの第２の制御電極
は該読出トランジスタのチャネル領域上に直接または絶
縁膜を介して設けられていることを特徴とする、請求項
３に記載の半導体記憶装置。 - 【請求項５】 前記絶縁膜はゲート絶縁膜と同程度また
はそれ以下の膜厚であることを特徴とする、請求項４に
記載の半導体記憶装置。 - 【請求項６】 各メモリセル行に対応して設けられた書
込ワード線および読出ワード線と、 各メモリセル列に対応して設けられた書込ビット線およ
び読出ビット線とを備え、 前記各メモリセル行を構成する各メモリセルの書込トラ
ンジスタの制御電極が前記書込ワード線に接続され、 前記各メモリセル行を構成する各メモリセルの読出トラ
ンジスタの第２の制御電極が前記読出ワード線に接続さ
れ、 前記各メモリセル列を構成する各メモリセルの書込トラ
ンジスタの第２の電極が前記書込ビット線に接続され、 前記各メモリセル列を構成する各メモリセルの読出トラ
ンジスタの第２の電極が前記読出ビット線に接続されて
いることを特徴とする、請求項１ないし５のいずれかに
記載の半導体記憶装置。 - 【請求項７】 各メモリセル行に対応して設けられた書
込ワード線および読出ワード線と、 各メモリセル列に対応して設けられた書込ビット線およ
び読出ビット線とを備え、 前記各メモリセル行を構成する各メモリセルの書込トラ
ンジスタの制御電極が前記書込ワード線に接続され、 前記各メモリセル行を構成する各メモリセルの読出トラ
ンジスタの第２の制御電極が前記読出ワード線に接続さ
れ、 前記各メモリセル列を構成する各メモリセルの書込トラ
ンジスタの第２の電極が一方方向に隣接するメモリセル
の記憶ノードに接続され、一方方向端のメモリセルの書
込トランジスタの第２の電極が前記書込ビット線に接続
され、 前記各メモリセル列を構成する各メモリセルの読出トラ
ンジスタの第２の電極が前記読出ビット線に接続されて
いることを特徴とする、請求項１ないし５のいずれかに
記載の半導体記憶装置。 - 【請求項８】 各メモリセル行に対応して設けられた書
込ワード線および読出ワード線と、 各メモリセル列に対応して設けられた書込ビット線およ
び読出ビット線とを備え、 前記各メモリセル行を構成する各メモリセルの書込トラ
ンジスタの制御電極が前記書込ワード線に接続され、 前記各メモリセル行を構成する各メモリセルの読出トラ
ンジスタの第２の制御電極が前記読出ワード線に接続さ
れ、 前記各メモリセル列を構成する各メモリセルの書込トラ
ンジスタの第２の電極が前記書込ビット線に接続され、 前記各メモリセル列を構成するメモリセルの読出トラン
ジスタの第２の電極が一方方向に隣接するメモリセルの
読出トランジスタの第１の電極に接続され、一方方向端
のメモリセルの読出トランジスタの第２の電極が前記読
出ビット線に接続されていることを特徴とする、請求項
１ないし５のいずれかに記載の半導体記憶装置。 - 【請求項９】 各メモリセル行に対応して設けられた書
込ワード線および読出ワードと、 各メモリセル列に対応して設けられた書込ビット線およ
び読出ビット線とを備え、 前記各メモリセル行を構成する各メモリセルの書込トラ
ンジスタの制御電極が前記書込ワード線に接続され、 前記各メモリセル行を構成する各メモリセルの読出トラ
ンジスタの第２の制御電極が前記読出ワード線に接続さ
れ、 前記各メモリセル列を構成する各メモリセルの書込トラ
ンジスタの第２の電極が一方方向に隣接するメモリセル
の記憶ノードに接続され、一方方向端のメモリセルの書
込トランジスタの第２の電極が前記書込ビット線に接続
され、 前記各メモリセル列を構成するメモリセルの読出トラン
ジスタの第２の電極が一方方向に隣接するメモリセルの
読出トランジスタの第１の電極に接続され、一方方向端
のメモリセルの読出トランジスタの第２の電極が前記読
出ビット線に接続されていることを特徴とする、請求項
１ないし５のいずれかに記載の半導体記憶装置。 - 【請求項１０】 前記書込ビット線と前記読出ビット線
が共通化されていることを特徴とする、請求項６ないし
９のいずれかに記載の半導体記憶装置。 - 【請求項１１】 前記書込トランジスタと前記読出トラ
ンジスタは互いに導電形式が異なるトランジスタであ
り、 前記書込ワード線と前記読出ワード線が共通化されてい
ることを特徴とする、請求項６ないし１０のいずれかに
記載の半導体記憶装置。 - 【請求項１２】 ２値信号を表わす第１または第２の電
位を保持する記憶ノードと、 その第１の電極が前記記憶ノードに接続され、その第２
の電極に前記第１または第２の電位が印加され、その制
御電極に前記記憶ノードへの前記２値信号の書込を指令
する書込指令信号が入力される書込トランジスタと、 その第１の制御電極が前記記憶ノードに接続され、その
第１および第２の電極が該第１および第２の電極間の導
通状態を検出するための導通状態検出手段に接続され、
その第２の制御電極に前記記憶ノードに書込まれた前記
２値信号の読出しを指令する読出指令信号が入力される
読出トランジスタとを含むメモリセルを備えた半導体記
憶装置におけるデータの書込および読出方法であって、 前記書込トランジスタの前記第２の電極に前記第１また
は第２の電位を印加し、該書込トランジスタの前記制御
電極に前記書込指令信号を出力して前記記憶ノードに前
記第１または第２の電位を保持させ、 前記読出トランジスタの前記第２の制御電極に前記読出
指令信号を出力して該読出トランジスタのしきい値を変
化させ、前記導通状態検出手段によって検出した前記第
１および第２の電極間の導通状態から前記記憶ノードの
電位を判定することを特徴とする、半導体記憶装置にお
けるデータの書込および読出方法。 - 【請求項１３】 ２値信号を表わす第１または第２の状
態に分極する強誘電体コンデンサと、 その第１の電極が前記強誘電体コンデンサの一方電極に
接続され、その第２の電極に前記強誘電体コンデンサを
前記第１または第２の状態に分極させるための第１また
は第２の電位が印加され、その制御電極に前記強誘電体
コンデンサへの前記２値信号の書込みを指令する書込指
令信号が入力される書込トランジスタと、 その第１の制御電極が前記強誘電体コンデンサの他方電
極に接続され、その第１および第２の電極が該第１およ
び第２の電極間の導通状態を検出するための導通状態検
出手段に接続され、その第２の制御電極に前記強誘電体
コンデンサに書込まれた前記２値信号の読出を指令する
読出指令信号が入力される読出トランジスタとを含むメ
モリセルを備えた半導体記憶装置におけるデータの書込
および読出方法であって、 前記書込トランジスタの前記第２の電極に前記第１また
は第２の電位を印加し、該書込トランジスタの前記制御
電極に前記書込指令信号を出力して前記強誘電体コンデ
ンサを前記第１または第２の状態に分極させ、 前記読出トランジスタの前記第２の制御電極に前記読出
指令信号を出力して該読出トランジスタのしきい値を変
化させ、前記導通状態検出手段によって検出した前記第
１および第２の電極間の導通状態から前記強誘電体コン
デンサの分極の状態を判定することを特徴とする、半導
体記憶装置におけるデータの書込および読出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5319740A JPH07176184A (ja) | 1993-12-20 | 1993-12-20 | 半導体記憶装置と、その半導体記憶装置におけるデータの書込および読出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5319740A JPH07176184A (ja) | 1993-12-20 | 1993-12-20 | 半導体記憶装置と、その半導体記憶装置におけるデータの書込および読出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176184A true JPH07176184A (ja) | 1995-07-14 |
Family
ID=18113652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5319740A Withdrawn JPH07176184A (ja) | 1993-12-20 | 1993-12-20 | 半導体記憶装置と、その半導体記憶装置におけるデータの書込および読出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07176184A (ja) |
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-
1993
- 1993-12-20 JP JP5319740A patent/JPH07176184A/ja not_active Withdrawn
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| Date | Code | Title | Description |
|---|---|---|---|
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