JPH11126491A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11126491A JPH11126491A JP14464398A JP14464398A JPH11126491A JP H11126491 A JPH11126491 A JP H11126491A JP 14464398 A JP14464398 A JP 14464398A JP 14464398 A JP14464398 A JP 14464398A JP H11126491 A JPH11126491 A JP H11126491A
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
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- Computer Hardware Design (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 書込みサイクルを短縮して動作の高速化を図
ることを目的とする。 【解決手段】 マトリクス状に配列されたセルを有する
半導体記憶装置において、各セルはドライバトランジス
タ（Ｑ１）と、読出しワード線で制御され、読出しビッ
ト線に読み出したデータを出力する読出しトランジスタ
（Ｑ２）と、書込みワード線で制御され、ドライバトラ
ンジスタのゲートに接続されるセルキャパシタに書込み
ビット線からの書込みデータを供給する書込みトランジ
スタ（Ｑ３）と、コラム書込み選択信号線で制御され、
前記書込みトランジスタに直列に接続されるコラム書込
み選択トランジスタ（Ｑ４）とを有し、データの書込み
時、書込みビット線からの書込みデータを、コラム書込
み選択トランジスタとワード線につながる書込みトラン
ジスタの両方を介して、セルキャパシタに供給する。
ることを目的とする。 【解決手段】 マトリクス状に配列されたセルを有する
半導体記憶装置において、各セルはドライバトランジス
タ（Ｑ１）と、読出しワード線で制御され、読出しビッ
ト線に読み出したデータを出力する読出しトランジスタ
（Ｑ２）と、書込みワード線で制御され、ドライバトラ
ンジスタのゲートに接続されるセルキャパシタに書込み
ビット線からの書込みデータを供給する書込みトランジ
スタ（Ｑ３）と、コラム書込み選択信号線で制御され、
前記書込みトランジスタに直列に接続されるコラム書込
み選択トランジスタ（Ｑ４）とを有し、データの書込み
時、書込みビット線からの書込みデータを、コラム書込
み選択トランジスタとワード線につながる書込みトラン
ジスタの両方を介して、セルキャパシタに供給する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、より詳細にはＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイスに関す
る。より特定すれば、本発明はＤＲＡＭデバイスの動作
（サイクルタイム）の高速化に関する。現在、一般的な
ＤＲＡＭデバイスは、１トランジスタと１キャパシタか
らなるメモリセルを採用し、高集積化を達成している。
読出しはセルの電荷をビット線の電荷と分配したハイイ
ンピーダンスの状態で行うため、読出し速度が遅い。ま
た、セルデータは破壊読出しを行うため、同一ワード線
で選択されたセルに対して、全体をセンスアンプで増幅
して再書込みを行う必要がある。アドレスアクセスタイ
ムはＣＰＵ等の高速化に対して、５〜６倍以上に遅くな
って、高速転送Ｉ／Ｏを用いても、レイテンシは５〜１
０となっている。
し、より詳細にはＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイスに関す
る。より特定すれば、本発明はＤＲＡＭデバイスの動作
（サイクルタイム）の高速化に関する。現在、一般的な
ＤＲＡＭデバイスは、１トランジスタと１キャパシタか
らなるメモリセルを採用し、高集積化を達成している。
読出しはセルの電荷をビット線の電荷と分配したハイイ
ンピーダンスの状態で行うため、読出し速度が遅い。ま
た、セルデータは破壊読出しを行うため、同一ワード線
で選択されたセルに対して、全体をセンスアンプで増幅
して再書込みを行う必要がある。アドレスアクセスタイ
ムはＣＰＵ等の高速化に対して、５〜６倍以上に遅くな
って、高速転送Ｉ／Ｏを用いても、レイテンシは５〜１
０となっている。
【０００２】また、書込み動作においても、同一ワード
線につながるセルのデータは破壊されるので、書込むセ
ル以外についても、まず読出し動作を行い、続いてリス
トア動作を行う必要があり、書込みサイクルもレイテン
シの同程度以上となる。本発明は、ＳＲＡＭデバイス程
度の書込みサイクルとＲＯＭ程度の読出しサイクルを提
供し、セル面積はＳＲＡＭより縮小した半導体記憶装置
に関する。
線につながるセルのデータは破壊されるので、書込むセ
ル以外についても、まず読出し動作を行い、続いてリス
トア動作を行う必要があり、書込みサイクルもレイテン
シの同程度以上となる。本発明は、ＳＲＡＭデバイス程
度の書込みサイクルとＲＯＭ程度の読出しサイクルを提
供し、セル面積はＳＲＡＭより縮小した半導体記憶装置
に関する。
【０００３】
【従来の技術】容量性のメモリセルとして、１９７０年
代の３トランジスタＤＲＡＭデバイスがある。この３ト
ランジスタＤＲＡＭデバイスの構成を図３に示す。１メ
モリセルは、ドライバトランジスタＱ１、読出しトラン
ジスタＱ２及び書込みトランジスタＱ３からなる。記憶
容量を構成するセルキャパシタ（波線で示す）は、ドラ
イバトランジスタＱ１のゲートに接続されている。読出
しトランジスタＱ２は、読出しワード線Ｒｅａｄ ＷＬ
ｎ（ｎ＝０、１、・・・、ｎ）で制御され、書込みトラ
ンジスタＱ３は、書込みワード線ＷｒｉｔｅＷＬｎで制
御される。読出しトランジスタＱ２は読出しビット線Ｒ
ｅａｄＢＬｎに接続され、書込みトランジスタＱ３は書
込みビット線ＷｒｉｔｅＢＬｎに接続されている。な
お、以下の説明では、ビット線やワード線のＲｅａｄ及
びＷｒｉｔｅをそれぞれＲ及びＷと略記する。
代の３トランジスタＤＲＡＭデバイスがある。この３ト
ランジスタＤＲＡＭデバイスの構成を図３に示す。１メ
モリセルは、ドライバトランジスタＱ１、読出しトラン
ジスタＱ２及び書込みトランジスタＱ３からなる。記憶
容量を構成するセルキャパシタ（波線で示す）は、ドラ
イバトランジスタＱ１のゲートに接続されている。読出
しトランジスタＱ２は、読出しワード線Ｒｅａｄ ＷＬ
ｎ（ｎ＝０、１、・・・、ｎ）で制御され、書込みトラ
ンジスタＱ３は、書込みワード線ＷｒｉｔｅＷＬｎで制
御される。読出しトランジスタＱ２は読出しビット線Ｒ
ｅａｄＢＬｎに接続され、書込みトランジスタＱ３は書
込みビット線ＷｒｉｔｅＢＬｎに接続されている。な
お、以下の説明では、ビット線やワード線のＲｅａｄ及
びＷｒｉｔｅをそれぞれＲ及びＷと略記する。
【０００４】読出しに関しては、セルキャパシタをドラ
イバトランジスタＱ１のゲートに接続しているため、読
出しワード線ＲＷＬで読出しトランジスタＱ２を導通さ
せても、記憶容量（セルキャパシタ）の電位は保たれ、
非破壊読出しとなる。従って、読出し後の再書込みは不
要で、読出しサイクルは短縮される。また、ドライバト
ランジスタＱ１を通して読出しビット線ＲＢＬをグラン
ドＧＮＤに引き下げるか、引き下げないかの電流駆動の
セルデータの読出しのため、読出しビット線ＲＢＬの電
圧変化は急速で、高速読出しが可能である。
イバトランジスタＱ１のゲートに接続しているため、読
出しワード線ＲＷＬで読出しトランジスタＱ２を導通さ
せても、記憶容量（セルキャパシタ）の電位は保たれ、
非破壊読出しとなる。従って、読出し後の再書込みは不
要で、読出しサイクルは短縮される。また、ドライバト
ランジスタＱ１を通して読出しビット線ＲＢＬをグラン
ドＧＮＤに引き下げるか、引き下げないかの電流駆動の
セルデータの読出しのため、読出しビット線ＲＢＬの電
圧変化は急速で、高速読出しが可能である。
【０００５】
【発明が解決しようとする課題】しかしながら、この３
トランジスタ構成では、データの書込み時に、破壊書込
みとなる。これを図４を参照して説明すると、書込みワ
ード線ＷＷＬで選択される全てのセルは、各々のメモリ
セルノードと書込みビット線ＷＢＬが書込みトランジス
タＱ３を通じて導通するため、各々の書込みビット線の
電位がセルキャパシタに注入されてしまう。例えば、書
込みワード線ＷＷＬ０が選択されると、これに接続され
るＡ、Ｂ等のメモリセルのセルキャパシタに、それぞれ
の書込みビット線ＷＢＬ０、ＷＢＬ１等の電位、すなわ
ちデータが書き込まれてしまう。
トランジスタ構成では、データの書込み時に、破壊書込
みとなる。これを図４を参照して説明すると、書込みワ
ード線ＷＷＬで選択される全てのセルは、各々のメモリ
セルノードと書込みビット線ＷＢＬが書込みトランジス
タＱ３を通じて導通するため、各々の書込みビット線の
電位がセルキャパシタに注入されてしまう。例えば、書
込みワード線ＷＷＬ０が選択されると、これに接続され
るＡ、Ｂ等のメモリセルのセルキャパシタに、それぞれ
の書込みビット線ＷＢＬ０、ＷＢＬ１等の電位、すなわ
ちデータが書き込まれてしまう。
【０００６】このため、図４のセルＡやＢのデータ書込
みサイクルに示すように、１書込みサイクルは読出し動
作とリストア動作とが必要となる。すなわち、目的とす
るセル、例えばセルＡにデータを書き込む場合に、まず
読出しワード線ＲＷＬ０を駆動して、これに接続される
１ワード線分のセルデータを読出しビット線ＲＢＬ０、
ＲＢＬ１・・・に読出す。この読み出したデータを各ビ
ット線に接続されているセンスアンプ（図示を省略）で
ラッチしておいて、リストア動作、すなわちラッチした
データを再度セルに書込み、目的のセルＡには、書込み
ビット線ＷＢＬ０を介して、上記リストア動作のタイミ
ングで書込みデータを供給する。
みサイクルに示すように、１書込みサイクルは読出し動
作とリストア動作とが必要となる。すなわち、目的とす
るセル、例えばセルＡにデータを書き込む場合に、まず
読出しワード線ＲＷＬ０を駆動して、これに接続される
１ワード線分のセルデータを読出しビット線ＲＢＬ０、
ＲＢＬ１・・・に読出す。この読み出したデータを各ビ
ット線に接続されているセンスアンプ（図示を省略）で
ラッチしておいて、リストア動作、すなわちラッチした
データを再度セルに書込み、目的のセルＡには、書込み
ビット線ＷＢＬ０を介して、上記リストア動作のタイミ
ングで書込みデータを供給する。
【０００７】図４の例では、セルＡの書込み動作時、セ
ルＢのデータ（ハイレベル）が読出しビット線ＲＢＬ１
に読出され、リストア動作で書込みビット線ＷＢＬ１を
ハイレベルに駆動することで、セルＢにハイレベルのデ
ータを再度書込む。このように、書込み動作では、読出
しと再書込み（リストア）の２つの動作を連続して行う
必要があり、書込みサイクルの短縮はできない。なお、
図４の読出しサイクルは、書込みサイクルと同一サイク
ル時間のように図示してあるが、読出しに必要な時間
は、図示するようにその半分の時間でよい。
ルＢのデータ（ハイレベル）が読出しビット線ＲＢＬ１
に読出され、リストア動作で書込みビット線ＷＢＬ１を
ハイレベルに駆動することで、セルＢにハイレベルのデ
ータを再度書込む。このように、書込み動作では、読出
しと再書込み（リストア）の２つの動作を連続して行う
必要があり、書込みサイクルの短縮はできない。なお、
図４の読出しサイクルは、書込みサイクルと同一サイク
ル時間のように図示してあるが、読出しに必要な時間
は、図示するようにその半分の時間でよい。
【０００８】従って、本発明は上記従来技術の問題点を
解決し、書込みサイクルを短縮して動作の高速化を図る
ことを目的とする。
解決し、書込みサイクルを短縮して動作の高速化を図る
ことを目的とする。
【０００９】
【課題を解決するための手段】請求項１に記載の発明
は、マトリクス状に配列されたセルを有する半導体記憶
装置において、各セルはドライバトランジスタ（後述す
る実施例のトランジスタＱ１に相当）と、読出しワード
線で制御され、読出しビット線に読み出したデータを出
力する読出しトランジスタ（実施例のトランジスタＱ２
に相当）と、書込みワード線で制御され、ドライバトラ
ンジスタのゲートに接続されるセルキャパシタ（Ｃ）に
書込みビット線からの書込みデータを供給する書込みト
ランジスタ（実施例のトランジスタＱ３に相当）と、コ
ラム書込み選択信号線で制御され、前記書込みトランジ
スタに直列に接続されるコラム書込み選択トランジスタ
（実施例のトランジスタＱ４に相当）とを有する構成と
する。
は、マトリクス状に配列されたセルを有する半導体記憶
装置において、各セルはドライバトランジスタ（後述す
る実施例のトランジスタＱ１に相当）と、読出しワード
線で制御され、読出しビット線に読み出したデータを出
力する読出しトランジスタ（実施例のトランジスタＱ２
に相当）と、書込みワード線で制御され、ドライバトラ
ンジスタのゲートに接続されるセルキャパシタ（Ｃ）に
書込みビット線からの書込みデータを供給する書込みト
ランジスタ（実施例のトランジスタＱ３に相当）と、コ
ラム書込み選択信号線で制御され、前記書込みトランジ
スタに直列に接続されるコラム書込み選択トランジスタ
（実施例のトランジスタＱ４に相当）とを有する構成と
する。
【００１０】請求項２に記載の発明は、請求項１におい
て、前記各セルは、データの書込み時、書込みビット線
からの書込みデータを、コラム書込み選択トランジスタ
とワード線に制御される書込みトランジスタの両方を介
して、セルキャパシタに供給することを特徴とする半導
体記憶装置である。請求項３に記載の発明は、請求項１
または２において、アドレス線をデコードすることによ
り前記各セルの中から少なくともいずれか１つのセルを
指定するデコード手段（後述する実施例のコラムアドレ
スバッファ１４、コラムデコーダ１５に相当）と、デー
タの書込み時に、指定されたセルの書込みビット線に書
込みデータを供給し、更に該セルのコラム書込み選択信
号線を選択する選択手段（後述する実施例のコラムセレ
クタ１６、ライトコラム線ドライバ１７に相当）とを有
し、選択された信号線の制御で、指定されたセルのコラ
ム書込み選択トランジスタを駆動することを特徴とする
半導体記憶装置である。
て、前記各セルは、データの書込み時、書込みビット線
からの書込みデータを、コラム書込み選択トランジスタ
とワード線に制御される書込みトランジスタの両方を介
して、セルキャパシタに供給することを特徴とする半導
体記憶装置である。請求項３に記載の発明は、請求項１
または２において、アドレス線をデコードすることによ
り前記各セルの中から少なくともいずれか１つのセルを
指定するデコード手段（後述する実施例のコラムアドレ
スバッファ１４、コラムデコーダ１５に相当）と、デー
タの書込み時に、指定されたセルの書込みビット線に書
込みデータを供給し、更に該セルのコラム書込み選択信
号線を選択する選択手段（後述する実施例のコラムセレ
クタ１６、ライトコラム線ドライバ１７に相当）とを有
し、選択された信号線の制御で、指定されたセルのコラ
ム書込み選択トランジスタを駆動することを特徴とする
半導体記憶装置である。
【００１１】データの書込み時、データを書込むセルの
み、直列の書込みトランジスタとコラム書込み選択トラ
ンジスタの両方をオンにすることは、データを書込まな
いセルにおいては書込みトランジスタとコラム書込み選
択トランジスタのいずれかをオフにすることである。よ
って、本発明の半導体記憶装置は、セルキャパシタと書
込みビット線とは接続されず、選択されないセルのセル
キャパシタのデータが破壊されることはない。このよう
にして、非破壊書込みが可能となる。よって、従来のよ
うに読出してリストアする必要はなく、書込み動作を高
速化することができる。
み、直列の書込みトランジスタとコラム書込み選択トラ
ンジスタの両方をオンにすることは、データを書込まな
いセルにおいては書込みトランジスタとコラム書込み選
択トランジスタのいずれかをオフにすることである。よ
って、本発明の半導体記憶装置は、セルキャパシタと書
込みビット線とは接続されず、選択されないセルのセル
キャパシタのデータが破壊されることはない。このよう
にして、非破壊書込みが可能となる。よって、従来のよ
うに読出してリストアする必要はなく、書込み動作を高
速化することができる。
【００１２】請求項４に記載の発明は、請求項１または
２において、読出しビット線と隣接するセルのコラム書
込み選択信号線とは、共通化された信号線であることを
特徴とする。また、請求項５に記載の発明は、請求項４
において、アドレス線をデコードすることにより前記各
セルの中から少なくともいずれか１つのセルを指定する
デコード手段（後述する実施例のコラムアドレスバッフ
ァ１４、コラムデコーダ１５に相当）と、データの書込
み時に、指定されたセルの書込みビット線に書込みデー
タを供給し、更に該セルの前記共通化された信号線を選
択する選択手段（後述する実施例のコラムセレクタ１
６、ライトコラム線ドライバ１７に相当）とを有し、選
択された信号線の制御で、指定されたセルのコラム書込
み選択トランジスタを駆動することを特徴とする。請求
項４または５の構成は、後述する第２の実施例に相当す
る。
２において、読出しビット線と隣接するセルのコラム書
込み選択信号線とは、共通化された信号線であることを
特徴とする。また、請求項５に記載の発明は、請求項４
において、アドレス線をデコードすることにより前記各
セルの中から少なくともいずれか１つのセルを指定する
デコード手段（後述する実施例のコラムアドレスバッフ
ァ１４、コラムデコーダ１５に相当）と、データの書込
み時に、指定されたセルの書込みビット線に書込みデー
タを供給し、更に該セルの前記共通化された信号線を選
択する選択手段（後述する実施例のコラムセレクタ１
６、ライトコラム線ドライバ１７に相当）とを有し、選
択された信号線の制御で、指定されたセルのコラム書込
み選択トランジスタを駆動することを特徴とする。請求
項４または５の構成は、後述する第２の実施例に相当す
る。
【００１３】請求項６に記載の発明は、請求項１または
２において、各セルの読出しビット線とコラム書込み選
択信号線とは、共通化された信号線であることを特徴と
する。また、請求項７に記載の発明は、請求項６におい
て、アドレス線をデコードすることにより前記各セルの
中から少なくともいずれか１つのセルを指定するデコー
ド手段（後述する実施例のコラムアドレスバッファ１
４、コラムデコーダ１５に相当）と、データの書込み時
に、指定されたセルの書込みビット線に書込みデータを
供給し、更に該セルの前記共通化された信号線を選択す
る選択手段（後述する実施例のコラムセレクタ１６、ラ
イトコラム線ドライバ１７に相当）とを有し、選択され
た信号線の制御で、指定されたセルのコラム書込み選択
トランジスタを駆動することを特徴とする。請求項６ま
たは７の構成は、後述する第３の実施例に相当する。
２において、各セルの読出しビット線とコラム書込み選
択信号線とは、共通化された信号線であることを特徴と
する。また、請求項７に記載の発明は、請求項６におい
て、アドレス線をデコードすることにより前記各セルの
中から少なくともいずれか１つのセルを指定するデコー
ド手段（後述する実施例のコラムアドレスバッファ１
４、コラムデコーダ１５に相当）と、データの書込み時
に、指定されたセルの書込みビット線に書込みデータを
供給し、更に該セルの前記共通化された信号線を選択す
る選択手段（後述する実施例のコラムセレクタ１６、ラ
イトコラム線ドライバ１７に相当）とを有し、選択され
た信号線の制御で、指定されたセルのコラム書込み選択
トランジスタを駆動することを特徴とする。請求項６ま
たは７の構成は、後述する第３の実施例に相当する。
【００１４】請求項８に記載の発明は、請求項１または
２において、読出しビット線と隣接するセルの書込みビ
ット線とは、共通化された信号線であることを特徴とす
る。また、請求項９に記載の発明は、請求項８におい
て、アドレス線をデコードすることにより前記各セルの
中から少なくともいずれか１つのセルを指定するデコー
ド手段（後述する実施例のコラムアドレスバッファ１
４、コラムデコーダ１５に相当）と、データの書込み時
に、指定されたセルの前記共通化された信号線に書込み
データを供給し、更に該セルのコラム書込み選択信号線
を選択する選択手段（後述する実施例のコラムセレクタ
１６、ライトコラム線ドライバ１７に相当）とを有し、
選択された信号線の制御で、指定されたセルのコラム書
込み選択トランジスタを駆動することを特徴とする。請
求項８または９の構成は、後述する第４の実施例に相当
する。
２において、読出しビット線と隣接するセルの書込みビ
ット線とは、共通化された信号線であることを特徴とす
る。また、請求項９に記載の発明は、請求項８におい
て、アドレス線をデコードすることにより前記各セルの
中から少なくともいずれか１つのセルを指定するデコー
ド手段（後述する実施例のコラムアドレスバッファ１
４、コラムデコーダ１５に相当）と、データの書込み時
に、指定されたセルの前記共通化された信号線に書込み
データを供給し、更に該セルのコラム書込み選択信号線
を選択する選択手段（後述する実施例のコラムセレクタ
１６、ライトコラム線ドライバ１７に相当）とを有し、
選択された信号線の制御で、指定されたセルのコラム書
込み選択トランジスタを駆動することを特徴とする。請
求項８または９の構成は、後述する第４の実施例に相当
する。
【００１５】請求項１０に記載の発明は、請求項１また
は２において、各セルの読出しビット線と書込みビット
線とは、共通化された信号線であることを特徴とする。
また、請求項１１に記載の発明は、請求項１０におい
て、アドレス線をデコードすることにより前記各セルの
中から少なくともいずれか１つのセルを指定するデコー
ド手段（後述する実施例のコラムアドレスバッファ１
４、コラムデコーダ１５に相当）と、データの書込み時
に、指定されたセルの前記共通化された信号線に書込み
データを供給し、更に該セルのコラム書込み選択信号線
を選択する選択手段（後述する実施例のコラムセレクタ
１６、ライトコラム線ドライバ１７に相当）とを有し、
選択された信号線の制御で、指定されたセルのコラム書
込み選択トランジスタを駆動することを特徴とする。請
求項１０または１１の構成は、後述する第５の実施例に
相当する。
は２において、各セルの読出しビット線と書込みビット
線とは、共通化された信号線であることを特徴とする。
また、請求項１１に記載の発明は、請求項１０におい
て、アドレス線をデコードすることにより前記各セルの
中から少なくともいずれか１つのセルを指定するデコー
ド手段（後述する実施例のコラムアドレスバッファ１
４、コラムデコーダ１５に相当）と、データの書込み時
に、指定されたセルの前記共通化された信号線に書込み
データを供給し、更に該セルのコラム書込み選択信号線
を選択する選択手段（後述する実施例のコラムセレクタ
１６、ライトコラム線ドライバ１７に相当）とを有し、
選択された信号線の制御で、指定されたセルのコラム書
込み選択トランジスタを駆動することを特徴とする。請
求項１０または１１の構成は、後述する第５の実施例に
相当する。
【００１６】請求項４から１１に記載の発明は、信号線
の数を減らすことで、セルアレイの一層の小型化を可能
とする構成である。請求項１２に記載の発明は、請求項
１または２において、書込みビット線とセルキャパシタ
との間に、前記ワード線につながる書込みトランジスタ
及びコラム書込み選択トランジスタと直列に書込み制御
トランジスタ（後述する実施例のトランジスタＱ５）を
設け、該書込み制御トランジスタを隣接するセルに係る
書込みビット線で制御すると共に、各セルにおいて、書
込みビット線、読出しビット線及びコラム書込み選択信
号線とを共通化した信号線で構成することを特徴とす
る。また、請求項１３に記載の発明は、請求項１２にお
いて、アドレス線をデコードすることにより前記各セル
の中から少なくともいずれか１つのセルを指定するデコ
ード手段（後述する実施例のコラムアドレスバッファ１
４、コラムデコーダ１５に相当）と、データの書込み時
に、指定されたセルの前記共通化した信号線に書込みデ
ータを供給し、更に該セル隣接したセルの共通化した信
号線を選択する選択手段（後述する実施例のコラムセレ
クタ１６、ライトコラム線ドライバ１７に相当）とを有
し、選択された信号線の制御で、指定されたセルのコラ
ム書込み選択トランジスタを駆動することを特徴とす
る。請求項１２または１３の構成は、後述する第６の実
施例に相当する。この構成は、信号線の数を更に減らす
ものであり、より一層のセルアレイの小型化が可能にな
る。
の数を減らすことで、セルアレイの一層の小型化を可能
とする構成である。請求項１２に記載の発明は、請求項
１または２において、書込みビット線とセルキャパシタ
との間に、前記ワード線につながる書込みトランジスタ
及びコラム書込み選択トランジスタと直列に書込み制御
トランジスタ（後述する実施例のトランジスタＱ５）を
設け、該書込み制御トランジスタを隣接するセルに係る
書込みビット線で制御すると共に、各セルにおいて、書
込みビット線、読出しビット線及びコラム書込み選択信
号線とを共通化した信号線で構成することを特徴とす
る。また、請求項１３に記載の発明は、請求項１２にお
いて、アドレス線をデコードすることにより前記各セル
の中から少なくともいずれか１つのセルを指定するデコ
ード手段（後述する実施例のコラムアドレスバッファ１
４、コラムデコーダ１５に相当）と、データの書込み時
に、指定されたセルの前記共通化した信号線に書込みデ
ータを供給し、更に該セル隣接したセルの共通化した信
号線を選択する選択手段（後述する実施例のコラムセレ
クタ１６、ライトコラム線ドライバ１７に相当）とを有
し、選択された信号線の制御で、指定されたセルのコラ
ム書込み選択トランジスタを駆動することを特徴とす
る。請求項１２または１３の構成は、後述する第６の実
施例に相当する。この構成は、信号線の数を更に減らす
ものであり、より一層のセルアレイの小型化が可能にな
る。
【００１７】請求項１４に記載の発明は、請求項１また
は２において、各セルにおいて、書込みビット線と読出
しビット線とを共通化した信号線で構成するとともに、
複数セルに係るコラム書込み選択信号線を同時に駆動す
ることで、複数ビットのデータを同時に複数セルに書込
むことを特徴とする。信号線の数を減らすと共に、同時
に複数のセルにデータを書き込めるので、後述するバイ
トワイド構成におけるライト・パー・ビットが可能であ
る。すなわち、ビット単位に選択的に同時に書込みたい
セルを指定することができる。なお、この構成は、後述
する第７の実施例に相当する。
は２において、各セルにおいて、書込みビット線と読出
しビット線とを共通化した信号線で構成するとともに、
複数セルに係るコラム書込み選択信号線を同時に駆動す
ることで、複数ビットのデータを同時に複数セルに書込
むことを特徴とする。信号線の数を減らすと共に、同時
に複数のセルにデータを書き込めるので、後述するバイ
トワイド構成におけるライト・パー・ビットが可能であ
る。すなわち、ビット単位に選択的に同時に書込みたい
セルを指定することができる。なお、この構成は、後述
する第７の実施例に相当する。
【００１８】請求項１５に記載の発明は、請求項１また
は２において、各セルにおいて、読出しビット線とコラ
ム書込み選択信号線とを共通化した信号線で構成すると
ともに、複数セルに係るコラム書込み選択信号線を同時
に駆動することで、複数ビットを同時に複数セルに書込
むことを特徴とする。信号線の数を減らすと共に、同時
に複数のセルにデータを書き込めるので、後述するバイ
トワイド構成におけるライト・パー・ビットが可能であ
る。すなわち、ビット単位に選択的に同時に書込みたい
セルを指定することができる。なお、この構成は、後述
する第８の実施例に相当する。
は２において、各セルにおいて、読出しビット線とコラ
ム書込み選択信号線とを共通化した信号線で構成すると
ともに、複数セルに係るコラム書込み選択信号線を同時
に駆動することで、複数ビットを同時に複数セルに書込
むことを特徴とする。信号線の数を減らすと共に、同時
に複数のセルにデータを書き込めるので、後述するバイ
トワイド構成におけるライト・パー・ビットが可能であ
る。すなわち、ビット単位に選択的に同時に書込みたい
セルを指定することができる。なお、この構成は、後述
する第８の実施例に相当する。
【００１９】請求項１６に記載の発明は、請求項１また
は２記載において、読出しビット線と隣接するセルの書
込みビット線とを共通化した信号線で構成するととも
に、読出し及び書込み動作を交互に行い、共通化した信
号線上に現われる読出しデータを隣のコラムのセルに書
込むことで、データを順次シフトすることを特徴とす
る。この構成は、後述する第９の実施例に相当する。
は２記載において、読出しビット線と隣接するセルの書
込みビット線とを共通化した信号線で構成するととも
に、読出し及び書込み動作を交互に行い、共通化した信
号線上に現われる読出しデータを隣のコラムのセルに書
込むことで、データを順次シフトすることを特徴とす
る。この構成は、後述する第９の実施例に相当する。
【００２０】請求項１７に記載の発明は、請求項１また
は２において、各セルにおいて、書込みビット線と読出
しビット線とを共通化した信号線で構成するとともに、
読出し及び書込み動作を交互に行い、共通化した信号線
上に現われる読出しデータを同一コラムの別のセルに書
込むことで、データを順次シフトすることを特徴とす
る。この構成は、後述する第１０の実施例に相当する。
は２において、各セルにおいて、書込みビット線と読出
しビット線とを共通化した信号線で構成するとともに、
読出し及び書込み動作を交互に行い、共通化した信号線
上に現われる読出しデータを同一コラムの別のセルに書
込むことで、データを順次シフトすることを特徴とす
る。この構成は、後述する第１０の実施例に相当する。
【００２１】請求項１８に記載の発明は、請求項４乃至
１７いずれか一項において、該書込みトランジスタと該
コラム書込み選択トランジスタに置き換えて、書込みワ
ード線とコラム書込み選択信号線を入力とし、書込み選
択信号線を出力とするＡＮＤ回路（後述する実施例のＡ
ＮＤ回路１０１に相当）と、書込み選択信号線で制御さ
れ、ドライバトランジスタのゲートに接続されるセルキ
ャパシタに、書込みビット線からの書込みデータを供給
する書込み選択トランジスタ（後述する実施例のトラン
ジスタ１０１に相当）とを有することを特徴とする。こ
の構成は、後述する第１１から第１９の実施例に相当す
る。
１７いずれか一項において、該書込みトランジスタと該
コラム書込み選択トランジスタに置き換えて、書込みワ
ード線とコラム書込み選択信号線を入力とし、書込み選
択信号線を出力とするＡＮＤ回路（後述する実施例のＡ
ＮＤ回路１０１に相当）と、書込み選択信号線で制御さ
れ、ドライバトランジスタのゲートに接続されるセルキ
ャパシタに、書込みビット線からの書込みデータを供給
する書込み選択トランジスタ（後述する実施例のトラン
ジスタ１０１に相当）とを有することを特徴とする。こ
の構成は、後述する第１１から第１９の実施例に相当す
る。
【００２２】
【発明の実施の形態】本発明の原理は、書込み動作時に
も非破壊動作を行うことができるように、３トランジス
タ構成のセルにコラム書込み選択トランジスタを設け
る。これをコラム書込み選択信号等の制御信号で制御
し、書込みワード線とコラム書込み選択信号が通るコラ
ム選択信号線で同時に選択されたセルのみが、書込みビ
ット線に導通され、書込みデータがそのセルのセルキャ
パシタに与えられる。半選択のセル（同一書込みワード
線で選択されるが、コラムが選択されていないもの）
は、コラム選択信号線が非選択なので、対応する書込み
ビット線とは接続されず、セルキャパシタのデータは破
壊されない。
も非破壊動作を行うことができるように、３トランジス
タ構成のセルにコラム書込み選択トランジスタを設け
る。これをコラム書込み選択信号等の制御信号で制御
し、書込みワード線とコラム書込み選択信号が通るコラ
ム選択信号線で同時に選択されたセルのみが、書込みビ
ット線に導通され、書込みデータがそのセルのセルキャ
パシタに与えられる。半選択のセル（同一書込みワード
線で選択されるが、コラムが選択されていないもの）
は、コラム選択信号線が非選択なので、対応する書込み
ビット線とは接続されず、セルキャパシタのデータは破
壊されない。
【００２３】このように、非破壊書込みとなるため、書
込みワード線上の他のセルに対する読出しと再書込み動
作が不要となり、代わりに書込み動作のみが行われるた
め、書込みサイクルを短縮できる。すなわち、ＳＲＡＭ
デバイスと同等の書込み時間でデータを書き込むことが
できる。図１は、本発明の第１の実施例を示す回路図で
ある。また、図２は、セルＡにハイレベルを書込み、セ
ルＢにローレベルを書込み、セルＡの読出し及びセルＢ
の読出しをこの順で行った場合の図１の回路の動作を示
すタイミング図である。
込みワード線上の他のセルに対する読出しと再書込み動
作が不要となり、代わりに書込み動作のみが行われるた
め、書込みサイクルを短縮できる。すなわち、ＳＲＡＭ
デバイスと同等の書込み時間でデータを書き込むことが
できる。図１は、本発明の第１の実施例を示す回路図で
ある。また、図２は、セルＡにハイレベルを書込み、セ
ルＢにローレベルを書込み、セルＡの読出し及びセルＢ
の読出しをこの順で行った場合の図１の回路の動作を示
すタイミング図である。
【００２４】図１に示すように、各セルに第４のトラン
ジスタＱ４を設ける。第４のトランジスタＱ４は、上記
コラム書込み選択トランジスタとして機能する。コラム
書込み選択トランジスタＱ４は、書込みビット線ＷＢＬ
と書込みワード線ＷＷＬにつながる書込みトランジスタ
Ｑ３との間に設けられている。換言すれば、トランジス
タＱ３とＱ４は直列に接続されている。書込み選択トラ
ンジスタＱ４のゲートは、コラム書込み選択信号線Ｗｒ
ｉｔｅ ＣｏｌｕｍｎＭ（Ｍ＝０、１、・・・Ｍ）に接
続されている。以下、Ｗｒｉｔｅ ＣｏｌｕｍｎＭをＷ
ＣＯＬと略記する。尚、実施例では、書込みビット線Ｗ
ＢＬが、手書込みトランジスタＱ３、書込み選択トラン
ジスタＱ４の順に接続されているが、必要に応じて、接
続順を変更しても良い。書込みビット線ＷＢＬと書込み
ワード線ＷＷＬにつながる書込みトランジスタＱ３は、
コラム書込み選択トランジスタＱ４との間に設けられて
いる。
ジスタＱ４を設ける。第４のトランジスタＱ４は、上記
コラム書込み選択トランジスタとして機能する。コラム
書込み選択トランジスタＱ４は、書込みビット線ＷＢＬ
と書込みワード線ＷＷＬにつながる書込みトランジスタ
Ｑ３との間に設けられている。換言すれば、トランジス
タＱ３とＱ４は直列に接続されている。書込み選択トラ
ンジスタＱ４のゲートは、コラム書込み選択信号線Ｗｒ
ｉｔｅ ＣｏｌｕｍｎＭ（Ｍ＝０、１、・・・Ｍ）に接
続されている。以下、Ｗｒｉｔｅ ＣｏｌｕｍｎＭをＷ
ＣＯＬと略記する。尚、実施例では、書込みビット線Ｗ
ＢＬが、手書込みトランジスタＱ３、書込み選択トラン
ジスタＱ４の順に接続されているが、必要に応じて、接
続順を変更しても良い。書込みビット線ＷＢＬと書込み
ワード線ＷＷＬにつながる書込みトランジスタＱ３は、
コラム書込み選択トランジスタＱ４との間に設けられて
いる。
【００２５】次に、図２を参照して図１の構成の動作を
説明する。まず、書込みワード線ＷＷＬ０をハイレベル
にして選択し、同時にコラム書込み選択信号ＷＣＯＬ０
をハイレベルにして選択する。これ以外の書込みワード
線ＷＷＬ１〜ＷＷＬｎとコラム書込み選択信号線ＷＣＯ
Ｌ１〜ＷＣＯＬＭは、ローレベルで非選択とする。これ
により、書込みビット線ＷＢＬ０とセルＡのセルキャパ
シタＣとが導通する。従って、書込みビット線ＷＢＬ０
にハイレベルを与えると、ノードＡ（ノードＡと言った
場合には、セルＡのドライバトランジスタＱ１のゲート
とセルキャパシタＣとの接続点）の電位も追従してハイ
レベルになる。この時、例えばセルＢの対応するノード
Ｂに代表される、同一書込みワード線ＷＷＬ０につなが
るセルのノード（セルキャパシタ）は、各々の書込みビ
ット線ＷＢＬ１〜ＷＢＬＭと接続されていないため、そ
のままのレベルを保持している。この後、書込みワード
線ＷＷＬ０とコラム書込み選択線ＷＣＯＬ０をローレベ
ルに戻し、セルＡの書込みサイクルは終了する。尚、セ
ルキャパシタＣは、ドライバトランジスタＱ１のゲート
容量を利用する場合と、容量素子を別途形成する場合が
ある。
説明する。まず、書込みワード線ＷＷＬ０をハイレベル
にして選択し、同時にコラム書込み選択信号ＷＣＯＬ０
をハイレベルにして選択する。これ以外の書込みワード
線ＷＷＬ１〜ＷＷＬｎとコラム書込み選択信号線ＷＣＯ
Ｌ１〜ＷＣＯＬＭは、ローレベルで非選択とする。これ
により、書込みビット線ＷＢＬ０とセルＡのセルキャパ
シタＣとが導通する。従って、書込みビット線ＷＢＬ０
にハイレベルを与えると、ノードＡ（ノードＡと言った
場合には、セルＡのドライバトランジスタＱ１のゲート
とセルキャパシタＣとの接続点）の電位も追従してハイ
レベルになる。この時、例えばセルＢの対応するノード
Ｂに代表される、同一書込みワード線ＷＷＬ０につなが
るセルのノード（セルキャパシタ）は、各々の書込みビ
ット線ＷＢＬ１〜ＷＢＬＭと接続されていないため、そ
のままのレベルを保持している。この後、書込みワード
線ＷＷＬ０とコラム書込み選択線ＷＣＯＬ０をローレベ
ルに戻し、セルＡの書込みサイクルは終了する。尚、セ
ルキャパシタＣは、ドライバトランジスタＱ１のゲート
容量を利用する場合と、容量素子を別途形成する場合が
ある。
【００２６】次に、セルＢにデータを書込むために、書
込みワード線ＷＷＬ０をハイレベルにして選択し、同時
にコラム書込み選択信号ＷＣＯＬ１をハイレベルにして
選択する。これ以外の書込みワード線ＷＷＬ１〜ＷＷＬ
ｎとコラム書込み選択信号線ＷＣＯＬ０、ＷＣＯＬ２〜
ＷＣＯＬＭは、ローレベルで非選択とする。これによ
り、書込みビット線ＷＢＬ１とセルＢのセルキャパシタ
Ｃとが導通する。従って、書込みビット線ＷＢＬ１にロ
ーレベルを与えると、ノードＢの電位も追従してローレ
ベルになる。この時、例えばセルＡの対応するノードＡ
に代表される、同一書込みワード線ＷＷＬ０につながる
セルのノード（セルキャパシタ）は、各々の書込みビッ
ト線ＷＢＬ０、ＷＢＬ２〜ＷＢＬＭと接続されていない
ため、そのままのレベルを保持している。この後、書込
みワード線ＷＷＬ０とコラム書込み選択線ＷＣＯＬ１を
ローレベルに戻し、セルＢの書込みサイクルは終了す
る。
込みワード線ＷＷＬ０をハイレベルにして選択し、同時
にコラム書込み選択信号ＷＣＯＬ１をハイレベルにして
選択する。これ以外の書込みワード線ＷＷＬ１〜ＷＷＬ
ｎとコラム書込み選択信号線ＷＣＯＬ０、ＷＣＯＬ２〜
ＷＣＯＬＭは、ローレベルで非選択とする。これによ
り、書込みビット線ＷＢＬ１とセルＢのセルキャパシタ
Ｃとが導通する。従って、書込みビット線ＷＢＬ１にロ
ーレベルを与えると、ノードＢの電位も追従してローレ
ベルになる。この時、例えばセルＡの対応するノードＡ
に代表される、同一書込みワード線ＷＷＬ０につながる
セルのノード（セルキャパシタ）は、各々の書込みビッ
ト線ＷＢＬ０、ＷＢＬ２〜ＷＢＬＭと接続されていない
ため、そのままのレベルを保持している。この後、書込
みワード線ＷＷＬ０とコラム書込み選択線ＷＣＯＬ１を
ローレベルに戻し、セルＢの書込みサイクルは終了す
る。
【００２７】次に、読出しワード線ＲＷＬ０をハイレベ
ルにして選択する。これ以外の読出しワード線ＲＷＬ１
〜ＲＷＬｎと全てのコラム書込み選択信号線ＷＣＯＬ０
〜ＷＣＯＬＭは、ローレベルで非選択である。これによ
り、同一の読出しワード線ＲＷＬ０で選択された複数の
セルは、それぞれ読出しビット線ＲＢＬ０〜ＲＢＬＭに
接続される。これらのセルのセルキャパシタは、それぞ
れのドライバトランジスタＱ１のゲートに接続されてい
るため、非破壊読出しとなる。通常のコラムデコードさ
れた信号により選択されるコラムの読出しビット線ＲＢ
Ｌ０のみがパルス的にプルアップされて、ハイレベルに
一時的に上がる。セルＡのデータはハイであるから、そ
のドライバトランジスタＱ１はオンしており、読出しト
ランジスタＱ２を通して、読出しビット線ＲＢＬ０のレ
ベルを引き下げる。一定期間後にこの読出しビット線Ｒ
ＢＬ０のレベルを判定し、その反転したものがセルＡの
データとして読出される（この場合、読出しビット線Ｒ
ＢＬ０はローレベルなので、セルＡのデータはハイと判
別される）。非破壊読出しなので、再書込みは必要な
く、読出しワード線ＲＷＬ０をローレベルに戻して、セ
ルＡの読出しサイクルは終了する。
ルにして選択する。これ以外の読出しワード線ＲＷＬ１
〜ＲＷＬｎと全てのコラム書込み選択信号線ＷＣＯＬ０
〜ＷＣＯＬＭは、ローレベルで非選択である。これによ
り、同一の読出しワード線ＲＷＬ０で選択された複数の
セルは、それぞれ読出しビット線ＲＢＬ０〜ＲＢＬＭに
接続される。これらのセルのセルキャパシタは、それぞ
れのドライバトランジスタＱ１のゲートに接続されてい
るため、非破壊読出しとなる。通常のコラムデコードさ
れた信号により選択されるコラムの読出しビット線ＲＢ
Ｌ０のみがパルス的にプルアップされて、ハイレベルに
一時的に上がる。セルＡのデータはハイであるから、そ
のドライバトランジスタＱ１はオンしており、読出しト
ランジスタＱ２を通して、読出しビット線ＲＢＬ０のレ
ベルを引き下げる。一定期間後にこの読出しビット線Ｒ
ＢＬ０のレベルを判定し、その反転したものがセルＡの
データとして読出される（この場合、読出しビット線Ｒ
ＢＬ０はローレベルなので、セルＡのデータはハイと判
別される）。非破壊読出しなので、再書込みは必要な
く、読出しワード線ＲＷＬ０をローレベルに戻して、セ
ルＡの読出しサイクルは終了する。
【００２８】次に、読出しワード線ＲＷＬ０をハイレベ
ルにして選択する。これ以外のワード線ＲＷＬ１〜ＲＷ
Ｌｎとコラム書込み選択線ＷＣＯＬ０〜ＷＣＯＬＭはロ
ーレベルとする。通常のコラムデコードされた信号によ
り選択されるコラムの読出しビット線ＲＢＬ１のみがパ
ルス的にプルアップされたハイレベルに一時上がる。セ
ルＢのデータはローであるから、そのドライバトランジ
スタＱ１はオフしており、読出しトランジスタＱ２がオ
ンしても、読出しビット線ＲＢＬ１のレベルを引き下げ
ない。一定期間後に、この読出しビット線ＲＢＬ１のレ
ベルを判定し、その反転したものがセルのデータとして
読出される（この場合、ビット線レベルはハイであるか
ら、セルデータはローと判別される）。非破壊読出しな
ので再書込みは必要なく、読出しワード線ＲＷＬ０をロ
ーレベルに戻して、セルＢの読出しサイクルは終了す
る。
ルにして選択する。これ以外のワード線ＲＷＬ１〜ＲＷ
Ｌｎとコラム書込み選択線ＷＣＯＬ０〜ＷＣＯＬＭはロ
ーレベルとする。通常のコラムデコードされた信号によ
り選択されるコラムの読出しビット線ＲＢＬ１のみがパ
ルス的にプルアップされたハイレベルに一時上がる。セ
ルＢのデータはローであるから、そのドライバトランジ
スタＱ１はオフしており、読出しトランジスタＱ２がオ
ンしても、読出しビット線ＲＢＬ１のレベルを引き下げ
ない。一定期間後に、この読出しビット線ＲＢＬ１のレ
ベルを判定し、その反転したものがセルのデータとして
読出される（この場合、ビット線レベルはハイであるか
ら、セルデータはローと判別される）。非破壊読出しな
ので再書込みは必要なく、読出しワード線ＲＷＬ０をロ
ーレベルに戻して、セルＢの読出しサイクルは終了す
る。
【００２９】なお、図２の１サイクルは、図４の１サイ
クルの半分程度の長さである。すなわち、図２では図面
を読み易くするために、図２の２サイクルが図４の１サ
イクルに相当するように拡大して図示してある。上記第
１の実施例のＤＲＡＭデバイスでは、非破壊読出し、非
破壊書込みなので、ビット線の本数と同じ数のセンスア
ンプは必要なく、×１構成のメモリ（読出し及び書込み
共１ビット単位）であれば、センスアンプ１つとセレク
タゲート及びコラムデコーダがあればよい。すなわち、
従来のＤＲＡＭデバイスに対してセンスアンプの数を減
らし、消費電力を削減できる。ただしその場合、セルキ
ャパシタに対しては、通常の１トランジスタ１キャパシ
タのＤＲＡＭ動作と同様にリフレッシュ動作を行う必要
があり、１つのセンスアンプでは同時に並列にリフレッ
シュはできず、１セル毎に読出しサイクルと書込みサイ
クルを行っていく必要があるため、リフレッシュを前提
とする場合には、後述するビット線によるデータシフト
を行う必要がある。
クルの半分程度の長さである。すなわち、図２では図面
を読み易くするために、図２の２サイクルが図４の１サ
イクルに相当するように拡大して図示してある。上記第
１の実施例のＤＲＡＭデバイスでは、非破壊読出し、非
破壊書込みなので、ビット線の本数と同じ数のセンスア
ンプは必要なく、×１構成のメモリ（読出し及び書込み
共１ビット単位）であれば、センスアンプ１つとセレク
タゲート及びコラムデコーダがあればよい。すなわち、
従来のＤＲＡＭデバイスに対してセンスアンプの数を減
らし、消費電力を削減できる。ただしその場合、セルキ
ャパシタに対しては、通常の１トランジスタ１キャパシ
タのＤＲＡＭ動作と同様にリフレッシュ動作を行う必要
があり、１つのセンスアンプでは同時に並列にリフレッ
シュはできず、１セル毎に読出しサイクルと書込みサイ
クルを行っていく必要があるため、リフレッシュを前提
とする場合には、後述するビット線によるデータシフト
を行う必要がある。
【００３０】次に、本発明の第２の実施例を図５及び図
６を参照して説明する。第２の実施例は、前述の第１の
実施例の第１の変形例と言える。第２の実施例は、コラ
ム書込み選択信号線ＷＣＯＬと隣接するコラムの読出し
ビット線ＲＢＬ０とを共通化して、縦方向の配線本数を
１セル当り２本に削減する。より特定すれば、左のセル
列の読出しビット線ＲＢＬ（Ｍ−１）を右のセル列のコ
ラム書込み選択信号線ＷＣＯＬ（Ｍ）としても用いる。
例えば、図５において、セルＡの読出しビット線ＲＢＬ
０とセルＢのコラム書込み選択信号線ＷＣＯＬ１とは、
共通化されている。なお、図５では図面を簡単にするた
めに、１ワード分のセルのみ示しているが、図１と同様
に縦方向にもセルが設けられており、全体としてセルは
マトリクス状に配列されている。
６を参照して説明する。第２の実施例は、前述の第１の
実施例の第１の変形例と言える。第２の実施例は、コラ
ム書込み選択信号線ＷＣＯＬと隣接するコラムの読出し
ビット線ＲＢＬ０とを共通化して、縦方向の配線本数を
１セル当り２本に削減する。より特定すれば、左のセル
列の読出しビット線ＲＢＬ（Ｍ−１）を右のセル列のコ
ラム書込み選択信号線ＷＣＯＬ（Ｍ）としても用いる。
例えば、図５において、セルＡの読出しビット線ＲＢＬ
０とセルＢのコラム書込み選択信号線ＷＣＯＬ１とは、
共通化されている。なお、図５では図面を簡単にするた
めに、１ワード分のセルのみ示しているが、図１と同様
に縦方向にもセルが設けられており、全体としてセルは
マトリクス状に配列されている。
【００３１】例えば、図６を参照して説明すると、セル
Ａの書込みサイクルでは、読出しワード線ＲＷＬ０は非
選択（ローレベル）なのでトランジスタＱ２はオフとな
り、読出しビット線ＲＢＬ０はセルから切り離されてい
る状態である。従って、セルＡの書込みサイクル中にあ
いている読出しビット線ＲＢＬ０を、セルＢの書込み時
にはコラム書込み選択信号線ＷＣＯＬ１として用いるこ
とができる。逆に、セルＡの読出し時、セルＢのコラム
書込み選択トランジスタＱ４がオンしても、書込みワー
ド線ＷＷＬ０は非選択（ローレベル）なので、セルＢの
セルキャパシタが書込みビット線ＷＢＬ１と接続される
ことはない。
Ａの書込みサイクルでは、読出しワード線ＲＷＬ０は非
選択（ローレベル）なのでトランジスタＱ２はオフとな
り、読出しビット線ＲＢＬ０はセルから切り離されてい
る状態である。従って、セルＡの書込みサイクル中にあ
いている読出しビット線ＲＢＬ０を、セルＢの書込み時
にはコラム書込み選択信号線ＷＣＯＬ１として用いるこ
とができる。逆に、セルＡの読出し時、セルＢのコラム
書込み選択トランジスタＱ４がオンしても、書込みワー
ド線ＷＷＬ０は非選択（ローレベル）なので、セルＢの
セルキャパシタが書込みビット線ＷＢＬ１と接続される
ことはない。
【００３２】なお、書込みサイクルにおいては、この共
通化された配線にはコラム書込み選択信号を出力する駆
動回路が接続され、読出し時にはこの駆動回路との接続
を切り、第１の実施例と同様にセンスアンプとパルス的
なプルアップ回路に接続される。なお、この構成は後述
する。次に、本発明の第３の実施例を図７及び図８を参
照して説明する。第３の実施例は、前述の第１の実施例
の第２の変形例と言える。第３の実施例は、各セルにお
いて、コラム書込み選択信号線ＷＣＯＬ（Ｎ）と読出し
ビット線ＲＢＬ（Ｎ）とを共通化して、縦方向の配線本
数を１セル当り２本に削減する。このために、書込みト
ランジスタＱ３が書込みビット線ＷＢＬ０に直結し、コ
ラム書込み選択トランジスタＱ４はセルキャパシタＣと
トランジスタＱ３との間に位置している。なお、図７で
は図面を簡単にするために、１ワード分のセルのみ示し
ているが、図１と同様に縦方向にもセルが設けられてお
り、全体としてセルはマトリクス状に配列されている。
通化された配線にはコラム書込み選択信号を出力する駆
動回路が接続され、読出し時にはこの駆動回路との接続
を切り、第１の実施例と同様にセンスアンプとパルス的
なプルアップ回路に接続される。なお、この構成は後述
する。次に、本発明の第３の実施例を図７及び図８を参
照して説明する。第３の実施例は、前述の第１の実施例
の第２の変形例と言える。第３の実施例は、各セルにお
いて、コラム書込み選択信号線ＷＣＯＬ（Ｎ）と読出し
ビット線ＲＢＬ（Ｎ）とを共通化して、縦方向の配線本
数を１セル当り２本に削減する。このために、書込みト
ランジスタＱ３が書込みビット線ＷＢＬ０に直結し、コ
ラム書込み選択トランジスタＱ４はセルキャパシタＣと
トランジスタＱ３との間に位置している。なお、図７で
は図面を簡単にするために、１ワード分のセルのみ示し
ているが、図１と同様に縦方向にもセルが設けられてお
り、全体としてセルはマトリクス状に配列されている。
【００３３】図８を参照して説明すると、セルＡの書込
みサイクルでは、読出しワード線ＲＷＬ０は非選択（ロ
ーレベル）なので、読出しビット線ＲＢＬ０はセルから
切り離されている状態である。従って、セルＡの書込み
サイクル中にあいている読出しビット線ＲＢＬ０を、セ
ルＡの書込み時にはコラム書込み選択信号線ＷＣＯＬ０
として用いることができる。逆に、セルＡの読出し時、
コラム書込み選択信号線ＷＣＯＬ０は不要であり、読出
しビット線ＲＢＬ０として用いることができる。この場
合、読出しビット線ＲＢＬ０がハイレベルになるのでコ
ラム書込み選択トランジスタＱ４がオンするが、書込み
ワード線ＷＷＬ０がローレベルなので、セルＡのセルキ
ャパシタＣが書込みビット線ＷＢＬ０に接続されること
はない。
みサイクルでは、読出しワード線ＲＷＬ０は非選択（ロ
ーレベル）なので、読出しビット線ＲＢＬ０はセルから
切り離されている状態である。従って、セルＡの書込み
サイクル中にあいている読出しビット線ＲＢＬ０を、セ
ルＡの書込み時にはコラム書込み選択信号線ＷＣＯＬ０
として用いることができる。逆に、セルＡの読出し時、
コラム書込み選択信号線ＷＣＯＬ０は不要であり、読出
しビット線ＲＢＬ０として用いることができる。この場
合、読出しビット線ＲＢＬ０がハイレベルになるのでコ
ラム書込み選択トランジスタＱ４がオンするが、書込み
ワード線ＷＷＬ０がローレベルなので、セルＡのセルキ
ャパシタＣが書込みビット線ＷＢＬ０に接続されること
はない。
【００３４】次に、本発明の第４の実施例を図９及び図
１０を参照して説明する。第４の実施例は、前述の第１
の実施例の第３の変形例と言える。第４の実施例は、読
出しビット線ＲＢＬと隣接するコラムの書込みビット線
ＷＢＬとを共通化して、縦方向の配線本数を１セル当り
２本に削減する。より特定すれば、左のセル列の読出し
ビット線ＲＢＬ（Ｍ−１）を右のセル列の書込みビット
線ＷＢＬ（Ｍ）としても用いる。例えば、図９におい
て、セルＡの読出しビット線ＲＢＬ０とセルＢの書込み
ビット線ＷＢＬ１とは、共通化されている。なお、図９
では図面を簡単にするために、１ワード分のセルのみ示
しているが、図１と同様に縦方向にもセルが設けられて
おり、全体としてセルはマトリクス状に配列されてい
る。
１０を参照して説明する。第４の実施例は、前述の第１
の実施例の第３の変形例と言える。第４の実施例は、読
出しビット線ＲＢＬと隣接するコラムの書込みビット線
ＷＢＬとを共通化して、縦方向の配線本数を１セル当り
２本に削減する。より特定すれば、左のセル列の読出し
ビット線ＲＢＬ（Ｍ−１）を右のセル列の書込みビット
線ＷＢＬ（Ｍ）としても用いる。例えば、図９におい
て、セルＡの読出しビット線ＲＢＬ０とセルＢの書込み
ビット線ＷＢＬ１とは、共通化されている。なお、図９
では図面を簡単にするために、１ワード分のセルのみ示
しているが、図１と同様に縦方向にもセルが設けられて
おり、全体としてセルはマトリクス状に配列されてい
る。
【００３５】例えば、図１０を参照して説明すると、セ
ルＡの書込みサイクルでは、読出しワード線ＲＷＬ０は
非選択（ローレベル）なので、読出しビット線ＲＢＬ０
はセルから切り離されている状態である。従って、セル
Ａの書込みサイクル中にあいている読出しビット線ＲＢ
Ｌ０を、セルＢの書込み時には書込みビット線ＷＢＬ１
として用いることができる。逆に、セルＡの読出し時、
セルＡから読みだされたデータがハイレベルであって
も、書込みワード線ＷＷＬ０は非選択（ローレベル）な
ので、読出されたデータがセルＢのセルキャパシタに書
き込まれることはない。
ルＡの書込みサイクルでは、読出しワード線ＲＷＬ０は
非選択（ローレベル）なので、読出しビット線ＲＢＬ０
はセルから切り離されている状態である。従って、セル
Ａの書込みサイクル中にあいている読出しビット線ＲＢ
Ｌ０を、セルＢの書込み時には書込みビット線ＷＢＬ１
として用いることができる。逆に、セルＡの読出し時、
セルＡから読みだされたデータがハイレベルであって
も、書込みワード線ＷＷＬ０は非選択（ローレベル）な
ので、読出されたデータがセルＢのセルキャパシタに書
き込まれることはない。
【００３６】なお、書込みサイクルにおいては、この共
通化された配線には書込みデータが加えられ、読出し時
には書込みデータの代わりに、センスアンプとパルス的
なプルアップ回路に接続される。なお、この構成は後述
する。次に、本発明の第５の実施例を図１１及び図１２
を参照して説明する。第５の実施例は、前述の第１の実
施例の第４の変形例と言える。第５の実施例は、各セル
において、書込みビット線ＷＢＬと読出しビット線ＲＢ
Ｌとを共通化して、縦方向の配線本数を１セル当り２本
に削減する。なお、図１１では図面を簡単にするため
に、１ワード分のセルのみ示しているが、図１と同様に
縦方向にもセルが設けられており、全体としてセルはマ
トリクス状に配列されている。
通化された配線には書込みデータが加えられ、読出し時
には書込みデータの代わりに、センスアンプとパルス的
なプルアップ回路に接続される。なお、この構成は後述
する。次に、本発明の第５の実施例を図１１及び図１２
を参照して説明する。第５の実施例は、前述の第１の実
施例の第４の変形例と言える。第５の実施例は、各セル
において、書込みビット線ＷＢＬと読出しビット線ＲＢ
Ｌとを共通化して、縦方向の配線本数を１セル当り２本
に削減する。なお、図１１では図面を簡単にするため
に、１ワード分のセルのみ示しているが、図１と同様に
縦方向にもセルが設けられており、全体としてセルはマ
トリクス状に配列されている。
【００３７】図１２を参照して説明すると、セルＡの書
込みサイクルでは、読出しワード線ＲＷＬ０は非選択
（ローレベル）なので読出しトランジスタＱ２がオフ
し、セルは読出しビット線ＲＢＬ０から切り離されてい
る状態である。共通化された書込みビット線ＷＢＬ０の
データはトランジスタＱ３、Ｑ４を通り、セルＡのセル
キャパシタに書き込まれる。セルＡからデータを読出す
場合には、書込みワード線ＷＷＬ０およびコラム書込み
選択信号線ＷＣＯＬ０はローレベルにあるのでトランジ
スタＱ３、Ｑ４はオフである。一方、読出しワード線Ｒ
ＷＬ０はハイレベルなのでトランジスタＱ２がオンし、
共通化された読出しビット線ＲＢＬ０にセルキャパシタ
Ｃに従い、トランジスタＱ１がオン又はオフし、データ
が読出される。
込みサイクルでは、読出しワード線ＲＷＬ０は非選択
（ローレベル）なので読出しトランジスタＱ２がオフ
し、セルは読出しビット線ＲＢＬ０から切り離されてい
る状態である。共通化された書込みビット線ＷＢＬ０の
データはトランジスタＱ３、Ｑ４を通り、セルＡのセル
キャパシタに書き込まれる。セルＡからデータを読出す
場合には、書込みワード線ＷＷＬ０およびコラム書込み
選択信号線ＷＣＯＬ０はローレベルにあるのでトランジ
スタＱ３、Ｑ４はオフである。一方、読出しワード線Ｒ
ＷＬ０はハイレベルなのでトランジスタＱ２がオンし、
共通化された読出しビット線ＲＢＬ０にセルキャパシタ
Ｃに従い、トランジスタＱ１がオン又はオフし、データ
が読出される。
【００３８】従って、セルＡの書込みサイクル中にあい
ている読出しビット線ＲＢＬ０を、セルＡの書込み時に
は書込みビット線ＷＢＬ０として用いることができる。
逆に、セルＡの読出し時、書込みビット線ＷＢＬ０は不
要であり、読出しビット線ＲＢＬ０として用いることが
できる。次に、本発明の第６の実施例を図１３及び図１
４を参照して説明する。第６の実施例は、前述の第１の
実施例の第５の変形例と言える。第６の実施例は、各セ
ルの読出しビット線ＲＢＬと書込みビット線ＷＢＬを共
通化する（従って、図１３ではビット線を単にＢＬと表
記する）とともに、更に隣接するコラム書込み選択信号
線ＷＣＯＬとを共通化して、縦方向の配線本数を１セル
当り１本に削減する。このために、各セルに第５のトラ
ンジスタＱ５を設け、右隣りのコラムの共通化された信
号線で制御するようにする。例えば、セルＡのトランジ
スタＱ５は、書込みトランジスタＱ３とコラム書込み選
択トランジスタＱ４との間に設けられ、書込みデータは
ビット線から３つのトランジスタＱ３、Ｑ５、Ｑ４を介
してセルキャパシタに書き込まれる構成である。トラン
ジスタＱ３は書込みワード線ＷＷＬで制御され、トラン
ジスタＱ５は右隣りのコラムのビット線ＢＬで制御さ
れ、コラム書込み選択トランジスタＱ４は左隣りのビッ
ト線で制御される。例えば、図１３において、セルＢの
トランジスタＱ３は書込みワード線ＷＷＬ０で制御さ
れ、トランジスタＱ５は右隣りのビット線ＢＬ２（図で
はＢＬ２は省略してあるが、図示のＢＬ（Ｍ）のＭ＝２
と考えればよい）で制御され、トランジスタＱ４は左隣
りのコラム書込み選択信号ＷＣＯＬ０で制御される。な
お、セルＡのコラム書込み選択トランジスタＱ４はコラ
ム書込み選択信号ＷＣＯＬ（−１）で制御される。
ている読出しビット線ＲＢＬ０を、セルＡの書込み時に
は書込みビット線ＷＢＬ０として用いることができる。
逆に、セルＡの読出し時、書込みビット線ＷＢＬ０は不
要であり、読出しビット線ＲＢＬ０として用いることが
できる。次に、本発明の第６の実施例を図１３及び図１
４を参照して説明する。第６の実施例は、前述の第１の
実施例の第５の変形例と言える。第６の実施例は、各セ
ルの読出しビット線ＲＢＬと書込みビット線ＷＢＬを共
通化する（従って、図１３ではビット線を単にＢＬと表
記する）とともに、更に隣接するコラム書込み選択信号
線ＷＣＯＬとを共通化して、縦方向の配線本数を１セル
当り１本に削減する。このために、各セルに第５のトラ
ンジスタＱ５を設け、右隣りのコラムの共通化された信
号線で制御するようにする。例えば、セルＡのトランジ
スタＱ５は、書込みトランジスタＱ３とコラム書込み選
択トランジスタＱ４との間に設けられ、書込みデータは
ビット線から３つのトランジスタＱ３、Ｑ５、Ｑ４を介
してセルキャパシタに書き込まれる構成である。トラン
ジスタＱ３は書込みワード線ＷＷＬで制御され、トラン
ジスタＱ５は右隣りのコラムのビット線ＢＬで制御さ
れ、コラム書込み選択トランジスタＱ４は左隣りのビッ
ト線で制御される。例えば、図１３において、セルＢの
トランジスタＱ３は書込みワード線ＷＷＬ０で制御さ
れ、トランジスタＱ５は右隣りのビット線ＢＬ２（図で
はＢＬ２は省略してあるが、図示のＢＬ（Ｍ）のＭ＝２
と考えればよい）で制御され、トランジスタＱ４は左隣
りのコラム書込み選択信号ＷＣＯＬ０で制御される。な
お、セルＡのコラム書込み選択トランジスタＱ４はコラ
ム書込み選択信号ＷＣＯＬ（−１）で制御される。
【００３９】なお、図１３では図面を簡単にするため
に、１ワード分のセルのみ示しているが、図１と同様に
縦方向にもセルが設けられており、全体としてセルはマ
トリクス状に配列されている。書込みサイクルでは、読
出しワード線ＲＷＬは非選択（ローレベル）なので、読
出しビット線ＲＢＬはセルキャパシタＣから切り離され
ている。従って、書込みサイクル中にあいている読出し
ビット線ＲＢＬを書込み時には書込みビット線ＷＢＬと
して用いることができる。逆に、読出し時に兼用した書
込みビット線ＷＢＬがハイレベルでもローレベルでも、
書込みワード線ＷＷＬが非選択（ローレベル）であれ
ば、セルキャパシタは書込みビット線ＷＢＬと接続され
ることはない。
に、１ワード分のセルのみ示しているが、図１と同様に
縦方向にもセルが設けられており、全体としてセルはマ
トリクス状に配列されている。書込みサイクルでは、読
出しワード線ＲＷＬは非選択（ローレベル）なので、読
出しビット線ＲＢＬはセルキャパシタＣから切り離され
ている。従って、書込みサイクル中にあいている読出し
ビット線ＲＢＬを書込み時には書込みビット線ＷＢＬと
して用いることができる。逆に、読出し時に兼用した書
込みビット線ＷＢＬがハイレベルでもローレベルでも、
書込みワード線ＷＷＬが非選択（ローレベル）であれ
ば、セルキャパシタは書込みビット線ＷＢＬと接続され
ることはない。
【００４０】一方、コラム書込み選択信号ＷＣＯＬは、
両隣りのビット線ＢＬをハイレベルとしてそのアンドに
相当する信号としてトランジスタＱ４、Ｑ５に与え、更
に書込みワード線ＷＷＬで選択されたセルのセルキャパ
シタを、トランジスタＱ３を介してビット線ＢＬに接続
する。例えば、図１４において、セルＢにデータを書き
込む場合、両隣りのビット線ＢＬ０とＢＬ（Ｍ），及び
書込みワード線ＷＷＬ０をハイレベルにすると、ビット
線ＢＬ１上のデータがセルＢのトランジスタＱ３、Ｑ
５、Ｑ４を介してセルキャパシタＣに書き込まれる。
両隣りのビット線ＢＬをハイレベルとしてそのアンドに
相当する信号としてトランジスタＱ４、Ｑ５に与え、更
に書込みワード線ＷＷＬで選択されたセルのセルキャパ
シタを、トランジスタＱ３を介してビット線ＢＬに接続
する。例えば、図１４において、セルＢにデータを書き
込む場合、両隣りのビット線ＢＬ０とＢＬ（Ｍ），及び
書込みワード線ＷＷＬ０をハイレベルにすると、ビット
線ＢＬ１上のデータがセルＢのトランジスタＱ３、Ｑ
５、Ｑ４を介してセルキャパシタＣに書き込まれる。
【００４１】また、セルＢの読出しサイクルでは、書込
みワード線ＷＷＬ０を非選択状態（ローレベル）とし、
セルキャパシタをビット線ＢＬ１から切り離す。一方、
読出しワード線ＲＷＬ０をハイレベルにすると、セルＢ
のデータがトランジスタＱ２を介してビット線ＢＬ１に
読出される。この読出しサイクルでは、センスアンプと
パルス的なプルアップ回路をビット線に接続する。
みワード線ＷＷＬ０を非選択状態（ローレベル）とし、
セルキャパシタをビット線ＢＬ１から切り離す。一方、
読出しワード線ＲＷＬ０をハイレベルにすると、セルＢ
のデータがトランジスタＱ２を介してビット線ＢＬ１に
読出される。この読出しサイクルでは、センスアンプと
パルス的なプルアップ回路をビット線に接続する。
【００４２】以上説明した第１から第６の実施例は読出
し、書込みは１ビット単位に行う構成であった。以下に
説明する第７の実施例、及び第８の実施例は、バイトワ
イド構成（多ビット構成）でビット単位に選択的書込み
を行えるようにしたことを特徴とする。ライト・パー・
ビットとは、例えば８ビットや１６ビットを一度に読出
し、書込むことができ、更に各ビット毎に書込み禁止制
御を行えるものである。例えば、８ビット単位の場合、
８ビットのうち上位４ビットに新たなデータを書込み、
下位４ビットは元のデータを保存するような機能であ
る。
し、書込みは１ビット単位に行う構成であった。以下に
説明する第７の実施例、及び第８の実施例は、バイトワ
イド構成（多ビット構成）でビット単位に選択的書込み
を行えるようにしたことを特徴とする。ライト・パー・
ビットとは、例えば８ビットや１６ビットを一度に読出
し、書込むことができ、更に各ビット毎に書込み禁止制
御を行えるものである。例えば、８ビット単位の場合、
８ビットのうち上位４ビットに新たなデータを書込み、
下位４ビットは元のデータを保存するような機能であ
る。
【００４３】図１５及び図１６は、本発明の第７の実施
例を示す図である。第７の実施例は、各セルにおいて、
書込みビット線ＷＢＬと読出しビット線ＲＢＬとを共通
化して、縦方向の配線本数を１セル当り２本に削減す
る。なお、図１５では図面を簡単にするために、１ワー
ド分のセルのみ示しているが、図１と同様に縦方向にも
セルが設けられており、全体としてセルはマトリクス状
に配列されている。
例を示す図である。第７の実施例は、各セルにおいて、
書込みビット線ＷＢＬと読出しビット線ＲＢＬとを共通
化して、縦方向の配線本数を１セル当り２本に削減す
る。なお、図１５では図面を簡単にするために、１ワー
ド分のセルのみ示しているが、図１と同様に縦方向にも
セルが設けられており、全体としてセルはマトリクス状
に配列されている。
【００４４】図１５の回路構成は、図１１の回路構成と
同一であるが、図１２の制御とは異なり、図１６に示す
制御を行うことでライト・パー・ビットを実現してい
る。図１６の動作は、図１５のＡ、Ｂ、Ｃの３ビット構
成の場合を仮定した動作で、書込みサイクルでセルＡ、
Ｂにデータを書込みセルＣは元のデータを保存する例で
ある。図１６の動作は、理解を容易にするために３ビッ
ト構成であるが、勿論３ビットに限定されるものではな
く、その動作は図１６から明らかである。
同一であるが、図１２の制御とは異なり、図１６に示す
制御を行うことでライト・パー・ビットを実現してい
る。図１６の動作は、図１５のＡ、Ｂ、Ｃの３ビット構
成の場合を仮定した動作で、書込みサイクルでセルＡ、
Ｂにデータを書込みセルＣは元のデータを保存する例で
ある。図１６の動作は、理解を容易にするために３ビッ
ト構成であるが、勿論３ビットに限定されるものではな
く、その動作は図１６から明らかである。
【００４５】データを書込みたいセルＡ、Ｂのコラム書
込み選択信号ＷＣＯＬ０、ＷＣＯＬ１を同時にハイレベ
ルにし、セルＣに対するコラム書込み選択信号ＷＣＯＬ
（Ｍ）をローレベルにする。また、書込みワード線ＷＬ
０をハイレベルにして選択し、選択されている複数セル
につながるビット線ＷＢＬ０、ＷＢＬ１に書込みデータ
を与えることで、セルＡとＢのセルキャパシタにデータ
を書込む。図１６の例では、セルＡとＢにそれぞれハイ
レベルとローレベルが書き込まれる。また、セルＣはハ
イレベルが保持される。読出しはビット線から書込みデ
ータを駆動する駆動回路を切り離し、読出しワード線Ｒ
ＷＬ０を選択し、各ビット線を選択して各パルスプルア
ップ手段とセンスアンプで並列に読出す。
込み選択信号ＷＣＯＬ０、ＷＣＯＬ１を同時にハイレベ
ルにし、セルＣに対するコラム書込み選択信号ＷＣＯＬ
（Ｍ）をローレベルにする。また、書込みワード線ＷＬ
０をハイレベルにして選択し、選択されている複数セル
につながるビット線ＷＢＬ０、ＷＢＬ１に書込みデータ
を与えることで、セルＡとＢのセルキャパシタにデータ
を書込む。図１６の例では、セルＡとＢにそれぞれハイ
レベルとローレベルが書き込まれる。また、セルＣはハ
イレベルが保持される。読出しはビット線から書込みデ
ータを駆動する駆動回路を切り離し、読出しワード線Ｒ
ＷＬ０を選択し、各ビット線を選択して各パルスプルア
ップ手段とセンスアンプで並列に読出す。
【００４６】図１７及び図１８は、本発明の第８の実施
例を示す図である。第８の実施例は、各セルにおいて、
コラム書込み選択信号線ＷＣＯＬと読出しビット線ＲＢ
Ｌとを共通化して、縦方向の配線本数を１セル当り２本
に削減する。この点は、図７に示す回路構成と同一であ
る。その上で、バイトワイド構成（多ビット構成）でビ
ット単位に選択的に書込みを制御する。なお、図１７で
は図面を簡単にするために、１ワード分のセルのみ示し
ているが、図１と同様に縦方向にもセルが設けられてお
り、全体としてセルはマトリクス状に配列されている。
例を示す図である。第８の実施例は、各セルにおいて、
コラム書込み選択信号線ＷＣＯＬと読出しビット線ＲＢ
Ｌとを共通化して、縦方向の配線本数を１セル当り２本
に削減する。この点は、図７に示す回路構成と同一であ
る。その上で、バイトワイド構成（多ビット構成）でビ
ット単位に選択的に書込みを制御する。なお、図１７で
は図面を簡単にするために、１ワード分のセルのみ示し
ているが、図１と同様に縦方向にもセルが設けられてお
り、全体としてセルはマトリクス状に配列されている。
【００４７】図１８は、書込みサイクルでセルＡとＢに
書込みを行い、セルＣは元のデータを保存する場合の動
作を示す。セルＡとＢに対するコラム書込み選択信号Ｗ
ＣＯＬ０及びＷＣＯＬ１を同時にハイレベルにすると共
に、書込みワード線ＷＷＬ０をハイレベルにして選択
し、セルＡとＢに対する書込みビット線ＷＢＬ０、ＷＢ
Ｌ１にデータを与えることで、セルＡとＢのセルキャパ
シタにデータを書込む。読出しは、コラム書込み選択信
号線ＷＣＯＬ０〜ＷＣＯＬ（Ｍ）から書込みコラム選択
手段を切り離し、読出しワード線ＲＷＬ０を選択し、各
ビット線ＲＢＬ０〜ＲＢＬ（Ｍ）を選択して各パルスプ
ルアップ手段とセンスアンプにより並列にデータを読出
す。
書込みを行い、セルＣは元のデータを保存する場合の動
作を示す。セルＡとＢに対するコラム書込み選択信号Ｗ
ＣＯＬ０及びＷＣＯＬ１を同時にハイレベルにすると共
に、書込みワード線ＷＷＬ０をハイレベルにして選択
し、セルＡとＢに対する書込みビット線ＷＢＬ０、ＷＢ
Ｌ１にデータを与えることで、セルＡとＢのセルキャパ
シタにデータを書込む。読出しは、コラム書込み選択信
号線ＷＣＯＬ０〜ＷＣＯＬ（Ｍ）から書込みコラム選択
手段を切り離し、読出しワード線ＲＷＬ０を選択し、各
ビット線ＲＢＬ０〜ＲＢＬ（Ｍ）を選択して各パルスプ
ルアップ手段とセンスアンプにより並列にデータを読出
す。
【００４８】図１９及び図２０は、本発明の第９の実施
例を示す図である。第９の実施例は、読出しビット線Ｒ
ＢＬと隣接するコラムの書込みビット線ＷＢＬとを共通
化して、縦方向の配線本数を１セル当り２本に削減す
る。この点は、図９に示す回路構成と同一である。その
上で、シフトレジスタの機能を実現するように制御す
る。なお、図１９では図面を簡単にするために、１ワー
ド分のセルのみ示しているが、図１と同様に縦方向にも
セルが設けられており、全体としてセルはマトリクス状
に配列されている。
例を示す図である。第９の実施例は、読出しビット線Ｒ
ＢＬと隣接するコラムの書込みビット線ＷＢＬとを共通
化して、縦方向の配線本数を１セル当り２本に削減す
る。この点は、図９に示す回路構成と同一である。その
上で、シフトレジスタの機能を実現するように制御す
る。なお、図１９では図面を簡単にするために、１ワー
ド分のセルのみ示しているが、図１と同様に縦方向にも
セルが設けられており、全体としてセルはマトリクス状
に配列されている。
【００４９】図２０を参照して、シフトレジスタ動作を
説明すると、まず、各サイクルの前半で読出しを行い、
読出しビット線ＲＢＬの電位をハイかローに確定させ
る。ゲイン型のセルなので、適切な時間を設定すれば、
パルスプルアップしていたビット線はグランドレベルに
引き下げられるか、電源電圧ＶＤＤにとどまるかの電源
振幅レベルの動作がセンスアンプを使わなくても実現で
きる。各サイクルの後半で書込みを行い、それを右隣り
のセルに書込みデータとして用いる。この読出しと書込
み動作からなる１サイクルで、セルキャパシタのデータ
が１セル分右へシフトできる。ただし、図２０に示すよ
うに、データは反転していく。
説明すると、まず、各サイクルの前半で読出しを行い、
読出しビット線ＲＢＬの電位をハイかローに確定させ
る。ゲイン型のセルなので、適切な時間を設定すれば、
パルスプルアップしていたビット線はグランドレベルに
引き下げられるか、電源電圧ＶＤＤにとどまるかの電源
振幅レベルの動作がセンスアンプを使わなくても実現で
きる。各サイクルの後半で書込みを行い、それを右隣り
のセルに書込みデータとして用いる。この読出しと書込
み動作からなる１サイクルで、セルキャパシタのデータ
が１セル分右へシフトできる。ただし、図２０に示すよ
うに、データは反転していく。
【００５０】ここでは、１つのワードでの横方向の転送
の例を示したが、読出しワード線と書込みワード線で異
なる番地を選択すれば、転送方向を斜め方向に設定でき
る。また、コラム書込み選択信号線ＷＣＯＬを一部ロー
レベルに固定すれば、ビット単位の書込みと同様に、任
意のセルデータを保存できる。従って、部分的に転送す
ることもできる。
の例を示したが、読出しワード線と書込みワード線で異
なる番地を選択すれば、転送方向を斜め方向に設定でき
る。また、コラム書込み選択信号線ＷＣＯＬを一部ロー
レベルに固定すれば、ビット単位の書込みと同様に、任
意のセルデータを保存できる。従って、部分的に転送す
ることもできる。
【００５１】図２１及び図２２は、本発明の第１０の実
施例を示す図である。第１０の実施例は、各セルにおい
て、読出しビット線ＲＢＬと書込みビット線ＷＢＬとを
共通化して、縦方向の配線本数を１セル当り２本に削減
する。この点は、図１１に示す回路構成と同一である。
その上で、同一コラム方向のシフトレジスタの機能を実
現するように制御する。なお、図２１では図面を簡単に
するために、２ワード分のセルのみ示しているが、図１
と同様に縦方向にもセルが設けられており、全体として
セルはマトリクス状に配列されている。
施例を示す図である。第１０の実施例は、各セルにおい
て、読出しビット線ＲＢＬと書込みビット線ＷＢＬとを
共通化して、縦方向の配線本数を１セル当り２本に削減
する。この点は、図１１に示す回路構成と同一である。
その上で、同一コラム方向のシフトレジスタの機能を実
現するように制御する。なお、図２１では図面を簡単に
するために、２ワード分のセルのみ示しているが、図１
と同様に縦方向にもセルが設けられており、全体として
セルはマトリクス状に配列されている。
【００５２】図２２を参照して動作を説明すると、最初
のサイクルで、まず読出しワード線ＲＷＬ０を駆動して
セルＡ０、Ｂ０からデータを共通化された読出しビット
線ＲＢＬ０、ＲＢＬ１に読出し、次に書込みワード線Ｗ
ＷＬ０、コラム書込み選択信号線ＷＣＯＬ０、ＷＣＯＬ
１を駆動して読み出したデータをセルＡ０、Ｂ０に書込
む。これにより図２２に示すように、セルＡ０、Ｂ０の
データは反転する。次に、読出しワード線ＲＷＬ０を駆
動し、再度セルＡ０、Ｂ０のデータを出力する。反転デ
ータが書き込まれたので、読出しビット線ＲＢＬ０、Ｒ
ＢＬ１の電位は反転する。次に、書込みワード線ＷＷＬ
０とコラム書込み選択信号ＷＣＯＬ０とを駆動し、セル
Ａ０にデータを書込む。これにより、セルＡ０のデータ
は元のレベルに戻り、セルＢ０のデータは反転されたま
まとなる。続いて、書込みワード線ＷＷＬ１とコラム書
込み選択信号ＷＣＯＬ０とＷＣＯＬ１とを駆動する。こ
れにより、セルＡ１、Ｂ１に共通化されたビット線ＢＬ
０、ＢＬ１のデータが書き込まれる。これにより、セル
Ａ１、Ｂ１内のデータは最初のセルＡ０のデータとセル
Ｂ０のデータが転送されたことになる。最後に、読出し
ワード線ＲＷＬ１を駆動してセルＡ１、Ｂ１からデータ
を共通化された読出しビット線ＲＢＬ０、ＲＢＬ１に読
出し、書込みワード線ＷＷＬ１、コラム書込み選択信号
線ＷＣＯＬ０、ＷＣＯＬ１を駆動して読出したデータを
セルＡ１、Ｂ１に書込み、これによりセルＡ１、Ｂ１内
のデータは反転する。
のサイクルで、まず読出しワード線ＲＷＬ０を駆動して
セルＡ０、Ｂ０からデータを共通化された読出しビット
線ＲＢＬ０、ＲＢＬ１に読出し、次に書込みワード線Ｗ
ＷＬ０、コラム書込み選択信号線ＷＣＯＬ０、ＷＣＯＬ
１を駆動して読み出したデータをセルＡ０、Ｂ０に書込
む。これにより図２２に示すように、セルＡ０、Ｂ０の
データは反転する。次に、読出しワード線ＲＷＬ０を駆
動し、再度セルＡ０、Ｂ０のデータを出力する。反転デ
ータが書き込まれたので、読出しビット線ＲＢＬ０、Ｒ
ＢＬ１の電位は反転する。次に、書込みワード線ＷＷＬ
０とコラム書込み選択信号ＷＣＯＬ０とを駆動し、セル
Ａ０にデータを書込む。これにより、セルＡ０のデータ
は元のレベルに戻り、セルＢ０のデータは反転されたま
まとなる。続いて、書込みワード線ＷＷＬ１とコラム書
込み選択信号ＷＣＯＬ０とＷＣＯＬ１とを駆動する。こ
れにより、セルＡ１、Ｂ１に共通化されたビット線ＢＬ
０、ＢＬ１のデータが書き込まれる。これにより、セル
Ａ１、Ｂ１内のデータは最初のセルＡ０のデータとセル
Ｂ０のデータが転送されたことになる。最後に、読出し
ワード線ＲＷＬ１を駆動してセルＡ１、Ｂ１からデータ
を共通化された読出しビット線ＲＢＬ０、ＲＢＬ１に読
出し、書込みワード線ＷＷＬ１、コラム書込み選択信号
線ＷＣＯＬ０、ＷＣＯＬ１を駆動して読出したデータを
セルＡ１、Ｂ１に書込み、これによりセルＡ１、Ｂ１内
のデータは反転する。
【００５３】このようにして、複数データをコラム方向
にシフトすることができる。また、以上の説明からわか
るように、リフレッシュは自己反転動作を２回行えばよ
い。従って、リフレッシュにセンスアンプを必要としな
い。また、書込み時にコラム書込み選択信号を選択する
と、データ反転、非選択ではデータ保持となるので、コ
ラム書込み選択信号による指定ビットの反転、すなわち
ＸＯＲ演算が行える。更に、一回反転転送を行い、続け
て転送先で自己反転転送を行えば、コピーができる。更
に、一回自己反転転送を行い、転送を繰り返せば、複数
コピーができる。
にシフトすることができる。また、以上の説明からわか
るように、リフレッシュは自己反転動作を２回行えばよ
い。従って、リフレッシュにセンスアンプを必要としな
い。また、書込み時にコラム書込み選択信号を選択する
と、データ反転、非選択ではデータ保持となるので、コ
ラム書込み選択信号による指定ビットの反転、すなわち
ＸＯＲ演算が行える。更に、一回反転転送を行い、続け
て転送先で自己反転転送を行えば、コピーができる。更
に、一回自己反転転送を行い、転送を繰り返せば、複数
コピーができる。
【００５４】以上説明した第１から第１０の実施例は、
本発明の半導体記憶装置の要部のセルアレイを示すもの
であった。以下の説明では、これらを具備する半導体記
憶装置の全体構成を説明する。図２３は、本発明の半導
体記憶装置（ＤＲＡＭデバイス）の全体構成を示すブロ
ック図である。図示する半導体記憶装置は、メモリセル
アレイ１０、ロウアドレスバッファ１１、リードワード
デコーダ１２、ライトワードデコーダ１３、コラムアド
レスバッファ１４、コラムデコーダ１５、コラムセレク
タ１６、ライトコラム線１７、データ入力（ＤＩＮ）バ
ッファ１８、ライトアンプ１９、ＤＯＵＴバッファ２
０、センスアンプ２１、クロックバッファ２２、ライト
／リード（Ｗ／Ｒ）信号バッファ２３、及びリフレッシ
ュコントローラ２４とを具備する。
本発明の半導体記憶装置の要部のセルアレイを示すもの
であった。以下の説明では、これらを具備する半導体記
憶装置の全体構成を説明する。図２３は、本発明の半導
体記憶装置（ＤＲＡＭデバイス）の全体構成を示すブロ
ック図である。図示する半導体記憶装置は、メモリセル
アレイ１０、ロウアドレスバッファ１１、リードワード
デコーダ１２、ライトワードデコーダ１３、コラムアド
レスバッファ１４、コラムデコーダ１５、コラムセレク
タ１６、ライトコラム線１７、データ入力（ＤＩＮ）バ
ッファ１８、ライトアンプ１９、ＤＯＵＴバッファ２
０、センスアンプ２１、クロックバッファ２２、ライト
／リード（Ｗ／Ｒ）信号バッファ２３、及びリフレッシ
ュコントローラ２４とを具備する。
【００５５】ロウアドレスはロウアドレスバッファ１１
に一端格納された後、リードワードデコーダ１２及びラ
イトワードデコーダ１３に出力される。書込み／読出し
（Ｗ／Ｒ）信号（ライトイネーブル信号／ＷＥに相当す
る）はバッファ２３を介して、デコーダ１２、１３、ラ
イトコラム線ドライバ１７、データ入力バッファ１８、
ライトアンプ１９、データ出力バッファ２０及びセンス
アンプ２１に与えられる。書込みが指示されている場合
には、ワードデコーダ１３が活性化され、ロウアドレス
をデコードしてメモリセルアレイ１０の書込みワード線
ＷＷＬを駆動する。読出しが指示されいる場合には、ワ
ードデコーダ１２が活性化され、ロウアドレスをデコー
ドしてメモリセルアレイ１０の読出しワード線ＲＷＬを
駆動する。
に一端格納された後、リードワードデコーダ１２及びラ
イトワードデコーダ１３に出力される。書込み／読出し
（Ｗ／Ｒ）信号（ライトイネーブル信号／ＷＥに相当す
る）はバッファ２３を介して、デコーダ１２、１３、ラ
イトコラム線ドライバ１７、データ入力バッファ１８、
ライトアンプ１９、データ出力バッファ２０及びセンス
アンプ２１に与えられる。書込みが指示されている場合
には、ワードデコーダ１３が活性化され、ロウアドレス
をデコードしてメモリセルアレイ１０の書込みワード線
ＷＷＬを駆動する。読出しが指示されいる場合には、ワ
ードデコーダ１２が活性化され、ロウアドレスをデコー
ドしてメモリセルアレイ１０の読出しワード線ＲＷＬを
駆動する。
【００５６】コラムアドレスはコラムアドレスバッファ
１４に入力された後、コラムデコーダ１５でデコードさ
れ、コラムセレクタ１６及びライトコラムドライバ線１
７に出力される。コラムセレクタ１６は、前述の書込み
ビット線ＷＢＬ及び読出しビット線ＲＢＬをライトアン
プ１９又はセンスアンプ２１に選択的に接続する。ライ
トコラム線ドライバ１７は、前述のコラム書込み選択信
号線ＷＣＯＬを駆動する。外部からの書込みデータＤＩ
Ｎは、データ入力バッファ１８及びライトアンプ１９を
介してコラムセレクタ１６に与えられ、書込みビット線
ＷＢＬが駆動される。また、メモリセルアレイ１０から
読出したデータはセンスアンプ２１、データ出力バッフ
ァ２０を介してデータ出力ＤＯＵＴとして外部に出力さ
れる。
１４に入力された後、コラムデコーダ１５でデコードさ
れ、コラムセレクタ１６及びライトコラムドライバ線１
７に出力される。コラムセレクタ１６は、前述の書込み
ビット線ＷＢＬ及び読出しビット線ＲＢＬをライトアン
プ１９又はセンスアンプ２１に選択的に接続する。ライ
トコラム線ドライバ１７は、前述のコラム書込み選択信
号線ＷＣＯＬを駆動する。外部からの書込みデータＤＩ
Ｎは、データ入力バッファ１８及びライトアンプ１９を
介してコラムセレクタ１６に与えられ、書込みビット線
ＷＢＬが駆動される。また、メモリセルアレイ１０から
読出したデータはセンスアンプ２１、データ出力バッフ
ァ２０を介してデータ出力ＤＯＵＴとして外部に出力さ
れる。
【００５７】外部からのクロック信号ＣＬＫはクロック
バッファ２２に入力された後、各部へ分配される。クロ
ックバッファ２２はタイミング発生器を具備しており、
外部からのクロック信号ＣＬＫに基づき、後述する種々
のタイミング信号を生成する。リフレッシュコントロー
ル２４はリフレッシュ信号に応答して、所定のリフレッ
シュ動作を制御する。
バッファ２２に入力された後、各部へ分配される。クロ
ックバッファ２２はタイミング発生器を具備しており、
外部からのクロック信号ＣＬＫに基づき、後述する種々
のタイミング信号を生成する。リフレッシュコントロー
ル２４はリフレッシュ信号に応答して、所定のリフレッ
シュ動作を制御する。
【００５８】図２４は、図２３のワード線駆動系を示し
ている。図２４のアドレスバッファ／プリデコーダが図
２３のロウアドレスバッファ１１の内部構成に相当す
る。また、図２４のロウデコーダ、ＲＷＬドライバ、Ｗ
ＷＬドライバが図２３のリードワードデコーダ１２及び
ライトワードデコーダ１３に相当する。図２４に示すワ
ード線駆動系は、上記第１から第１０の実施例に共通の
構成である。
ている。図２４のアドレスバッファ／プリデコーダが図
２３のロウアドレスバッファ１１の内部構成に相当す
る。また、図２４のロウデコーダ、ＲＷＬドライバ、Ｗ
ＷＬドライバが図２３のリードワードデコーダ１２及び
ライトワードデコーダ１３に相当する。図２４に示すワ
ード線駆動系は、上記第１から第１０の実施例に共通の
構成である。
【００５９】アドレスバッファ／プリデコーダは、４ビ
ット入力を１６信号に展開する２つのデコーダ２５、２
６を有する。ここでは、アドレス信号は１６ビット構成
で、Ａ０〜Ａ７の８ビットがローアドレスを構成し、Ａ
８〜Ａ１５がコラムアドレスを構成する。デコーダ２５
はアドレスＡ０〜Ａ３を１６個の信号に展開し、次段の
ロウデコーダに出力する。同様に、デコーダ２６はアド
レスＡ４〜Ａ７を１６信号に展開し、次段のロウデコー
ダに出力する。
ット入力を１６信号に展開する２つのデコーダ２５、２
６を有する。ここでは、アドレス信号は１６ビット構成
で、Ａ０〜Ａ７の８ビットがローアドレスを構成し、Ａ
８〜Ａ１５がコラムアドレスを構成する。デコーダ２５
はアドレスＡ０〜Ａ３を１６個の信号に展開し、次段の
ロウデコーダに出力する。同様に、デコーダ２６はアド
レスＡ４〜Ａ７を１６信号に展開し、次段のロウデコー
ダに出力する。
【００６０】ロウデコーダは２５６個のアンドゲート２
７0 〜２７255 からなり、デコーダ２５、２６からそれ
ぞれ１信号を受け取り、ＡＮＤ演算を施す。ＲＷＬドラ
イバ／ＷＷＬドライバは、トランジスタＱ１１〜Ｑ１４
及び２つのインバータ２８Ｒ、２８Ｗからなる単位回路
が２５６個設けられている。トランジスタＱ１１とＱ１
３はＰチャネルＭＯＳトランジスタで、トランジスタＱ
１２とＱ１４はＮチャネルＭＯＳトランジスタである。
例えば、アンドゲート２７0の出力信号はトランジスタ
Ｑ１１〜Ｑ１４のゲートに接続される。トランジスタＱ
１１のソースは電源電圧ＶＤＤに接続され、トランジス
タＱ１２のソースはタイミング回路２９に接続される。
また、トランジスタＱ１３のソースは電源電圧ＶＤＤに
接続され、トランジスタＱ１４のソースはタイミング回
路２９に接続される。トランジスタＱ１１とＱ１２のド
レインはインバータ２８Ｒの入力に接続され、インバー
タ２８Ｒの出力は読出しワード線ＲＷＬ０に接続され
る。トランジスタＱ１３とＱ１４のドレインはインバー
タ２８Ｗの入力に接続され、インバータ２８Ｗの出力は
書込みワード線ＷＷＬ０に接続される。
７0 〜２７255 からなり、デコーダ２５、２６からそれ
ぞれ１信号を受け取り、ＡＮＤ演算を施す。ＲＷＬドラ
イバ／ＷＷＬドライバは、トランジスタＱ１１〜Ｑ１４
及び２つのインバータ２８Ｒ、２８Ｗからなる単位回路
が２５６個設けられている。トランジスタＱ１１とＱ１
３はＰチャネルＭＯＳトランジスタで、トランジスタＱ
１２とＱ１４はＮチャネルＭＯＳトランジスタである。
例えば、アンドゲート２７0の出力信号はトランジスタ
Ｑ１１〜Ｑ１４のゲートに接続される。トランジスタＱ
１１のソースは電源電圧ＶＤＤに接続され、トランジス
タＱ１２のソースはタイミング回路２９に接続される。
また、トランジスタＱ１３のソースは電源電圧ＶＤＤに
接続され、トランジスタＱ１４のソースはタイミング回
路２９に接続される。トランジスタＱ１１とＱ１２のド
レインはインバータ２８Ｒの入力に接続され、インバー
タ２８Ｒの出力は読出しワード線ＲＷＬ０に接続され
る。トランジスタＱ１３とＱ１４のドレインはインバー
タ２８Ｗの入力に接続され、インバータ２８Ｗの出力は
書込みワード線ＷＷＬ０に接続される。
【００６１】タイミング回路２９は、２つのＮＡＮＤゲ
ートと５つのインバータから構成されており、図２３の
バッファ２３からの書込み／読出し信号Ｗ／Ｒとクロッ
クバッファ２２からのワード線クロック信号ＷＬＣＬＫ
とを入力して、書込み時と読出し時でそれぞれ負パルス
となる２つの信号を出力する。書込み時にローとなる信
号線はトランジスタＱ１４のソースに接続され、読出し
時にローとなる信号線はトランジスタＱ１２のソースに
接続される。
ートと５つのインバータから構成されており、図２３の
バッファ２３からの書込み／読出し信号Ｗ／Ｒとクロッ
クバッファ２２からのワード線クロック信号ＷＬＣＬＫ
とを入力して、書込み時と読出し時でそれぞれ負パルス
となる２つの信号を出力する。書込み時にローとなる信
号線はトランジスタＱ１４のソースに接続され、読出し
時にローとなる信号線はトランジスタＱ１２のソースに
接続される。
【００６２】図２５は、図１及び図２に示す本発明の第
１の実施例に対応したコラム系の構成を示す図である。
コラム系は各実施例に対応した構成である。図２５に示
すコラム系は、アドレスバッファ／プリデコーダ、コラ
ムデコーダ及びＷＣＯＬドライバ／ＣＯＬセレクタから
なる。アドレスバッファ／プリデコーダは図２３のコラ
ムアドレスバッファ１４に対応し、図２５のコラムデコ
ーダは図２３のコラムデコーダ１５に対応し、図２５の
コラムセレクタ／コラム書込み選択信号線ドライバ（Ｃ
ＯＬセレクタ／ＷＣＯＬドライバ）は図２３のコラムセ
レクタ１６及びライトコラム線ドライバ１７に対応す
る。
１の実施例に対応したコラム系の構成を示す図である。
コラム系は各実施例に対応した構成である。図２５に示
すコラム系は、アドレスバッファ／プリデコーダ、コラ
ムデコーダ及びＷＣＯＬドライバ／ＣＯＬセレクタから
なる。アドレスバッファ／プリデコーダは図２３のコラ
ムアドレスバッファ１４に対応し、図２５のコラムデコ
ーダは図２３のコラムデコーダ１５に対応し、図２５の
コラムセレクタ／コラム書込み選択信号線ドライバ（Ｃ
ＯＬセレクタ／ＷＣＯＬドライバ）は図２３のコラムセ
レクタ１６及びライトコラム線ドライバ１７に対応す
る。
【００６３】アドレスバッファ／プリデコーダは、４ビ
ットを１６信号に展開する２つのデコーダ３０、３１を
有する。前述したように、アドレス信号は１６ビット構
成で、Ａ８〜Ａ１５がコラムアドレスを構成する。デコ
ーダ３０はアドレスＡ８〜Ａ１１を１６信号に展開し、
次段のコラムデコーダに出力する。同様に、デコーダ３
１はアドレスＡ１２〜Ａ１５を１６信号に展開し、次段
のコラムデコーダに出力する。
ットを１６信号に展開する２つのデコーダ３０、３１を
有する。前述したように、アドレス信号は１６ビット構
成で、Ａ８〜Ａ１５がコラムアドレスを構成する。デコ
ーダ３０はアドレスＡ８〜Ａ１１を１６信号に展開し、
次段のコラムデコーダに出力する。同様に、デコーダ３
１はアドレスＡ１２〜Ａ１５を１６信号に展開し、次段
のコラムデコーダに出力する。
【００６４】コラムデコーダは２５６個のアンドゲート
３２0 〜３２255 からなり、デコーダ３０、３１からそ
れぞれ１ビットを受け取り、ＡＮＤ演算を施す。ＷＣＯ
Ｌドライバ／ＣＯＬセレクタは、トランジスタＱ１５〜
Ｑ１８及び１つのインバータ３３からなる単位回路が２
５６個設けられている。トランジスタＱ１５はＰチャネ
ルＭＯＳトランジスタで、トランジスタＱ１６〜Ｑ１８
はＮチャネルＭＯＳトランジスタである。例えば、アン
ドゲート３２0 の出力信号はトランジスタＱ１５〜Ｑ１
８のゲートに接続される。トランジスタＱ１５のソース
は電源電圧ＶＤＤに接続され、トランジスタＱ１６のソ
ースはタイミング回路３６に接続される。また、トラン
ジスタＱ１７のドレインは書込みバスを介してライトア
ンプ１９に接続され、トランジスタＱ１８のドレインは
読出しバスを介してセンスアンプ２１に接続されてい
る。トランジスタＱ１５とＱ１６の接続点はインバータ
３３の入力に接続され、その出力はコラム書込み選択信
号ＷＣＯＬ０を駆動する。トランジスタＱ１７のソース
は書込みビット線ＷＢＬ０に接続され、トランジスタＱ
１８のソースは読出しビット線ＲＢＬ０に接続されてい
る。
３２0 〜３２255 からなり、デコーダ３０、３１からそ
れぞれ１ビットを受け取り、ＡＮＤ演算を施す。ＷＣＯ
Ｌドライバ／ＣＯＬセレクタは、トランジスタＱ１５〜
Ｑ１８及び１つのインバータ３３からなる単位回路が２
５６個設けられている。トランジスタＱ１５はＰチャネ
ルＭＯＳトランジスタで、トランジスタＱ１６〜Ｑ１８
はＮチャネルＭＯＳトランジスタである。例えば、アン
ドゲート３２0 の出力信号はトランジスタＱ１５〜Ｑ１
８のゲートに接続される。トランジスタＱ１５のソース
は電源電圧ＶＤＤに接続され、トランジスタＱ１６のソ
ースはタイミング回路３６に接続される。また、トラン
ジスタＱ１７のドレインは書込みバスを介してライトア
ンプ１９に接続され、トランジスタＱ１８のドレインは
読出しバスを介してセンスアンプ２１に接続されてい
る。トランジスタＱ１５とＱ１６の接続点はインバータ
３３の入力に接続され、その出力はコラム書込み選択信
号ＷＣＯＬ０を駆動する。トランジスタＱ１７のソース
は書込みビット線ＷＢＬ０に接続され、トランジスタＱ
１８のソースは読出しビット線ＲＢＬ０に接続されてい
る。
【００６５】タイミング回路３６は３つのインバータと
１つのＮＡＮＤゲートからなり、書込み／読出し信号Ｗ
／Ｒがローレベルで書込みが指示されている時に、クロ
ックバッファ２２から供給される書込み選択クロックＷ
ＣＯＬ ＣＬＫのハイレベルのタイミングでローレベル
を出力する。タイミング回路３６の出力信号がローレベ
ルで書込みが指示され、０番目のコラムが指示される
と、コラムデコーダ１５のＡＮＤゲート３２0 の出力が
ハイレベルになり、トランジスタＱ１６を介してローレ
ベルがインバータ３３に与えられ、コラム書込み選択信
号ＷＣＯＬ０がハイレベルになる。また、この時トラン
ジスタＱ１７及びＱ１８はいずれもオンする。
１つのＮＡＮＤゲートからなり、書込み／読出し信号Ｗ
／Ｒがローレベルで書込みが指示されている時に、クロ
ックバッファ２２から供給される書込み選択クロックＷ
ＣＯＬ ＣＬＫのハイレベルのタイミングでローレベル
を出力する。タイミング回路３６の出力信号がローレベ
ルで書込みが指示され、０番目のコラムが指示される
と、コラムデコーダ１５のＡＮＤゲート３２0 の出力が
ハイレベルになり、トランジスタＱ１６を介してローレ
ベルがインバータ３３に与えられ、コラム書込み選択信
号ＷＣＯＬ０がハイレベルになる。また、この時トラン
ジスタＱ１７及びＱ１８はいずれもオンする。
【００６６】図２６は、データ入力バッファ１８とライ
トアンプ１９の一構成例を示す回路図である。データ入
力バッファ１８はインバータ２つからなり、ライトアン
プ１９は１つのインバータと１つのＮＡＮＤゲートから
なる。クロックバッファ２２からの書込みパルスのタイ
ミングで、データ入力バッファ１８からの書込みデータ
を書込みバスに出力する。
トアンプ１９の一構成例を示す回路図である。データ入
力バッファ１８はインバータ２つからなり、ライトアン
プ１９は１つのインバータと１つのＮＡＮＤゲートから
なる。クロックバッファ２２からの書込みパルスのタイ
ミングで、データ入力バッファ１８からの書込みデータ
を書込みバスに出力する。
【００６７】図２７は、センスアンプ２１の２つの構成
例を示す回路図である。図２７（Ａ）はインバータセン
スアンプで、図２７（Ｂ）はカレントミラーセンスアン
プである。インバータセンスアンプは３つのインバータ
２１ａと１つのＰチャネルＭＯＳトランジスタとからな
る。トランジスタのゲートには、プリチャージパルスが
与えられ、読出しバスを電源電圧ＶＤＤにプリチャージ
する。読出しバスとデータ出力バッファ２０（図２３）
との間に３つのインバータが介在し、反転出力を構成す
る。カレントミラーセンスアンプは図２７（Ａ）のイン
バータアンプを置き換えるもので、図２７（Ａ）のまる
で囲った部分を構成する。図２７（Ｂ）に示すように、
カレントミラーセンスアンプは、２つのＰチャネルＭＯ
Ｓトランジスタと２つのＮチャネルＭＯＳトランジスタ
とからなる。読出しバスの電位Ｖｉｎをセンスして、デ
ータ出力バッファ２０にセンスした電圧Ｖｏｕｔを出力
する。
例を示す回路図である。図２７（Ａ）はインバータセン
スアンプで、図２７（Ｂ）はカレントミラーセンスアン
プである。インバータセンスアンプは３つのインバータ
２１ａと１つのＰチャネルＭＯＳトランジスタとからな
る。トランジスタのゲートには、プリチャージパルスが
与えられ、読出しバスを電源電圧ＶＤＤにプリチャージ
する。読出しバスとデータ出力バッファ２０（図２３）
との間に３つのインバータが介在し、反転出力を構成す
る。カレントミラーセンスアンプは図２７（Ａ）のイン
バータアンプを置き換えるもので、図２７（Ａ）のまる
で囲った部分を構成する。図２７（Ｂ）に示すように、
カレントミラーセンスアンプは、２つのＰチャネルＭＯ
Ｓトランジスタと２つのＮチャネルＭＯＳトランジスタ
とからなる。読出しバスの電位Ｖｉｎをセンスして、デ
ータ出力バッファ２０にセンスした電圧Ｖｏｕｔを出力
する。
【００６８】図２８は、図５及び図６を参照して説明し
た本発明の第２の実施例に対応するコラム系の構成を示
す図である。図２８のコラム系は、コラムデコーダ１
５、コラムセレクタ１６及びＨＩＺ−ＷＣＯＬと表記さ
れているライトコラム線ドライバ１７からなる。なお、
アドレスバッファ／プリデコーダ１４は、図２５に示す
構成と同一であり、図示を省略してある。コラムセレク
タ１６は、トランジスタＱ１５〜Ｑ１８と、インバータ
３４とを有する。ドライバ１７は、トランジスタＱ１９
とインバータ３３を有する。第２の実施例では、読出し
ビット線ＲＢＬと右隣りのコラムのコラム書込み選択信
号線ＷＣＯＬとが共通化されており（ＲＢＬｎ＝ＷＣＯ
Ｌｎ＋１）、ドライバ１７はこれを実現する。すなわ
ち、０番目のコラムのトランジスタＱ１８のドレイン
と、１番目のコラムのインバータ３３の出力とが接続さ
れており、１番目のコラムのインバータ３３のオンオフ
がトランジスタＱ１９で制御される。トランジスタＱ１
８がオンの時はトランジスタＱ１９がオフであり、ＡＮ
Ｄゲート３２1 の出力はローであるから、トランジスタ
Ｑ１５がオンで、インバータ３３の入力はハイとなる。
従って、インバータ３３のＰチャネルＭＯＳトランジス
タはオフし、１番目のコラムのインバータ３３はハイイ
ンピーダンスである。すなわち、共通化された信号線は
読出しビット線ＲＢＬ０として機能する。トランジスタ
Ｑ１８がオフの時はトランジスタＱ１９がオンであり、
ＡＮＤゲート３２1 の出力がローであれば１番目のコラ
ムのインバータ３３はローを出力する。ＡＮＤゲート３
２1 の出力がハイでタイミング回路３６からの信号がロ
ーであればトランジスタＱ１６がオンし、インバータ３
３の入力はローとなり、インバータ３３はハイを出力す
る。すなわち、共通化された信号線は１番目のコラムの
コラム書込み選択信号線ＷＣＯＬ１として機能する。
た本発明の第２の実施例に対応するコラム系の構成を示
す図である。図２８のコラム系は、コラムデコーダ１
５、コラムセレクタ１６及びＨＩＺ−ＷＣＯＬと表記さ
れているライトコラム線ドライバ１７からなる。なお、
アドレスバッファ／プリデコーダ１４は、図２５に示す
構成と同一であり、図示を省略してある。コラムセレク
タ１６は、トランジスタＱ１５〜Ｑ１８と、インバータ
３４とを有する。ドライバ１７は、トランジスタＱ１９
とインバータ３３を有する。第２の実施例では、読出し
ビット線ＲＢＬと右隣りのコラムのコラム書込み選択信
号線ＷＣＯＬとが共通化されており（ＲＢＬｎ＝ＷＣＯ
Ｌｎ＋１）、ドライバ１７はこれを実現する。すなわ
ち、０番目のコラムのトランジスタＱ１８のドレイン
と、１番目のコラムのインバータ３３の出力とが接続さ
れており、１番目のコラムのインバータ３３のオンオフ
がトランジスタＱ１９で制御される。トランジスタＱ１
８がオンの時はトランジスタＱ１９がオフであり、ＡＮ
Ｄゲート３２1 の出力はローであるから、トランジスタ
Ｑ１５がオンで、インバータ３３の入力はハイとなる。
従って、インバータ３３のＰチャネルＭＯＳトランジス
タはオフし、１番目のコラムのインバータ３３はハイイ
ンピーダンスである。すなわち、共通化された信号線は
読出しビット線ＲＢＬ０として機能する。トランジスタ
Ｑ１８がオフの時はトランジスタＱ１９がオンであり、
ＡＮＤゲート３２1 の出力がローであれば１番目のコラ
ムのインバータ３３はローを出力する。ＡＮＤゲート３
２1 の出力がハイでタイミング回路３６からの信号がロ
ーであればトランジスタＱ１６がオンし、インバータ３
３の入力はローとなり、インバータ３３はハイを出力す
る。すなわち、共通化された信号線は１番目のコラムの
コラム書込み選択信号線ＷＣＯＬ１として機能する。
【００６９】図２９は、図７及び図８を参照して説明し
た本発明の第３の実施例に対応するコラム系の構成を示
す図である。図２９のコラム系は、コラムデコーダ１
５、コラムセレクタ１６及びＨＩＺ−ＷＣＯＬと表記さ
れているライトコラム線ドライバ１７からなる。なお、
アドレスバッファ／プリデコーダ１４は、図２５に示す
構成と同一であり、図示を省略してある。コラムセレク
タ１６は、トランジスタＱ１５〜Ｑ１８と、インバータ
３４とを有する。ドライバ１７は、トランジスタＱ１９
とインバータ３３を有する。第３の実施例では、各コラ
ムにおいて、読出しビット線ＲＢＬとコラム書込み選択
信号線ＷＣＯＬとが共通化されており（ＲＢＬｎ＝ＷＣ
ＯＬｎ）、ドライバ１７はこれを実現する。例えば、０
番目のコラムに関し、トランジスタＱ１８のドレイン
と、インバータ３３の出力とが接続されており、このイ
ンバータ３３のオンオフがトランジスタＱ１９で制御さ
れる。タイミング回路３６からの信号がハイで読出し動
作の場合には、インバータ３３の入力はハイであり、イ
ンバータ３３のＰチャネルＭＯＳトランジスタはオフで
ある。ＡＮＤゲート３２0 が選択されてハイを出力し、
トランジスタＱ１８がオンとなるとトランジスタＱ１９
がオフであり、０番目のコラムのインバータ３３はハイ
インピーダンスとなる。すなわち、共通化された信号線
は読出しビット線ＲＢＬ０として機能する。非選択でＡ
ＮＤゲート３２0 の出力がローの場合、トランジスタＱ
１８がオフとなり、トランジスタＱ１９がオンであり、
インバータ３３の入力がハイでＮチャネルＭＯＳトラン
ジスタがオンし、インバータ３３はローを出力する。
た本発明の第３の実施例に対応するコラム系の構成を示
す図である。図２９のコラム系は、コラムデコーダ１
５、コラムセレクタ１６及びＨＩＺ−ＷＣＯＬと表記さ
れているライトコラム線ドライバ１７からなる。なお、
アドレスバッファ／プリデコーダ１４は、図２５に示す
構成と同一であり、図示を省略してある。コラムセレク
タ１６は、トランジスタＱ１５〜Ｑ１８と、インバータ
３４とを有する。ドライバ１７は、トランジスタＱ１９
とインバータ３３を有する。第３の実施例では、各コラ
ムにおいて、読出しビット線ＲＢＬとコラム書込み選択
信号線ＷＣＯＬとが共通化されており（ＲＢＬｎ＝ＷＣ
ＯＬｎ）、ドライバ１７はこれを実現する。例えば、０
番目のコラムに関し、トランジスタＱ１８のドレイン
と、インバータ３３の出力とが接続されており、このイ
ンバータ３３のオンオフがトランジスタＱ１９で制御さ
れる。タイミング回路３６からの信号がハイで読出し動
作の場合には、インバータ３３の入力はハイであり、イ
ンバータ３３のＰチャネルＭＯＳトランジスタはオフで
ある。ＡＮＤゲート３２0 が選択されてハイを出力し、
トランジスタＱ１８がオンとなるとトランジスタＱ１９
がオフであり、０番目のコラムのインバータ３３はハイ
インピーダンスとなる。すなわち、共通化された信号線
は読出しビット線ＲＢＬ０として機能する。非選択でＡ
ＮＤゲート３２0 の出力がローの場合、トランジスタＱ
１８がオフとなり、トランジスタＱ１９がオンであり、
インバータ３３の入力がハイでＮチャネルＭＯＳトラン
ジスタがオンし、インバータ３３はローを出力する。
【００７０】一方、タイミング回路３６からの信号がロ
ーで書込み動作の場合には、ＡＮＤゲート３２0 が選択
されハイを出力すると、トランジスタＱ１８はオンする
が、センスアンプ２１は動作しないので放置し、インバ
ータ３３の入力はローとなり、インバータ３３のＰチャ
ネルＭＯＳトランジスタがオンしてハイを出力する。こ
れは、コラム書込み選択信号ＷＣＯＬ０として、選択信
号を出力していることになる。ＡＮＤゲート３２0 が非
選択でローを出力していると、トランジスタＱ１５がオ
ンし、インバータ３３のＮチャネルＭＯＳトランジスタ
はオンし、インバータ３４の入力はローであるから出力
はハイとなって、トランジスタＱ１９がオンする。従っ
て、インバータ３３はローを出力することとなる。この
ように、共通化された信号線は０番目のコラムのコラム
書込み選択信号線ＷＣＯＬ０として機能する。
ーで書込み動作の場合には、ＡＮＤゲート３２0 が選択
されハイを出力すると、トランジスタＱ１８はオンする
が、センスアンプ２１は動作しないので放置し、インバ
ータ３３の入力はローとなり、インバータ３３のＰチャ
ネルＭＯＳトランジスタがオンしてハイを出力する。こ
れは、コラム書込み選択信号ＷＣＯＬ０として、選択信
号を出力していることになる。ＡＮＤゲート３２0 が非
選択でローを出力していると、トランジスタＱ１５がオ
ンし、インバータ３３のＮチャネルＭＯＳトランジスタ
はオンし、インバータ３４の入力はローであるから出力
はハイとなって、トランジスタＱ１９がオンする。従っ
て、インバータ３３はローを出力することとなる。この
ように、共通化された信号線は０番目のコラムのコラム
書込み選択信号線ＷＣＯＬ０として機能する。
【００７１】図３０は、図９及び図１０を参照して説明
した本発明の第４の実施例に対応するコラム系の構成を
示す図である。図３０のコラム系は、コラムデコーダ１
５、コラムセレクタ１６及びＷＣＯＬと表記されている
ライトコラム線ドライバ１７からなる。なお、アドレス
バッファ／プリデコーダ１４は、図２５に示す構成と同
一であり、図示を省略してある。各コラムは、図２５に
示す構成と同一の単位回路を有するが、第４の実施例を
実現するために配線が多少異なる。第４の実施例では、
読出しビット線ＲＢＬと右隣りの書込みビット線ＷＢＬ
とが共通化されており（ＲＢＬｎ＝ＷＢＬｎ＋１）、こ
のため図３０では、１番目のコラムのトランジスタＱ１
７は、０番目のトランジスタＱ１８に接続されている。
コラムデコーダ１５で０番目のコラムが選択された場合
には、０番目のコラムのトランジスタＱ１８がオンし
て、０番目のコラムの読出しビット線ＲＢＬ０として機
能し、１番目のコラムが選択された場合には、１番目の
コラムのトランジスタＱ１７がオンして、１番目のコラ
ムの書込みビット線ＷＢＬ１として機能する。
した本発明の第４の実施例に対応するコラム系の構成を
示す図である。図３０のコラム系は、コラムデコーダ１
５、コラムセレクタ１６及びＷＣＯＬと表記されている
ライトコラム線ドライバ１７からなる。なお、アドレス
バッファ／プリデコーダ１４は、図２５に示す構成と同
一であり、図示を省略してある。各コラムは、図２５に
示す構成と同一の単位回路を有するが、第４の実施例を
実現するために配線が多少異なる。第４の実施例では、
読出しビット線ＲＢＬと右隣りの書込みビット線ＷＢＬ
とが共通化されており（ＲＢＬｎ＝ＷＢＬｎ＋１）、こ
のため図３０では、１番目のコラムのトランジスタＱ１
７は、０番目のトランジスタＱ１８に接続されている。
コラムデコーダ１５で０番目のコラムが選択された場合
には、０番目のコラムのトランジスタＱ１８がオンし
て、０番目のコラムの読出しビット線ＲＢＬ０として機
能し、１番目のコラムが選択された場合には、１番目の
コラムのトランジスタＱ１７がオンして、１番目のコラ
ムの書込みビット線ＷＢＬ１として機能する。
【００７２】図３１は、図１１及び図１２を参照して説
明した本発明の第５の実施例に対応するコラム系の構成
を示す図である。図３１のコラム系は、コラムデコーダ
１５、コラムセレクタ１６及びＷＣＯＬドライバと表記
されているライトコラム線ドライバ１７からなる。な
お、アドレスバッファ／プリデコーダ１４は、図２５に
示す構成と同一であり、図示を省略してある。各コラム
に対応する単位回路は、３つのトランジスタＱ１５〜Ｑ
１７とインバータ３３とからなる。第５の実施例では、
各コラムの読出しビット線ＲＢＬと書込みビット線ＷＢ
Ｌとが共通化されている。トランジスタＱ１７は、この
共通化されたビット線に接続されている。これに対応し
て、読出しバスと書込みバスも共通化されている。この
共通化されたバスとライトアンプ１９との間にはトライ
ステートインバータゲート４０が設けられ、タイミング
回路３６の出力がローレベルで書込みが指示されている
場合に、ゲート４０が開き、ライト／リードバスを駆動
し、タイミング回路３６の出力がハイレベルの場合、ハ
イインピーダンス出力となる。
明した本発明の第５の実施例に対応するコラム系の構成
を示す図である。図３１のコラム系は、コラムデコーダ
１５、コラムセレクタ１６及びＷＣＯＬドライバと表記
されているライトコラム線ドライバ１７からなる。な
お、アドレスバッファ／プリデコーダ１４は、図２５に
示す構成と同一であり、図示を省略してある。各コラム
に対応する単位回路は、３つのトランジスタＱ１５〜Ｑ
１７とインバータ３３とからなる。第５の実施例では、
各コラムの読出しビット線ＲＢＬと書込みビット線ＷＢ
Ｌとが共通化されている。トランジスタＱ１７は、この
共通化されたビット線に接続されている。これに対応し
て、読出しバスと書込みバスも共通化されている。この
共通化されたバスとライトアンプ１９との間にはトライ
ステートインバータゲート４０が設けられ、タイミング
回路３６の出力がローレベルで書込みが指示されている
場合に、ゲート４０が開き、ライト／リードバスを駆動
し、タイミング回路３６の出力がハイレベルの場合、ハ
イインピーダンス出力となる。
【００７３】図３２は、図１３及び図１４を参照して説
明した本発明の第６の実施例に対応するコラム系の構成
を示す図である。第６の実施例は、各セルの読出しビッ
ト線ＲＢＬと書込みビット線ＷＢＬを共通化する（従っ
て、図１３ではビット線を単にＢＬと表記する）ととも
に、更に隣接するコラム書込み選択信号線ＷＣＯＬとを
共通化して、縦方向の配線本数を１セル当り１本に削減
する。すなわち、Ｗ／ＲＢＬｎ＝ＷＣＯＬｎ−１、ｎ＋
１である。例えば、図３２の１番目のコラムから出てい
る信号線は、１番目のコラムの読出しビット線ＲＢＬ１
と書込みビット線ＷＢＬ１であり、かつ０番目及び２番
目のコラムに対するコラム書込み選択信号線ＷＣＯＬ
０、２である。
明した本発明の第６の実施例に対応するコラム系の構成
を示す図である。第６の実施例は、各セルの読出しビッ
ト線ＲＢＬと書込みビット線ＷＢＬを共通化する（従っ
て、図１３ではビット線を単にＢＬと表記する）ととも
に、更に隣接するコラム書込み選択信号線ＷＣＯＬとを
共通化して、縦方向の配線本数を１セル当り１本に削減
する。すなわち、Ｗ／ＲＢＬｎ＝ＷＣＯＬｎ−１、ｎ＋
１である。例えば、図３２の１番目のコラムから出てい
る信号線は、１番目のコラムの読出しビット線ＲＢＬ１
と書込みビット線ＷＢＬ１であり、かつ０番目及び２番
目のコラムに対するコラム書込み選択信号線ＷＣＯＬ
０、２である。
【００７４】ＡＮＤゲート３２1 で選択される１番目の
コラムはトランジスタＱ１５〜Ｑ２０、及び２つのイン
バータ３３、３４を有する。今、１番目のコラム（ＷＲ
ＢＬ１）にデータを書込む場合、コラムデコーダ１５の
ＡＮＤゲート３２1 の出力がハイレベルになり、１番目
のコラムのトランジスタＱ２０がオンして、ライトアン
プ１９からトライステートインバータゲート４０を介し
て供給される書込みデータがトランジスタＱ２０を通
り、１番目のコラムの共通化された信号線（ＷＲＢＬ
１）に書込みデータ信号として出力される。この時、Ａ
ＮＤゲート３２2 の出力信号はローレベルなので、２番
目のコラムのインバータ３４はハイレベルを出力し、こ
れを受けたトランジスタＱ１９がインバータ３３をオン
にする。２番目のコラムのトランジスタＱ１８はＡＮＤ
ゲート３２1 の出力がハイでオンしているので、タイミ
ング回路３６からのローレベルがトランジスタＱ１８を
通り、インバータ３３の入力として出力される。このた
め、インバータ３３の出力信号はハイレベルとなり、１
番目のコラムのコラム書込み選択信号ＷＣＯＬ１として
ハイがＷＲＢＬ２に出力される。同様に、ＡＮＤゲート
３２0 においても非選択でローが出力され、ＡＮＤゲー
ト３２1 のハイ出力が接続されているトランジスタＱ１
８がオンし、インバータ３３の入力はロー、出力はハイ
となり、もう１本のコラム書込み選択信号線ＷＣＯＬ１
として、ＷＲＢＬ０を駆動する。
コラムはトランジスタＱ１５〜Ｑ２０、及び２つのイン
バータ３３、３４を有する。今、１番目のコラム（ＷＲ
ＢＬ１）にデータを書込む場合、コラムデコーダ１５の
ＡＮＤゲート３２1 の出力がハイレベルになり、１番目
のコラムのトランジスタＱ２０がオンして、ライトアン
プ１９からトライステートインバータゲート４０を介し
て供給される書込みデータがトランジスタＱ２０を通
り、１番目のコラムの共通化された信号線（ＷＲＢＬ
１）に書込みデータ信号として出力される。この時、Ａ
ＮＤゲート３２2 の出力信号はローレベルなので、２番
目のコラムのインバータ３４はハイレベルを出力し、こ
れを受けたトランジスタＱ１９がインバータ３３をオン
にする。２番目のコラムのトランジスタＱ１８はＡＮＤ
ゲート３２1 の出力がハイでオンしているので、タイミ
ング回路３６からのローレベルがトランジスタＱ１８を
通り、インバータ３３の入力として出力される。このた
め、インバータ３３の出力信号はハイレベルとなり、１
番目のコラムのコラム書込み選択信号ＷＣＯＬ１として
ハイがＷＲＢＬ２に出力される。同様に、ＡＮＤゲート
３２0 においても非選択でローが出力され、ＡＮＤゲー
ト３２1 のハイ出力が接続されているトランジスタＱ１
８がオンし、インバータ３３の入力はロー、出力はハイ
となり、もう１本のコラム書込み選択信号線ＷＣＯＬ１
として、ＷＲＢＬ０を駆動する。
【００７５】なお、０番目のコラムの回路構成はインバ
ータ３５を具備し、配線も１番目や２番目のコラムに対
する回路構成とは異なる。これは、０番目のコラムは１
つのコラムにのみ隣接するからである。図３３は、図１
５及び図１６を参照して説明した本発明の第７の実施例
に対応するコラム系の構成を示す図である。図示するコ
ラム系は、書込みビット線ＷＢＬと読出しビット線ＲＢ
Ｌとを共通化した１６ビットのバイトワイド構成に対応
する。図１５に示すコラム系は１６ビットを１単位と
し、各ビット毎にトランジスタＱ１５、Ｑ１６及びＱ１
８と１つのインバータ３３とを有する。コラムデコーダ
１５でデコードされた１６信号の各配線は、１６コラム
を１単位とするグループのトランジスタＱ１５、Ｑ１
６、Ｑ１８のゲートに共通に与えられる。図３３には、
Ａ０Ｄ０〜Ａ０Ｄ１５の１６ビットのグループが図示さ
れ、このグループのトランジスタＱ１５、Ｑ１６、Ｑ１
８のゲートにデコード信号の１ビットが与えられる。こ
のグループが選択されるとトランジスタＱ１８がオン
し、共通化された書込みビット線と読出しビット線と１
６ビットの書込み／読出し共用バス４６に接続される。
書込みデータＤｉｎは１６ビット構成であり、各ビット
Ｄｉｎ０〜Ｄｉｎ１６はそれぞれライトアンプ１９0 〜
１９15及びトライステートインバータゲート４０0 〜４
０15を介してデータバス４６に供給される。センスアン
プ２１0 〜２１15はそれぞれ１６ビット構成のデータバ
ス４６の対応するバス線に接続されている。
ータ３５を具備し、配線も１番目や２番目のコラムに対
する回路構成とは異なる。これは、０番目のコラムは１
つのコラムにのみ隣接するからである。図３３は、図１
５及び図１６を参照して説明した本発明の第７の実施例
に対応するコラム系の構成を示す図である。図示するコ
ラム系は、書込みビット線ＷＢＬと読出しビット線ＲＢ
Ｌとを共通化した１６ビットのバイトワイド構成に対応
する。図１５に示すコラム系は１６ビットを１単位と
し、各ビット毎にトランジスタＱ１５、Ｑ１６及びＱ１
８と１つのインバータ３３とを有する。コラムデコーダ
１５でデコードされた１６信号の各配線は、１６コラム
を１単位とするグループのトランジスタＱ１５、Ｑ１
６、Ｑ１８のゲートに共通に与えられる。図３３には、
Ａ０Ｄ０〜Ａ０Ｄ１５の１６ビットのグループが図示さ
れ、このグループのトランジスタＱ１５、Ｑ１６、Ｑ１
８のゲートにデコード信号の１ビットが与えられる。こ
のグループが選択されるとトランジスタＱ１８がオン
し、共通化された書込みビット線と読出しビット線と１
６ビットの書込み／読出し共用バス４６に接続される。
書込みデータＤｉｎは１６ビット構成であり、各ビット
Ｄｉｎ０〜Ｄｉｎ１６はそれぞれライトアンプ１９0 〜
１９15及びトライステートインバータゲート４０0 〜４
０15を介してデータバス４６に供給される。センスアン
プ２１0 〜２１15はそれぞれ１６ビット構成のデータバ
ス４６の対応するバス線に接続されている。
【００７６】１６ビットのライト・パー・ビットを実現
するために、１６ビットの書込み制御バス４７が設けら
れ、各データビット毎にデータを書込むか又は元のデー
タを保持するかの選択的な書込みを指示できるようにす
る。この選択的書込みを指示する１６ビットの指示デー
タＷ／ＢＩＴＤｉｎ０〜Ｗ／ＢＩＴＤｉｎ１６は、例え
ば外部から供給され、インバータ４３0 〜４３15を介し
てＡＮＤゲート４４0〜４４15に供給される。これらの
ＡＮＤゲートには、書込み時ローとなる信号がインバー
タ４２を介して供給されている。書込み時には、指示デ
ータＷ／ＢＩＴＤｉｎ０〜Ｗ／ＢＩＴＤｉｎ１６はアン
ドゲート４４0 〜４４15及びインバータ４５0 〜４５15
を介して書込み制御４７に供給される。例えば、図３３
のＡ０Ｄ０〜Ａ０Ｄ３のみデータを書込む場合には、対
応する指示データＷ／ＢＩＴＤｉｎ０〜Ｗ／ＢＩＴＤｉ
ｎ３がローレベルに設定される。対応するＡＮＤゲート
４４0 〜４４3 の出力はハイレベルとなり、インバータ
４５0 〜４５3 の出力はローレベルとなる。１６ビット
構成の書込み制御バス４７の各ビットは、対応するビッ
トのトランジスタＱ１６のソースに接続されている。選
択されているコラムにおいてソース電位がローレベルに
なると、トランジスタＱ１６を介してインバータ３３に
このローレベルが与えられ、インバータ３３の出力であ
るコラム書込み選択信号ＷＣＯＬがハイレベルになる。
するために、１６ビットの書込み制御バス４７が設けら
れ、各データビット毎にデータを書込むか又は元のデー
タを保持するかの選択的な書込みを指示できるようにす
る。この選択的書込みを指示する１６ビットの指示デー
タＷ／ＢＩＴＤｉｎ０〜Ｗ／ＢＩＴＤｉｎ１６は、例え
ば外部から供給され、インバータ４３0 〜４３15を介し
てＡＮＤゲート４４0〜４４15に供給される。これらの
ＡＮＤゲートには、書込み時ローとなる信号がインバー
タ４２を介して供給されている。書込み時には、指示デ
ータＷ／ＢＩＴＤｉｎ０〜Ｗ／ＢＩＴＤｉｎ１６はアン
ドゲート４４0 〜４４15及びインバータ４５0 〜４５15
を介して書込み制御４７に供給される。例えば、図３３
のＡ０Ｄ０〜Ａ０Ｄ３のみデータを書込む場合には、対
応する指示データＷ／ＢＩＴＤｉｎ０〜Ｗ／ＢＩＴＤｉ
ｎ３がローレベルに設定される。対応するＡＮＤゲート
４４0 〜４４3 の出力はハイレベルとなり、インバータ
４５0 〜４５3 の出力はローレベルとなる。１６ビット
構成の書込み制御バス４７の各ビットは、対応するビッ
トのトランジスタＱ１６のソースに接続されている。選
択されているコラムにおいてソース電位がローレベルに
なると、トランジスタＱ１６を介してインバータ３３に
このローレベルが与えられ、インバータ３３の出力であ
るコラム書込み選択信号ＷＣＯＬがハイレベルになる。
【００７７】このようにして、指示データＷ／ＢＩＴＤ
ｉｎ０〜Ｗ／ＢＩＴＤｉｎ１６で書込むべきコラムを選
択することができる。図３４は、図１７及び図１８を参
照して説明した本発明の第８の実施例に対応するコラム
系の構成を示す図である。図示するコラム系は、読出し
ビット線ＲＢＬとコラム書込み選択信号線ＷＣＯＬとを
共通化した１６ビットのバイトワイド構成に対応する。
図３３に示す構成と同様に、１６コラムで１グループを
構成し、このグループに１６本のデコード信号の１信号
が与えられる。図３４の構成では、１６ビット構成の書
込みデータバス４８と１６ビット構成の読出しデータバ
ス４９とが専用で設けられている。
ｉｎ０〜Ｗ／ＢＩＴＤｉｎ１６で書込むべきコラムを選
択することができる。図３４は、図１７及び図１８を参
照して説明した本発明の第８の実施例に対応するコラム
系の構成を示す図である。図示するコラム系は、読出し
ビット線ＲＢＬとコラム書込み選択信号線ＷＣＯＬとを
共通化した１６ビットのバイトワイド構成に対応する。
図３３に示す構成と同様に、１６コラムで１グループを
構成し、このグループに１６本のデコード信号の１信号
が与えられる。図３４の構成では、１６ビット構成の書
込みデータバス４８と１６ビット構成の読出しデータバ
ス４９とが専用で設けられている。
【００７８】各コラム毎に、５つのトランジスタＱ１
５、Ｑ１６、Ｑ２２〜Ｑ２４と２つのインバータ５２、
５３が設けられている。書込みデータバス４８の各ビッ
トデータは、対応するトランジスタＱ２２のドレインに
接続されている。また、読出しデータバス４９の各デー
タビットは、対応するトランジスタＱ２３のドレインに
接続されている。トランジスタＱ２２とＱ２３のドレイ
ンには、デコード信号の１信号が与えられ、コラムが選
択された場合にオンする。この時、インバータ５２の作
用でトランジスタＱ２４はオフし、読出し時に読出し書
込み信号がハイで、書込み制御バス４７がハイの場合イ
ンバータ５３の入力はハイであり、インバータ５３のＰ
チャネルＭＯＳトランジスタがオフするため、インバー
タ５３はハイインピーダンスとなっている。従って、共
通化された線は読出しビット線ＲＢＬとして機能する。
５、Ｑ１６、Ｑ２２〜Ｑ２４と２つのインバータ５２、
５３が設けられている。書込みデータバス４８の各ビッ
トデータは、対応するトランジスタＱ２２のドレインに
接続されている。また、読出しデータバス４９の各デー
タビットは、対応するトランジスタＱ２３のドレインに
接続されている。トランジスタＱ２２とＱ２３のドレイ
ンには、デコード信号の１信号が与えられ、コラムが選
択された場合にオンする。この時、インバータ５２の作
用でトランジスタＱ２４はオフし、読出し時に読出し書
込み信号がハイで、書込み制御バス４７がハイの場合イ
ンバータ５３の入力はハイであり、インバータ５３のＰ
チャネルＭＯＳトランジスタがオフするため、インバー
タ５３はハイインピーダンスとなっている。従って、共
通化された線は読出しビット線ＲＢＬとして機能する。
【００７９】コラムＡ０Ｄ０にデータの書込みが指示さ
れた場合（Ｗ／ＢＩＴＤｉｎ０がローレベル）、対応す
るトランジスタＱ１６のソースはローレベルとなり、こ
れがインバータ５３で反転されてコラム書込み選択信号
ＷＣＯＬがハイレベルになる。図３５は、図１９及び図
２０を参照して説明した本発明の第９の実施例に対応す
るコラム系の構成を示す回路図である。第９の実施例
は、読出しビット線ＲＢＬと隣接するコラムの書込みビ
ット線ＷＢＬとを共通化して（ＲＢＬｎ＝ＷＢＬｎ＋
１）、縦方向の配線本数を１セル当り２本に削減し、更
にシフトレジスタの機能を実現するように制御するもの
である。これを実現するために、図３５に示すコラム系
は、図３０に示すコラム系をベースにシフト指示信号６
１によって全てのコラム書込み選択信号線ＷＣＯＬを選
択する手段を追加し、また同一読出しワード線ＲＷＬの
セルデータを各読出しビット線ＲＢＬに同時に読出すた
めにビット線プリチャージ回路５９を付加したものであ
る。
れた場合（Ｗ／ＢＩＴＤｉｎ０がローレベル）、対応す
るトランジスタＱ１６のソースはローレベルとなり、こ
れがインバータ５３で反転されてコラム書込み選択信号
ＷＣＯＬがハイレベルになる。図３５は、図１９及び図
２０を参照して説明した本発明の第９の実施例に対応す
るコラム系の構成を示す回路図である。第９の実施例
は、読出しビット線ＲＢＬと隣接するコラムの書込みビ
ット線ＷＢＬとを共通化して（ＲＢＬｎ＝ＷＢＬｎ＋
１）、縦方向の配線本数を１セル当り２本に削減し、更
にシフトレジスタの機能を実現するように制御するもの
である。これを実現するために、図３５に示すコラム系
は、図３０に示すコラム系をベースにシフト指示信号６
１によって全てのコラム書込み選択信号線ＷＣＯＬを選
択する手段を追加し、また同一読出しワード線ＲＷＬの
セルデータを各読出しビット線ＲＢＬに同時に読出すた
めにビット線プリチャージ回路５９を付加したものであ
る。
【００８０】シフトを指示する場合には、シフト指示信
号６１をローレベルに設定し、各コラムのトランジスタ
Ｑ１５のソースに与える。非選択でＡＮＤゲート３２n
がロー出力であればトランジスタＱ１５がオンしている
のでインバータ３３の入力はローとなり、出力はハイと
なってコラム書込み選択信号線ＷＣＯＬｎが選択とな
る。選択されＡＮＤゲート３２n がハイ出力であれば、
タイミング回路３６からの信号がローであるからトラン
ジスタＱ１６を通してやはりインバータ３３の入力はロ
ーとなり、出力はハイとなり、コラム書込み選択信号線
ＷＣＯＬｎは選択となる。従って、シフト時には書込み
信号をローにすればシフト反転転送がすべての同一ロー
上のセルで起こる。
号６１をローレベルに設定し、各コラムのトランジスタ
Ｑ１５のソースに与える。非選択でＡＮＤゲート３２n
がロー出力であればトランジスタＱ１５がオンしている
のでインバータ３３の入力はローとなり、出力はハイと
なってコラム書込み選択信号線ＷＣＯＬｎが選択とな
る。選択されＡＮＤゲート３２n がハイ出力であれば、
タイミング回路３６からの信号がローであるからトラン
ジスタＱ１６を通してやはりインバータ３３の入力はロ
ーとなり、出力はハイとなり、コラム書込み選択信号線
ＷＣＯＬｎは選択となる。従って、シフト時には書込み
信号をローにすればシフト反転転送がすべての同一ロー
上のセルで起こる。
【００８１】また、ビット線をプリチャージするタイミ
ングを規定するビット線プリチャージ信号６０が、共通
化されたビット線を所定の電位にプリチャージするＰチ
ャネルＭＯＳトランジスタＱ２５のゲートに与えられ
る。これにより、センスアンプ２１とトランジスタＱ１
８がオフで、導通していない読出しビット線ＲＢＬにお
いても読出しサイクル初期のパルス的なビット線プルア
ップが行え、アドレスで選択されていない読出しビット
線ＲＢＬでも読み出したセルのデータにより、ハイ又は
ローの電圧レベルが得られる。
ングを規定するビット線プリチャージ信号６０が、共通
化されたビット線を所定の電位にプリチャージするＰチ
ャネルＭＯＳトランジスタＱ２５のゲートに与えられ
る。これにより、センスアンプ２１とトランジスタＱ１
８がオフで、導通していない読出しビット線ＲＢＬにお
いても読出しサイクル初期のパルス的なビット線プルア
ップが行え、アドレスで選択されていない読出しビット
線ＲＢＬでも読み出したセルのデータにより、ハイ又は
ローの電圧レベルが得られる。
【００８２】図２０を参照して説明したように、シフト
反転転送では、読出し動作と書込み動作を交互に行う。
書込み動作においては、全てのコラムが選択されるよう
にシフト指示信号を与える。図３６は、図２１及び図２
２を参照して説明した本発明の第１０の実施例に対応す
るコラム系の構成を示す回路図である。第１０の実施例
は、読出しビット線ＲＢＬと書込みビット線ＷＢＬとを
共通化して（ＲＢＬｎ＝ＷＢＬｎ）、縦方向の配線本数
を１セル当り２本に削減し、更に縦方向にデータをシフ
トするシフトレジスタの機能を実現するように制御する
ものである。図３６の構成は、図３５の構成のトランジ
スタＱ１７を削除し、また専用の書込みデータバス及び
読出しデータバスに代えて、書込み／読出し共通のデー
タバスを設けたものである。この構成により、シフト指
示信号によりコラム書込み選択信号ＷＣＯＬを全てハイ
として選択し、図２２に示す動作を実現する。
反転転送では、読出し動作と書込み動作を交互に行う。
書込み動作においては、全てのコラムが選択されるよう
にシフト指示信号を与える。図３６は、図２１及び図２
２を参照して説明した本発明の第１０の実施例に対応す
るコラム系の構成を示す回路図である。第１０の実施例
は、読出しビット線ＲＢＬと書込みビット線ＷＢＬとを
共通化して（ＲＢＬｎ＝ＷＢＬｎ）、縦方向の配線本数
を１セル当り２本に削減し、更に縦方向にデータをシフ
トするシフトレジスタの機能を実現するように制御する
ものである。図３６の構成は、図３５の構成のトランジ
スタＱ１７を削除し、また専用の書込みデータバス及び
読出しデータバスに代えて、書込み／読出し共通のデー
タバスを設けたものである。この構成により、シフト指
示信号によりコラム書込み選択信号ＷＣＯＬを全てハイ
として選択し、図２２に示す動作を実現する。
【００８３】本発明によれば、ＳＲＡＭデバイスと同様
の書込み速度が実現できるのにもかかわらず、ＳＲＡＭ
デバイスよりも小型化が可能である。以下、図３７、図
３８を参照してこの点を説明する。図３７は、一般的な
ＳＲＡＭデバイスのメモリセルの構成を示す図で、図３
７（Ａ）は６トランジスタ構成のＳＲＡＭメモリセルを
示し、（Ｂ）は４トランジスタ構成のＳＲＡＭメモリセ
ルを示す。図３８は、本発明の４トランジスタ構成（Ｑ
１〜Ｑ４）のメモリセルの２つのレイアウトパターンを
示している。なお、図３８（Ｂ）は、メモリセル２つ分
のレイアウトを示している。図３７（Ａ）のレイアウト
では、３１．７μｍ2 の面積を要し、（Ｂ）でも２４．
０μｍ2 の面積を要するのに対し、図３８（Ａ）では１
９．５μｍ2 の面積、（Ｂ）では１５．６μｍ2 の面積
で済む。このように、高速かつ小型のＤＲＡＭ装置が可
能である。
の書込み速度が実現できるのにもかかわらず、ＳＲＡＭ
デバイスよりも小型化が可能である。以下、図３７、図
３８を参照してこの点を説明する。図３７は、一般的な
ＳＲＡＭデバイスのメモリセルの構成を示す図で、図３
７（Ａ）は６トランジスタ構成のＳＲＡＭメモリセルを
示し、（Ｂ）は４トランジスタ構成のＳＲＡＭメモリセ
ルを示す。図３８は、本発明の４トランジスタ構成（Ｑ
１〜Ｑ４）のメモリセルの２つのレイアウトパターンを
示している。なお、図３８（Ｂ）は、メモリセル２つ分
のレイアウトを示している。図３７（Ａ）のレイアウト
では、３１．７μｍ2 の面積を要し、（Ｂ）でも２４．
０μｍ2 の面積を要するのに対し、図３８（Ａ）では１
９．５μｍ2 の面積、（Ｂ）では１５．６μｍ2 の面積
で済む。このように、高速かつ小型のＤＲＡＭ装置が可
能である。
【００８４】なお、本発明の半導体記憶装置とは、前述
したメモリセルアレイを有する半導体装置を全て含むの
もであり、例えばロジック回路が混在した半導体装置を
含むものである。ところが、本発明の半導体記憶装置に
おいて、前述した第１から第１０の実施例に示すメモリ
セルアレイは、書込みワード線ＷＷＬとコラム選択信号
線ＷＣＯＬが複数のセルと共有しているため、特定動作
条件下では、セルキャパシタＣｓに蓄積されたデータの
反転エラー（Ｗｒｉｔｅ ｄｉｓｔｕｒｂ）が発生する
可能性がある。
したメモリセルアレイを有する半導体装置を全て含むの
もであり、例えばロジック回路が混在した半導体装置を
含むものである。ところが、本発明の半導体記憶装置に
おいて、前述した第１から第１０の実施例に示すメモリ
セルアレイは、書込みワード線ＷＷＬとコラム選択信号
線ＷＣＯＬが複数のセルと共有しているため、特定動作
条件下では、セルキャパシタＣｓに蓄積されたデータの
反転エラー（Ｗｒｉｔｅ ｄｉｓｔｕｒｂ）が発生する
可能性がある。
【００８５】ここで、図３９、及び図４０を用いて、反
転エラー（Ｗｒｉｔｅ ｄｉｓｔｕｒｂ）発生の原理に
ついて説明する。例えば、図３９のセルＡのセルキャパ
シタＣｓ（ストレージキャパシタンス）にデータ’１’
が蓄積されている場合を初期状態とする（図４０
（ａ））。この時、ドライバトランジスタＱ１は、セル
キャパシタＣｓにデータ’１’が蓄積されているため、
ＯＮ状態となる。また、書込みトランジスタＱ３とコラ
ム選択書込みトランジスタＱ４との間には、無視できな
い小さい容量として、中間ノード容量Ｃａが発生してい
る。
転エラー（Ｗｒｉｔｅ ｄｉｓｔｕｒｂ）発生の原理に
ついて説明する。例えば、図３９のセルＡのセルキャパ
シタＣｓ（ストレージキャパシタンス）にデータ’１’
が蓄積されている場合を初期状態とする（図４０
（ａ））。この時、ドライバトランジスタＱ１は、セル
キャパシタＣｓにデータ’１’が蓄積されているため、
ＯＮ状態となる。また、書込みトランジスタＱ３とコラ
ム選択書込みトランジスタＱ４との間には、無視できな
い小さい容量として、中間ノード容量Ｃａが発生してい
る。
【００８６】この状態で、例えば、セルＢに対してデー
タ’０’を書き込む。即ち、コラム書込み選択信号ＷＣ
ＯＬ０、及び書込みワード線ＷＷＬ１をハイレベルに設
定し、ビット線ＢＬ０をローレベルに設定する（図４０
（ｂ））。次に、セルＣに対してデータ’０’または’
１’を書き込む。即ち、コラム書込み選択信号ＷＣＯＬ
１、及び書込みワード線ＷＷＬ０をハイレベルに設定
し、ビット線ＢＬ１をローレベル、またはハイレベルに
設定する（図４０（ｃ））。この時、書込みワード線Ｗ
ＷＬ０がハイレベルであるため（セルＡとセルＣは書込
みワード線ＷＷＬ０を共有している）、セルＡの書込み
トランジスタＱ３がＯＮとなる。そのため、先にローレ
ベルに設定されていたビット線ＢＬ０に対して、セルＡ
の中間ノード容量Ｃａの電荷が放電され、中間ノード容
量Ｃａの電位がローレベルとなる。
タ’０’を書き込む。即ち、コラム書込み選択信号ＷＣ
ＯＬ０、及び書込みワード線ＷＷＬ１をハイレベルに設
定し、ビット線ＢＬ０をローレベルに設定する（図４０
（ｂ））。次に、セルＣに対してデータ’０’または’
１’を書き込む。即ち、コラム書込み選択信号ＷＣＯＬ
１、及び書込みワード線ＷＷＬ０をハイレベルに設定
し、ビット線ＢＬ１をローレベル、またはハイレベルに
設定する（図４０（ｃ））。この時、書込みワード線Ｗ
ＷＬ０がハイレベルであるため（セルＡとセルＣは書込
みワード線ＷＷＬ０を共有している）、セルＡの書込み
トランジスタＱ３がＯＮとなる。そのため、先にローレ
ベルに設定されていたビット線ＢＬ０に対して、セルＡ
の中間ノード容量Ｃａの電荷が放電され、中間ノード容
量Ｃａの電位がローレベルとなる。
【００８７】次に、再度セルＢに対してデータ’０’ま
たは’１’を書き込む。即ち、コラム書込み選択信号Ｗ
ＣＯＬ０、及び書込みワード線ＷＷＬ１をハイレベルに
設定し、ビット線ＢＬ０をローレベル、またはハイレベ
ルに設定する（図４０（ｄ））。この時、コラム書込み
選択信号ＷＣＯＬ０がハイレベルであるため（セルＡと
セルＢはコラム書込み選択信号ＷＣＯＬ０を共有してい
る）、セルＡのコラム書込み選択トランジスタＱ４がＯ
Ｎとなる。そのため、セルＡのセルキャパシタＣｓと中
間ノード容量Ｃａが導通し、セルＡのセルキャパシタＣ
ｓに蓄積されている電荷がセルキャパシタＣｓと中間ノ
ード容量Ｃａに再分配され、セルＡのセルキャパシタＣ
ｓの電位が下がる。
たは’１’を書き込む。即ち、コラム書込み選択信号Ｗ
ＣＯＬ０、及び書込みワード線ＷＷＬ１をハイレベルに
設定し、ビット線ＢＬ０をローレベル、またはハイレベ
ルに設定する（図４０（ｄ））。この時、コラム書込み
選択信号ＷＣＯＬ０がハイレベルであるため（セルＡと
セルＢはコラム書込み選択信号ＷＣＯＬ０を共有してい
る）、セルＡのコラム書込み選択トランジスタＱ４がＯ
Ｎとなる。そのため、セルＡのセルキャパシタＣｓと中
間ノード容量Ｃａが導通し、セルＡのセルキャパシタＣ
ｓに蓄積されている電荷がセルキャパシタＣｓと中間ノ
ード容量Ｃａに再分配され、セルＡのセルキャパシタＣ
ｓの電位が下がる。
【００８８】以後、上記、図４０（ｂ）（ｃ）（ｄ）を
数回にわたり繰り返し実行すると、セルＡのセルキャパ
シタＣｓの電位が下がり続け、ある時点で（図４０
（ｅ））、そのセルキャパシタＣｓの電位がドライバト
ランジスタＱ１のしきい値以下となり、ドライバトラン
ジスタＱ１がＯＦＦ状態となるので、初期状態に蓄積さ
れていたデータ’１’が’０’に反転し、データ反転エ
ラー（Ｗｒｉｔｅ ｄｉｓｔｕｒｂ）が発生する。
数回にわたり繰り返し実行すると、セルＡのセルキャパ
シタＣｓの電位が下がり続け、ある時点で（図４０
（ｅ））、そのセルキャパシタＣｓの電位がドライバト
ランジスタＱ１のしきい値以下となり、ドライバトラン
ジスタＱ１がＯＦＦ状態となるので、初期状態に蓄積さ
れていたデータ’１’が’０’に反転し、データ反転エ
ラー（Ｗｒｉｔｅ ｄｉｓｔｕｒｂ）が発生する。
【００８９】そこで、本発明のメモリセルは、第１の実
施例から第１０の実施例の動作を確実にするため、前記
実施例にて用いた書込みトランジスタＱ３とコラム書込
み選択トランジスタＱ４に置き換えて、例えば、図４１
の原理図に示すように、書込みワード線ＷＷＬとコラム
書込み選択信号線ＷＣＯＬを入力とし、書込み選択信号
線ＷＳＥＬを出力とするＡＮＤ回路１０１と、書込み選
択信号線ＷＳＥＬで制御され、ドライバトランジスタＱ
１のゲートに接続されるセルキャパシタＣに、書込みビ
ット線ＷＢＬからの書込みデータを供給する書込み選択
トランジスタＱ１０１とを有する構成とする。
施例から第１０の実施例の動作を確実にするため、前記
実施例にて用いた書込みトランジスタＱ３とコラム書込
み選択トランジスタＱ４に置き換えて、例えば、図４１
の原理図に示すように、書込みワード線ＷＷＬとコラム
書込み選択信号線ＷＣＯＬを入力とし、書込み選択信号
線ＷＳＥＬを出力とするＡＮＤ回路１０１と、書込み選
択信号線ＷＳＥＬで制御され、ドライバトランジスタＱ
１のゲートに接続されるセルキャパシタＣに、書込みビ
ット線ＷＢＬからの書込みデータを供給する書込み選択
トランジスタＱ１０１とを有する構成とする。
【００９０】上記、図４１に示す本発明のメモリセルア
レイでは、各セルがＡＮＤ回路１０１にて書込みワード
線ＷＷＬとコラム書込み選択信号線ＷＣＯＬをデコード
することにより、書込みのターゲットなるセルを特定可
能なため、書込みワード線ＷＷＬ、及びコラム書込み選
択信号線ＷＣＯＬを共有する他のセルの書込み動作を誘
発せず、セルキャパシタＣのデータは破壊されない。即
ち、バッファとなる中間ノード容量Ｃａも省略されるの
で、データ反転エラーが発生しない。
レイでは、各セルがＡＮＤ回路１０１にて書込みワード
線ＷＷＬとコラム書込み選択信号線ＷＣＯＬをデコード
することにより、書込みのターゲットなるセルを特定可
能なため、書込みワード線ＷＷＬ、及びコラム書込み選
択信号線ＷＣＯＬを共有する他のセルの書込み動作を誘
発せず、セルキャパシタＣのデータは破壊されない。即
ち、バッファとなる中間ノード容量Ｃａも省略されるの
で、データ反転エラーが発生しない。
【００９１】このように、非破壊書込みとなるため、書
込みワード線ＷＷＬ上の他のセルに対する読出しと再書
込み動作が不要となり、代わりに書込み動作のみが行わ
れるため、書込みサイクルを短縮できる。すなわち、Ｓ
ＲＡＭデバイスと同等の書込み時間でデータを書き込む
ことができる。なお、図４１にて示す本発明のメモリセ
ルアレイの動作は、図２のタイミング図と同様のため説
明を省略する。
込みワード線ＷＷＬ上の他のセルに対する読出しと再書
込み動作が不要となり、代わりに書込み動作のみが行わ
れるため、書込みサイクルを短縮できる。すなわち、Ｓ
ＲＡＭデバイスと同等の書込み時間でデータを書き込む
ことができる。なお、図４１にて示す本発明のメモリセ
ルアレイの動作は、図２のタイミング図と同様のため説
明を省略する。
【００９２】以下、図４１に示す原理を利用した本発明
の実施例（第１１の実施例から第１９の実施例を示す）
を図面に従って説明する。図４２は、本発明の第１１の
実施例を示す。第１１の実施例は、前述の第２の実施例
の変形例と言える。第１１の実施例は、コラム書込み選
択信号線ＷＣＯＬと隣接するコラムの読出しビット線Ｒ
ＢＬとを共通化して、縦方向の配線本数を１セル当り２
本に削減する。より特定すれば、左のセル列の読出しビ
ット線ＲＢＬ（Ｍ−１）を右のセル列のコラム書込み選
択信号線ＷＣＯＬ（Ｍ）としても用いる。例えば、図４
２において、セルＡの読出しビット線ＲＢＬ０とセルＢ
のコラム書込み選択信号線ＷＣＯＬ１とは、共通化され
ている。なお、図４２では図面を簡単にするために、１
ワード分のセルのみ示しているが、図４１と同様に縦方
向にもセルが設けられており、全体としてセルはマトリ
クス状に配列されている。
の実施例（第１１の実施例から第１９の実施例を示す）
を図面に従って説明する。図４２は、本発明の第１１の
実施例を示す。第１１の実施例は、前述の第２の実施例
の変形例と言える。第１１の実施例は、コラム書込み選
択信号線ＷＣＯＬと隣接するコラムの読出しビット線Ｒ
ＢＬとを共通化して、縦方向の配線本数を１セル当り２
本に削減する。より特定すれば、左のセル列の読出しビ
ット線ＲＢＬ（Ｍ−１）を右のセル列のコラム書込み選
択信号線ＷＣＯＬ（Ｍ）としても用いる。例えば、図４
２において、セルＡの読出しビット線ＲＢＬ０とセルＢ
のコラム書込み選択信号線ＷＣＯＬ１とは、共通化され
ている。なお、図４２では図面を簡単にするために、１
ワード分のセルのみ示しているが、図４１と同様に縦方
向にもセルが設けられており、全体としてセルはマトリ
クス状に配列されている。
【００９３】例えば、図６を参照して説明すると、セル
Ａの書込みサイクルでは、読出しワード線ＲＷＬ０は非
選択（ローレベル）なのでトランジスタＱ２はオフとな
り、読出しビット線ＲＢＬ０はセルから切り離されてい
る状態である。従って、セルＡの書込みサイクル中に空
いている読出しビット線ＲＢＬ０を、セルＢの書込み時
にはコラム書込み選択信号線ＷＣＯＬ１として用いるこ
とができる。逆に、セルＡの読出し時、セルＢのコラム
書込み選択信号ＷＣＯＬ１がハイレベル（ＲＢＬ上の読
み出しデータが’１’）でも、書込みワード線ＷＷＬ０
は非選択（ローレベル）なので、セルＢのＡＮＤ回路の
出力がローレベルとなり、セルＢのセルキャパシタが書
込みビット線ＷＢＬ１と接続されることはない。
Ａの書込みサイクルでは、読出しワード線ＲＷＬ０は非
選択（ローレベル）なのでトランジスタＱ２はオフとな
り、読出しビット線ＲＢＬ０はセルから切り離されてい
る状態である。従って、セルＡの書込みサイクル中に空
いている読出しビット線ＲＢＬ０を、セルＢの書込み時
にはコラム書込み選択信号線ＷＣＯＬ１として用いるこ
とができる。逆に、セルＡの読出し時、セルＢのコラム
書込み選択信号ＷＣＯＬ１がハイレベル（ＲＢＬ上の読
み出しデータが’１’）でも、書込みワード線ＷＷＬ０
は非選択（ローレベル）なので、セルＢのＡＮＤ回路の
出力がローレベルとなり、セルＢのセルキャパシタが書
込みビット線ＷＢＬ１と接続されることはない。
【００９４】なお、書込みサイクルにおいては、この共
通化された配線にはコラム書込み選択信号ＷＣＯＬを出
力する駆動回路が接続され、読出し時にはこの駆動回路
との接続を切り、第２の実施例と同様にセンスアンプと
パルス的なプルアップ回路に接続される。図４３は、本
発明の第１２の実施例を示す。第１２の実施例は、前述
の第３の実施例の変形例と言える。第１２の実施例は、
各セルにおいて、コラム書込み選択信号線ＷＣＯＬ
（Ｎ）と読出しビット線ＲＢＬ（Ｎ）とを共通化して、
縦方向の配線本数を１セル当り２本に削減する。なお、
図４３では図面を簡単にするために、１ワード分のセル
のみ示しているが、図４１と同様に縦方向にもセルが設
けられており、全体としてセルはマトリクス状に配列さ
れている。
通化された配線にはコラム書込み選択信号ＷＣＯＬを出
力する駆動回路が接続され、読出し時にはこの駆動回路
との接続を切り、第２の実施例と同様にセンスアンプと
パルス的なプルアップ回路に接続される。図４３は、本
発明の第１２の実施例を示す。第１２の実施例は、前述
の第３の実施例の変形例と言える。第１２の実施例は、
各セルにおいて、コラム書込み選択信号線ＷＣＯＬ
（Ｎ）と読出しビット線ＲＢＬ（Ｎ）とを共通化して、
縦方向の配線本数を１セル当り２本に削減する。なお、
図４３では図面を簡単にするために、１ワード分のセル
のみ示しているが、図４１と同様に縦方向にもセルが設
けられており、全体としてセルはマトリクス状に配列さ
れている。
【００９５】図８を参照して説明すると、セルＡの書込
みサイクルでは、読出しワード線ＲＷＬ０は非選択（ロ
ーレベル）なので、読出しビット線ＲＢＬ０はセルから
切り離されている状態である。従って、セルＡの書込み
サイクル中にあいている読出しビット線ＲＢＬ０を、セ
ルＡの書込み時にはコラム書込み選択信号線ＷＣＯＬ０
として用いることができる。逆に、セルＡの読出し時、
コラム書込み選択信号線ＷＣＯＬ０は不要であり、読出
しビット線ＲＢＬ０として用いることができる。この場
合、読出しビット線ＲＢＬ０がハイレベルになる場合で
も、書込みワード線ＷＷＬ０は非選択（ローレベル）な
ので、セルＡのＡＮＤ回路１０１の出力がローレベルと
なり、セルＡのセルキャパシタＣが書込みビット線ＷＢ
Ｌ０に接続されることはない。
みサイクルでは、読出しワード線ＲＷＬ０は非選択（ロ
ーレベル）なので、読出しビット線ＲＢＬ０はセルから
切り離されている状態である。従って、セルＡの書込み
サイクル中にあいている読出しビット線ＲＢＬ０を、セ
ルＡの書込み時にはコラム書込み選択信号線ＷＣＯＬ０
として用いることができる。逆に、セルＡの読出し時、
コラム書込み選択信号線ＷＣＯＬ０は不要であり、読出
しビット線ＲＢＬ０として用いることができる。この場
合、読出しビット線ＲＢＬ０がハイレベルになる場合で
も、書込みワード線ＷＷＬ０は非選択（ローレベル）な
ので、セルＡのＡＮＤ回路１０１の出力がローレベルと
なり、セルＡのセルキャパシタＣが書込みビット線ＷＢ
Ｌ０に接続されることはない。
【００９６】図４４は、本発明の第１３の実施例を示
す。第１３の実施例は、前述の第４の実施例の変形例と
言える。第１３の実施例は、読出しビット線ＲＢＬと隣
接するコラムの書込みビット線ＷＢＬとを共通化して、
縦方向の配線本数を１セル当り２本に削減する。より特
定すれば、左のセル列の読出しビット線ＲＢＬ（Ｍ−
１）を右のセル列の書込みビット線ＷＢＬ（Ｍ）として
も用いる。例えば、図４４において、セルＡの読出しビ
ット線ＲＢＬ０とセルＢの書込みビット線ＷＢＬ１と
は、共通化されている。なお、図４４では図面を簡単に
するために、１ワード分のセルのみ示しているが、図４
１と同様に縦方向にもセルが設けられており、全体とし
てセルはマトリクス状に配列されている。
す。第１３の実施例は、前述の第４の実施例の変形例と
言える。第１３の実施例は、読出しビット線ＲＢＬと隣
接するコラムの書込みビット線ＷＢＬとを共通化して、
縦方向の配線本数を１セル当り２本に削減する。より特
定すれば、左のセル列の読出しビット線ＲＢＬ（Ｍ−
１）を右のセル列の書込みビット線ＷＢＬ（Ｍ）として
も用いる。例えば、図４４において、セルＡの読出しビ
ット線ＲＢＬ０とセルＢの書込みビット線ＷＢＬ１と
は、共通化されている。なお、図４４では図面を簡単に
するために、１ワード分のセルのみ示しているが、図４
１と同様に縦方向にもセルが設けられており、全体とし
てセルはマトリクス状に配列されている。
【００９７】例えば、図１０を参照して説明すると、セ
ルＡの書込みサイクルでは、読出しワード線ＲＷＬ０は
非選択（ローレベル）なので、読出しビット線ＲＢＬ０
はセルから切り離されている状態である。従って、セル
Ａの書込みサイクル中にあいている読出しビット線ＲＢ
Ｌ０を、セルＢの書込み時には書込みビット線ＷＢＬ１
として用いることができる。逆に、セルＡの読出し時、
セルＡから読みだされたデータがハイレベルであって
も、書込みワード線ＷＷＬ０は非選択（ローレベル）な
ので、セルＢのＡＮＤ回路の出力がローレベルとなり、
読出されたデータがセルＢのセルキャパシタに書き込ま
れることはない。
ルＡの書込みサイクルでは、読出しワード線ＲＷＬ０は
非選択（ローレベル）なので、読出しビット線ＲＢＬ０
はセルから切り離されている状態である。従って、セル
Ａの書込みサイクル中にあいている読出しビット線ＲＢ
Ｌ０を、セルＢの書込み時には書込みビット線ＷＢＬ１
として用いることができる。逆に、セルＡの読出し時、
セルＡから読みだされたデータがハイレベルであって
も、書込みワード線ＷＷＬ０は非選択（ローレベル）な
ので、セルＢのＡＮＤ回路の出力がローレベルとなり、
読出されたデータがセルＢのセルキャパシタに書き込ま
れることはない。
【００９８】なお、書込みサイクルにおいては、この共
通化された配線には書込みデータが加えられ、読出し時
には書込みデータの代わりに、センスアンプとパルス的
なプルアップ回路に接続される。図４５は、本発明の第
１４の実施例を示す。第１４の実施例は、前述の第５の
実施例の変形例と言える。第１４の実施例は、各セルに
おいて、書込みビット線ＷＢＬと読出しビット線ＲＢＬ
とを共通化して、縦方向の配線本数を１セル当り２本に
削減する。なお、図４５では図面を簡単にするために、
１ワード分のセルのみ示しているが、図４１と同様に縦
方向にもセルが設けられており、全体としてセルはマト
リクス状に配列されている。
通化された配線には書込みデータが加えられ、読出し時
には書込みデータの代わりに、センスアンプとパルス的
なプルアップ回路に接続される。図４５は、本発明の第
１４の実施例を示す。第１４の実施例は、前述の第５の
実施例の変形例と言える。第１４の実施例は、各セルに
おいて、書込みビット線ＷＢＬと読出しビット線ＲＢＬ
とを共通化して、縦方向の配線本数を１セル当り２本に
削減する。なお、図４５では図面を簡単にするために、
１ワード分のセルのみ示しているが、図４１と同様に縦
方向にもセルが設けられており、全体としてセルはマト
リクス状に配列されている。
【００９９】図１２を参照して説明すると、セルＡの書
込みサイクルでは、読出しワード線ＲＷＬ０は非選択
（ローレベル）なので読出しトランジスタＱ２がオフ
し、セルは読出しビット線ＲＢＬ０から切り離されてい
る状態である。共通化された書込みビット線ＷＢＬ０の
データは書込み選択トランジスタＱ１０１を通り、セル
ＡのセルキャパシタＣに書き込まれる。セルＡからデー
タを読出す場合には、書込みワード線ＷＷＬ０およびコ
ラム書込み選択信号線ＷＣＯＬ０はローレベルにあるの
で、セルＡのＡＮＤ回路１０１の出力がローレベルとな
り、書込み選択トランジスタＱ１０１はオフである。一
方、読出しワード線ＲＷＬ０はハイレベルなのでトラン
ジスタＱ２がオンし、共通化された読出しビット線ＲＢ
Ｌ０にセルキャパシタＣに従い、トランジスタＱ１がオ
ン又はオフし、データが読出される。
込みサイクルでは、読出しワード線ＲＷＬ０は非選択
（ローレベル）なので読出しトランジスタＱ２がオフ
し、セルは読出しビット線ＲＢＬ０から切り離されてい
る状態である。共通化された書込みビット線ＷＢＬ０の
データは書込み選択トランジスタＱ１０１を通り、セル
ＡのセルキャパシタＣに書き込まれる。セルＡからデー
タを読出す場合には、書込みワード線ＷＷＬ０およびコ
ラム書込み選択信号線ＷＣＯＬ０はローレベルにあるの
で、セルＡのＡＮＤ回路１０１の出力がローレベルとな
り、書込み選択トランジスタＱ１０１はオフである。一
方、読出しワード線ＲＷＬ０はハイレベルなのでトラン
ジスタＱ２がオンし、共通化された読出しビット線ＲＢ
Ｌ０にセルキャパシタＣに従い、トランジスタＱ１がオ
ン又はオフし、データが読出される。
【０１００】従って、セルＡの書込みサイクル中にあい
ている読出しビット線ＲＢＬ０を、セルＡの書込み時に
は書込みビット線ＷＢＬ０として用いることができる。
逆に、セルＡの読出し時、書込みビット線ＷＢＬ０は不
要であり、読出しビット線ＲＢＬ０として用いることが
できる。図４６は、本発明の第１５の実施例を示す。第
１５の実施例は、前述の第６の実施例の変形例と言え
る。第１５の実施例は、各セルの読出しビット線ＲＢＬ
と書込みビット線ＷＢＬを共通化する（従って、図４６
ではビット線を単にＢＬと表記する）とともに、更にコ
ラム書込み選択信号線ＷＣＯＬとを共通化して、縦方向
の配線本数を１セル当り１本に削減する。例えば、セル
ＡのＡＮＤ回路１０１は、コラム書込み選択信号線ＷＣ
ＯＬ１とコラム書込み選択信号線ＷＣＯＬ（ｎ−１）と
書込みワード線ＷＷＬ０を入力とし、全ての信号がハイ
レベルのとき、セルキャパシタＣにデータを書き込む構
成である。同様に、例えば、図４６において、セルＢ
は、書込みワード線ＷＷＬ０と右隣りのビット線ＢＬ２
（図ではＢＬ２は省略してあるが、図示のＢＬ（Ｍ）の
Ｍ＝２と考えればよい）と左隣りのコラム書込み選択信
号ＷＣＯＬ０で制御される。
ている読出しビット線ＲＢＬ０を、セルＡの書込み時に
は書込みビット線ＷＢＬ０として用いることができる。
逆に、セルＡの読出し時、書込みビット線ＷＢＬ０は不
要であり、読出しビット線ＲＢＬ０として用いることが
できる。図４６は、本発明の第１５の実施例を示す。第
１５の実施例は、前述の第６の実施例の変形例と言え
る。第１５の実施例は、各セルの読出しビット線ＲＢＬ
と書込みビット線ＷＢＬを共通化する（従って、図４６
ではビット線を単にＢＬと表記する）とともに、更にコ
ラム書込み選択信号線ＷＣＯＬとを共通化して、縦方向
の配線本数を１セル当り１本に削減する。例えば、セル
ＡのＡＮＤ回路１０１は、コラム書込み選択信号線ＷＣ
ＯＬ１とコラム書込み選択信号線ＷＣＯＬ（ｎ−１）と
書込みワード線ＷＷＬ０を入力とし、全ての信号がハイ
レベルのとき、セルキャパシタＣにデータを書き込む構
成である。同様に、例えば、図４６において、セルＢ
は、書込みワード線ＷＷＬ０と右隣りのビット線ＢＬ２
（図ではＢＬ２は省略してあるが、図示のＢＬ（Ｍ）の
Ｍ＝２と考えればよい）と左隣りのコラム書込み選択信
号ＷＣＯＬ０で制御される。
【０１０１】なお、図４６では図面を簡単にするため
に、１ワード分のセルのみ示しているが、図４１と同様
に縦方向にもセルが設けられており、全体としてセルは
マトリクス状に配列されている。図１４を参照して説明
すると、書込みサイクルでは、読出しワード線ＲＷＬは
非選択（ローレベル）なので、読出しビット線ＲＢＬは
セルキャパシタＣから切り離されている。従って、書込
みサイクル中にあいている読出しビット線ＲＢＬを書込
み時には書込みビット線ＷＢＬとして用いることができ
る。逆に、読出し時に兼用した書込みビット線ＷＢＬが
ハイレベルでもローレベルでも、書込みワード線ＷＷＬ
が非選択（ローレベル）であれば、セルキャパシタは書
込みビット線ＷＢＬと接続されることはない。
に、１ワード分のセルのみ示しているが、図４１と同様
に縦方向にもセルが設けられており、全体としてセルは
マトリクス状に配列されている。図１４を参照して説明
すると、書込みサイクルでは、読出しワード線ＲＷＬは
非選択（ローレベル）なので、読出しビット線ＲＢＬは
セルキャパシタＣから切り離されている。従って、書込
みサイクル中にあいている読出しビット線ＲＢＬを書込
み時には書込みビット線ＷＢＬとして用いることができ
る。逆に、読出し時に兼用した書込みビット線ＷＢＬが
ハイレベルでもローレベルでも、書込みワード線ＷＷＬ
が非選択（ローレベル）であれば、セルキャパシタは書
込みビット線ＷＢＬと接続されることはない。
【０１０２】一方、コラム書込み選択信号ＷＣＯＬは、
両隣りのビット線ＢＬと書込みワード線ＷＷＬをハイレ
ベルとして、選択されたセルのセルキャパシタを、ビッ
ト線ＢＬに接続する。例えば、図４６において、セルＢ
にデータを書き込む場合、両隣りのビット線ＢＬ０とＢ
Ｌ（Ｍ），及び書込みワード線ＷＷＬ０をハイレベルに
すると、ビット線ＢＬ１上のデータがセルＢの書込み選
択トランジスタＱ１０１を介してセルキャパシタＣに書
き込まれる。
両隣りのビット線ＢＬと書込みワード線ＷＷＬをハイレ
ベルとして、選択されたセルのセルキャパシタを、ビッ
ト線ＢＬに接続する。例えば、図４６において、セルＢ
にデータを書き込む場合、両隣りのビット線ＢＬ０とＢ
Ｌ（Ｍ），及び書込みワード線ＷＷＬ０をハイレベルに
すると、ビット線ＢＬ１上のデータがセルＢの書込み選
択トランジスタＱ１０１を介してセルキャパシタＣに書
き込まれる。
【０１０３】また、セルＢの読出しサイクルでは、書込
みワード線ＷＷＬ０を非選択状態（ローレベル）とし、
セルキャパシタをビット線ＢＬ１から切り離す。一方、
読出しワード線ＲＷＬ０をハイレベルにすると、セルＢ
のデータがトランジスタＱ２を介してビット線ＢＬ１に
読出される。この読出しサイクルでは、センスアンプと
パルス的なプルアップ回路をビット線に接続する。
みワード線ＷＷＬ０を非選択状態（ローレベル）とし、
セルキャパシタをビット線ＢＬ１から切り離す。一方、
読出しワード線ＲＷＬ０をハイレベルにすると、セルＢ
のデータがトランジスタＱ２を介してビット線ＢＬ１に
読出される。この読出しサイクルでは、センスアンプと
パルス的なプルアップ回路をビット線に接続する。
【０１０４】以上説明した第１１から第１５の実施例は
読出し、書込みは１ビット単位に行う構成であった。以
下に説明する第１６の実施例、及び第１７の実施例は、
バイトワイド構成（多ビット構成）でビット単位に選択
的書込みを行えるようにしたことを特徴とする。なお、
ライト・パー・ビットとは、第７の実施例と同様とし、
例えば、８ビット単位の場合、８ビットのうち上位４ビ
ットに新たなデータを書込み、下位４ビットは元のデー
タを保存するような機能である。
読出し、書込みは１ビット単位に行う構成であった。以
下に説明する第１６の実施例、及び第１７の実施例は、
バイトワイド構成（多ビット構成）でビット単位に選択
的書込みを行えるようにしたことを特徴とする。なお、
ライト・パー・ビットとは、第７の実施例と同様とし、
例えば、８ビット単位の場合、８ビットのうち上位４ビ
ットに新たなデータを書込み、下位４ビットは元のデー
タを保存するような機能である。
【０１０５】図４７は、本発明の第１６の実施例を示す
図である。第１６の実施例は、前述の第７の実施例の変
形例と言える。第１６の実施例は、各セルにおいて、書
込みビット線ＷＢＬと読出しビット線ＲＢＬとを共通化
して、縦方向の配線本数を１セル当り２本に削減する。
なお、図４７では図面を簡単にするために、１ワード分
のセルのみ示しているが、図４１と同様に縦方向にもセ
ルが設けられており、全体としてセルはマトリクス状に
配列されている。
図である。第１６の実施例は、前述の第７の実施例の変
形例と言える。第１６の実施例は、各セルにおいて、書
込みビット線ＷＢＬと読出しビット線ＲＢＬとを共通化
して、縦方向の配線本数を１セル当り２本に削減する。
なお、図４７では図面を簡単にするために、１ワード分
のセルのみ示しているが、図４１と同様に縦方向にもセ
ルが設けられており、全体としてセルはマトリクス状に
配列されている。
【０１０６】図４７の回路構成は、図４５の回路構成と
同一であるが、図１２の制御とは異なり、図１６に示す
制御を行うことでライト・パー・ビットを実現してい
る。図１６の動作は、図４７のＡ、Ｂ、Ｃの３ビット構
成の場合を仮定した動作で、書込みサイクルでセルＡ、
Ｂにデータを書込み、セルＣは元のデータを保存する例
である。図１６の動作は、理解を容易にするために３ビ
ット構成であるが、勿論３ビットに限定されるものでは
なく、その動作は図１６から明らかである。
同一であるが、図１２の制御とは異なり、図１６に示す
制御を行うことでライト・パー・ビットを実現してい
る。図１６の動作は、図４７のＡ、Ｂ、Ｃの３ビット構
成の場合を仮定した動作で、書込みサイクルでセルＡ、
Ｂにデータを書込み、セルＣは元のデータを保存する例
である。図１６の動作は、理解を容易にするために３ビ
ット構成であるが、勿論３ビットに限定されるものでは
なく、その動作は図１６から明らかである。
【０１０７】データを書込みたいセルＡ、Ｂのコラム書
込み選択信号ＷＣＯＬ０、ＷＣＯＬ１を同時にハイレベ
ルにし、セルＣに対するコラム書込み選択信号ＷＣＯＬ
（Ｍ）をローレベルにする。また、書込みワード線ＷＬ
０をハイレベルにして選択し、選択されている複数セル
につながるビット線ＷＢＬ０、ＷＢＬ１に書込みデータ
を与えることで、セルＡとＢのセルキャパシタにデータ
を書込む。図１６の例では、セルＡとＢにそれぞれハイ
レベルとローレベルが書き込まれる。また、セルＣはハ
イレベルが保持される。読出しはビット線ＢＬから書込
みデータを駆動する駆動回路を切り離し、読出しワード
線ＲＷＬ０を選択し、各ビット線ＢＬを選択して各パル
スプルアップ手段とセンスアンプで並列に読出す。
込み選択信号ＷＣＯＬ０、ＷＣＯＬ１を同時にハイレベ
ルにし、セルＣに対するコラム書込み選択信号ＷＣＯＬ
（Ｍ）をローレベルにする。また、書込みワード線ＷＬ
０をハイレベルにして選択し、選択されている複数セル
につながるビット線ＷＢＬ０、ＷＢＬ１に書込みデータ
を与えることで、セルＡとＢのセルキャパシタにデータ
を書込む。図１６の例では、セルＡとＢにそれぞれハイ
レベルとローレベルが書き込まれる。また、セルＣはハ
イレベルが保持される。読出しはビット線ＢＬから書込
みデータを駆動する駆動回路を切り離し、読出しワード
線ＲＷＬ０を選択し、各ビット線ＢＬを選択して各パル
スプルアップ手段とセンスアンプで並列に読出す。
【０１０８】図４８は、本発明の第１７の実施例を示す
図である。第１７の実施例は、前述の第８の実施例の変
形例と言える。第１７の実施例は、各セルにおいて、コ
ラム書込み選択信号線ＷＣＯＬと読出しビット線ＲＢＬ
とを共通化して、縦方向の配線本数を１セル当り２本に
削減する。この点は、図１２に示す回路構成と同一であ
る。その上で、バイトワイド構成（多ビット構成）でビ
ット単位に選択的に書込みを制御する。なお、図４８で
は図面を簡単にするために、１ワード分のセルのみ示し
ているが、図４１と同様に縦方向にもセルが設けられて
おり、全体としてセルはマトリクス状に配列されてい
る。
図である。第１７の実施例は、前述の第８の実施例の変
形例と言える。第１７の実施例は、各セルにおいて、コ
ラム書込み選択信号線ＷＣＯＬと読出しビット線ＲＢＬ
とを共通化して、縦方向の配線本数を１セル当り２本に
削減する。この点は、図１２に示す回路構成と同一であ
る。その上で、バイトワイド構成（多ビット構成）でビ
ット単位に選択的に書込みを制御する。なお、図４８で
は図面を簡単にするために、１ワード分のセルのみ示し
ているが、図４１と同様に縦方向にもセルが設けられて
おり、全体としてセルはマトリクス状に配列されてい
る。
【０１０９】図１８を参照して第１７の実施例の動作を
説明する。図１８では、書込みサイクルでセルＡとＢに
書込みを行い、セルＣは元のデータを保存する場合の動
作を示す。セルＡとＢに対するコラム書込み選択信号Ｗ
ＣＯＬ０及びＷＣＯＬ１を同時にハイレベルにすると共
に、書込みワード線ＷＷＬ０をハイレベルにして選択
し、セルＡとＢに対する書込みビット線ＷＢＬ０、ＷＢ
Ｌ１にデータを与えることで、セルＡとＢのセルキャパ
シタにデータを書込む。読出しは、コラム書込み選択信
号線ＷＣＯＬ０〜ＷＣＯＬ（Ｍ）から書込みコラム選択
手段を切り離し、読出しワード線ＲＷＬ０を選択し、各
ビット線ＲＢＬ０〜ＲＢＬ（Ｍ）を選択して各パルスプ
ルアップ手段とセンスアンプにより並列にデータを読出
す。
説明する。図１８では、書込みサイクルでセルＡとＢに
書込みを行い、セルＣは元のデータを保存する場合の動
作を示す。セルＡとＢに対するコラム書込み選択信号Ｗ
ＣＯＬ０及びＷＣＯＬ１を同時にハイレベルにすると共
に、書込みワード線ＷＷＬ０をハイレベルにして選択
し、セルＡとＢに対する書込みビット線ＷＢＬ０、ＷＢ
Ｌ１にデータを与えることで、セルＡとＢのセルキャパ
シタにデータを書込む。読出しは、コラム書込み選択信
号線ＷＣＯＬ０〜ＷＣＯＬ（Ｍ）から書込みコラム選択
手段を切り離し、読出しワード線ＲＷＬ０を選択し、各
ビット線ＲＢＬ０〜ＲＢＬ（Ｍ）を選択して各パルスプ
ルアップ手段とセンスアンプにより並列にデータを読出
す。
【０１１０】図４９は、本発明の第１８の実施例を示す
図である。第１８の実施例は、前述の第９の実施例の変
形例と言える。第９の実施例は、読出しビット線ＲＢＬ
と隣接するコラムの書込みビット線ＷＢＬとを共通化し
て、縦方向の配線本数を１セル当り２本に削減する。こ
の点は、図１３に示す回路構成と同一である。その上
で、シフトレジスタの機能を実現するように制御する。
なお、図４９では図面を簡単にするために、１ワード分
のセルのみ示しているが、図４１と同様に縦方向にもセ
ルが設けられており、全体としてセルはマトリクス状に
配列されている。
図である。第１８の実施例は、前述の第９の実施例の変
形例と言える。第９の実施例は、読出しビット線ＲＢＬ
と隣接するコラムの書込みビット線ＷＢＬとを共通化し
て、縦方向の配線本数を１セル当り２本に削減する。こ
の点は、図１３に示す回路構成と同一である。その上
で、シフトレジスタの機能を実現するように制御する。
なお、図４９では図面を簡単にするために、１ワード分
のセルのみ示しているが、図４１と同様に縦方向にもセ
ルが設けられており、全体としてセルはマトリクス状に
配列されている。
【０１１１】図２０を参照してシフトレジスタ動作を説
明すると、まず、各サイクルの前半で読出しを行い、読
出しビット線ＲＢＬの電位をハイかローに確定させる。
ゲイン型のセルなので、適切な時間を設定すれば、パル
スプルアップしていたビット線はグランドレベルに引き
下げられるか、電源電圧ＶＤＤにとどまるかの電源振幅
レベルの動作がセンスアンプを使わなくても実現でき
る。各サイクルの後半で書込みを行い、それを右隣りの
セルに書込みデータとして用いる。この読出しと書込み
動作からなる１サイクルで、セルキャパシタのデータが
１セル分右へシフトできる。ただし、図２０に示すよう
に、データは反転していく。
明すると、まず、各サイクルの前半で読出しを行い、読
出しビット線ＲＢＬの電位をハイかローに確定させる。
ゲイン型のセルなので、適切な時間を設定すれば、パル
スプルアップしていたビット線はグランドレベルに引き
下げられるか、電源電圧ＶＤＤにとどまるかの電源振幅
レベルの動作がセンスアンプを使わなくても実現でき
る。各サイクルの後半で書込みを行い、それを右隣りの
セルに書込みデータとして用いる。この読出しと書込み
動作からなる１サイクルで、セルキャパシタのデータが
１セル分右へシフトできる。ただし、図２０に示すよう
に、データは反転していく。
【０１１２】ここでは、１つのワードでの横方向の転送
の例を示したが、読出しワード線ＲＷＬと書込みワード
線ＷＷＬで異なる番地を選択すれば、転送方向を斜め方
向に設定できる。また、コラム書込み選択信号線ＷＣＯ
Ｌを一部ローレベルに固定すれば、ビット単位の書込み
と同様に、任意のセルデータを保存できる。従って、部
分的に転送することもできる。
の例を示したが、読出しワード線ＲＷＬと書込みワード
線ＷＷＬで異なる番地を選択すれば、転送方向を斜め方
向に設定できる。また、コラム書込み選択信号線ＷＣＯ
Ｌを一部ローレベルに固定すれば、ビット単位の書込み
と同様に、任意のセルデータを保存できる。従って、部
分的に転送することもできる。
【０１１３】図５０は、本発明の第１９の実施例を示す
図である。第１９の実施例は、前述の第１０の実施例の
変形例と言える。第１９の実施例は、各セルにおいて、
読出しビット線ＲＢＬと書込みビット線ＷＢＬとを共通
化して、縦方向の配線本数を１セル当り２本に削減す
る。この点は、図４５に示す回路構成と同一である。そ
の上で、同一コラム方向のシフトレジスタの機能を実現
するように制御する。なお、図５０では図面を簡単にす
るために、２ワード分のセルのみ示しているが、図４１
と同様に縦方向にもセルが設けられており、全体として
セルはマトリクス状に配列されている。
図である。第１９の実施例は、前述の第１０の実施例の
変形例と言える。第１９の実施例は、各セルにおいて、
読出しビット線ＲＢＬと書込みビット線ＷＢＬとを共通
化して、縦方向の配線本数を１セル当り２本に削減す
る。この点は、図４５に示す回路構成と同一である。そ
の上で、同一コラム方向のシフトレジスタの機能を実現
するように制御する。なお、図５０では図面を簡単にす
るために、２ワード分のセルのみ示しているが、図４１
と同様に縦方向にもセルが設けられており、全体として
セルはマトリクス状に配列されている。
【０１１４】図２２を参照して動作を説明すると、最初
のサイクルで、まず読出しワード線ＲＷＬ０を駆動して
セルＡ０、Ｂ０からデータを共通化された読出しビット
線ＲＢＬ０、ＲＢＬ１に読出し、次に書込みワード線Ｗ
ＷＬ０、コラム書込み選択信号線ＷＣＯＬ０、ＷＣＯＬ
１を駆動して読み出したデータをセルＡ０、Ｂ０に書込
む。これにより図２２に示すように、セルＡ０、Ｂ０の
データは反転する。次に、読出しワード線ＲＷＬ０を駆
動し、再度セルＡ０、Ｂ０のデータを出力する。反転デ
ータが書き込まれたので、読出しビット線ＲＢＬ０、Ｒ
ＢＬ１の電位は反転する。次に、書込みワード線ＷＷＬ
０とコラム書込み選択信号ＷＣＯＬ０とを駆動し、セル
Ａ０にデータを書込む。これにより、セルＡ０のデータ
は元のレベルに戻り、セルＢ０のデータは反転されたま
まとなる。続いて、書込みワード線ＷＷＬ１とコラム書
込み選択信号ＷＣＯＬ０とＷＣＯＬ１とを駆動する。こ
れにより、セルＡ１、Ｂ１に共通化されたビット線ＢＬ
０、ＢＬ１のデータが書き込まれる。これにより、セル
Ａ１、Ｂ１内のデータは最初のセルＡ０のデータとセル
Ｂ０のデータが転送されたことになる。最後に、読出し
ワード線ＲＷＬ１を駆動してセルＡ１、Ｂ１からデータ
を共通化された読出しビット線ＲＢＬ０、ＲＢＬ１に読
出し、書込みワード線ＷＷＬ１、コラム書込み選択信号
線ＷＣＯＬ０、ＷＣＯＬ１を駆動して読出したデータを
セルＡ１、Ｂ１に書込み、これによりセルＡ１、Ｂ１内
のデータは反転する。
のサイクルで、まず読出しワード線ＲＷＬ０を駆動して
セルＡ０、Ｂ０からデータを共通化された読出しビット
線ＲＢＬ０、ＲＢＬ１に読出し、次に書込みワード線Ｗ
ＷＬ０、コラム書込み選択信号線ＷＣＯＬ０、ＷＣＯＬ
１を駆動して読み出したデータをセルＡ０、Ｂ０に書込
む。これにより図２２に示すように、セルＡ０、Ｂ０の
データは反転する。次に、読出しワード線ＲＷＬ０を駆
動し、再度セルＡ０、Ｂ０のデータを出力する。反転デ
ータが書き込まれたので、読出しビット線ＲＢＬ０、Ｒ
ＢＬ１の電位は反転する。次に、書込みワード線ＷＷＬ
０とコラム書込み選択信号ＷＣＯＬ０とを駆動し、セル
Ａ０にデータを書込む。これにより、セルＡ０のデータ
は元のレベルに戻り、セルＢ０のデータは反転されたま
まとなる。続いて、書込みワード線ＷＷＬ１とコラム書
込み選択信号ＷＣＯＬ０とＷＣＯＬ１とを駆動する。こ
れにより、セルＡ１、Ｂ１に共通化されたビット線ＢＬ
０、ＢＬ１のデータが書き込まれる。これにより、セル
Ａ１、Ｂ１内のデータは最初のセルＡ０のデータとセル
Ｂ０のデータが転送されたことになる。最後に、読出し
ワード線ＲＷＬ１を駆動してセルＡ１、Ｂ１からデータ
を共通化された読出しビット線ＲＢＬ０、ＲＢＬ１に読
出し、書込みワード線ＷＷＬ１、コラム書込み選択信号
線ＷＣＯＬ０、ＷＣＯＬ１を駆動して読出したデータを
セルＡ１、Ｂ１に書込み、これによりセルＡ１、Ｂ１内
のデータは反転する。
【０１１５】このようにして、複数データをコラム方向
にシフトすることができる。また、以上の説明からわか
るように、リフレッシュは自己反転動作を２回行えばよ
い。従って、リフレッシュにセンスアンプを必要としな
い。また、書込み時にコラム書込み選択信号を選択する
と、データ反転、非選択ではデータ保持となるので、コ
ラム書込み選択信号ＷＣＯＬによる指定ビットの反転、
すなわちＸＯＲ演算が行える。
にシフトすることができる。また、以上の説明からわか
るように、リフレッシュは自己反転動作を２回行えばよ
い。従って、リフレッシュにセンスアンプを必要としな
い。また、書込み時にコラム書込み選択信号を選択する
と、データ反転、非選択ではデータ保持となるので、コ
ラム書込み選択信号ＷＣＯＬによる指定ビットの反転、
すなわちＸＯＲ演算が行える。
【０１１６】以上説明した第１１から第１９の実施例に
て示すメモリセルアレイは、図２３に示す本発明の半導
体記憶装置の要部のメモリセルアレイを示すものであ
る。また、図５１は、第１１から第１９の実施例にて使
用するＡＮＤ回路の各種構成例を示す。図５１（ａ）
は、各実施例のＡＮＤ回路１０１を、例えば、ソースと
ドレインをそれぞれ書込み選択トランジスタＱ１０１の
ゲート及び書込みワード線ＷＷＬに接続し、更にゲート
をコラム書込み選択信号線ＷＣＯＬの反転信号に接続す
るｎＭＯＳトランジスタＱ１１１と、ソースとドレイン
をそれぞれグランド及び書込み選択トランジスタＱ１０
１のゲートに接続し、更にゲートをコラム書込み選択信
号線ＷＣＯＬに接続するｎＭＯＳトランジスタＱ１１２
から構成する。
て示すメモリセルアレイは、図２３に示す本発明の半導
体記憶装置の要部のメモリセルアレイを示すものであ
る。また、図５１は、第１１から第１９の実施例にて使
用するＡＮＤ回路の各種構成例を示す。図５１（ａ）
は、各実施例のＡＮＤ回路１０１を、例えば、ソースと
ドレインをそれぞれ書込み選択トランジスタＱ１０１の
ゲート及び書込みワード線ＷＷＬに接続し、更にゲート
をコラム書込み選択信号線ＷＣＯＬの反転信号に接続す
るｎＭＯＳトランジスタＱ１１１と、ソースとドレイン
をそれぞれグランド及び書込み選択トランジスタＱ１０
１のゲートに接続し、更にゲートをコラム書込み選択信
号線ＷＣＯＬに接続するｎＭＯＳトランジスタＱ１１２
から構成する。
【０１１７】また、図５１（ｂ）は、各実施例のＡＮＤ
回路１０１を、例えば、ソースとドレインをそれぞれ書
込み選択トランジスタＱ１０１のゲート及び書込みワー
ド線ＷＷＬに接続し、更にゲートをコラム書込み選択信
号線ＷＣＯＬの反転信号に接続するｐＭＯＳトランジス
タＱ１１３と、ソースとドレインをそれぞれグランド及
び書込み選択トランジスタＱ１０１のゲートに接続し、
更にゲートをコラム書込み選択信号線ＷＣＯＬの反転信
号に接続するｎＭＯＳトランジスタＱ１１４から構成す
る。
回路１０１を、例えば、ソースとドレインをそれぞれ書
込み選択トランジスタＱ１０１のゲート及び書込みワー
ド線ＷＷＬに接続し、更にゲートをコラム書込み選択信
号線ＷＣＯＬの反転信号に接続するｐＭＯＳトランジス
タＱ１１３と、ソースとドレインをそれぞれグランド及
び書込み選択トランジスタＱ１０１のゲートに接続し、
更にゲートをコラム書込み選択信号線ＷＣＯＬの反転信
号に接続するｎＭＯＳトランジスタＱ１１４から構成す
る。
【０１１８】また、図５１（ｃ）は、各実施例のＡＮＤ
回路１０１を、例えば、ソースとドレインをそれぞれコ
ラム書込み選択信号線ＷＣＯＬ及び書込み選択トランジ
スタＱ１０１のゲートに接続し、更にゲートを書込みワ
ード線ＷＷＬに接続するｎＭＯＳトランジスタＱ１１５
と、ソースとドレインをそれぞれグランド及び書込み選
択トランジスタＱ１０１のゲートに接続し、更にゲート
を書込みワード線ＷＷＬの反転信号に接続するｎＭＯＳ
トランジスタＱ１１６から構成する。
回路１０１を、例えば、ソースとドレインをそれぞれコ
ラム書込み選択信号線ＷＣＯＬ及び書込み選択トランジ
スタＱ１０１のゲートに接続し、更にゲートを書込みワ
ード線ＷＷＬに接続するｎＭＯＳトランジスタＱ１１５
と、ソースとドレインをそれぞれグランド及び書込み選
択トランジスタＱ１０１のゲートに接続し、更にゲート
を書込みワード線ＷＷＬの反転信号に接続するｎＭＯＳ
トランジスタＱ１１６から構成する。
【０１１９】また、図５１（ｄ）は、各実施例のＡＮＤ
回路１０１を、例えば、ソースとドレインをそれぞれコ
ラム書込み選択信号線ＷＣＯＬ及び書込み選択トランジ
スタＱ１０１のゲートに接続し、更にゲートを書込みワ
ード線ＷＷＬの反転信号に接続するｐＭＯＳトランジス
タＱ１１７と、ソースとドレインをそれぞれグランド及
び書込み選択トランジスタＱ１０１のゲートに接続し、
更にゲートを書込みワード線ＷＷＬの反転信号に接続す
るｎＭＯＳトランジスタＱ１１８から構成する。
回路１０１を、例えば、ソースとドレインをそれぞれコ
ラム書込み選択信号線ＷＣＯＬ及び書込み選択トランジ
スタＱ１０１のゲートに接続し、更にゲートを書込みワ
ード線ＷＷＬの反転信号に接続するｐＭＯＳトランジス
タＱ１１７と、ソースとドレインをそれぞれグランド及
び書込み選択トランジスタＱ１０１のゲートに接続し、
更にゲートを書込みワード線ＷＷＬの反転信号に接続す
るｎＭＯＳトランジスタＱ１１８から構成する。
【０１２０】また、図５１（ｅ）は、各実施例のＡＮＤ
回路１０１を、例えば、ソースとドレインをそれぞれコ
ラム書込み選択信号線ＷＣＯＬ及び書込み選択トランジ
スタＱ１０１のゲートに接続し、更にゲートを書込みワ
ード線ＷＷＬに接続するｎＭＯＳトランジスタＱ１１９
と、書込み選択トランジスタ１０１のゲートとグランド
間に接続する高抵抗ポリシリコンＲ１０１から構成す
る。
回路１０１を、例えば、ソースとドレインをそれぞれコ
ラム書込み選択信号線ＷＣＯＬ及び書込み選択トランジ
スタＱ１０１のゲートに接続し、更にゲートを書込みワ
ード線ＷＷＬに接続するｎＭＯＳトランジスタＱ１１９
と、書込み選択トランジスタ１０１のゲートとグランド
間に接続する高抵抗ポリシリコンＲ１０１から構成す
る。
【０１２１】また、図５１（ｆ）は、各実施例のＡＮＤ
回路１０１を、例えば、ソースとドレインをそれぞれ書
込み選択トランジスタＱ１０１のゲート及び書込みワー
ド線ＷＷＬに接続し、更にゲートをコラム書込み選択信
号線ＷＣＯＬに接続するｎＭＯＳトランジスタＱ１２０
と、書込み選択トランジスタＱ１０１のゲートとグラン
ド間に接続する高抵抗ポリシリコンＲ１０２から構成す
る。
回路１０１を、例えば、ソースとドレインをそれぞれ書
込み選択トランジスタＱ１０１のゲート及び書込みワー
ド線ＷＷＬに接続し、更にゲートをコラム書込み選択信
号線ＷＣＯＬに接続するｎＭＯＳトランジスタＱ１２０
と、書込み選択トランジスタＱ１０１のゲートとグラン
ド間に接続する高抵抗ポリシリコンＲ１０２から構成す
る。
【０１２２】上記、図５１（ａ）〜（ｄ）に示すＡＮＤ
回路の構成例によれば、ＳＲＡＭデバイスと同様の書込
み速度が実現できるのにもかかわらず、ＳＲＡＭデバイ
スよりも小型化が可能である。以下、先に説明した図３
７と、図５２（ａ）〜（ｄ）を参照してこの点を説明す
る。図３７は、先に説明した通り、一般的なＳＲＡＭデ
バイスのメモリセルの構成を示す図で、図３７（Ａ）は
６トランジスタ構成のＳＲＡＭメモリセルを示し、
（Ｂ）は４トランジスタ構成のＳＲＡＭメモリセルを示
す。図３７（Ａ）のレイアウトでは、３１．７μｍ2 の
面積を要し、（Ｂ）でも２４．０μｍ2 の面積を要する
のに対し、図５２（ａ）では１３．４μｍ2 の面積、
（ｂ）では１７．８μｍ2 の面積、（ｃ）では１２．５
μｍ2 の面積、（ｄ）では１６．８μｍ2 の面積で済
む。このように、高速かつ小型のＤＲＡＭ装置が可能で
ある。
回路の構成例によれば、ＳＲＡＭデバイスと同様の書込
み速度が実現できるのにもかかわらず、ＳＲＡＭデバイ
スよりも小型化が可能である。以下、先に説明した図３
７と、図５２（ａ）〜（ｄ）を参照してこの点を説明す
る。図３７は、先に説明した通り、一般的なＳＲＡＭデ
バイスのメモリセルの構成を示す図で、図３７（Ａ）は
６トランジスタ構成のＳＲＡＭメモリセルを示し、
（Ｂ）は４トランジスタ構成のＳＲＡＭメモリセルを示
す。図３７（Ａ）のレイアウトでは、３１．７μｍ2 の
面積を要し、（Ｂ）でも２４．０μｍ2 の面積を要する
のに対し、図５２（ａ）では１３．４μｍ2 の面積、
（ｂ）では１７．８μｍ2 の面積、（ｃ）では１２．５
μｍ2 の面積、（ｄ）では１６．８μｍ2 の面積で済
む。このように、高速かつ小型のＤＲＡＭ装置が可能で
ある。
【０１２３】
【発明の効果】以上説明したように、請求項１から１８
に記載の発明によれば、以下の効果が得られる。データ
の書込み時、データを書込むセルのみ書込み選択トラン
ジスタをオンにすることは、データを書込まないセルの
書込み選択トランジスタをオフにすることである。よっ
て、後者のセルキャパシタと書込みビット線とは接続さ
れず、選択されないセルのセルキャパシタのデータが破
壊されることはない。このようにして、非破壊書込みが
可能となる。よって、従来のように読出してリストアす
る必要はなく、書込み動作を高速化することができる。
に記載の発明によれば、以下の効果が得られる。データ
の書込み時、データを書込むセルのみ書込み選択トラン
ジスタをオンにすることは、データを書込まないセルの
書込み選択トランジスタをオフにすることである。よっ
て、後者のセルキャパシタと書込みビット線とは接続さ
れず、選択されないセルのセルキャパシタのデータが破
壊されることはない。このようにして、非破壊書込みが
可能となる。よって、従来のように読出してリストアす
る必要はなく、書込み動作を高速化することができる。
【０１２４】特に、請求項４から１１、及び請求項１８
に記載の発明によれば、信号線の数を減らすことで、一
層の小型化を可能になる。更に、請求項１２、１３、及
び請求項１８に記載の発明によれば、更に信号線の数を
減らすことで、より一層の小型化が可能になる。また、
請求項１４、１５、及び請求項１８に記載の発明によれ
ば、信号線の数を減らすと共に、同時に複数のセルにデ
ータを書き込めるので、後述するバイトワイド構成が可
能である。
に記載の発明によれば、信号線の数を減らすことで、一
層の小型化を可能になる。更に、請求項１２、１３、及
び請求項１８に記載の発明によれば、更に信号線の数を
減らすことで、より一層の小型化が可能になる。また、
請求項１４、１５、及び請求項１８に記載の発明によれ
ば、信号線の数を減らすと共に、同時に複数のセルにデ
ータを書き込めるので、後述するバイトワイド構成が可
能である。
【０１２５】更に、請求項１６、１７、及び請求項１８
に記載の発明によれば、読出し及び書込み動作を交互に
行い、共通化した信号線上に現われる読出しデータを隣
のコラムのセルに書込むことで、データを順次シフトす
るシフトレジスタを構成できる。
に記載の発明によれば、読出し及び書込み動作を交互に
行い、共通化した信号線上に現われる読出しデータを隣
のコラムのセルに書込むことで、データを順次シフトす
るシフトレジスタを構成できる。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示す構成の動作を示すタイミング図であ
る。
る。
【図３】従来構成を示す回路図である。
【図４】図３に示す構成の動作を示すタイミング図であ
る。
る。
【図５】本発明の第２の実施例を示す回路図である。
【図６】図５に示す構成の動作を示すタイミング図であ
る。
る。
【図７】本発明の第３の実施例を示す回路図である。
【図８】図７に示す構成の動作を示すタイミング図であ
る。
る。
【図９】本発明の第４の実施例を示す回路図である。
【図１０】図９に示す構成の動作を示すタイミング図で
ある。
ある。
【図１１】本発明の第５の実施例を示す回路図である。
【図１２】図１１に示す構成の動作を示すタイミング図
である。
である。
【図１３】本発明の第６の実施例を示す回路図である。
【図１４】図１３に示す構成の動作を示すタイミング図
である。
である。
【図１５】本発明の第７の実施例を示す回路図である。
【図１６】図１５に示す構成の動作を示すタイミング図
である。
である。
【図１７】本発明の第８の実施例を示す回路図である。
【図１８】図１７に示す構成の動作を示すタイミング図
である。
である。
【図１９】本発明の第９の実施例を示す回路図である。
【図２０】図１９に示す構成の動作を示すタイミング図
である。
である。
【図２１】本発明の第１０の実施例を示す回路図であ
る。
る。
【図２２】図２１に示す構成の動作を示すタイミング図
である。
である。
【図２３】本発明の半導体記憶装置の全体構成の一例を
示すブロック図である。
示すブロック図である。
【図２４】図２３に示す半導体記憶装置のワード線駆動
系の一構成例の回路図である。
系の一構成例の回路図である。
【図２５】図２３に示す半導体記憶装置において、第１
の実施例に係るコラム系の一構成例の回路図である。
の実施例に係るコラム系の一構成例の回路図である。
【図２６】図２３に示すライトアンプの一構成例の回路
図である。
図である。
【図２７】図２３に示すセンスアンプの２つの構成例を
示す回路図である。
示す回路図である。
【図２８】図２３に示す半導体記憶装置において、第２
の実施例に係るコラム系の一構成例の回路図である。
の実施例に係るコラム系の一構成例の回路図である。
【図２９】図２３に示す半導体記憶装置において、第３
の実施例に係るコラム系の一構成例の回路図である。
の実施例に係るコラム系の一構成例の回路図である。
【図３０】図２３に示す半導体記憶装置において、第４
の実施例に係るコラム系の一構成例の回路図である。
の実施例に係るコラム系の一構成例の回路図である。
【図３１】図２３に示す半導体記憶装置において、第５
の実施例に係るコラム系の一構成例の回路図である。
の実施例に係るコラム系の一構成例の回路図である。
【図３２】図２３に示す半導体記憶装置において、第６
の実施例に係るコラム系の一構成例の回路図である。
の実施例に係るコラム系の一構成例の回路図である。
【図３３】図２３に示す半導体記憶装置において、第７
の実施例に係るコラム系の一構成例の回路図である。
の実施例に係るコラム系の一構成例の回路図である。
【図３４】図２３に示す半導体記憶装置において、第８
の実施例に係るコラム系の一構成例の回路図である。
の実施例に係るコラム系の一構成例の回路図である。
【図３５】図２３に示す半導体記憶装置において、第９
の実施例に係るコラム系の一構成例の回路図である。
の実施例に係るコラム系の一構成例の回路図である。
【図３６】図２３に示す半導体記憶装置において、第１
０の実施例に係るコラム系の一構成例の回路図である。
０の実施例に係るコラム系の一構成例の回路図である。
【図３７】従来のＳＲＡＭデバイスのセルの回路構成及
びレイアウトパターンを示す図である。
びレイアウトパターンを示す図である。
【図３８】本発明のセルの回路構成及びレイアウトパタ
ーンを示す図である。
ーンを示す図である。
【図３９】本発明のメモリセルの反転エラー発生の原理
を示す図である。
を示す図である。
【図４０】本発明のメモリセルの反転エラー発生のタイ
ミング図である。
ミング図である。
【図４１】データ反転エラー対策を施したメモリセルの
原理を示す図である。
原理を示す図である。
【図４２】本発明の第１１の実施例を示す回路図であ
る。
る。
【図４３】本発明の第１２の実施例を示す回路図であ
る。
る。
【図４４】本発明の第１３の実施例を示す回路図であ
る。
る。
【図４５】本発明の第１４の実施例を示す回路図であ
る。
る。
【図４６】本発明の第１５の実施例を示す回路図であ
る。
る。
【図４７】本発明の第１６の実施例を示す回路図であ
る。
る。
【図４８】本発明の第１７の実施例を示す回路図であ
る。
る。
【図４９】本発明の第１８の実施例を示す回路図であ
る。
る。
【図５０】本発明の第１９の実施例を示す回路図であ
る。
る。
【図５１】ＡＮＤ回路の構成例を示す図である。
【図５２】図５１（ａ）〜（ｄ）の回路のレイアウト設
計例である。
計例である。
Ｑ１ ドライバトランジスタ Ｑ２ 読出しトランジスタ Ｑ３ 書込みトランジスタ Ｑ４ コラム書込み選択トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108
Claims (18)
- 【請求項１】 マトリクス状に配列されたセルを有する
半導体記憶装置において、 各セルは、ドライバトランジスタと、 読出しワード線で制御され、読出しビット線に読み出し
たデータを出力する読出しトランジスタと、 書込みワード線で制御され、前記ドライバトランジスタ
のゲートに接続されるセルキャパシタに、書込みビット
線からの書込みデータを供給する書込みトランジスタ
と、 コラム書込み選択信号線で制御され、前記書込みトラン
ジスタに直列に接続されるコラム書込み選択トランジス
タとを有することを特徴とする半導体記憶装置。 - 【請求項２】 前記各セルは、データの書込み時、書込
みビット線からの書込みデータを、コラム書込み選択ト
ランジスタと書込みトランジスタの両方を介して、セル
キャパシタに供給することを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項３】 アドレス線をデコードすることにより前
記各セルの中から少なくともいずれか１つのセルを指定
するデコード手段と、 データの書込み時に、指定されたセルの書込みビット線
に書込みデータを供給し、更に該セルのコラム書込み選
択信号線を選択する選択手段とを有し、 選択された信号線の制御で、指定されたセルのコラム書
込み選択トランジスタを駆動することを特徴とする請求
項１または２記載の半導体記憶装置。 - 【請求項４】 読出しビット線と隣接するセルのコラム
書込み選択信号線とは、共通化された信号線であること
を特徴とする請求項１または２記載の半導体記憶装置。 - 【請求項５】 アドレス線をデコードすることにより前
記各セルの中から少なくともいずれか１つのセルを指定
するデコード手段と、 データの書込み時に、指定されたセルの書込みビット線
に書込みデータを供給し、更に該セルの前記共通化され
た信号線を選択する選択手段とを有し、 選択された信号線の制御で、指定されたセルのコラム書
込み選択トランジスタを駆動することを特徴とする請求
項４記載の半導体記憶装置。 - 【請求項６】 各セルの読出しビット線とコラム書込み
選択信号線とは、共通化された信号線であることを特徴
とする請求項１または２記載の半導体記憶装置。 - 【請求項７】 アドレス線をデコードすることにより前
記各セルの中から少なくともいずれか１つのセルを指定
するデコード手段と、 データの書込み時に、指定されたセルの書込みビット線
に書込みデータを供給し、更に該セルの前記共通化され
た信号線を選択する選択手段とを有し、 選択された信号線の制御で、指定されたセルのコラム書
込み選択トランジスタを駆動することを特徴とする請求
項６記載の半導体記憶装置。 - 【請求項８】 読出しビット線と隣接するセルの書込み
ビット線とは、共通化された信号線であることを特徴と
する請求項１または２記載の半導体記憶装置。 - 【請求項９】 アドレス線をデコードすることにより前
記各セルの中から少なくともいずれか１つのセルを指定
するデコード手段と、 データの書込み時に、指定されたセルの前記共通化され
た信号線に書込みデータを供給し、更に該セルのコラム
書込み選択信号線を選択する選択手段とを有し、 選択された信号線の制御で、指定されたセルのコラム書
込み選択トランジスタを駆動することを特徴とする請求
項８記載の半導体記憶装置。 - 【請求項１０】 各セルの読出しビット線と書込みビッ
ト線とは、共通化された信号線であることを特徴とする
請求項１または２記載の半導体記憶装置。 - 【請求項１１】 アドレス線をデコードすることにより
前記各セルの中から少なくともいずれか１つのセルを指
定するデコード手段と、 データの書込み時に、指定されたセルの前記共通化され
た信号線に書込みデータを供給し、更に該セルのコラム
書込み選択信号線を選択する選択手段とを有し、 選択された信号線の制御で、指定されたセルのコラム書
込み選択トランジスタを駆動することを特徴とする請求
項１０記載の半導体記憶装置。 - 【請求項１２】 書込みビット線とセルキャパシタとの
間に、前記書込みトランジスタ及びコラム書込み選択ト
ランジスタと直列に書込み制御トランジスタを設け、 該書込み制御トランジスタを隣接するセルに係る書込み
ビット線で制御すると共に、 各セルにおいて、書込みビット線、読出しビット線及び
コラム書込み選択信号線とを共通化した信号線で構成す
ることを特徴とする請求項１または２記載の半導体記憶
装置。 - 【請求項１３】 アドレス線をデコードすることにより
前記各セルの中から少なくともいずれか１つのセルを指
定するデコード手段と、 データの書込み時に、指定されたセルの前記共通化した
信号線に書込みデータを供給し、更に該セル隣接したセ
ルの共通化した信号線を選択する選択手段とを有し、 選択された信号線の制御で、指定されたセルのコラム書
込み選択トランジスタを駆動することを特徴とする請求
項１２記載の半導体記憶装置。 - 【請求項１４】 各セルにおいて、書込みビット線と読
出しビット線とを共通化した信号線で構成するととも
に、複数セルに係るコラム書込み選択信号線を同時に駆
動することで、複数ビットを同時に複数セルに書込むこ
とを特徴とする請求項１または２記載の半導体記憶装
置。 - 【請求項１５】 各セルにおいて、読出しビット線とコ
ラム書込み選択信号線とを共通化した信号線で構成する
とともに、複数セルに係るコラム書込み選択信号線を同
時に駆動することで、複数ビットを同時に複数セルに書
込むことを特徴とする請求項１または２記載の半導体記
憶装置。 - 【請求項１６】 読出しビット線と隣接するセルの書込
みビット線とを共通化した信号線で構成するとともに、
読出し及び書込み動作を交互に行い、共通化した信号線
上に現われる読出しデータを隣のコラムのセルに書込む
ことで、データを順次シフトすることを特徴とする請求
項１または２記載の半導体記憶装置。 - 【請求項１７】 各セルにおいて、書込みビット線と読
出しビット線とを共通化した信号線で構成するととも
に、読出し及び書込み動作を交互に行い、共通化した信
号線上に現われる読出しデータを同一コラムの隣りのセ
ルに書込むことで、データを順次シフトすることを特徴
とする請求項１または２記載の半導体記憶装置。 - 【請求項１８】 該書込みトランジスタと該コラム書込
み選択トランジスタに置き換えて、 書込みワード線とコラム書込み選択信号線を入力とし、
書込み選択信号線を出力とするＡＮＤ回路と、 書込み選択信号線で制御され、ドライバトランジスタの
ゲートに接続されるセルキャパシタに、書込みビット線
からの書込みデータを供給する書込み選択トランジスタ
とを有することを特徴とする請求項４乃至１７いずれか
一項記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14464398A JPH11126491A (ja) | 1997-08-20 | 1998-05-26 | 半導体記憶装置 |
| US09/135,646 US5936881A (en) | 1997-08-20 | 1998-08-18 | Semiconductor memory device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-223602 | 1997-08-20 | ||
| JP22360297 | 1997-08-20 | ||
| JP14464398A JPH11126491A (ja) | 1997-08-20 | 1998-05-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11126491A true JPH11126491A (ja) | 1999-05-11 |
Family
ID=26475997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14464398A Withdrawn JPH11126491A (ja) | 1997-08-20 | 1998-05-26 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5936881A (ja) |
| JP (1) | JPH11126491A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002198499A (ja) * | 2000-12-26 | 2002-07-12 | Toshiba Corp | 半導体記憶装置 |
| WO2011093003A1 (en) * | 2010-01-29 | 2011-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| JP2012018745A (ja) * | 2010-07-07 | 2012-01-26 | ▲しい▼創電子股▲ふん▼有限公司 | 回路面積節約のメモリユニット |
| JP2012252765A (ja) * | 2010-08-06 | 2012-12-20 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の駆動方法 |
| JP2012256417A (ja) * | 2010-02-19 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| WO2013146039A1 (ja) * | 2012-03-30 | 2013-10-03 | シャープ株式会社 | 半導体記憶装置 |
| US9385128B2 (en) | 2011-03-18 | 2016-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and electronic device |
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