JPH01128563A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導記憶装置に関し特にダイナミック型半導体
メモリーに関する。

〔従来の技術〕

従来この種のメモリー七構成するメモリーセルは第３図
に示すように、１個の容量素子３０１と１個のトランス
ファーゲート３０２から成ってい比、その動作を簡単に
説明すると以下のようになる。

ダイナミック型メモリーは容量素子３０１に電荷が蓄え
られているかいないかを情報の“ｌ”又はＩ′０”だ対
応させる。今トランス２アーゲート３０２　ｔ−ｎＭＯ
８）ランジネタとすると電荷が蓄えられている状態上第
１″、電荷が蓄えられていない状態を′″０”とすると
、例えば１１′″を記憶させるｔめには、ノード３０４
’ｉ接地電位よりも高い電位にしておき、　　ｎＭＯ８
）う／ジスタのゲート電極に接続されるノード３０３　
ｆ：ｎＭＯ８）ランジスタ３０２のしきい電圧より高く
すると電荷が容量素子３０１に流れ込み情報第１″が記
憶される。

〔従来技術の問題点〕

従来のメモリーセルは、半導体記憶装置を７オールデツ
ドビツト線構成にすると、オープンビット線構成よりも
集積度が上がらないという欠点がある。

詳しく説明すると次のようになる。フォールデッドビッ
ト線構成とは、第４図て示すように一対のビット線３０
５および３０６ｔ−センス増幅器３０７を経由して折り
返したものであり、オープンビット線構成とは８１！５
図に示すように一対のビット線３０８．３０９ｔ’セン
ス増幅器３０７０両側に延ばしたものである。従って７
オールデツドビツト線構成では、１つのセンス増幅器か
ら出るビット線に接続される各メモリーセル３１０〜３
１４をワード線３１９とビット線の交差点に対して１つ
訃きに配置しなければならないが、オープンビット線構
成では、各メモリーセル金ワード線３２０ごとに配置で
きる。即ち、ビット線方向のメモリーセルピッチは、７
オールデツドビツト線構成の場合はワード線ピッチの２
倍、オープンビット線構成の場合はワード線プツチと等
しくなり、一般的にはオープンビット線構成の万がフォ
ールデッドビット線構成よりも集積度が上がる。

しかし、集積度の点で劣るもののフォールデッドビット
線構成は信号読み出しあるいは書き込みの際の誤動作が
起こりにくい長所金有する。

即ち、オープンセラ）ｆｆ構成では例えば、１本のビッ
ト線のみが１０”で他のビット線が全て１１″のような
場合、この１０”のビット線が他の′″１”のビット線
から干渉を受は誤って＠ｌ”ｅ読み出し九り、書き込ん
だし易いのに対し、フォールデットビフト線の場合は１
本のビット線３０５が′０”ならば、センス増幅器３０
７全通って折り返っててくるビット線３０６が′″１”
になる為、１つのセンス増幅器３０７に接続されるビッ
ト線が第１″と＠０”の組み合わせになっており、互い
に他のビット線がらの干渉を打ち消す効果がある。これ
らの効果は集積度が大きくなり、ビット線間隔が小さく
なる程顕著になる。ところで７オールデツドビツト線ｊ
＃成では、ビット壊方向のメモリーセルピッチがワード
線ピッチの２倍となりオープンビット線構成よりも集積
度が低いと説明したが、メモリーセルに含まれる容量が
プレーナー構造の場合はこの問題はかなり回避できる。

即ち第６図にダイナミックメモリーセルの素子の一例の
平面レイアウト図を示すが、破線で囲んで示したトラン
ス７アーゲート３２１の隣りに一点錯綜で囲んで示した
容量素子３２２が配置されるので、隣りのメモリーセル
のトランスファーゲートのワード線３２３をこの容量素
子３２２の上に層間絶縁膜を介して配置すれば集積度は
メモリーセルのサイズでほとんど決められワード線ピッ
チの影響はあまり受けない。

更にフォールデッドビット線構成の長所として、センス
増幅器のピッチがオープンビット線構成よりも緩いこと
が挙げられる。その理由は、第４図かられかるように７
オールデツドビツト線構成ではメモリーセル２行に対し
て１ケのセンス増幅器がおかれるのに対し、第５図から
れかるように、オープンビット線構成ではメモリーセル
１行に対して１ケのセンスアンプがおかれるからである
。

以上説明し几理由により、従来のダイナミック型メモリ
ーでは、フォールデッドビット線構成とするのが最も良
い方法であった。

しかし、近年、メモリーの高密度集積化を進める上で、
メモリーセルｔ−３次元構造てすることが提案され、既
に一部の製品（ニオは、３次元構造のメモリーセルを用
いたものもある。これらの３次元構造のメモリーセルを
用い友場合、従来のようなフォールデッドビット線構成
ではメモリー装置の集積度があまり上らない場合がある
。その理由を３次元構造メモリーセルの典型的な例とし
て、アイイーティーエム・テクニカル・ダイジェスト（
ＩＥＤＭ　Ｔｅｃｈｎｉｃａｌ　　Ｄｉｇｅｓｔ）誌、
第７１４頁〜第７１７頁、１９８５年、１２月に所載の
ＴＴＣセル金挙げて説明する。

ＴＴＣセルは、セル断面図金量７図て示すように、半導
体基板３２４に形成した溝内に多結晶ケイ素３２６を一
部の電極としｔ容量と多結晶ケイ素３２５をゲート電極
、不純物拡散層３２７と３２８金それぞれソース領域、
ドレイン領域としたトランス７アーゲートのＭＩＳ型Ｆ
ＥＴ’ｉ作り込んでいる。第８図はこのＴＴＣセルのア
レイをオープンビット線構成で並べた場合の平面レイア
ウト図を表わしているが、もしこれをフォールデッドビ
ット線栴成にすれば、メモリーセル３２９は１つおきに
並ぶことになり、メモリセルアレイ部の集積度はオープ
ンビットＩＶｉｌ構成の約１／２に減少してしまう。

〔問題点ｔ−解決するための手段〕　　　　　　′本発
明、の半導体記憶装置は、第１導電型半導体基板の表面
から内部に向けて堀られた２段構成の第１．４２の溝と
、前記半導体基板表面側の前記第１の溝の上部又はその
近傍に選択的に設けられ、ビット線に接続される第２導
電型半導体層と、″前記第２の溝をその表面に設けられ
之誘電体を介して埋める導電性充填材を蓄積ノードとす
る容量素子と、前記第１の宿の１ｌｔｌＩ面に設けられ
た絶縁膜の前記紀２導電型牛導体層側の表面に設けられ
、ワード線に接続されるｍｌのトランスファーゲート電
極と、前記絶縁膜の前記第２の溝側の表面に設けられ、
前記ビット線と平行に配置された制御信号線に接続され
る第２のトランスファーゲート電極とを含むメモリーセ
ルを有し、センス増幅器に接続された一対のビット線が
前記センス増幅器を経由して折返して平行に配置されて
いるというものである。

〔実施例〕

次【、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の主要部金示すメモリーセル
の断面図、第２図は一実施例の回路図である。　　　　
・ この実施例は、Ｐ型単結晶ケイ素基板１０１０表面から
内部に向けて堀られ九２段構成の第１゜第２の溝と、Ｐ
型単結晶ケイ素基板１０１表面側の前述の第１の溝の上
部又はその近傍に選択的て設けられ、ビット線２０２に
１５続されるＮ型半導体層１０４と、前述の＋ｇ２の溝
をその表面に設けられた誘電体（酸化ケイ素膜１０８）
を介して埋める多結晶ケイ素からなる導電性充填材１０
６を蓄積ノードとする容量素子と、前述の第１の溝の側
面に設けられた酸化ケイ素１１１０９のＮ型半導体層１
０４側の表面に設けられ、ワード線２０６に接続される
第１のトランスファーゲート電極１０３（多結晶ケイ素
からなる）と、酸化ケイ素膜１０９の前述の第２の溝側
の表面に設けられ、ビット線２０２と平行に配置されｔ
制御信号ＩｆＡ２０４に接続される４２のトランスファ
ゲート電極１０２（多結晶ケイ素からなる）とを含むメ
モリーセルを有し、センス増幅器２０１に接続された一
対のビット線２０２，２０３がセンス増幅器２０１′ｔ
−経由して折返して平行に配置されているというもので
ある。

この実施例の製造方法について説明すると、Ｐ型単結晶
ケイ素基＆１０１にＴＴＣセル全形成後、第２のトラン
スファゲート電極１０２である多結晶ケイ素の一部をホ
トリソグラフィーおよび異方性エツチングにより選択的
に第１の溝の途中まで除去しくに第１のトランス７アゲ
ー）％極１０３として多結晶ケイ素を埋め込めばよいの
である。

第１．第２のトランス７アゲート電１ｆＩＡ１０２と１
０３の両刃の電圧がしきい電圧より高くなった時に、反
転層により、Ｎ型半導体層１０４と１０５が電気的だ接
続され、容１：電極である多結晶ケイ素（１０６）がセ
ンス増幅器に接続される。但し１０７はメモリーセルと
他のメモリー輿ルヲ電気的に絶縁するための厚い酸化ケ
イ素である。

次シで、この実施例の動作について説明する。

今ワード線２０６をしきい電圧より高くすると、これに
ゲート電極が接続されるｎＭ０８）ランジスタ２１０，
２１１は全てオン状態となる。しかし、制御言号線２０
４のみをしきい電圧より高くし、制御信号線２０５はし
きい電圧より低くしておけば、センス増幅器２０１に対
しては、容を素−ＰＱＯ９のみが接続され、容量素子２
１４は接続されず、メモリーセル２０７のみが選択的に
選ばれる。

本発明はトランスファーゲートが２個のＭＩＳ型ＦＥＴ
の縦積みになっており、メモリーセルが２本の信号線の
論理積（正論理）をとってアクセスされる点において従
来技術に対する相違点を有する。

即ち、センス増幅器２０１で折り返ってくるビット線２
０２および２０３と平行に２本の制御信号線２０４およ
び２０５を配置し、これら２０４および２０５とワード
線２０６の論理積をとって各メモリーセル２０７および
２０８に含まれるトランスファーゲート金オンにするこ
とにより、例えば、ワード線２０６および制御信号線２
０４を第１”にして制御信号線２０５’ｉ＠０″すれば
、メモリーセル２０７はアクセスされるが、メモリーセ
ル２０８はアクセスされない。従ってメモリーセルはオ
ープンビット構成構成並のピッチで配置できるが、動作
は折り返しビット線構成と同様であり、折り返しビット
線構成のセンス増幅器ピッチが緩い、お↓び他のビット
線からの干渉を受けにくいという長所を持ちながら、同
時にオープンビット線構成のメモリーセルアレイ部の集
積度が高いという長所も併せ持つことが出来る。勿論本
発明のメモリーセルは２トランジスタ１容量方式である
から従来多く見られるプレーナ一方式で考えれば集積度
は上がらないといえるが、スイッチング用トランジスタ
ーと容量を溝内に埋め込んで縦横構成にすれば、平面上
の占有面積は１トランジスタ一１容量方式と等しい。ま
之、本発明ではヒツト線２０２．ワード線２０６．制御
信号ｐａ２ｏ４と、１つのメモリーセルに対して３つの
独立した信号配線が必要であり、記憶装置の製造を困難
にするという問題も一応考えられるが、近年の半導体装
置では三層以上の多層配線はほとんど一般化しており、
本発明は、充分実現可能である。

〔発明の効果〕

以上説明した通り、本発明は折り返しビット線構成のセ
ンスアンプピッチが緩い、および、他のピッ゛ト線から
の干渉を受けにくいという長所を持ちながら同時にオー
プンビット構成のメモリーセルアレイ部の集積度が高い
という長所を併せ持っているので、ダイナミック型半導
体記憶装置の集１ａ度が大幅に向上するという効果を有
する。

【図面の簡単な説明】

（１図は本発明の一実施例の主要部を示すメモリーセル
の断面図、＄２図は一実施例の回路図、第３因は１ト２
ノジスタ、１容量メモリセルの回路図、第４図は７オ一
ルデツドビツト線万式メモリーの回路図、第５図はオー
プンビット線方式メモリーの回路図、ｇ６図は従来例の
主要部を示すメモリーセルの平面レイアウト図、第７図
はＴ’ｌ’Ｃセルの断面図、第８図はＴＴＣセルの平面
レイアクト図である。 １０１・・・・・・Ｐ型車結晶ケイ素基板、１０２・・
・・・・第２のトランスファーゲート電極、１０３・・
・・・・第１のトランスファーゲート１ｉ！極、１０４
，１０５・・・・・・Ｎ型中導体層、１０６・・・・・
・導電性光填材。 １０７．１０８，１０９・・・・・・酸化ケイ素膜、２
０１・・・・・・センス増幅器、２０２，２０３・・・
・・・ビット線、２０４．２０５・・・・・・制御信号
線、２０６・・・・・・ワード線、２０７，２０８・・
・・・・メモリーセル、２０９・・・容量素子、２１０
，２１１，２１２，２１３・・・・・・ｎＭ０８）う／
ジスタ、２１４・・・・・・容量素子、３０１・・・・
・・容Ｊｔ＊子、３０２・・・・・・トランスファーケ
ート、３０３．３０４・・・・・・ノード、　３０５，
３０６・・・・・・ビット線、３０７・・・・・・セン
ス増幅器、３０８，３０９・・・・・・ビット線、３１
０〜３１８・・・・・・メモリーセル、３１９．３２０
・・・・・・ワード線、３２１・・・・・・トランスフ
ーゲー）、３２２・・・・・・容量、３２３・・・・・
・ワード線、３２４・・・・・・半導体基板、３２５，
３２６・・・・・・多結晶ケイ素、３２７，３２８・・
・・・・不純物拡散Ｌ３２９・・・・・・メモリーセル
、３３０・・・・・・ビット線、３３１・・・・・・ワ
ード線。 代理人　弁理士　　内　原　　　晋 牟　１　閣 第２　ｚ 第３　図 千４図

Claims (1)

【特許請求の範囲】
1. 第１導電型半導体基板の表面から内部に向けて堀られた
   ２段構成の第１、第２の溝と、前記半導体基板表面側の
   前記第１の溝の上部又はその近傍に選択的に設けられ、
   ビット線に接続される第２導電型半導体層と、前記第２
   の溝をその表面に設けられた誘電体を介して埋める導電
   性充填材を蓄積ノードとする容量素子と、前記第１の溝
   の側面に設けられた絶縁膜の前記第２導電型半導体層側
   の表面に設けられ、ワード線に接続される第１のトラン
   スファーゲート電極と、前記絶縁膜の前記第２の溝側の
   表面に設けられ、前記ビット線と平行に配置された制御
   信号線に接続される第２のトランスファーゲート電極と
   を含むメモリーセルを有し、センス増幅器に接続された
   一対のビット線が前記センス増幅器を経由して折返して
   平行に配置されていることを特徴とする半導体記憶装置
   。