KR20120098689A - Ⅲ족 질화물 에피택셜 적층 기판 - Google Patents

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Abstract

기판의 휨 량을 크게 하지 않고, III족 질화물 반도체의 결정성을 향상시키는 것이 가능한 III족 질화물 에피택셜 적층 기판을 제공하는 것을 목적으로 한다. 기판과 상기 기판 상에 형성된 버퍼와, 상기 버퍼 상에 III족 질화물층을 에피택셜 성장하는 것으로써 형성된 주적층체를 구비하는 III족 질화물 에피택셜 적층 기판에 있어서, 상기 버퍼는, 상기 기판과 접하는 초기 성장층 및 상기 초기 성장층 상에 형성된 제1 초격자 적층체 및 상기 제1 초격자 적층체 상에 형성된 제2 초격자 적층체로 이루어지고, 상기 제1 초격자 적층체는, AlN 재료로 이루어진 제1 AlN층 및 GaN 재료로 이루어진 제2 GaN층을 교대로 5~20조(組, set) 적층하여 이루어지고, 또한 상기 제1 AlN층 및 상기 제2 GaN층의 1조의 두께가 44 nm 미만이며, 상기 제2 초격자 적층체는, AlN 재료 또는 AlGaN 재료로 이루어진 제1층 및 상기 제1층과는 밴드갭이 다른 AlGaN 재료로 이루어진 제2층을 교대로 복수조 적층하여 이루어진 것을 특징으로 한다.

Description

Ⅲ족 질화물 에피택셜 적층 기판{EPITAXIALLY LAMINATED III-NITRIDE SUBSTRATE}
본 발명은, III족 질화물 에피택셜 적층 기판에 관하고, 특히, 결정 품질이 우수하고, 기판의 휨(warpage) 량이 적은 III족 질화물 에피택셜 적층 기판에 관한 것이다.
최근, 일반적으로, Al, Ga, In 등과 N의 화합물로 이루어진 III족 질화물 반도체는, 발광소자나 전자 디바이스용 소자 등에 널리 이용되고 있다. 이러한 디바이스의 특성은, III족 질화물 반도체의 결정성에 크게 영향을 받기 때문에, 결정성이 높은 III족 질화물 반도체를 성장시키기 위한 기술이 요구되고 있다.
III족 질화물 반도체는, 종래, 사파이어 기판 상에 에피택셜 성장시키는 것에 의해서 형성되고 있었다. 그렇지만, 사파이어 기판은 열전도율이 작기 때문에 방열성이 나쁘고, 고출력 디바이스의 작성에는 적합하지 않는다고 하는 문제가 있었다.
그 때문에, 최근 III족 질화물 반도체의 결정 성장 기판으로서 실리콘 기판을 이용하는 기술이 제안되고 있다. 실리콘 기판은, 상기 사파이어 기판보다 방열성이 좋기 때문에 고출력 디바이스의 작성에 적절하고, 또 대형 기판이 염가이기 때문에, 제조 비용을 억제할 수 있다고 하는 이점을 가지고 있다. 그렇지만, 사파이어 기판과 마찬가지로, 실리콘 기판은 III족 질화물 반도체와는 격자 정수가 달라, 이 실리콘 기판 상에 직접 III족 질화물 반도체를 성장시켜도, 결정성이 높은 III족 질화물 반도체를 얻는 것은 기대할 수 없었다.
또, 실리콘 기판 상에 직접 III족 질화물 반도체를 성장시켰을 경우, 이 III족 질화물 반도체의 열팽창 계수는 실리콘과 비교해 매우 크기 때문에, 고온의 결정 성장 공정으로부터 실온에까지 냉각하는 과정에 있어서, III족 질화물 반도체에 큰 인장 변형(歪)(tensile strain)이 생겨 이것에 기인하고, 실리콘 기판 측을 볼록하게 하여 휘게 하는 것과 동시에, 고밀도의 크랙(crack)이 발생해 버린다고 하는 문제가 있었다.
그 때문에, 특허문헌 1에는, 실리콘 기판과 III족 질화물 반도체 사이에 AlN계 초격자 버퍼층을 형성하는 것으로, 결정성이 높고, 크랙의 발생을 방지한 III족 질화물 반도체를 제조하는 기술이 개시되고 있다.
여기서, 특허문헌 1에서는, 질화물 반도체층의 표면을 원자층 레벨로 평활하게 하는 것으로, 결정성을 좋게 해, 크랙의 발생을 방지하는 것을 언급하고는 있지만, 기판의 휨에 관해서는 아무런 언급이 없다.
한편, 이러한 버퍼층의 두께에 관해서는, 두꺼우면 두꺼울수록, 그 위에 형성되는 III족 질화물 반도체의 결정성을 향상시킬 수 있지만, 실리콘과의 열팽창 계수의 차이에 의한 휨은 커진다고 하는 경향이 있었다. 즉, 버퍼층을 두껍게 하면 결정성을 높일 수 있다고 생각되지만, 그 경우, 기판의 휨이 보다 크게 생겨 버린다고 하는 배반의 관계에 있다.
일본 특허공개 2007-67077호 공보
상기와 같은 과제를 감안하여, 본 발명은, 기판의 휨(warpage) 량을 크게 하지 않고, III족 질화물 반도체의 결정성을 향상시키는 것이 가능한, 즉, 결정성의 향상과 기판의 휨 억제를 양립시킨 III족 질화물 에피택셜 적층 기판을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 요지 구성은 이하 대로이다.
(1) 기판과, 상기 기판 상에 형성된 버퍼와, 상기 버퍼 상에 III족 질화물층을 에피택셜 성장하는 것으로써 형성된 주적층체를 구비하는 III족 질화물 에피택셜 적층 기판에 있어서, 상기 버퍼는, 상기 기판과 접하는 초기 성장층 및 상기 초기 성장층 상에 형성된 제1 초격자 적층체 및 상기 제1 초격자 적층체 상에 형성된 제2 초격자 적층체로 이루어지고, 상기 제1 초격자 적층체는, AlN 재료로 이루어진 제1 AlN층 및 GaN 재료로 이루어진 제2 GaN층을 교대로 5~20조(組, set) 적층하여 이루어지고, 또한 상기 제1 AlN층 및 상기 제2 GaN층의 1조의 두께가 44 nm 미만이며, 상기 제2 초격자 적층체는, AlN 재료 또는 AlGaN 재료로 이루어진 제1층 및 상기 제1층과는 밴드갭이 다른 AlGaN 재료로 이루어진 제2층을 교대로 복수조 적층해서 이루어진 것을 특징으로 하는 III족 질화물 에피택셜 적층 기판.
(2) 상기 제1 초격자 적층체의 상기 제1 AlN층 및 상기 제2 GaN층의 1조(組, set)의 두께가, 24 nm 이하이고, 또한 상기 제1 AlN층의 두께가 4 nm 이하인 상기 (1)에 기재된 III족 질화물 에피택셜 적층 기판.
(3) 상기 제1 초격자 적층체의 상기 제1 AlN층 및 상기 제2 GaN층의 1조의 두께가, 10.5 nm 미만이고, 또한 상기 제1 AlN층의 두께가 4 nm 미만인 상기 (2)에 기재된 III족 질화물 에피택셜 적층 기판.
(4) 상기 제2 초격자 적층체의 상기 제1층이 AlN 재료로 이루어지고, 상기 제2층이 AlxGayN(0＜x＜1, 0＜y＜1, x＋y=1) 재료로 이루어진 상기 (1)~(3) 중 어느 하나에 기재된 III족 질화물 에피택셜 적층 기판.
(5) 상기 제2 초격자 적층체의 상기 제1층 및 상기 제2층의 조(組, set)수는, 40~300의 범위인 상기 (1)~(4) 중 어느 하나에 기재된 III족 질화물 에피택셜 적층 기판.
(6) 상기 버퍼가 절연성이며, 횡방향을 전류 도통(導通) 방향으로 하는 상기 (1)~(54) 중 어느 하나에 기재된 III족 질화물 에피택셜 적층 기판.
(7) 상기 제2 초격자 적층체의 평균 C 밀도가 1×1018/㎤ 이상인 상기 (1)~(6) 중 어느 하나에 기재된 III족 질화물 에피택셜 적층 기판.
(8) 상기 기판은, Si 단결정 기판인 상기 (1)~(7) 중 어느 하나에 기재된 III족 질화물 에피택셜 적층 기판.
본 발명은, 버퍼가, 초기 성장층과 제2 초격자 적층체 사이에 제1 초격자 적층체를 구비하는 것으로, 기판의 휨(warpage) 량을 크게 하지 않고, 버퍼 상에 성장시키는 III족 질화물층의 결정성을 향상시킬 수 있다.
도 1은 본 발명에 따르는 III족 질화물 에피택셜 적층 기판의 모식적 단면도이다.
도 2는 실험예 1~5에 대해서, GaN 채널층의 (0002)면과 (10-12)면의 X선 로킹 커브(rocking curve)(ω스캔)를 측정한 결과를 플롯한 그래프이다.
도 3은 실험예 1~2 및 6~9에 대해서, Si 단결정 기판의 휨 량을 측정해, 제1 초격자 적층체의 제2 GaN층의 두께를 횡축, 측정한 휨 량과 초기 휨 량의 차이를 종축으로서 측정 결과를 플롯한 그래프이다.
도 4는 실험예 1, 2에 대하고, 제2 초격자 적층체의 조(組, set)수를 변화시켰을 때의 반값 대역(半値幅)의 변화를 나타낸 그래프이다.
다음으로, 본 발명의 III족 질화물 에피택셜 적층 기판의 실시형태에 대해 도면을 참조하면서 설명한다. 도 1은, 본 발명에 따르는 전자 디바이스용 III족 질화물 에피택셜 적층 기판의 단면 구조를 모식적으로 나타낸 것이다. 또한, 도 1은, 설명의 편의상, 두께 방향을 과장해 그린 것이다.
본 발명의 III족 질화물 에피택셜 적층 기판(1)은, 도 1에 나타낸 바와 같이, 기판(2)과, 이 기판(2) 상에 형성된 버퍼(3)와, 이 버퍼(3) 상에 III족 질화물층을 에피택셜 성장하는 것으로써 형성된 주적층체(4)를 갖추고, 버퍼(3)는, 기판(2)과 접하는 초기 성장층(5) 및 이 초기 성장층(5) 상에 형성된 제1 초격자 적층체(6) 및 이 제1 초격자 적층체(6) 상에 형성된 제2 초격자 적층체(7)로 이루어진다.
제1 초격자 적층체(6)는, AlN 재료로 이루어진 제1 AlN층(6a) 및 GaN 재료로 이루어진 제2 GaN층(6b)을 교대로 복수조 적층하여 이루어진다. 다만, 본 명세서에서 말하는 AlN 재료 및 GaN 재료는, 바람직하게는 AlN 및 GaN이지만, 합계 5% 이하의 다른 III족 원소(AlN 재료의 경우는, B, Ga, In, GaN 재료의 경우는, B, Al, In)를 포함하고 있어도 좋다. 또, 예를 들어 Si, H, O, C, B, Mg, As, P 등의 미량 불순물을 포함할 수 있다.
제2 초격자 적층체(7)는, AlN 재료 또는 AlGaN 재료로 이루어진 제1층(7a) 및 이 제1층(7a)과는 밴드갭이 다른 AlGaN 재료로 이루어진 제2층(7b)을 교대로 복수조 적층하여 이루어진다. 다만, 본 명세서에서 말하는 「AlGaN 재료」는, 바람직하게는 AlGaN이지만, 합계 5% 이하의 다른 III족 원소(B, In)를 포함하고 있어도 좋다. 또, 예를 들어 Si, H, O, C, Mg, As, P 등의 미량 불순물을 포함할 수 있다.
본 발명의 III족 질화물 에피택셜 적층 기판은, 상술한 것처럼, 제2 초격자 적층체 아래에 제1 초격자 적층체를 형성하는 점이 특징적 구성의 하나이다. 이러한 종래에 없는 버퍼층의 층 구성을 채용하는 것으로, 기판의 휨(warpage) 량을 크게 하지 않고, 버퍼 상에 성장시키는 III족 질화물층의 결정성을 향상시킬 수 있는 것이다. 즉, 종래의 층 구성의 버퍼의 경우, 막 두께(厚)를 두껍게 하면 그만큼 기판의 휨이 커지는 것을 회피할 수 없지만, 상기의 층 구성을 채용하면, 종래보다 기판의 휨을 억제할 수 있다.
또, 제1의 초격자 적층체를 상기 구성으로 하는 것은, 결정성의 관점으로부터도 바람직하다. 제2 GaN층을 구성하는 GaN 재료는, 횡방향 성장 속도가 빠르고, 전위(轉位)를 굴곡(屈曲) 소멸시키는 효과가 높고, 또, 제1 AlN층을 구성하는 AlN층은, GaN 내의 변형(歪)을 보다 강하게 할 수 있기 때문에, GaN 재료의 효과를 최대화시킬 수 있기 때문이다.
또, 제2의 초격자 적층체를 상기와 같이, 보다 밴드갭이 크고 저항율이 높은 AlN 재료 또는 AlGaN 재료와 AlGaN 재료를 조합하는 것은, 종방향 내압을 높이는 관점으로부터도 바람직하다.
본 발명에 있어서의 결정성은, 후술하는 실험예에 기재된 대로, GaN 채널층의 (10-12) 면의 X선 로킹 커브(rocking curve)(ω스캔)의 반값 대역(半値幅)(FMHW)으로 평가한다. 또, 기판의 휨은, 후술하는 실험예에 기재된 대로, 전(全) 층 성장 후의 Si 단결정 기판의 휨(warpage) 량과 초기 휨 량과의 차이로 평가한다. 본 발명에서는, 반값 대역(半値幅)이 1200 미만이고, 휨 량이 50㎛ 이하를 얻을 수 있어보다 바람직하게는, 반값 대역(半値幅)이 1150 이하이고, 휨 량이 40㎛ 이하, 한층 더 바람직하게는, 반값 대역(半値幅)이 1100 이하이고, 휨 량이 35㎛ 이하인 것이 바람직하다.
기판(2)은, Si 단결정 기판인 것이 바람직하다. 이 때, Si 단결정 기판의 면방위는 특별히 지정되지 않고, (111),(100),(110) 면 등을 사용할 수 있지만, III족 질화물의 (0001) 면을 성장시키기 위해서는 (110)(111) 면이 바람직하고, 게다가 표면 평탄성 좋게 성장시키기 위해서는, (111) 면을 사용하는 것이 바람직하다. 오프 각도(off-angle)에 대해서는, 단결정 성장을 해치지 않게, 1°이하에서 적당히 설정된다. 또, p형, n형 어느 전도형이라고 해도 좋고, 0.001Ω㎝~100000Ω㎝까지의 각종 저항율에 적용 가능하다. 또, 반드시 저항율은 Si 단결정 기판 전체에 균일한 필요는 없다. 또, Si 기판 안에 도전성을 제어하는 이외의 목적의 불순물(C, O, N, Ge 등)을 포함할 수도 있다. 또, Si 단결정 기판이란, 성장층 측이 단결정 기판인 경우를 총칭하고 있어, 성장층과 반대 측에는 다른 기판이 접착시켜지거나 산화막?질화막 등의 다른 재료로 이루어진 막이 형성되어 있거나 하고 있는 것도 포함한다. 기판의 두께는, 단결정 성장 후의 휨 량 등을 감안하고, 적당히 설정된다.
초기 성장층(5)을 구성하는 전형적인 재료로서는, AlxGa1 - xN(0.9≤x≤1.0)을 들 수 있다. 또, 초기 성장층(5)의 기판 근접 부분을 AlN 재료로 형성하는 것으로써, Si 단결정 기판과의 반응을 억제해, 종방향 내압을 향상시킬 수 있다. 덧붙여 AlN과 Si 단결정 기판의 계면 부분에, Si의 질화막?산화막?탄화막 등의 박막을 삽입하거나 이러한 막과 AlN가 반응한 박막을 삽입하거나 하는 것은 가능하다. 또, 초기 성장층(5)은, 결정 품질을 해치지 않는 범위의 두께로, 예를 들면 저온 버퍼층과 같은 아몰퍼스(amorphous)층, 다결정체층을 형성할 수도 있다. 다만, 초기 성장층(5)은, 막 두께(厚) 방향으로 반드시 균일 조성일 필요는 없고, 기판 근접 부분을 AlN 재료로 하면, 다른 조성의 복수층의 적층으로 하거나, 조성 경사(傾斜) 시키거나 할 수 있다.
본 발명에 있어서의 각층의 성장 방법으로서는, 계면 급준성(急峻性)의 확보가 용이하여, MOCVD법, MBE법을 이용하는 것이 바람직하다. 특히, MOCVD법에 대해 본원 발명의 결정 품질 향상 효과를 기대할 수 있다. MOCVD법의 경우는, MBE법의 경우와 비교해 횡방향 성장 속도가 빠르기 때문에, 제1 초격자 적층체에 있어서의 전위의 합체 소실 확률이 높고, 결정 품질을 보다 향상할 수 있기 때문이다.
제1 초격자 적층체(6)의 제1 AlN층(6a) 및 제2 GaN층(6b)의 1조의 두께(제1 AlN층(6a)의 두께＋제2 GaN층(6b)의 두께)는, 44 nm 미만으로 하고, 보다 바람직하게는 24 nm 이하, 한층 더 바람직하게는 10.5 nm 미만으로 한다. 또, 제1 AlN층(6a)의 두께는, 바람직하게는 4 nm 이하, 한층 더 바람직하게는 4 nm 미만이다. 제1 AlN층(6a) 및 제2 GaN층(6b)의 1조의 두께 또는 제1 AlN층(6a)의 두께를 상기 두께 이상으로 하면, 휨 량의 절대치가 커질 우려가 있기 때문이다. 또한, 제2 초격자 적층체는, 종방향 내압을 확보하는 관점으로부터 소정 두께 이상 형성하는 것이 바람직하기 때문에, 본 발명에서는, 제1 초격자 적층체의 막 두께(厚)를 상기와 같이 제한한다.
본 발명의 III족 질화물 에피택셜 적층 기판(1)에 대해서는, 제1 초격자 적층체(6)의 제1 AlN층(6a) 및 제2 GaN층(6b)의 조(組, set)수는, 5~20의 범위로 한다. 조수가 20을 넘으면, 휨이 커질 우려가 있어, 한편, 조수가 5 미만이면, 삽입했다고 해도 결정 품질 개선 효과가 충분히 전망할 수 없기 때문이다.
또, 제2 초격자 적층체(7)의 제1층(7a)이 AlN 재료로 이루어지고, 제2층(7b)이 AlxGayN(0＜x＜1, 0＜y＜1, x＋y=1) 재료로 이루어진 것이 바람직하다. 이것에 의해, B를 함유했을 경우에 있어서의, 육방정계 이외의 결정구조의 발생의 가능성에 의한 결정 품질의 열화의 가능성을 낮게 할 수 있고, In을 함유했을 경우에 있어서, In 금속 석출에 의한 결정 품질의 저하의 가능성을 낮게 할 수 있다. 또, 초격자 적층체의 변형(歪) 완충 효과에 의한 크랙의 억제를 도모하려면, 제1층(7a)과 제2층(7b)의 사이에 조성 차이가 필요하므로, 0.1≤x≤0.5로 하는 것이 보다 바람직하다. 한층 더 바람직하게는, 0.1≤x≤0.2로 한다.
제2 초격자 적층체(7)의 제1층(7a) 및 제2층(7b)의 조(組, set)수는, 40~300의 범위인 것이 바람직하다. 조(組, set)수가 300을 넘으면, 크랙이 발생할 우려가 있고, 한편, 조(組, set)수가 40 미만이면, 후술의 절연성을 충분히 확보할 수 없게 될 우려가 있기 때문이다.
또, 버퍼(3)의 제1 및 제2 초격자 적층체(6,7)를 구성하는 각 층(제1 AlN층(6a), 제2 GaN층(6b), 제1층(7a), 제2층(7b))의 두께가, 0.5 nm 이상인 것이 바람직하다. 0.5 nm 미만에서는 1원자층 미만의 두께가 되기 때문이다.
또한, 버퍼(3)가 절연성이며, 횡방향을 전류 도통 방향으로 하는 것이 바람직하다. 여기서, 「횡방향을 전류 도통 방향으로 한다」란, 주로 적층체의 폭 방향으로 전류가 흐르는 것을 의미하고, 예를 들면 반도체를 한 쌍의 전극 사이에 샌드위칭한 구조와 같이, 주로 종방향, 즉 적층체의 두께 방향으로 전류가 흐르는 것과는 다른 것을 의미한다.
또한, 제2 초격자 적층체(7)의 평균 C 밀도는 1×1018/㎤ 이상인 것이 바람직하다. 제2 초격자 적층체(7)의 평균 C 밀도를 1×1018/㎤ 이상으로 함으로써, 종방향 내압을 향상시킬 수 있다. 또, 이 경우, 절연성을 확보하기 위해서는 C의 혼입을 효율적으로 실시하기 위해서도, 제2층(7b)의 Al 조성비 x는, 0.1을 넘는 것이 바람직하다. 또, 제2 초격자에서 절연성이 충분히 확보되고 있으면, 제1 초격자의 평균 C 밀도는 특별히 지정되지 않지만, 종방향 내압을 더욱 향상시키려면, 제1 초격자의 평균 C 밀도도 1×1018/㎤ 이상으로 하는 것이 바람직하다. 여기서, 본 명세서에 대해 「평균 C의 밀도」란, 제1층(7a) 및 제2층(7b)을 교대로 적층한 적층체의 내부의 탄소 밀도의 두께에 대한 가중 평균을 의미하고, SIMS에서, 막을 에칭 하면서, 깊이 방향의 탄소 밀도 프로파일을 측정해, 이 측정 결과에 근거해 산출하는 것으로 한다.
본 발명의 III족 질화물 에피택셜 적층 기판(1)은, 임의의 전자 디바이스에 이용할 수 있어 특히 HEMT에 이용하는 것이 바람직하다. 도 1에 나타내는 주적층체(4)는, Ba1Alb1Gac1Ind1N(0≤a1≤1, 0≤b1≤1, 0≤c1≤1, 0≤d1≤1, a1+b1+c1+d1=1) 재료로 이루어진 채널층(4a) 및 채널층(4a)보다 밴드갭이 큰 Ba2Alb2Gac2Ind2N(0≤a2≤1, 0≤b2≤1, 0≤c2≤1, 0≤d2≤1, a2+b2+c2+d2=1) 재료로 이루어진 전자 공급층(4b)을 가질 수 있다. 이 때, 양층 모두 단일 혹은 복수의 조성으로부터 구성할 수 있다. 특히, 합금 산란(alloy scattering)을 없애고 전류 도통 부분의 비저항을 낮추기 위해서는, 채널층(4a)의 적어도 전자 공급층(4b)과 접하는 부분은 GaN 재료로 하는 것이 바람직하다.
채널층(4a)의 버퍼층과는 반대 측의 부분은, C 밀도가 낮은 것이 바람직하고, 3×1016/㎤ 이하로 설정하는 것이 바람직하다. 이 부분은, 전자 디바이스의 전류 도통 부분에 상당하기 때문에, 도전성을 저해하거나 전류 콜랩스(collapse)를 발생시키거나 하는 불순물은 포함하지 않는 편이 바람직하기 때문이다.
또한, 도 1은, 대표적인 실시형태의 예를 나타낸 것이며, 본 발명은 이 실시형태로 한정되는 것은 아니다. 예를 들어, 각층의 사이에 본 발명의 효과에 악영향을 주지 않는 정도의 중간층이나 다른 초격자층을 삽입하거나 조성에 경사를 부여 할 수도 있다(graded). 또, 기판의 표면에, 질화막, 탄화막, Al층 등을 형성할 수도 있다.
실시예
(실시예 1)
(실험예 1)
(111) 면 3인치 n형 Si 단결정 기판(Sb 도프 비저항 0.015Ω㎝, 두께:600㎛) 상에, 버퍼층으로서 AlN과 Al0 .25Ga0 .75N을 순차로 적층한 초기 성장층(AlN의 두께:100 nm, Al0 .25Ga0 .75N의 두께 40 nm) 및 제1 초격자 적층체(AlN/GaN을 20조, AlN의 두께:2 nm, GaN의 두께:6.5 nm) 및 제2 초격자 적층체(AlN/Al0 .15Ga0 .85N을 100조, AlN의 두께:4 nm, AlGaN의 두께:25 nm)를 에피택셜 성장시켜, 이 제2 초격자 적층체 상에, 주적층체로서 GaN 채널층(두께:1.5㎛) 및 Al0 .25Ga0 .75N 전자 공급층 두께:30 nm)를 에피택셜 성장시켜 HEMT 구조를 가지는 III족 질화물 에피택셜 적층 기판을 제작했다. 성장 방법으로서는, 재료로서 TMA(트리메틸알루미늄), TMG(트리메틸갈륨), 암모니아를 이용한 MOCVD법을 이용하고 있다. 캐리어 가스로서는, 질소?수소를 이용했다. 각층의 성장 조건(압력?온도)은 표 1에 나타낸 대로이다.
Figure pct00001
(실험예 2)
상기 제1 초격자 적층체를 형성하지 않은 것 이외는, 실험예 1과 동일한 방법에 의해 HEMT 구조를 가지는 III족 질화물 에피택셜 적층 기판을 제작했다.
(실험예 3)
(111) 면 3인치 n형 Si 단결정 기판(두께:600㎛) 상에, 버퍼층으로서 AlN 재료로 이루어진 초기 성장층(두께:100 nm) 및 제2 초격자 적층체(AlN/Al0 .15Ga0 .85N을 50조, AlN의 두께:4 nm, AlGaN의 두께:25 nm), 제1 초격자 적층체(AlN/GaN을 20조, AlN의 두께:2 nm, GaN의 두께:6.5 nm) 및 제2 초격자 적층체(AlN/Al0 .15Ga0 .85N을 50조, AlN의 두께:4 nm, AlGaN의 두께:25 nm)를 에피택셜 성장시켜, 이 제2 초격자 적층체 상에, 주적층체로서 GaN 채널층(두께:1.5㎛) 및 Al0 .25Ga0 .75N 전자 공급층(두께:30 nm)를 에피택셜 성장시켜 HEMT 구조를 가지는 III족 질화물 에피택셜 적층 기판을 제작했다.
(실험예 4)
(111) 면 3인치 n형 Si 단결정 기판(두께:600㎛) 상에, 버퍼층으로서 AlN 재료로 이루어진 초기 성장층(두께:100 nm) 및 제2 초격자 적층체(AlN/Al0 .15Ga0 .85N을 100조, AlN의 두께:4 nm, AlGaN의 두께:25 nm) 및 제1 초격자 적층체(AlN/GaN을 20조, AlN의 두께:2 nm, GaN의 두께:6.5 nm)를 에피택셜 성장시켜, 이 제1 초격자 적층체 상에, 주적층체로서 GaN 채널층(두께:1.5㎛) 및 Al0 .25Ga0 .75N 전자 공급층(두께:30 nm)를 에피택셜 성장시켜 HEMT 구조를 가지는 III족 질화물 에피택셜 적층 기판을 제작했다.
(실험예 5)
(111) 면 3인치 n형 Si 단결정 기판(두께:600㎛) 상에, 버퍼층으로서 AlN 재료로 이루어진 초기 성장층(두께:100 nm) 및 제1 초격자 적층체(AlN/GaN을 10조, AlN의 두께:2 nm, GaN의 두께:6.5 nm), 제2 초격자 적층체(AlN/Al0 .15Ga0 .85N을 100조, AlN의 두께:4 nm, AlGaN의 두께:25 nm) 및 제1 초격자 적층체(AlN/GaN을 10조, AlN의 두께:2 nm, GaN의 두께:6.5 nm)를 에피택셜 성장시켜, 이 제1 초격자 적층체상에, 주적층체로서 GaN 채널층(두께:1.5㎛) 및 Al0 .25Ga0 .75N 전자 공급층(두께:30 nm)를 에피택셜 성장시켜 HEMT 구조를 가지는 III족 질화물 에피택셜 적층 기판을 제작했다.
(실험예 6)
상기 제1 초격자 적층체의 AlN의 두께를 4 nm로 한 것 이외는, 실험예 1과 동일한 방법에 의해 HEMT 구조를 가지는 III족 질화물 에피택셜 적층 기판을 제작했다.
(실험예 7)
상기 제1 초격자 적층체의 AlN의 두께를 4 nm로 하고, GaN의 두께를 20 nm로 한 것 이외는, 실험예 1과 동일한 방법에 의해 HEMT 구조를 가지는 III족 질화물 에피택셜 적층 기판을 제작했다.
(실험예 8)
상기 제1 초격자 적층체의 AlN의 두께를 4 nm로 하고, GaN의 두께를 40 nm로 한 것 이외는, 실험예 1과 동일한 방법에 의해 HEMT 구조를 가지는 III족 질화물 에피택셜 적층 기판을 제작했다.
(실험예 9)
상기 제1 초격자 적층체의 AlN의 두께를 6 nm로 하고, GaN의 두께를 40 nm로 한 것 이외는, 실험예 1과 동일한 방법에 의해 HEMT 구조를 가지는 III족 질화물 에피택셜 적층 기판을 제작했다.
(실험예 10)
상기 제1의 초격자 적층체의 AlN/GaN의 조(組, set)수를 5조로 한 것 이외는, 실험예 1과 동일한 방법에 의해 HEMT 구조를 가지는 III족 질화물 에피택셜 적층 기판을 제작했다.
(실험예 11)
상기 제1의 초격자 적층체의 AlN/GaN의 조(組, set)수를 40조로 한 것 이외는, 실험예 1과 동일한 방법에 의해 HEMT 구조를 가지는 III족 질화물 에피택셜 적층 기판을 제작했다.
(실험예 12)
상기 제1의 초격자 적층체의 AlN/GaN의 조(組, set)수를 100조로 한 것 이외는, 실험예 1과 동일한 방법에 의해 HEMT 구조를 가지는 III족 질화물 에피택셜 적층 기판을 제작했다.
(평가)
실험예 1~12에 대해서, X 선회절 장치(D8, Bruker 제품)를 이용해 GaN 채널층의 (0002) 면과 (10-12) 면의 X선 로킹 커브(rocking curve)(ω스캔)를 측정했다. 이 (10-12) 면의 X선 로킹 커브의 반값 대역(半値幅)(FMHW)은, III족 질화물층의 결정성을 평가하는 지표가 되는 것이다.
결정성의 평가는, 이하와 같다.
○: 1100 이하
△: 1200-1100
×: 1200 이상
또, 실험예 1~12에 대해서, 광 간섭식(光干涉式)의 휨 측정 장치를 이용해 전(全) 층 성장 후의 Si 단결정 기판의 휨 량을 측정해, 초기 휨 량과의 차이를 계산해, 평가했다.
이러한 결과를 표 2에 나타낸다.
또한, 본 실험예의 범위에서는, 크랙은 볼 수 없었다.
Figure pct00002
(평가 1)
도 2는, 실험예 1~5의 결과를 플롯한 것이다. 도 2로부터, 실험예 1은, 실험예 2~5와 비교하여, (10-12) 면의 결정성이 뛰어난 것을 알 수 있다. 이것으로부터, 버퍼층이, 기판 측으로부터 순차로 초기 성장층, 제1 초격자 적층체, 제2 초격자 적층체의 순서로 형성된 층 구성으로 이루어진 경우에만, 그 위에 형성한 III족 질화물층의 결정성 향상의 효과가 얻을 수 있는 것을 알 수 있다. 즉, 제1 초격자 적층체가 없는 경우(실험예 2)는 물론, 제1 및 제2 초격자 적층체의 순서가 반대의 경우(실험예 4)나, 본 발명에 대해서 여분의 초격자 적층체를 부가했을 경우(실험예 3, 5)에 대해서는, 충분한 결정성을 얻을 수 없다.
(평가 2)
도 3은, 실험예 1~2, 6~9의 결과를 플롯한 것이다.
표 2에 나타낸 바와 같이, 실험예 6, 7은, 실험예 2와 비교하여, (10-12) 면의 결정성이 좋다. 또 도 3으로부터, 실험예 6, 7에 비해, 실험예 8, 9에서는 제1 초격자 적층체의 막 두께(厚)가 두껍고, 휨을 충분히 억제할 수 없다. 즉, 제1 초격자 적층체의 AlN의 두께는 얇은 것이 Si 단결정 기판의 휨 량이 작은 것을 알 수 있다.
(평가 3)
표 2에 나타낸 바와 같이, 실험예 10~12는, 실험예 2와 비교하여, (10-12) 면의 결정성이 좋다. 이 때문에, 본 발명의 결정성 향상 효과는, 제1 초격자 적층체가 5 페어 이상으로부터 얻을 수 있다. 한편, 실험예 11, 12는, 제1 초격자 적층체의 조(組, set)수가 많아, 기판의 휨을 충분히 억제할 수 없다. 즉, 제1 초격자 적층체의 조수는 적은 것이 Si 단결정 기판의 휨 량이 작은 것을 알 수 있다.
(평가 4)
또한, 실험예 1, 2의 III족 질화물 에피택셜 적층 기판에 대해서, 홀 효과 측정법에 의해, 채널 부분의 상기 특성을 평가했는데, 웨이퍼 중심으로의 시트 저항은 410Ω/□, 이동도는 1480 ㎠/Vs이었다.
(평가 5)
또, 모든 실험예의 에피택셜 적층 기판에 대해서, SIMS(2차 이온 질량 분석계)에서, 제1 초격자 적층체, 제2 초격자 적층체, GaN 채널층의 초격자 적층체의 측면, GaN 채널층의 전자 공급층측의 C 밀도를 평가했는데, 각각, 8×1018/㎤, 8×1018/㎤, 1×1019/㎤, 2×1016/㎤이며, 종방향의 파괴 내압은, 700 V 이상인 것이 확인되었다.
(실시예 2)
실험예 1, 2에 대해서, 제2 초격자 적층체의 조(組, set)수를 변경시킨 이외는 실험예 1(제1 초격자 적층체 있음), 실험예 2(제1 초격자 적층체 없음)와 동일하게 실시해, (10-12) 면의 결정성의 평가를 실시한 결과를, 도 4에 나타낸다. 제2 초격자 적층체의 페어수에 대해서는, 제1 초격자 적층체의 유무에 관련되지 않고, 페어수를 증가시키면 반값 대역(半値幅)이 감소한다고 하는 경향을 나타내, 제1 초격자 적층체를 형성했을 경우가, 어느 페어수에 대해도 제1 초격자 적층체를 형성하지 않는 경우에 비해 반값 대역(半値幅)이 작은 것을 알 수 있다. 또, 실험예 1(제1 초격자 적층체 있음)에 대해서 제2 초격자 적층체의 조(組, set)수를 변화시켰을 경우(도 4 중 검은 칠한 동그라미)의 휨 량은, 실험예 1의 휨 량(26㎛)에 대해서 ±5㎛ 이내의 범위로 억제되어 있던 것에 대해, 실험예 2(제1 초격자 적층체 없음)에 대해서 제2 초격자 적층체의 조수를 변화시켰을 경우(도 4 중 검은 칠한 삼각)의 휨 량은, 실험예 2의 휨 량(25㎛)보다 5㎛를 넘었다.
(실시예 3)
또, 실험예 1에 대해서, 제2 초격자 적층체의 Al조성을 변경시킨 이외는, 실험예 1과 동일하게 실시해, (10-12) 면의 결정성의 평가를 실시했다. 제2 초격자 적층체를 AlN/Al0 .05Ga0 .95N(x=0.05)로 했을 경우, 휨 량과 결정성의 평가 지표인 반값 대역(半値幅)(10-12)은 실험예 1과 동등한 양호한 결과를 얻을 수 있었지만, 반도체층 표면에 일부 크랙이 발생하는 것이 있었다. 제2 초격자 적층체를 AlN/Al0.2Ga0.8N(x=0.2)로 했을 경우, 휨 량과 결정성의 평가 지표인 반값 대역(半値幅)(10-12)은 실험예 1과 동등한 양호한 결과를 얻을 수 있어 반도체층 표면에 크랙이 발생하는 일은 없었다.
(산업상의 이용 가능성)
본 발명에 의하면, 버퍼가, 초기 성장층과 제2 초격자 적층체 사이에 제1 초격자 적층체를 구비하는 것으로, 기판의 휨 량을 크게 하지 않고, 버퍼 상에 성장시키는 III족 질화물층의 결정성을 향상시킬 수 있다.
1: III족 질화물 에피택셜 적층 기판
2: 기판
3: 버퍼
4: 주적층체
4a: 채널층
4b: 전자 공급층
5: 초기 성장층
6: 제1 초격자 적층체
6a: 제1 AlN층
6b: 제2 GaN층
7: 제2 초격자 적층체
7a: 제1층
7b: 제2층

Claims (8)

  1. 기판과, 상기 기판 상에 형성된 버퍼와, 상기 버퍼 상에 III족 질화물층을 에피택셜 성장하는 것으로써 형성된 주적층체를 구비하는 III족 질화물 에피택셜 적층 기판에 있어서,
    상기 버퍼는, 상기 기판과 접하는 초기 성장층 및 상기 초기 성장층 상에 형성된 제1 초격자 적층체 및 상기 제1 초격자 적층체 상에 형성된 제2 초격자 적층체로 이루어지고,
    상기 제1 초격자 적층체는, AlN 재료로 이루어진 제1 AlN층 및 GaN 재료로 이루어진 제2 GaN층을 교대로 5~20조(組, set) 적층하여 이루어지고, 또한 상기 제1 AlN층 및 상기 제2 GaN층의 1조(組, set)의 두께가 44 nm 미만이며,
    상기 제2 초격자 적층체는, AlN 재료 또는 AlGaN 재료로 이루어진 제1층 및 상기 제1층과는 밴드갭이 다른 AlGaN 재료로 이루어진 제2층을 교대로 복수조 적층하여 이루어진 것을 특징으로 하는, III족 질화물 에피택셜 적층 기판.
  2. 제1항에 있어서,
    상기 제1 초격자 적층체의 상기 제1 AlN층 및 상기 제2 GaN층의 1조의 두께가, 24 nm 이하이고, 상기 제1 AlN층의 두께가 4 nm 이하인, III족 질화물 에피택셜 적층 기판.
  3. 제2항에 있어서,
    상기 제1 초격자 적층체의 상기 제1 AlN층 및 상기 제2 GaN층의 1조의 두께가, 10.5 nm 미만이고, 상기 제1 AlN층의 두께가 4 nm 미만인, III족 질화물 에피택셜 적층 기판.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 초격자 적층체의 상기 제1층이 AlN 재료로 이루어지고, 상기 제2층이 AlxGayN(0＜x＜1, 0＜y＜1, x＋y=1) 재료로 이루어진, III족 질화물 에피택셜 적층 기판.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2 초격자 적층체의 상기 제1층 및 상기 제2층의 조(組, set)수는, 40~300의 범위인, III족 질화물 에피택셜 적층 기판.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 버퍼가 절연성이며, 횡방향을 전류 도통 방향으로 하는, III족 질화물 에피택셜 적층 기판.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제2 초격자 적층체의 평균 C 밀도가 1×1018/㎤ 이상인, III족 질화물 에피택셜 적층 기판.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 기판은, Si 단결정 기판인, III족 질화물 에피택셜 적층 기판.
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