TWI683372B - 半導體元件及其形成方法 - Google Patents

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Abstract

一種半導體元件，包括：基板、半導體層以及緩衝結構。半導體層位於基板上。緩衝結構位於基板與半導體層之間。緩衝結構包括多個第一層與多個第二層。第一層與第二層是以等間距的方式或非等間距的方式交替堆疊。

Description

半導體元件及其形成方法
本發明是有關於一種積體電路及其形成方法，且特別是有關於一種具有緩衝結構的半導體元件及其形成方法。
一般而言，在異質基板（例如諸如藍寶石基板、SiC基板等類似基板）上形成III族氮化物半導體層的半導體結構已廣泛地應用在發光元件上。
然而，由於矽基板與III族氮化物半導體層之間的晶格失配（lattice mismatch）與熱膨脹係數的差異，其容易導致矽基板變形並使得III族氮化物半導體層產生裂紋（crack）等問題。此外，矽基板中的矽元素也容易擴散至III族氮化物半導體層中，以與III族氮化物的金屬（例如鎵）形成共熔金屬（eutectic metal），進而導致回熔（melt-back）現象，而造成基板平整度及磊晶品質受到破壞，目前業界多採用在III族半導體層與矽基板之間***一氮化鋁(AlN)層，用以避免回熔蝕刻的發生。
習知藉由緩衝層的設置用以降低半導體層與基板之間的晶格係數差異，或是用以使異質磊晶所產生應力釋放出來，進而提高磊晶的晶體品質，故緩衝層之厚度對磊晶層品質有正向關係。然而過厚的緩衝層雖能提高晶體品質，但也因為矽基板與III族氮化物磊晶半導體層之間的熱膨脹係數差異，導至基板翹曲(Bow)的發生。故現今技術缺乏一種兼具晶體品質與基板翹曲的緩衝層設計方法及其結構。
本發明提供一種具有緩衝結構的半導體元件及其形成方法，其可降低矽基板與III族氮化物半導體層之間的晶格失配與熱膨脹係數的差異，進而避免矽基板變形並減少III族氮化物半導體層產生裂紋的問題。
本發明提供一種具有緩衝結構的半導體元件及其形成方法，其可降低III族氮化物半導體層的磊晶應力，並增加III族氮化物半導體層的磊晶厚度，進而提升半導體元件的崩潰電壓。
本發明提供一種半導體元件，包括：基板、半導體層以及緩衝結構。半導體層位於基板上。緩衝結構位於基板與半導體層之間。緩衝結構包括多個第一層與多個第二層。第一層與第二層交替堆疊。第一層的層數大於或等於56，且半導體元件的彎曲程度小於10微米。
在本發明的一實施例中，當上述第一層與上述第二層是以等間距的方式交替堆疊時，以上述緩衝結構的總厚度計，上述第一層的厚度總合介於17%至21%之間。
在本發明的一實施例中，上述第一層的層數介於56至70之間。
在本發明的一實施例中，上述緩衝結構具有一底區、一中間區，以及一頂區，當上述第一層與上述第二層是以非等間距的方式交替堆疊時，上述底區的上述第一層的層數等於上述頂區的上述第一層的層數，且該底區的該些第一層的層數大於上述中間區的上述第一層的層數。以該緩衝結構的總厚度計，該些第一層的厚度總合小於20%。
在本發明的一實施例中，上述緩衝結構具有一底區、一中間區，以及一頂區，當上述第一層與上述第二層是以非等間距的方式交替堆疊時，上述頂區的上述第一層的層數大於上述底區的上述第一層的層數，且該底區的該些第一層的層數等於上述中間區的上述第一層的層數。以該緩衝結構的總厚度計，該些第一層的厚度總合小於20%。
在本發明的一實施例中，上述第一層包括AlN。第二層包括Alx Ga1-x N，0≦X≦1。第二層的Al含量（X值）從基板朝向半導體層的方向漸變。
在本發明的一實施例中，上述半導體元件更包括成核層（nucleation layer）位於基板與緩衝結構之間。
本發明提供一種半導體元件的形成方法，其步驟如下:提供基板，於基板上形成半導體層。於基板與半導體層之間形成緩衝結構，緩衝結構包括多個第一層與多個第二層。第一層與第二層交替堆疊。第一層的層數大於或等於56，且半導體元件的彎曲程度小於10微米。
在本發明的一實施例中，當該些第一層與該些第二層是以等間距的方式交替堆疊，以該緩衝結構的總厚度計，該些第一層的厚度總合介於17%至21%之間。
在本發明的一實施例中，上述第一層的層數介於56至70之間。
在本發明的一實施例中，上述緩衝結構具有一底區、一中間區，以及一頂區，當該些第一層與該些第二層是以非等間距的方式交替堆疊，該底區的該些第一層的層數等於該頂區的該些第一層的層數，且該底區的該些第一層的層數大於該中間區的該些第一層的層數。以該緩衝結構的總厚度計，該些第一層的厚度總合小於20%。
在本發明的一實施例中，上述緩衝結構具有一底區、一中間區，以及一頂區，當該些第一層與該些第二層是以非等間距的方式交替堆疊，該頂區的該些第一層的層數大於該底區的該些第一層的層數，且該底區的該些第一層的層數等於該中間區的該些第一層的層數。以該緩衝結構的總厚度計，該些第一層的厚度總合小於20%。
基於上述，本發明將緩衝結構形成在基板與半導體層之間。緩衝結構包括多個第一層與多個第二層。第一層與第二層以等間距的方式或非等間距的方式交替堆疊。本發明之緩衝結構可降低基板與半導體層之間的晶格失配與熱膨脹係數的差異，進而避免基板變形並減少半導體層產生裂紋的問題。此外，本發明之緩衝結構還可降低半導體層的磊晶應力，並增加半導體層的磊晶厚度，進而提升半導體元件的崩潰電壓。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是依照本發明之第一實施例的一種半導體元件的剖面示意圖。
請參照圖1，第一實施例的半導體元件10包括：基板100、緩衝結構102以及半導體層108。在一實施例中，基板100可以是矽基板，其晶面（crystal plane）可例如但不限於是（111）、（110）、（100）等。在其他實施例中，基板100可以是絕緣體上矽（silicon-on-insulator，SOI）基板。此外，基板100亦可以具有N型導電型或P型導電型。
緩衝結構102位於基板100上。具體來說，緩衝結構102包括多個第一層104與多個第二層106。第一層104與第二層106交替堆疊在基板100上。第一層104可以是氮化鋁（AlN）層；第二層106包括Alx Ga1-x N，0≦X≦1。第二層106的鋁（Al）含量（亦即X值）從基板100朝向半導體層108的方向漸減。也就是說，靠近基板100的第二層106a的Al含量高於遠離基板100的第二層106d的Al含量。第二層106的Al含量漸減的方式包括步階漸變（step grading）、連續漸變、不連續漸變或其組合。以連續漸變為例，第二層106a可以是AlN層（亦即X=1）；第二層106b可以是Al0.9 Ga0.1 N層（亦即X=0.9）;第二層106c可以是Al0.8 Ga0.2 N層（亦即X=0.8）；第二層106d可以是Al0.7 Ga0.3 N層（亦即X=0.7），以此類推。以步階漸變為例，第二層106a可包括交替堆疊的多個AlN層；第二層106b可包括交替堆疊的多個AlN層與多個Al0.9 Ga0.1 N層；第二層106c可包括交替堆疊的多個AlN層與多個Al0.8 Ga0.2 N；第二層106d可包括交替堆疊的多個AlN層與多個Al0.7 Ga0.3 N，以此類推。在另一實施例中，不連續漸變則是在連續漸變的第二層106中***一層或更多層跳離原本Al含量連續規律變化的Alx Ga1-x N層，0≦X≦1；例如以前述步階漸變為例，在多個Al0.9 Ga0.1 N層與多個Al0.8 Ga0.2 N之間***一或多個AlGaN後再繼續漸變。在替代實施例中，第二層106的鋁（Al）含量（亦即X值）亦可從基板100朝向半導體層108的方向漸增。
在一實施例中，每一個第一層104的厚度可例如是大於3 nm。但本發明不以此為限，本發明的每一個第一層104的厚度可隨著元件設計而有所調整。在其他實施例中，每一個第一層104的厚度可例如是但不限於是3 nm-150 nm。在替代實施例中，每一個第一層104的厚度可例如是但不限於是4 nm-6 nm。
值得注意的是，由於緩衝結構102可舒緩基板100與半導體層108之間由於晶格常數所導致的應力累積。因此，本實施例的緩衝結構102可減少半導體層108與基板100之間因熱膨脹係數差異而產生的應力，以避免裂紋或破片；另外，最底區的第二層106a的Al含量高於最頂區的第二層106d的Al含量，其可提升磊晶品質且有利於後續元件開發。
在一實施例中，緩衝結構102的形成方法可以是金屬有機化學氣相沉積法（metal organic chemical vapor deposition，MOCVD）或分子束磊晶法（molecular beam epitaxy，MBE）。以MOCVD為例，在形成緩衝結構102時，三甲基鋁（trimethyl aluminum，TMA）可用以當作Al來源的反應氣體；三甲基鎵（trimethyl gallium，TMG）可用以當作Ga來源的反應氣體；氨氣（NH3 ）可用以當作N來源的反應氣體。提供TMA與NH3 的反應氣體至MOCVD的腔室內，以於基板100上磊晶生長第一層104（亦即AlN層）。接著，再提供TMA、TMG以及NH3 以於第一層104上磊晶生長第二層106a（亦即Alx Ga1-x N層，0≦X≦1）。各第二層106的Al含量可藉由控制TMA與TMG的混合比來調整。之後，重複上述步驟，以於基板100上形成具有交互堆疊的第一層104與第二層106的緩衝結構102。此外，雖然圖1所繪示的是最底區的第一層104與基板100直接接觸。但本發明不以此為限，在其他實施例中，亦可以是最底區的第二層106a與基板100直接接觸。
值得注意的是，在本實施例中，以緩衝結構102的總厚度計，第一層104的厚度總合可介於17%至21%之間。在此情況下，第一層104的層數介於2至112之間，其所形成的半導體元件10的彎曲程度（Bow）則可控制在10微米（μm）以下，且後續形成的半導體層108的裂紋亦可小於3毫米（mm）。一般而言，Bow越大，半導體元件或發光元件的製造會變得越困難，因此，本實施例可將Bow控制在10 μm以下，以利於進行後續半導體製程。另外，在其他實施例中，第一層104的層數亦可介於42至112之間。在替代實施例中，第一層104的層數亦可介於56至70之間。在此層數限制下，本發明可形成厚且高品質的半導體層108。亦即，以半導體元件10的總厚度計，半導體層108的厚度可高達約60%，且其Bow與裂紋皆在上述標準內。
半導體層108位於緩衝結構102上，使得緩衝結構102位於基板100與半導體層108之間。在一實施例中，半導體層108可以是氮化物半導體層，例如是摻雜氮化鎵（GaN）層、本徵（intrinsic）GaN層或其組合。半導體層108的形成方法可例如是金屬有機化學氣相沉積法（MOCVD）或分子束磊晶法（MBE）。
基於上述，本實施例之緩衝結構102可減少基板100與後續形成的半導體層108之間的晶格失配所導致的錯位、減少上述兩者之間的熱膨脹係數的差異所導致的變形並抑制裂紋的產生。另外，本實施例之緩衝結構102還可降低半導體層108的磊晶應力，並增加半導體層108的磊晶厚度，進而提升半導體元件10的崩潰電壓。
另外，上述實施例的緩衝結構102可視為第一層104與第二層106以等間距的方式交替堆疊而成，但本發明不以此為限。在其他實施例中，緩衝結構亦可以是第一層與第二層以非等間距的方式交替堆疊而成（如圖3的半導體元件30所示）。詳細地說，緩衝結構具有底區、中間區，以及頂區。緩衝結構的底區靠近基板；緩衝結構的頂區靠近半導體層；而中間區位於底區與頂區之間。當第一層與第二層以非等間距的方式交替堆疊時，以緩衝結構的總厚度計，所述第一層的厚度總合小於20%。在一實施例中，底區的第一層的層數等於頂區的第一層的層數，且底區的第一層的層數大於中間區的第一層的層數。但本發明不以此為限，在其他實施例中，頂區的第一層的層數也可大於底區的第一層的層數，且底區的第一層的層數等於中間區的第一層的層數。
圖2是依照本發明之第二實施例的一種半導體元件的剖面示意圖。
請參照圖2，基本上，第二實施例之半導體元件20與第一實施例之半導體元件10相似。上述兩者不同之處在於：第二實施例之半導體元件20還包括成核層101，其位於基板100與緩衝結構102之間。
在一實施例中，成核層101可包括AlN層、Al層或其組合。成核層101的形成方法可例如是MOCVD或MBE，其厚度可介於20 nm至200 nm之間。值得一提的是，成核層101可防止基板100的Si與緩衝結構102或半導體層108的Ga反應而形成共熔金屬的回熔現象。此外，成核層101可提升形成於其上的半導體層108的磊晶品質。也就是說，具有成核層101的半導體元件20的缺陷較少。另外，上述實施例的緩衝結構102可視為第一層104與第二層106以等間距的方式交替堆疊而成，但本發明不以此為限。在其他實施例中，緩衝結構亦可以是第一層與第二層以非等間距的方式交替堆疊而成（如圖4的半導體元件40所示）。
此外，雖然圖2所繪示的是最底區的第二層106a與成核層101直接接觸。但本發明不以此為限，在其他實施例中，亦可以是最底區的第一層104與基板100直接接觸。
為了證明本發明的可實現性，以下列舉多個實例來對本發明之半導體元件做更進一步地說明。雖然描述了以下實驗，但是在不逾越本發明範疇的情況下，可適當改變所用材料、其量及比率、處理細節以及處理流程等等。因此，不應根據下文所述的實驗對本發明作出限制性的解釋。
表1
Figure 106121769-A0304-0001
由表1可知，AlN層的層數愈多，所形成的GaN層的缺陷較少（參照比較例1與實驗例1的數據）。也就是說，具有愈多層數的AlN層的GaN層具有較佳的磊晶品質。另外，底區的AlN層的層數愈多，所形成的GaN層的缺陷較少（參照比較例2與實驗例2的數據）。頂區的AlN層的層數愈多，所形成的GaN層的缺陷也較少（參照比較例3-4與實驗例3-4的數據）。
實驗例 1
提供一具有（111）晶面的單晶矽基板。接著，利用MOCVD，在矽基板的（111）晶面上依序形成厚度為小於3 μm的緩衝結構與厚度為大於等於2 μm的本徵GaN層。具體來說，上述緩衝結構包括相互堆疊的112個AlN層與112個Alx Ga1-x N層（0≦x≦1）。上述緩衝結構具有底區、中間區與頂區。AlN層的層數與厚度分布如表1所示。然後，對實驗例1的GaN層進行試驗，結果顯示於上表1。
實驗例 2-4 、比較例 1-4
實驗例2-4、 比較例1-4的半導體元件及其形成方式與實驗例1的半導體元件及其形成方式相似。實驗例2-4、 比較例1-4與實驗例1不同之處在於：緩衝結構中的AlN層的層數、厚度與分布。然後，對實驗例2-4、 比較例1-4的GaN層進行試驗，結果顯示於上表1。
實驗例 5
提供一具有（111）晶面的單晶矽基板。接著，利用MOCVD，在矽基板的（111）晶面上依序形成厚度為100 nm的成核層（亦即AlN層）、厚度為小於3 μm的緩衝結構以及厚度為大於等於2 μm的本徵GaN層。具體來說，上述緩衝結構包括一整塊的Alx Ga1-x N層（0≦x≦1）。然後，對實驗例5的GaN層進行試驗，結果顯示於下表2。
實驗例 6
提供一具有（111）晶面的單晶矽基板。接著，利用MOCVD，在矽基板的（111）晶面上依序形成厚度為100 nm的成核層（亦即AlN層）、厚度為小於3 μm的緩衝結構以及厚度為大於等於2 μm的本徵GaN層。具體來說，上述緩衝結構包括相互堆疊的2個AlN層與2個Alx Ga1-x N層（0≦x≦1）。實驗例6的半導體元件的結構如圖2所示。需注意的是，表2中AlN層的層數是指所述緩衝結構中的AlN層的層數；而AlN層的厚度總合則是指所述緩衝結構中的AlN層的厚度加上成核層的厚度。然後，對實驗例6的GaN層進行試驗，結果顯示於下表2。
實驗例 7-11
實驗例7-11的半導體元件及其形成方式與實驗例6的半導體元件及其形成方式相似。實驗例7-11與實驗例6不同之處在於：緩衝結構中的AlN層的層數。需注意的是，實驗例6-11的緩衝結構中的AlN層的厚度並不相同。然後，對實驗例7-11的GaN層進行試驗，結果顯示於下表2。
表2
Figure 106121769-A0304-0002
如表2所示，以緩衝結構的總厚度計，實驗例7-11的AlN層（即第一層加上成核層）的厚度總合皆小於21%之間。也就是說，在AlN層的厚度總合實質上一致的情況下，可觀察出AlN層的層數與GaN層的厚度之間的關係，以及AlN層的層數與裂紋之間的關係。
詳細地說，如實驗例5-11所示，雖然實驗例5-7之半導體元件具有較厚的GaN層，但其裂紋也大於3 mm。反觀，實驗例8-9的GaN層的厚度不僅可高達約70%，其裂紋亦小於3 mm。換言之，當AlN層（即第一層）的層數介於56至112之間，其可避免矽基板變形並減少裂紋的產生，進而提升半導體層的磊晶厚度與品質。
實驗例 12
提供一具有（111）晶面的單晶矽基板。接著，利用MOCVD，在矽基板的（111）晶面上依序形成厚度為100 nm的AlN層、厚度為小於3 μm的緩衝結構以及厚度為大於等於2 μm的本徵GaN層。具體來說，上述緩衝結構依序包括相互堆疊的17個AlN層（其厚度為5 nm）與17個Alx Ga1-x N層（0≦x≦1且其厚度為17 nm）的第一群組；相互堆疊的17個AlN層（其厚度為5 nm）與17個Alx Ga1-x N層（0≦x≦1且其厚度為21 nm）的第二群組；以及相互堆疊的28個AlN層（其厚度為5 nm）與28個Alx Ga1-x N層（0≦x≦1且其厚度為20 nm）的第三群組。然後，對實驗例12的GaN層進行試驗，結果顯示於下表2。
比較例 5
比較例5的半導體元件及其形成方式與實驗例12的半導體元件及其形成方式相似。比較例5與實驗例12不同之處在於：比較例5不具有用以當作成核層的AlN層。也就是說，比較例5將以較薄（其厚度為5 nm）的AlN層直接形成在單晶矽基板的（111）晶面上；而實驗例12則是將較厚（其厚度為100 nm）的AlN層直接形成在單晶矽基板的（111）晶面上。然後，對比較例5的GaN層進行試驗，結果顯示於下表3。
表3
Figure 106121769-A0304-0003
由表3可知，具有成核層的半導體元件，其缺陷較少。也就是說，實驗例12的GaN層具有較佳的磊晶品質。
另外，實驗例1至11的AlN層的層數與AlN層的厚度總合（其以緩衝結構的總厚度計）的比較如下表4所示。由表4可知，當AlN層與Alx Ga1-x N層（0≦x≦1）以非等間距的方式交替堆疊時，在AlN層的層數小於112之下，可有效地降低AlN層的厚度總合與BOW值。也就是說，與等間距的方式交替堆疊相比，以非等間距的方式交替堆疊所形成的緩衝結構可提升其上的半導體層的晶體品質，並增加半導體層的磊晶厚度。
表4
Figure 106121769-A0304-0004
綜上所述，本發明將緩衝結構形成在基板與半導體層之間。緩衝結構包括多個第一層與多個第二層。第一層與第二層以等間距的方式或非等間距的方式交替堆疊。本發明之緩衝結構可降低基板與半導體層之間的晶格失配與熱膨脹係數的差異，進而避免基板變形並減少半導體層產生裂紋的問題。此外，本發明之緩衝結構還可降低半導體層的磊晶應力，並增加半導體層的磊晶厚度，進而提升半導體元件的崩潰電壓。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、20、30、40‧‧‧半導體元件100‧‧‧基板101‧‧‧成核層102‧‧‧緩衝結構104‧‧‧第一層106、106a、106b、106c、106d‧‧‧第二層108‧‧‧半導體層
圖1是依照本發明之第一實施例的一種半導體元件的剖面示意圖。 圖2是依照本發明之第二實施例的一種半導體元件的剖面示意圖。 圖3是依照本發明之第三實施例的一種半導體元件的剖面示意圖。 圖4是依照本發明之第四實施例的一種半導體元件的剖面示意圖。
10‧‧‧半導體元件
100‧‧‧基板
102‧‧‧緩衝結構
104‧‧‧第一層
106、106a、106b、106c、106d‧‧‧第二層
108‧‧‧半導體層

Claims (12)

  1. 一種半導體元件，包括： 一基板； 一半導體層，位於該基板上；以及 一緩衝結構位於該基板與該半導體層之間，該緩衝結構包括多個第一層與多個第二層，該些第一層與該些第二層交替堆疊，其中該些第一層的層數大於或等於56，且該半導體元件的彎曲程度（BOW）小於10微米（μm）。
  2. 如申請專利範圍第1項所述的半導體元件，當該些第一層與該些第二層是以等間距的方式交替堆疊時，以該緩衝結構的總厚度計，該些第一層的厚度總合介於17%至21%之間。
  3. 如申請專利範圍第1項所述的半導體元件，其中該些第一層的層數介於56至70之間。
  4. 如申請專利範圍第1項所述的半導體元件，其中該緩衝結構具有一底區、一中間區，以及一頂區，當該些第一層與該些第二層是以非等間距的方式交替堆疊，該底區的該些第一層的層數等於該頂區的該些第一層的層數，且該底區的該些第一層的層數大於該中間區的該些第一層的層數， 其中以該緩衝結構的總厚度計，該些第一層的厚度總合小於20%。
  5. 如申請專利範圍第1項所述的半導體元件，其中該緩衝結構具有一底區、一中間區，以及一頂區，當該些第一層與該些第二層是以非等間距的方式交替堆疊，該頂區的該些第一層的層數大於該底區的該些第一層的層數，且該底區的該些第一層的層數等於該中間區的該些第一層的層數， 其中以該緩衝結構的總厚度計，該些第一層的厚度總合小於20%。
  6. 如申請專利範圍第1項所述的半導體元件，其中該些第一層包括AlN，該些第二層包括Alx Ga1-x N，0≦X≦1，該些第二層的Al含量（X值）從該基板朝向該半導體層的方向漸變。
  7. 如申請專利範圍第1項所述的半導體元件，更包括一成核層位於該基板與該緩衝結構之間。
  8. 一種半導體元件的形成方法，包括： 提供一基板； 於該基板上形成一半導體層；以及 於該基板與該半導體層之間形成一緩衝結構，該緩衝結構包括多個第一層與多個第二層，該些第一層與該些第二層交替堆疊，其中該些第一層的層數大於或等於56，且該半導體元件的彎曲程度小於10微米。
  9. 如申請專利範圍第8項所述的半導體元件的形成方法，當該些第一層與該些第二層是以等間距的方式交替堆疊，以該緩衝結構的總厚度計，該些第一層的厚度總合介於17%至21%之間。
  10. 如申請專利範圍第8項所述的半導體元件的形成方法，其中該些第一層的層數介於56至70之間。
  11. 如申請專利範圍第8項所述的半導體元件的形成方法，其中該緩衝結構具有一底區、一中間區，以及一頂區，當該些第一層與該些第二層是以非等間距的方式交替堆疊，該底區的該些第一層的層數等於該頂區的該些第一層的層數，且該底區的該些第一層的層數大於該中間區的該些第一層的層數， 其中以該緩衝結構的總厚度計，該些第一層的厚度總合小於20%。
  12. 如申請專利範圍第8項所述的半導體元件的形成方法，其中該緩衝結構具有一底區、一中間區，以及一頂區，當該些第一層與該些第二層是以非等間距的方式交替堆疊，該頂區的該些第一層的層數大於該底區的該些第一層的層數，且該底區的該些第一層的層數等於該中間區的該些第一層的層數， 其中以該緩衝結構的總厚度計，該些第一層的厚度總合小於20%。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10804429B2 (en) 2017-12-22 2020-10-13 Lumileds Llc III-nitride multi-wavelength LED for visible light communication
US11264530B2 (en) * 2019-12-19 2022-03-01 Lumileds Llc Light emitting diode (LED) devices with nucleation layer
US11211527B2 (en) 2019-12-19 2021-12-28 Lumileds Llc Light emitting diode (LED) devices with high density textures
CN114256057A (zh) * 2020-09-25 2022-03-29 华为技术有限公司 氮化物外延结构和半导体器件
CN112802929A (zh) * 2021-02-05 2021-05-14 华灿光电（浙江）有限公司 发光二极管的外延片及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013069983A (ja) * 2011-09-26 2013-04-18 Sharp Corp 窒化物半導体層を成長させるためのバッファ層構造を有する基板の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102714162B (zh) * 2009-11-04 2015-04-29 同和电子科技有限公司 第iii族氮化物外延层压基板
JP5462377B1 (ja) * 2013-01-04 2014-04-02 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物エピタキシャル基板およびその製造方法
CN103137805B (zh) * 2013-03-12 2015-11-25 南京大学 用于光电微型传感器的宽谱紫外发光二极管及其制作方法
CN103236477B (zh) * 2013-04-19 2015-08-12 安徽三安光电有限公司 一种led外延结构及其制备方法
US9806183B2 (en) * 2015-11-30 2017-10-31 Veeco Instruments, Inc. Stress control on thin silicon substrates

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013069983A (ja) * 2011-09-26 2013-04-18 Sharp Corp 窒化物半導体層を成長させるためのバッファ層構造を有する基板の製造方法

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