JP5462377B1 - Iii族窒化物エピタキシャル基板およびその製造方法 - Google Patents

Iii族窒化物エピタキシャル基板およびその製造方法 Download PDF

Info

Publication number
JP5462377B1
JP5462377B1 JP2013000148A JP2013000148A JP5462377B1 JP 5462377 B1 JP5462377 B1 JP 5462377B1 JP 2013000148 A JP2013000148 A JP 2013000148A JP 2013000148 A JP2013000148 A JP 2013000148A JP 5462377 B1 JP5462377 B1 JP 5462377B1
Authority
JP
Japan
Prior art keywords
layer
substrate
group iii
iii nitride
composition ratio
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013000148A
Other languages
English (en)
Other versions
JP2014132607A (ja
Inventor
哲也 生田
智彦 柴田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dowa Electronics Materials Co Ltd
Original Assignee
Dowa Electronics Materials Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dowa Electronics Materials Co Ltd filed Critical Dowa Electronics Materials Co Ltd
Priority to JP2013000148A priority Critical patent/JP5462377B1/ja
Priority to PCT/JP2013/007012 priority patent/WO2014106875A1/ja
Priority to CN201380069372.3A priority patent/CN104885198A/zh
Priority to US14/759,128 priority patent/US20150340230A1/en
Application granted granted Critical
Publication of JP5462377B1 publication Critical patent/JP5462377B1/ja
Publication of JP2014132607A publication Critical patent/JP2014132607A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02505Layer structure consisting of more than two layers
    • H01L21/02507Alternating layers, e.g. superlattice
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02Pretreatment of the material to be coated
    • C23C16/0272Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/301AIII BV compounds, where A is Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C23C16/303Nitrides
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523Pulsed gas flow or change of composition over time
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523Pulsed gas flow or change of composition over time
    • C23C16/45525Atomic layer deposition [ALD]
    • C23C16/45527Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45531Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations specially adapted for making ternary or higher compositions
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C28/00Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D
    • C23C28/04Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D only coatings of inorganic non-metallic material
    • C23C28/048Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D only coatings of inorganic non-metallic material with layers graded in composition or physical properties
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C28/00Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D
    • C23C28/40Coatings including alternating layers following a pattern, a periodic or defined repetition
    • C23C28/42Coatings including alternating layers following a pattern, a periodic or defined repetition characterized by the composition of the alternating layers
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02Epitaxial-layer growth
    • C30B23/025Epitaxial-layer growth characterised by the substrate
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02Epitaxial-layer growth
    • C30B25/18Epitaxial-layer growth characterised by the substrate
    • C30B25/183Epitaxial-layer growth characterised by the substrate being provided with a buffer layer, e.g. a lattice matching layer
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10Inorganic compounds or compositions
    • C30B29/40AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403AIII-nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02458Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151Compositional structures
    • H01L29/152Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • H01L29/155Comprising only semiconductor materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107Substrate region of field-effect devices
    • H01L29/1075Substrate region of field-effect devices of field-effect transistors

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Recrystallisation Techniques (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

【課題】主積層体を形成した後の反りを低減し、かつ、縦方向耐圧を向上したIII族窒化物エピタキシャル基板およびその製造方法を提供する。
【解決手段】本発明のIII族窒化物エピタキシャル基板10は、Si基板11と、該Si基板11と接する初期層14と、該初期層14上に形成され、AlαGa1−αN(0.5<α≦1)からなる第1層15A1(15B1)およびAlβGa1−βN(0<β≦0.5)からなる第2層15A2(15B2)を交互に積層してなる超格子積層体15と、を有し、前記第2層のAl組成比βが、前記Si基板から離れるほど漸増することを特徴とする。
【選択図】図1

Description

本発明は、III族窒化物エピタキシャル基板およびその製造方法に関する。
近年、一般に、Al,Ga,InなどとNとの化合物からなるIII族窒化物半導体は、発光素子や電子デバイス用素子等に広く用いられている。このようなデバイスの特性は、III族窒化物半導体の結晶性に大きく影響されるため、結晶性の高いIII族窒化物半導体を成長させるための技術が求められている。
III族窒化物半導体は、従来、サファイア基板上にエピタキシャル成長させることによって形成されていた。しかしながら、サファイア基板は熱伝導率が小さいために放熱性が悪く、高出力デバイスの作成には適さないという問題があった。
そのため、近年、III族窒化物半導体の結晶成長基板として、シリコン基板(Si基板)を用いる技術が提案されている。Si基板は、上記サファイア基板よりも放熱性が高いため高出力デバイスの作成に適しており、また、大型基板が安価であることから、製造コストを抑えることができるという利点を有している。しかしながら、サファイア基板と同様に、Si基板はIII族窒化物半導体とは格子定数が異なり、このSi基板上に直接III族窒化物半導体を成長させても、結晶性の高いIII族窒化物半導体を得ることは期待できなかった。
また、Si基板上に直接III族窒化物半導体を成長させた場合、このIII族窒化物半導体の熱膨張係数はSiと比較して大きいため、高温の結晶成長工程から室温にまで冷却する過程において、III族窒化物半導体に大きな引っ張り歪が生じ、これに起因して、Si基板が反ってしまうと同時に、III族窒化物半導体に高密度のクラックが発生してしまうという問題があった。
そのため、特許文献1には、Si基板とIII族窒化物半導体との間に、AlGa1−xN(0.5≦x≦1)からなる第1層とAlGa1−yN(0.01≦y≦0.2)からなる第2層とを交互に各々複数層積層したAlN系超格子バッファ層を設けることにより、Si基板上に、結晶性が高く、かつ、クラックの発生を防止したIII族窒化物半導体を製造する技術が開示されている。
特開2007−67077号公報
特許文献1では、窒化物半導体超格子構造を形成することにより、その上のIII族窒化物半導体層(主積層体)でのクラックの発生を防止することについては言及している。しかしながら、本発明者らの検討によると、Si基板に対して、特許文献1のような従来の超格子積層体を形成して、その上にIII族窒化物半導体層からなる主積層体を形成した場合、得られるIII族窒化物エピタキシャル基板が、Si基板側を凹として、主積層体側を凸として大きく反ってしまうことがあることが確認された。なお、III族窒化物エピタキシャル基板の反りに関して、以下、Si基板側を凹として、主積層体側を凸として反る場合を「上側に凸に反る」といい、その反対に、Si基板側を凸として、主積層体側を凹として反る場合を「下側に凸に反る」という。このような大きな上側に凸の反りが発生した場合、主積層体に対するデバイス形成工程での正確な加工に支障をきたし、デバイス不良が発生する可能性があるため、問題となる。
また、III族窒化物エピタキシャル基板には縦方向耐圧の向上も求められている。
そこで本発明は、上記課題に鑑み、主積層体を形成した後の反りを低減し、かつ、縦方向耐圧を向上したIII族窒化物エピタキシャル基板およびその製造方法を提供することを目的とする。
この目的を達成することが可能な本発明のIII族窒化物エピタキシャル基板は、Si基板と、該Si基板と接する初期層と、該初期層上に形成され、AlαGa1−αN(0.5<α≦1)からなる第1層およびAlβGa1−βN(0<β≦0.5)からなる第2層を交互に積層してなる超格子積層体と、を有し、前記第2層のAl組成比βが、前記Si基板から離れるほど漸増することを特徴とする。
本発明では、前記超格子積層体が、前記第1層およびAl組成比βが一定の前記第2層を交互に積層してなる超格子層を複数有し、前記第2層のAl組成比βが、前記Si基板から離れる位置の超格子層のものほど大きいことが好ましい。
また、前記Si基板に最も近い前記第2層のAl組成比xと、前記Si基板から最も遠い前記第2層のAl組成比yとの差y−xが0.02以上であることが好ましい。
また、前記第1層がAlNであることが好ましい。
また、前記初期層が、AlN層と該AlN層上のAlGa1−zN層(0<z<1)とを含み、該AlGa1−zN層のAl組成比zが、前記Si基板から最も遠い前記第2層のAl組成比yよりも大きいことが好ましい。
前記超格子積層体上に、少なくともAlGaN層およびGaN層の2層を含むIII族窒化物層をエピタキシャル成長することにより形成された主積層体をさらに有することが好ましい。
前記主積層体形成後の反り量は、以下の式(1)の値以下であることが好ましい。
(x/6)×50μm ・・・(1)
ただし、xは前記Si基板のインチサイズとする。すなわち、前記Si基板が6インチの場合、前記主積層体形成後の反り量が50μm以下であることが好ましい。
本発明のIII族窒化物エピタキシャル基板の製造方法は、Si基板上に、該Si基板と接する初期層を形成する第1工程と、該初期層上に、AlαGa1−αN(0.5<α≦1)からなる第1層およびAlβGa1−βN(0<β≦0.5)からなる第2層を交互に積層してなる超格子積層体を形成する第2工程と、を有し、前記第2工程では、前記第2層のAl組成比βを、前記Si基板から離れるほど漸増させることを特徴とする。
本発明によれば、第2層のAl組成比βが、前記Si基板から離れるほど漸増することにより、主積層体を形成した後の反りを低減し、かつ、縦方向耐圧を向上したIII族窒化物エピタキシャル基板を得ることができる。
本発明に従うIII族窒化物エピタキシャル基板10の模式断面図である。 本発明に従う他のIII族窒化物エピタキシャル基板20の模式断面図である。 反り量(SORI)の定義を説明する基板の模式断面図である。
以下、図面を参照しつつ本発明をより詳細に説明する。なお、本明細書において、本発明の実施形態である2つのIII族窒化物エピタキシャル基板に共通する構成要素には、原則として下1桁が同一の参照番号を付し、説明は省略する。また、基板の模式断面図は、説明の便宜上、各層の厚みをSi基板に対して誇張して描いたものである。また、本明細書において単に「AlGaN」と表記する場合は、III族元素(Al,Gaの合計)とNとの化学組成比が1:1であり、III族元素AlとGaとの比率は不定の任意の化合物を意味するものとする。また、この化合物におけるIII族元素中のAlの割合を「Al組成比」と称する。
(実施形態1:III族窒化物エピタキシャル基板10)
本発明の一実施形態であるIII族窒化物エピタキシャル基板10は、図1に示すように、Si基板11と、このSi基板11上に形成されたバッファ層12とを有する。そして、このバッファ層12上にIII族窒化物層をエピタキシャル成長することにより形成された主積層体13を具えることができる。バッファ層12は、Si基板11と接する初期層14と、この初期層14上に形成され、AlαGa1−αN(0.5<α≦1)からなる第1層およびAlβGa1−βN(0<β≦0.5)からなる第2層を交互に積層してなる超格子積層体15と、を有する。本実施形態では、超格子積層体15が、例えばAlNからなる第1層15A1(α=1)およびAl組成比βが一定値0.10をとるAl0.10Ga0.90Nからなる第2層15A2を交互に積層してなる第1超格子層15Aと、例えばAlNからなる第1層15B1(α=1)およびAl組成比βが一定値0.15をとるAl0.15Ga0.85Nからなる第2層15B2を交互に積層してなる第2超格子層15Bと、の2層の超格子層を有する。
Si基板11はSi単結晶基板であり、面方位は特に指定されず、(111),(100),(110)面等を使用することができるが、III族窒化物の(0001)面を成長させるためには(110),(111)面が望ましく、さらに、表面平坦性よく成長させるためには、(111)面を使用することが望ましい。また、p型、n型いずれの伝導型としてもよく、0.001〜100000Ω・cmまでの各種抵抗率に適用可能である。また、Si基板内に導電性を制御する以外の目的の不純物(C,O,N,Geなど)を含んでもよい。基板の厚みは、各層のエピタキシャル成長後の反り量等を勘案して適宜設定されるが、例えば500〜2000μmの範囲内である。
初期層14を構成する典型的な材料としては、AlGaNまたはAlNが挙げられ、特に、初期層14の基板接触部分をAlN層とすることにより、Si基板11との反応を抑制し、縦方向耐圧を向上させることができる。また、初期層14は、膜厚方向に必ずしも均一組成である必要はなく、基板接触部分をAlN層とすれば、そのAlN層上にAlGaN層を形成するなど、異なる組成の複数層の積層としたり、組成傾斜させたりしてもよい。また、AlNとSi単結晶基板の界面部分に、Siの窒化膜・酸化膜・炭化膜等の薄膜を挿入したり、こうした膜とAlNが反応した薄膜を挿入してもよい。さらに、初期層14は、結晶品質を損ねない範囲の厚みで、例えば低温バッファ層のようなアモルファス層、多結晶層を形成してもよい。初期層14の厚みは、例えば10〜500nmの範囲内である。10nm未満の場合、上層の原料の一部であるGaとSi基板とが反応することにより欠陥が発生してしまう可能性があり、500nm超えの場合、初期層を形成した時点でクラックが発生する可能性があるからである。
本実施形態では、第1超格子層15Aの第2層15A2はAl組成比βが0.10で、第2超格子層15Bの第2層15B2はAl組成比βが0.15となっており、第2層のAl組成比βが、Si基板11から離れるほど増加する点が特徴的構成である。このように高Al組成比αのAlGaN層(AlN含む)と低Al組成比βのAlGaN層との超格子積層体において、低Al組成比βのAlGaN層のAl組成比βをSi基板から離れるほど増加させることによって、主積層体13を形成した後のIII族窒化物エピタキシャル基板10の反りを低減できることを、本発明者らは見出した。その結果、主積層体に対するデバイス形成工程でのデバイス不良の可能性を低減することができる。
本発明は、以下のような作用により上記の効果が得られるものと本発明者らは予想している。すなわち、Al組成比が低い層の上にAl組成比が高い層を形成すると、ウェハ面内の格子定数として考えた場合、面内格子定数の大きい層(例えばGaN=3.19)の上に面内格子定数の小さい層(例えばAlN=3.11)を形成することになり、Al組成比が高い層に引張応力が誘起される。さらに、その引張応力が誘起されたAl組成比が高い層の上にAl組成比が低い層を形成すると、逆にAl組成比が低い層に圧縮応力が誘起される。そのため、単なる繰り返しでは全体としてこれらの応力はキャンセルされて小さくなる。しかし、高Al組成比のAlGaN層(AlN含む)と低Al組成比のAlGaN層との超格子積層体において、低Al組成比のAlGaN層のAl組成比をSi基板から離れるほど増加させていくと、格子定数差が小さくなった結果として、引張応力を発生することができる。結果、そのほかの層で発生している圧縮応力とキャンセルすることにより、応力の総和を低減することが可能となる。そのため、本発明の超格子積層体15は、主積層体13との間で応力を相殺させ、主積層体13を形成した後のIII族窒化物エピタキシャル基板10の反りを低減できる。
また、第2層のAl組成比βが、Si基板11から離れるほど増加する本実施形態においては、反対に第2層のAl組成比が、Si基板から離れるほど減少する場合に比べて、縦方向耐圧が向上するという効果も奏する。III族窒化物半導体は、Al組成比が高くなるほどバンドギャップが大きくなり、材料自体の持つ固有の抵抗が高くなる。本実施形態では、Al組成比の高い層を超格子層に使う割合が増えることにより、バッファ層の抵抗を高くすることができ、リーク電流の減少・耐圧向上の効果を有すると考えられる。ただし、超格子積層体全体として生じる圧縮応力が大きくなりすぎた場合、クラックの発生につながるため、組成差は適宜設定する必要がある。
主積層体13は、バッファ層12上に、少なくともAlGaN層およびGaN層の2層を含むIII族窒化物層をエピタキシャル成長することにより形成される。本実施形態では、主積層体13は、第2超格子層15B上に形成されるAlGaN層16と、AlGaN層16上に形成されるGaNからなるチャネル層17と、チャネル層17上に形成され、チャネル層よりもバンドギャップの大きいAlGaNからなる電子供給層18とからなる。2次元電子ガスが発生する部分での合金散乱を避けるため、主積層体13におけるGaN層は、本実施形態のように最も電子供給層18側に位置することが好ましい。超格子積層体15の直上の層は、該層に圧縮応力が加わるように、超格子積層体15中の最も上側の第2層よりも低いAl組成比を有するAlGaNまたはGaNとすることが好ましい。本発明において、主積層体13の厚みは、0.1〜5μmの範囲内であることが好ましい。0.1μm未満の場合、ピットなどの欠陥が発生する可能性があり、5μm超えの場合、主積層体13にクラックが発生する可能性があるからである。チャネル層16および電子供給層17の厚みは、デバイス設計上適宜設定すればよい。
本実施形態のIII族窒化物エピタキシャル基板10は任意の電子デバイス(LED,LD,トランジスタ,ダイオード等)に用いることができ、特にHEMT(High Electron Mobility Transistor)に用いるのが好ましい。
本発明のIII族窒化物エピタキシャル基板10をデバイス化する工程としては、基板10に電極を形成する工程、窒化物半導体層の個片化のために、エッチングで溝を形成する工程、表面パッシベーション膜を形成する工程、素子を分離する工程などが挙げられ、各工程間に素子の搬送が行われる。
(実施形態2:III族窒化物エピタキシャル基板20)
本発明の他の実施形態であるIII族窒化物エピタキシャル基板20は、図2に示すように、Si基板21と、このSi基板21上に形成されたバッファ層22とを有する。そして、このバッファ層22上にIII族窒化物層をエピタキシャル成長することにより形成された主積層体23を具えることができる。バッファ層22は、Si基板11と接する初期層24と、この初期層24上に形成され、AlαGa1−αN(0.5<α≦1)からなる第1層およびAlβGa1−βN(0<β≦0.5)からなる第2層を交互に積層してなる超格子積層体25と、を有する。本実施形態では、超格子積層体25が、例えばAlNからなる第1層25A1(α=1)およびAl組成比βが一定値0.10をとるAl0.10Ga0.90Nからなる第2層25A2を交互に積層してなる第1超格子層25Aと、例えばAlNからなる第1層25B1(α=1)およびAl組成比βが一定値0.12をとるAl0.12Ga0.88Nからなる第2層25B2を交互に積層してなる第2超格子層25Bと、例えばAlNからなる第1層25C1(α=1)およびAl組成比βが一定値0.14をとるAl0.14Ga0.86Nからなる第2層25C2を交互に積層してなる第3超格子層25Cと、例えばAlNからなる第1層25D1(α=1)およびAl組成比βが一定値0.16をとるAl0.16Ga0.84Nからなる第2層25D2を交互に積層してなる第4超格子層25Dと、例えばAlNからなる第1層25E1(α=1)およびAl組成比βが一定値0.18をとるAl0.18Ga0.82Nからなる第2層25E2を交互に積層してなる第5超格子層25Eと、の5層の超格子層を有する。
本実施形態でも、5つの超格子層25A〜25E中の第2層25A2〜25E2のAl組成比βが、0.10<0.12<0.14<0.16<0.18と、Si基板21から離れるほど増加しており、実施形態1と同様、主積層体23を形成した後のIII族窒化物エピタキシャル基板20の反りを低減でき、かつ、縦方向耐圧を向上できる。
Si基板21、初期層24、AlGaN層26、チャネル層27、電子供給層28については実施形態1と同様である。
(他の実施形態)
上述したところはいずれも代表的な実施形態の例を示したものであって、本発明はこれらの実施形態に限定されるものではなく、例えば以下のような実施形態をも包含するものである。
実施形態1,2の超格子積層体15,25では、複数の超格子層を設け、各超格子層にわたり第1層はAlNとし、各超格子層におけるAlβGa1−βNからなる第2層の一定のAl組成比βを基板から離れるほど増加させる例を示した。しかし、超格子積層体中のAl組成比の変化の態様としては、例えば以下のようなものでもよい。
例えば、AlNからなる第1層と、AlβGa1−βNからなる第2層を交互に複数組形成する超格子積層体において、この第2層のAl組成比βを基板から離れるほど漸増させても良い。ここで、漸増とは、連続または階段状に増加することを言い、上記の複数の超格子層により第2層のAl組成比βが階段状に増加するもの以外に、第2層のAl組成比βがSi基板から離れるほど連続して増加し続ける場合を含む。このような場合であっても、実施形態1において説明した作用効果を奏することは明らかである。
また、本発明における第2層は、Al組成比βが0<β≦0.5であり、第1層は、Al組成比αが0.5<α≦1であるため、いずれの第2層も、素子から近いか遠いかに関わらず、必ず第1層よりも低いAl組成比を有している。よって、本発明において、第1層は素子からの距離に関わらず同一の組成(実施形態1,2ではAlN)に限定する必要はなく、複数の第1層の間で0.5<α≦1の範囲内でAl組成比を変化させてもよい。
しかし、本発明では実施形態1,2に示したように、すべての第1層がAlNであることが好ましい。これにより、隣接する第2層とのAl組成比の差が最大となり、歪緩衝効果が最大となるからである。
本発明における第2層は、Al組成比βが0<β≦0.5であれば特に限定されないが、Si基板から最も遠い第2層のAl組成比yが0.05〜0.5の範囲内であることが好ましい。yが0.05を下回ると、縦方向耐圧が十分に確保できない可能性があり、0.5を超えると、歪緩衝効果が不十分になり、超格子積層体にクラックが発生する可能性があるからである。
また、本発明では、Si基板に最も近い第2層のAl組成比xも0となることはない。すなわち、第2層がGaNとなることはない。なぜならば、第2層がGaNとなる場合、素子の縦方向耐圧を十分に確保できなくなるからである。さらに、縦方向耐圧が特に重要な場合、このように素子の縦方向耐圧を確保する観点からは、xが0.05より大きいことが好ましく、0.10以上であることがより好ましい。
また、本発明では、Si基板に最も近い第2層のAl組成比xと、Si基板から最も離れた第2層のAl組成比yとの関係において、Al組成比βの値の範囲内でx<yであり、その差(y−x)が0.02以上であることが好ましい。0.02未満では、反りの低減効果が不十分となる可能性があるためである。さらに、その差(y−x)が0.45以下であることが好ましく、0.2以下であることがより好ましい。
また、初期層14が、AlN層とこのAlN層上のAlGa1−zN層(0<z<1)とを含む場合には、Al組成比zが、Si基板から最も遠い第2層、すなわち第2層中最大のAl組成比を有する第2層のAl組成比yよりも大きいことが好ましい。z>yとすることにより、超格子積層体にクラックが発生するのを抑制できるからである。
本明細書において、バッファ層を構成する「AlGaN」は、他のIII族元素であるBおよび/またはInを合計1%以下含んでいてもよい。また、例えばSi,H,O,C,Mg,As,Pなどの微量の不純物を含んでいてもよい。なお、主積層体を構成するGaN,AlGaNなども同様に他のIII族元素を合計1%以下含んでいてもよい。
本発明における超格子積層体の一組の積層体(実施形態1,2では第1層および第2層)の厚みは、組成の組み合わせで適宜設定され、例えば1〜100nm程度とすればよい。また、第1層の厚みは、0.5〜200nm、第2層の厚みは、0.5〜100nmとすることができる。
本発明における超格子積層体の積層体(第1層および第2層)の組数は、必要とする耐圧により適宜設定され、例えば40〜300組とすることができる。また、超格子積層体の全体の厚みは1μm以上とすることが好ましい。1μm以上の場合、膜内に発生する応力の総和が十分に大きくなるため、本発明による効果が十分に発揮されるからである。
本発明において、主積層体形成後の反り量は、以下の式(1)の値以下であることが好ましい。
(x/6)×50μm ・・・(1)
ただし、xは前記Si基板のインチサイズとする。すなわち、Si基板が6インチの場合、主積層体形成後の反り量が50μm以下であることが好ましい。これにより、主積層体に対するデバイス形成工程でのデバイス不良をより効果的に低減することができる。
(III族窒化物エピタキシャル基板の製造方法)
次に、本発明のIII族窒化物エピタキシャル基板の製造方法の実施形態について説明する。本発明のIII族窒化物エピタキシャル基板の製造方法は、例えば図1に示すように、Si基板11上に、このSi基板11と接する初期層14を形成する第1工程と、この初期層14上に、AlαGa1−αN(0.5<α≦1)からなる第1層15A1(15B1)およびAlβGa1−βN(0<β≦0.5)からなる第2層15A2(15B2)を交互に積層してなる超格子積層体15を形成する第2工程と、を有し、この第2工程では、第2層のAl組成比βを、第1超格子層15Aよりも第2超格子層15Bで、すなわち、Si基板11から離れるほど漸増させることを特徴とする。その後、バッファ層12上にIII族窒化物層をエピタキシャル成長することにより主積層体13を形成することができる。この方法により、主積層体13を形成した後のIII族窒化物エピタキシャル基板10の反りを低減でき、かつ、縦方向耐圧を向上できる。
本発明における各層のエピタキシャル成長方法としては、MOCVD法、MBE法など公知の手法を用いることができる。AlGaNを形成する場合の原料ガスとしては、TMA(トリメチルアルミニウム)、TMG(トリメチルガリウム)、アンモニアを挙げることができ、膜中のAl組成比の制御は、TMAとTMGとの混合比を制御することにより行うことができる。また、エピタキシャル成長後のAl組成比や膜厚の評価は、TEM−EDSなど公知の手法を用いることができる。
以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。
(実施例1)
(111)面6インチp型Si単結晶基板(Bドープ、比抵抗0.02Ω・cm、厚さ:625μm)上に、バッファ層として、AlN(厚さ:120nm)とAl0.35Ga0.65N(厚さ:50nm)を順に積層した初期層を形成した。その後、初期層上に、AlN(厚さ:3.5nm)およびAl0.10Ga0.90N(厚さ:25nm)を交互に50組積層した第1超格子層と、AlN(厚さ:3.5nm)およびAl0.15Ga0.85N(厚さ:25nm)を交互に50組積層した第2超格子層とを順次エピタキシャル成長させ、超格子積層体とした。その後、超格子積層体上に、Al0.15Ga0.85N(厚さ:1μm)、GaNチャネル層(厚さ:20nm)およびAl0.25Ga0.75N電子供給層(厚さ:30nm)を主積層体としてエピタキシャル成長させて、HEMT構造を持つ実施形態1のようなIII族窒化物エピタキシャル基板を作製した。なお、成長方法としては、原料として、TMA(トリメチルアルミニウム)、TMG(トリメチルガリウム)、アンモニアを用いたMOCVD法を用いた。キャリアガスとしては、窒素・水素を用いた。各層の成長条件(圧力・温度)は、いずれも20kPa、1000℃、V/III比を2000とした。また、各AlGaN層におけるAl組成比の制御は、TMAとTMGとの混合比を適宜制御することにより行った。以下の各実施例および各比較例においても同様である。
(実施例2)
超格子積層体を、AlN(厚さ:3.5nm)およびAl0.10Ga0.90N(厚さ:25nm)を交互に20組積層した第1超格子層と、AlN(厚さ:3.5nm)およびAl0.12Ga0.88N(厚さ:25nm)を交互に20組積層した第2超格子層と、AlN(厚さ:3.5nm)およびAl0.14Ga0.85N(厚さ:25nm)を交互に20組積層した第3超格子層と、AlN(厚さ:3.5nm)およびAl0.16Ga0.84N(厚さ:25nm)を交互に20組積層した第4超格子層と、AlN(厚さ:3.5nm)およびAl0.18Ga0.82N(厚さ:25nm)を交互に20組積層した第5超格子層と、を順次エピタキシャル成長させたものとした以外は、実施例1と同様にして、HEMT構造を持つ実施形態2のようなIII族窒化物エピタキシャル基板を作製した。成長温度および成長圧力は実施例1と同様とした。
(実施例3)
超格子積層体を、AlN(厚さ:3.5nm)およびAl0.10Ga0.90N(厚さ:25nm)を交互に20組積層した第1超格子層と、AlN(厚さ:3.5nm)およびAl0.11Ga0.89N(厚さ:25nm)を交互に20組積層した第2超格子層と、AlN(厚さ:3.5nm)およびAl0.12Ga0.88N(厚さ:25nm)を交互に20組積層した第3超格子層と、AlN(厚さ:3.5nm)およびAl0.13Ga0.87N(厚さ:25nm)を交互に20組積層した第4超格子層と、AlN(厚さ:3.5nm)およびAl0.14Ga0.86N(厚さ:25nm)を交互に20組積層した第5超格子層と、を順次エピタキシャル成長させたものとした以外は、実施例1と同様にして、HEMT構造を持つIII族窒化物エピタキシャル基板を作製した。
(比較例1)
超格子積層体を、AlN(厚さ:3.5nm)およびAl0.15Ga0.85N(厚さ:25nm)を交互に100組積層した超格子層をエピタキシャル成長させたものとした以外は、実施例1と同様にして、HEMT構造を持つ比較例1にかかるIII族窒化物エピタキシャル基板を作製した。
(比較例2)
超格子積層体を、AlN(厚さ:3.5nm)およびAl0.10Ga0.90N(厚さ:25nm)を交互に100組積層した超格子層をエピタキシャル成長させたものとした以外は、実施例1と同様にして、HEMT構造を持つ比較例2にかかるIII族窒化物エピタキシャル基板を作製した。
(比較例3)
超格子積層体を、AlN(厚さ:3.5nm)およびAl0.05Ga0.95N(厚さ:25nm)を交互に100組積層した超格子層をエピタキシャル成長させたものとした以外は、実施例1と同様にして、HEMT構造を持つ比較例3にかかるIII族窒化物エピタキシャル基板を作製した。
(比較例4)
超格子積層体を、AlN(厚さ:3.5nm)およびGaN(厚さ:25nm)を交互に100組積層した超格子層をエピタキシャル成長させたものとした以外は、実施例1と同様にして、HEMT構造を持つ比較例4にかかるIII族窒化物エピタキシャル基板を作製した。
(比較例5)
超格子積層体を、AlN(厚さ:3.5nm)およびAl0.10Ga0.90N(厚さ:25nm)を交互に50組積層した第1超格子層と、AlN(厚さ:3.5nm)およびAl0.05Ga0.95N(厚さ:25nm)を交互に50組積層した第2超格子層と、を順次エピタキシャル成長させたものとした以外は、実施例1と同様にして、HEMT構造を持つ比較例5にかかるIII族窒化物エピタキシャル基板を作製した。
(比較例6)
超格子積層体を、AlN(厚さ:3.5nm)およびAl0.15Ga0.85N(厚さ:25nm)を交互に50組積層した第1超格子層と、AlN(厚さ:3.5nm)およびAl0.10Ga0.90N(厚さ:25nm)を交互に50組積層した第2超格子層と、を順次エピタキシャル成長させたものとした以外は、実施例1と同様にして、HEMT構造を持つ比較例6にかかるIII族窒化物エピタキシャル基板を作製した。
(評価1:III族窒化物エピタキシャル基板の反り量の測定)
光学干渉方式による反り測定装置(Nidek社製、FT−900)を用いて、主積層体を形成した後のIII族窒化物エピタキシャル基板の反り量を測定し、結果を表1に示す。本発明における「反り量」は、SEMI M1−0302に準じて測定したものを意味するものとする。すなわち、非強制状態で測定を行い、反り量は非吸着での全測定点データの最大値と最小値との差の値である。図3に示すように、基準面を最小二乗法により求められた仮想平面とすると、反り量(SORI)は最大値Aと最小値Bの絶対値の和で示される。なお、表1では、基準面に対して下側に凸となる反りを「−(マイナス)」で、上側に凸となる反りを「+(プラス)」で表示する。
(評価2:縦方向耐圧の測定)
電子供給層上に、80μmφからなるTi/Au積層構造のオーミック電極を形成し、オーミック電極外側を50nmの厚みでエッチングした後、Si基板裏面を金属板に接地し、両電極間に流れる電流値を電圧に対して測定した。この際、空気中の放電を抑制するため、絶縁油で両電極間を絶縁している。また、基板裏面へのリークの影響をなくすため、基板下には絶縁板を配置している。本実験例において、縦方向耐圧は縦方向の電流値を上記オーミック電極の面積で単位面積当たりの値に換算した値が10−4A/cmに達する電圧値とし、以下の評価基準で結果を表1に示す。
(評価基準)
○:400V以上
△:200V以上400V未満
×:200V未満
Figure 0005462377
表1に示すとおり、実施例では比較例よりも、主積層体を形成した後のIII族窒化物エピタキシャル基板の反り量を小さくすることができ、反り量をいずれも50μm以下とすることができた。また、初期層から主積層体に近づくにつれて超格子積層体の第2層のAl組成比を高くしているため、初期層から主積層体に近づくにつれて超格子積層体の第2層のAl組成比を低くした比較例5,6に比べて、縦方向耐圧が悪くなることはなかった。
また、実施例1と実施例2とから、Al組成比の変更を多数回としても同様の効果が得られることがわかる。また、実施例2と実施例3とを比較すると、第2層のAl組成比の変化を大きくしたほうが、より下方向に凸にする効果が高いことがわかる。
本発明によれば、主積層体を形成した後の反りを低減し、かつ、縦方向耐圧を向上したIII族窒化物エピタキシャル基板を得ることができる。
10 III族窒化物エピタキシャル基板
11 Si基板
12 バッファ層
13 主積層体
14 初期層
15 超格子積層体
15A 第1超格子層
15A1 第1層(AlN)
15A2 第2層(Al0.10Ga0.90N)
15B 第2超格子層
15B1 第1層(AlN)
15B2 第2層(Al0.15Ga0.85N)
16 AlGaN層
17 チャネル層(GaN)
18 電子供給層(AlGaN)

Claims (9)

  1. Si基板と、該Si基板と接する初期層と、該初期層上に形成され、AlαGa1−αN(0.5<α≦1)からなる第1層およびAlβGa1−βN(0<β≦0.5)からなる第2層を交互に積層してなる超格子積層体と、を有し、
    前記第2層のAl組成比βが、前記Si基板から離れるほど漸増することを特徴とするIII族窒化物エピタキシャル基板。
  2. 前記超格子積層体が、前記第1層およびAl組成比βが一定の前記第2層を交互に積層してなる超格子層を複数有し、
    前記第2層のAl組成比βが、前記Si基板から離れる位置の超格子層のものほど大きい請求項1に記載のIII族窒化物エピタキシャル基板。
  3. 前記Si基板に最も近い前記第2層のAl組成比xと、前記Si基板から最も遠い前記第2層のAl組成比yとの差y−xが0.02以上である請求項1または2に記載のIII族窒化物エピタキシャル基板。
  4. 前記第1層がAlNである請求項1〜3のいずれか1項に記載のIII族窒化物エピタキシャル基板。
  5. 前記初期層が、AlN層と該AlN層上のAlGa1−zN層(0<z<1)とを含み、該AlGa1−zN層のAl組成比zが、前記Si基板から最も遠い前記第2層のAl組成比yよりも大きい請求項1〜4のいずれか1項に記載のIII族窒化物エピタキシャル基板。
  6. 前記超格子積層体上に、少なくともAlGaN層およびGaN層の2層を含むIII族窒化物層をエピタキシャル成長することにより形成された主積層体をさらに有する請求項1〜5のいずれか1項に記載のIII族窒化物エピタキシャル基板。
  7. 前記主積層体形成後の反り量が、以下の式(1)の値以下である請求項6に記載のIII族窒化物エピタキシャル基板。
    (x/6)×50μm ・・・(1)
    ただし、xは前記Si基板のインチサイズとする。
  8. 前記Si基板が6インチであり、前記主積層体形成後の反り量が50μm以下である請求項6に記載のIII族窒化物エピタキシャル基板。
  9. Si基板上に、該Si基板と接する初期層を形成する第1工程と、
    該初期層上に、AlαGa1−αN(0.5<α≦1)からなる第1層およびAlβGa1−βN(0<β≦0.5)からなる第2層を交互に積層してなる超格子積層体を形成する第2工程と、を有し、
    前記第2工程では、前記第2層のAl組成比βを、前記Si基板から離れるほど漸増させることを特徴とするIII族窒化物エピタキシャル基板の製造方法。
JP2013000148A 2013-01-04 2013-01-04 Iii族窒化物エピタキシャル基板およびその製造方法 Active JP5462377B1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2013000148A JP5462377B1 (ja) 2013-01-04 2013-01-04 Iii族窒化物エピタキシャル基板およびその製造方法
PCT/JP2013/007012 WO2014106875A1 (ja) 2013-01-04 2013-11-28 Iii族窒化物エピタキシャル基板およびその製造方法
CN201380069372.3A CN104885198A (zh) 2013-01-04 2013-11-28 Iii族氮化物外延基板以及其的制造方法
US14/759,128 US20150340230A1 (en) 2013-01-04 2013-11-28 Iii nitride epitaxial substrate and method of producing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013000148A JP5462377B1 (ja) 2013-01-04 2013-01-04 Iii族窒化物エピタキシャル基板およびその製造方法

Publications (2)

Publication Number Publication Date
JP5462377B1 true JP5462377B1 (ja) 2014-04-02
JP2014132607A JP2014132607A (ja) 2014-07-17

Family

ID=50619362

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013000148A Active JP5462377B1 (ja) 2013-01-04 2013-01-04 Iii族窒化物エピタキシャル基板およびその製造方法

Country Status (4)

Country Link
US (1) US20150340230A1 (ja)
JP (1) JP5462377B1 (ja)
CN (1) CN104885198A (ja)
WO (1) WO2014106875A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018093243A (ja) * 2018-03-22 2018-06-14 富士通株式会社 化合物半導体装置及びその製造方法
CN110544716A (zh) * 2018-05-28 2019-12-06 Imec 非营利协会 Iii-n半导体结构及形成iii-n半导体结构的方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6180401B2 (ja) * 2014-11-25 2017-08-16 サンケン電気株式会社 エピタキシャルウェーハ、半導体素子、エピタキシャルウェーハの製造方法、並びに、半導体素子の製造方法
TWI552948B (zh) * 2015-06-05 2016-10-11 環球晶圓股份有限公司 半導體元件
JP2018041851A (ja) * 2016-09-08 2018-03-15 クアーズテック株式会社 窒化物半導体基板
TWI683372B (zh) * 2017-06-29 2020-01-21 環球晶圓股份有限公司 半導體元件及其形成方法
CN111146269A (zh) * 2018-11-06 2020-05-12 世界先进积体电路股份有限公司 高电子迁移率晶体管装置及其制造方法
JP7279552B2 (ja) * 2019-07-11 2023-05-23 信越半導体株式会社 電子デバイス用基板およびその製造方法
JP2022016951A (ja) * 2020-07-13 2022-01-25 富士通株式会社 半導体装置
US11387356B2 (en) * 2020-07-31 2022-07-12 Vanguard International Semiconductor Corporation Semiconductor structure and high-electron mobility transistor device having the same
CN114256057A (zh) * 2020-09-25 2022-03-29 华为技术有限公司 氮化物外延结构和半导体器件
CN113659006B (zh) * 2021-08-05 2024-05-24 王晓波 一种基于第三代半导体GaN材料的HEMT外延器件及其生长方法
TWI805106B (zh) * 2021-12-01 2023-06-11 世界先進積體電路股份有限公司 半導體結構

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010232377A (ja) * 2009-03-26 2010-10-14 Sumitomo Electric Device Innovations Inc 半導体素子
JP2011023664A (ja) * 2009-07-17 2011-02-03 Dowa Electronics Materials Co Ltd 横方向を電流導通方向とする電子デバイス用エピタキシャル基板およびその製造方法
JP2011100772A (ja) * 2009-11-04 2011-05-19 Dowa Electronics Materials Co Ltd Iii族窒化物積層基板
JP2011238685A (ja) * 2010-05-07 2011-11-24 Rohm Co Ltd 窒化物半導体素子
WO2013008461A1 (ja) * 2011-07-11 2013-01-17 Dowaエレクトロニクス株式会社 Iii族窒化物エピタキシャル基板およびその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5804768B2 (ja) * 2011-05-17 2015-11-04 古河電気工業株式会社 半導体素子及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010232377A (ja) * 2009-03-26 2010-10-14 Sumitomo Electric Device Innovations Inc 半導体素子
JP2011023664A (ja) * 2009-07-17 2011-02-03 Dowa Electronics Materials Co Ltd 横方向を電流導通方向とする電子デバイス用エピタキシャル基板およびその製造方法
JP2011100772A (ja) * 2009-11-04 2011-05-19 Dowa Electronics Materials Co Ltd Iii族窒化物積層基板
JP2011238685A (ja) * 2010-05-07 2011-11-24 Rohm Co Ltd 窒化物半導体素子
WO2013008461A1 (ja) * 2011-07-11 2013-01-17 Dowaエレクトロニクス株式会社 Iii族窒化物エピタキシャル基板およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018093243A (ja) * 2018-03-22 2018-06-14 富士通株式会社 化合物半導体装置及びその製造方法
CN110544716A (zh) * 2018-05-28 2019-12-06 Imec 非营利协会 Iii-n半导体结构及形成iii-n半导体结构的方法

Also Published As

Publication number Publication date
CN104885198A (zh) 2015-09-02
WO2014106875A1 (ja) 2014-07-10
JP2014132607A (ja) 2014-07-17
US20150340230A1 (en) 2015-11-26

Similar Documents

Publication Publication Date Title
JP5462377B1 (ja) Iii族窒化物エピタキシャル基板およびその製造方法
JP5665676B2 (ja) Iii族窒化物エピタキシャル基板およびその製造方法
JP5576771B2 (ja) Iii族窒化物エピタキシャル積層基板
JP6239499B2 (ja) 半導体積層基板、半導体素子、およびその製造方法
JP5785103B2 (ja) ヘテロ接合型電界効果トランジスタ用のエピタキシャルウエハ
JP4685961B2 (ja) 電子デバイス用エピタキシャル基板およびその製造方法
JP5631034B2 (ja) 窒化物半導体エピタキシャル基板
JP5133927B2 (ja) 化合物半導体基板
JP5788296B2 (ja) 窒化物半導体基板及びその製造方法
JP2011187654A (ja) Iii族窒化物半導体からなるhemt、およびその製造方法
JP5689245B2 (ja) 窒化物半導体素子
TW201605077A (zh) 氮化物半導體結構
JP6126906B2 (ja) 窒化物半導体エピタキシャルウェハ
JP6173493B2 (ja) 半導体素子用のエピタキシャル基板およびその製造方法
JP2013145782A (ja) ヘテロ接合型電界効果トランジスタ用のエピタキシャルウエハ
JP4904726B2 (ja) 半導体エピタキシャルウェハ及びhemt用半導体エピタキシャルウェハの製造方法
JP2015103665A (ja) 窒化物半導体エピタキシャルウエハおよび窒化物半導体
US9401420B2 (en) Semiconductor device
WO2016152106A1 (ja) 半導体ウエハ、半導体装置及び半導体ウエハの製造方法
JP6404738B2 (ja) 電子デバイス用エピタキシャル基板および高電子移動度トランジスタならびにそれらの製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140107

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140116

R150 Certificate of patent or registration of utility model

Ref document number: 5462377

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250