TWI735212B - 具有超晶格疊層體的磊晶結構 - Google Patents

具有超晶格疊層體的磊晶結構 Download PDF

Info

Publication number
TWI735212B
TWI735212B TW109113779A TW109113779A TWI735212B TW I735212 B TWI735212 B TW I735212B TW 109113779 A TW109113779 A TW 109113779A TW 109113779 A TW109113779 A TW 109113779A TW I735212 B TWI735212 B TW I735212B
Authority
TW
Taiwan
Prior art keywords
doped
gan
film layers
superlattice laminate
epitaxial structure
Prior art date
Application number
TW109113779A
Other languages
English (en)
Other versions
TW202140866A (zh
Inventor
謝偉傑
劉嘉哲
施英汝
Original Assignee
環球晶圓股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 環球晶圓股份有限公司 filed Critical 環球晶圓股份有限公司
Priority to TW109113779A priority Critical patent/TWI735212B/zh
Priority to US17/238,330 priority patent/US11923454B2/en
Application granted granted Critical
Publication of TWI735212B publication Critical patent/TWI735212B/zh
Publication of TW202140866A publication Critical patent/TW202140866A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151—Compositional structures
    • H01L29/152—Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • H01L29/155—Comprising only semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/157—Doping structures, e.g. doping superlattices, nipi superlattices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

一種具有超晶格疊層體的磊晶結構，其包含依序堆疊的基板、下超晶格疊層體、中超晶格疊層體、上超晶格疊層體及通道層。下超晶格疊層體包含彼此交錯堆疊的多個第一下膜層及多個第二下膜層。第一下膜層包含氮化鋁。第二下膜層包含氮化鋁鎵。中超晶格疊層體包含彼此交錯堆疊的多個第一中膜層及多個第二中膜層。第一中膜層包含氮化鋁。第二中膜層包含通過摻雜材料摻雜的氮化鎵。上超晶格疊層體包含彼此交錯堆疊的多個第一上膜層及多個第二上膜層。第一上膜層包含通過摻雜材料摻雜的氮化鎵。第二上膜層包含氮化鎵。

Description

具有超晶格疊層體的磊晶結構
本發明涉及一種磊晶結構，特別是涉及一種具有超晶格疊層體的磊晶結構。
氮化物半導體的特性在於它們的高飽和電子速度及寬能帶間隙，因此氮化物半導體除了應用在發光半導體元件上，已經廣泛地應用於高崩潰電壓、高功率輸出的化合物半導體元件。例如，在高電子遷移率電晶體（HEMT）中，氮化鎵通道層（channel GaN）磊晶於矽基板上，而形成磊晶結構。然而，在上述磊晶結構中，氮化鎵通道層於矽基板上的磊晶過程，其應力調控上較難控制。再者，氮化鎵通道層本身具有垂直耐壓能力較差的問題。再者，由於氮化鎵通道層（channel GaN）的晶格常數與矽基板的晶格常數之間具有較大的差異，因此現有的磊晶結構時常存在磊晶品質不佳的問題。
於是，本發明人有感上述缺失之可改善，乃特潛心研究並配合學理之運用，終於提出一種設計合理且有效改善上述缺失之本發明。
本發明所要解決的技術問題在於，針對現有技術的不足提供一種具有超晶格疊層體的磊晶結構。
為了解決上述的技術問題，本發明所採用的其中一技術方案是提供一種具有超晶格疊層體的磊晶結構，包括：一基板；一下超晶格疊層體，其設置於所述基板上；其中，所述下超晶格疊層體包含有：多個第一下膜層及多個第二下膜層，並且多個所述第一下膜層及多個所述第二下膜層彼此呈週期性且交錯地堆疊；其中，每個所述第一下膜層包含氮化鋁（AlN），並且每個所述第二下膜層包含氮化鋁鎵（AlGaN）；一中超晶格疊層體，其設置於所述下超晶格疊層體上；其中，所述中超晶格疊層體包含有：多個第一中膜層及多個第二中膜層，並且多個所述第一中膜層及多個所述第二中膜層彼此呈週期性且交錯地堆疊；其中，每個所述第一中膜層包含氮化鋁（AlN），並且每個所述第二中膜層包含通過摻雜材料摻雜的氮化鎵（doped-GaN）；一上超晶格疊層體，其設置於所述中超晶格疊層體上；其中，所述上超晶格疊層體包含有：多個第一上膜層及多個第二上膜層，並且多個所述第一上膜層及多個所述第二上膜層彼此呈週期性且交錯地堆疊；其中，每個所述第一上膜層包含通過所述摻雜材料摻雜的氮化鎵（doped-GaN），並且每個所述第二上膜層包含未通過所述摻雜材料摻雜的氮化鎵（un-doped GaN）；以及一通道層，其設置於所述上超晶格疊層體上；其中，所述通道層包含氮化鎵（GaN）。
本發明的其中一有益效果在於，本發明所提供的磊晶結構，其能通過由三種超晶格疊層體所組成的緩衝層，而使得所述磊晶結構於磊晶過程中所產生的應力能被調控。並且，所述磊晶結構能具有較佳的垂直耐壓效果、且兼具較佳的磊晶品質。
再者，本發明所提供的磊晶結構，其能通過三種超晶格疊層體中的膜層的材料設計，而使得所述磊晶結構的每個功能層與其相鄰的功能層具有較佳的晶格匹配度，從而使得所述磊晶結構的整體具有較佳的磊晶品質。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。
以下是通過特定的具體實施例來說明本發明所公開有關“磊晶結構”的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不背離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。
應當可以理解的是，本文中所使用的術語“第一”、“第二”、“第三”是用來描述各種元件，並且本文中所使用的術語“上”、“中”、“下”是用來描述各種元件及其相對位置關係，但該些元件及其實際位置不應受這些術語的限制。這些術語主要是用以區分一元件與另一元件。另外，本文中所使用的術語“或”，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。
[第一實施例]
請參閱圖1所示，本發明的第一實施例提供一種具有超晶格疊層體（super-lattice laminate）的磊晶結構E（epitaxial structure）。
本實施例的磊晶結構E特別適合應用於高電子遷移率晶體電晶體（high electron mobility transistor，HEMT），但本發明不受限於此。
更具體地說，本實施例的磊晶結構E包括由底部至頂部依序堆疊的一基板110（substrate）、一下超晶格疊層體120（lower super-lattice laminate）、一中超晶格疊層體130（middle super-lattice laminate）、一上超晶格疊層體140（upper super-lattice laminate）、及一通道層150（channel layer）。
再者，本實施例的磊晶結構E可以進一步包括一***層160（insert layer），並且所述***層160是設置於下超晶格疊層體120及中超晶格疊層體130之間，但本發明不受限於此。
換句話說，在本實施例中，所述基板110是設置於磊晶結構E的底部。所述下超晶格疊層體120是設置於基板110的一側表面上。所述***層160是設置於下超晶格疊層體120的相反於基板110的一側表面上。所述中超晶格疊層體130是設置於***層160的相反於下超晶格疊層體120的一側表面上。所述上超晶格疊層體140是設置於中超晶格疊層體130的相反於***層160的一側表面上。並且，所述通道層150是設置於上超晶格疊層體140的相反於中超晶格疊層體130的一側表面上、且是設置於磊晶結構E的頂部。
其中，上述的下超晶格疊層體120、中超晶格疊層體130、及上超晶格疊層體140可以共同定義為一緩衝層。
需說明的是，本文中所使用的術語“超晶格疊層體”是指由兩種或三種以上材料構成的周期***替疊層結構。在本實施例中，所述超晶格疊層體包含兩種或三種以上的膜層單元，每個所述膜層單元包含二元、三元、或四元材料，並且每個所述膜層單元的厚度在幾奈米至幾百奈米之間。
請繼續參閱圖1所示，所述基板110可以為半絕緣性基板或導電性基板。再者，所述基板110可以例如是一矽基板或一具有矽表面的基板，例如：Si(111)、Si(100)、Si(110)、紋理矽表面（textured Si surface）、絕緣層上覆矽（silicon on insulation，SOI）、藍寶石上覆矽（silicon on sapphire，SOS）、鍵合於其它材料（AlN、鑽石或其它多晶材料）的矽晶圓。
或者，所述基板110也可以例如是其它可用於取代矽基板的基板材料，例如：氧化鋁（Al 2O 3）基板、碳化矽（SiC）基板、砷化鎵（GaAs）基板。在本實施例中，所述基板110優選為矽基板。
如圖2所示，其顯示圖1中的下超晶格疊層體120的局部放大示意圖。本實施例的下超晶格疊層體120包含有：多個第一下膜層121及多個第二下膜層122。上述多個第一下膜層121及多個第二下膜層122彼此呈週期性且交錯地堆疊於基板110上。再者，每個所述第一下膜層121的主要材料為氮化鋁（AlN），並且每個所述第二下膜層122的主要材料為氮化鋁鎵（AlGaN）。
需說明的是，本文中所使用的術語“膜層的主要材料”是指在該膜層中含量佔有九成以上的材料組成。
進一步地說，如圖1所示，所述磊晶結構E的基板110朝著通道層150的方向定義為一厚度成長方向D。
請繼續參閱圖2所示，所述下超晶格疊層體120沿著厚度成長方向D的一起始膜層為第一下膜層121（AlN）、且一結束膜層為第二下膜層122（AlGaN）。再者，所述下超晶格疊層體120中的多個下膜層是依照第一下膜層121（AlN）、第二下膜層122（AlGaN）、第一下膜層121（AlN）、第二下膜層122（AlGaN）…的排列順序呈週期性且交錯地堆疊。
其中，上述多個第一下膜層121及多個第二下膜層122的層數可以依照產品的設計需求，分別介於數層至數百層之間。再者，每個所述第一下膜層121（AlN）的厚度通常是介於1奈米至50奈米之間、優選是介於1奈米至20奈米之間、且特優選是介於1奈米至10奈米之間，並且每個所述第二下膜層122（AlGaN）的厚度通常是介於1奈米至100奈米之間、優選是介於1奈米至50奈米之間、且特優選是介於10奈米至50奈米之間，但本發明不受限於此。
上述多個第一下膜層121及多個第二下膜層122的磊晶溫度優選是介於800℃至1,200℃之間，但本發明不受限於此。
在含量方面，多個所述第一下膜層121（AlN）中的氮（N）含量及鋁（Al）含量皆為固定值，但本發明不受限於此。
再者，多個所述第二下膜層122（AlGaN）中的氮（N）含量為固定值，並且，多個所述第二下膜層122（AlGaN）中的鋁（Al）含量沿著磊晶結構E的厚度成長方向D減少（如圖5及圖6所示），而多個所述第二下膜層122中的鎵（Ga）含量沿著磊晶結構E的厚度成長方向D增加（圖未繪示）。
其中，基於所述鋁（Al）含量及鎵（Ga）含量的總和為100%，所述鋁（Al）含量沿著厚度成長方向D的一起始含量是介於70%至90%之間、且一結束含量是介於10%至30%之間。再者，所述鎵（Ga）含量隨著鋁（Al）含量的減少而增加，並且所述鎵（Ga）含量沿著厚度成長方向D的一起始含量是介於10%至30%之間、且一結束含量是介於70%至90%之間。
在含量的變化方式上，所述鋁（Al）含量可以例如是如圖5中的變化方式呈步階式減少，或者，所述鋁（Al）含量也可以例如是如圖6中的變化方式呈線性式減少，但本發明不受限於此。
根據上述鋁（Al）含量及鎵（Ga）含量的變化，所述下超晶格疊層體120的接近基板110（如：矽基板）處的晶格常數、匹配於所述基板110的晶格常數。並且，所述下超晶格疊層體120的接近***層160處的晶格常數、匹配於所述***層160（如：氮化鎵***層）的晶格常數。
再者，在所述下超晶格疊層體120中，材料組成氮化鋁（AlN）的功能為應力調控，特別是氮化鎵（GaN）磊晶於矽基板上的應力調控。藉此，所述磊晶結構於磊晶過程中的應力可以被調整，從而避免磊晶結構過度翹曲及破裂的情況發生。
另，第二下膜層122的材料組成氮化鋁鎵（AlGaN）的功能為應力調控及晶格常數調控，特別是通過鋁（Al）含量及鎵（Ga）含量的變化，而使得所述下超晶格疊層體120的晶格常數被調控、而分別匹配於矽基板110的晶格常數及氮化鎵***層160的晶格常數。藉此，所述磊晶結構能具有較佳的磊晶品質。
請繼續參閱圖1所示，所述***層160是設置於下超晶格疊層體120及中超晶格疊層體130之間。所述***層160的主要材料為氮化鎵（GaN），因此所述***層160也可以稱為氮化鎵***層。所述***層160的厚度通常是介於30奈米至500奈米之間、優選是介於50奈米至500奈米之間、且特優選是介於50奈米至300奈米之間。所述***層160的磊晶溫度優選是介於800℃至1,200℃之間。所述***層160（GaN）的氮（N）含量及鎵（Ga）含量皆為固定值。在本發明的一實施例中，所述***層160與中超晶格疊層體130之間介面的表面粗糙度（Rms）不小於0.5奈米、且優選為介於0.5奈米至2奈米之間，但本發明不受限於此。根據上述配置，所述***層160的功能主要是用來阻擋缺陷以及改善上層的磊晶品質。值得一提的是，若上述表面粗糙度的範圍小於0.5奈米，表面過於平坦的***層將無法實現阻擋缺陷的效果。另外，若上述表面粗糙度的範圍大於2奈米，表面過於粗糙的***層將會導致其上方的磊晶品質不佳。
如圖3所示，其顯示圖1中的中超晶格疊層體130的局部放大示意圖。本實施例的中超晶格疊層體130包含有：多個第一中膜層131、多個第二中膜層132、及多個第三中膜層133。上述多個第一中膜層131及多個第二中膜層132彼此呈週期性且交錯地堆疊於***層160上，並且上述多個第三中膜層133是分別設置於多個第一中膜層131及多個第二中膜層132之間。也就是說，每個所述第一中膜層131及其相鄰的第二中膜層132之間設置有一個第三中膜層133。
再者，每個所述第一中膜層131的主要材料為氮化鋁（AlN），每個所述第二中膜層的主要材料為氮化鎵（GaN），並且每個所述第三中膜層133的主要材料也為氮化鎵（GaN）。
進一步地說，上述每個第二中膜層132及每個第三中膜層133的主要材料皆為氮化鎵，不同的是，上述每個第二中膜層132中的氮化鎵為通過摻雜材料摻雜的氮化鎵（doped-GaN），並且上述每個第三中膜層133中的氮化鎵為未通過摻雜材料摻雜的氮化鎵（un-doped GaN）。
其中，所述摻雜材料可以例如是碳元素或鐵元素。也就是說，所述第二中膜層132中的氮化鎵可以例如是碳摻雜的氮化鎵（carbon-doped GaN）或鐵摻雜的氮化鎵（iron-doped GaN），但本發明不受限於此。所述摻雜材料也可以例如是錳（Mn）、鎂（Mg）、釩（V）、鉻（Cr）、鈹（Be）、硼（B）等具有類似性質的元素。再者，所述第二中膜層132中的氮化鎵並不限定於僅摻雜一種摻雜材料，其也可以依照產品的設計需求、摻雜兩種或兩種以上的摻雜材料。
所述中超晶格疊層體130沿著厚度成長方向D的一起始膜層為第一中膜層131（AlN）、且一結束膜層為第二中膜層132（doped-GaN）。再者，所述中超晶格疊層體130中的多個中膜層是依照第一中膜層131（AlN）、第三中膜層133（un-doped GaN）、第二中膜層132（doped-GaN）、第一中膜層131（AlN）、第三中膜層133（un-doped GaN）、第二中膜層132（doped-GaN）…的排列順序呈週期性且交錯地堆疊。
其中，上述多個第一中膜層131、多個第二中膜層132、及多個第三中膜層133的層數可以依照產品的設計需求，分別介於數層至數百層之間。再者，每個所述第一中膜層131（AlN）的厚度通常是介於1奈米至50奈米之間、優選是介於1奈米至20奈米之間、且特優選是介於1奈米至10奈米之間，每個所述第二中膜層132（doped-GaN）的厚度通常是介於1奈米至100奈米之間、優選是介於10奈米至100奈米之間、且特優選是介於10奈米至50奈米之間，並且每個所述第三中膜層133（un-doped GaN）的厚度通常是介於1奈米至100奈米之間、優選是介於10奈米至100奈米之間、且特優選是介於10奈米至50奈米之間。
上述多個第一中膜層131、多個第二中膜層132、及多個第三中膜層133的磊晶溫度優選是介於800℃至1,200℃之間，但本發明不受限於此。
在含量方面，多個所述第一中膜層131（AlN）中的氮（N）含量及鋁（Al）含量皆為固定值。再者，多個所述第二中膜層132（doped-GaN）中的氮（N）含量及鎵（Ga）含量皆為固定值，並且多個所述第三中膜層133（un-doped GaN）中的氮（N）含量及鎵（Ga）含量也皆為固定值，但本發明不受限於此。
在摻雜材料（如：碳元素、鐵元素、錳元素、鎂元素、釩元素、鉻元素、鈹元素、硼元素）的摻雜濃度方面，多個所述第二中膜層132（doped-GaN）中的一最大摻雜濃度通常是不小於1E18/cm 3、優選是介於1E18/cm 3至1E21/cm 3、且特優選是介於1E19/cm 3至1E20/cm 3。若摻雜濃度過低則無法產生期望的垂直耐壓效果。
如圖7所示，在本發明的一實施例中，多個所述第二中膜層132（doped-GaN）中的所有摻雜濃度皆固定在所述最大摻雜濃度（如：不小於1E18/cm 3的摻雜濃度）。藉此，所述磊晶結構E具有較佳的垂直耐壓效果，但本發明不以此實施例為限。
舉例而言，如圖8及圖9所示，在本發明的另一實施例中，多個所述第二中膜層132（doped-GaN）中的摻雜濃度、沿著厚度成長方向D的一起始摻雜濃度為所述最大摻雜濃度（如：不小於1E18/cm 3的摻雜濃度）。多個所述第二中膜層132（doped-GaN）中的所有摻雜濃度、是自所述最大摻雜濃度處、朝著磊晶結構E的厚度成長方向D減少。並且，多個所述第二中膜層132（doped-GaN）中的摻雜濃度、沿著厚度成長方向D的一結束摻雜濃度為一最小摻雜濃度。
在摻雜濃度的變化方式上，所述摻雜濃度可以例如是如圖8中的變化方式呈步階式減少，或者，所述摻雜濃度也可以例如是如圖9中的變化方式呈線性式減少，但本發明不受限於此。
值得一提的是，雖然摻雜材料能提供所述磊晶結構E具有較佳的垂直耐壓效果，但是也會增加磊晶層的表面粗糙度，從而影響磊晶結構E的磊晶品質。為了克服上述技術缺陷，在圖8及圖9的實施例中，由於多個所述第二中膜層132（doped-GaN）中的摻雜濃度、沿著厚度成長方向D、呈現由高至低的分布，因此該些實施例的磊晶結構E不僅具有一定的垂直耐壓效果、也能兼顧較佳的磊晶品質。
再者，在所述中超晶格疊層體130中，第一中膜層131中的材料組成氮化鋁（AlN）的功能為應力調控。藉此，所述磊晶結構於磊晶過程中的應力可以被調整，從而避免磊晶結構過度翹曲及破裂的情況發生。
值得一提的是，如圖14所示，於所述中超晶格疊層體130的磊晶過程中，所述磊晶結構E能通過材料組成氮化鋁（AlN）的應力調控，在磊晶過程中具有不大於120km -1的曲率（curvature）、且優選介於-50km -1至120km -1之間。
本實施例的磊晶結構E能通過中超晶格疊層體130的設置，而具有較佳的應力調控。並且，最終形成的磊晶結構E能具有不大於120km -1的曲率（curvature）。在相同的磊晶厚度下，本實施例的磊晶結構E與現有技術的磊晶結構相比，其能具有較小的應力變化及較短的裂纹（crack）長度，從而不會造成晶片的塑性變形或破裂。
另，第三中膜層133中的材料組成氮化鎵（GaN）能使得磊晶結構E於磊晶的過程中形成較平整的表面。在本發明的一實施例中，每個所述第三中膜層133（un-doped GaN）的表面粗糙度（Rms）是小於1奈米、且優選是小於0.5奈米。
再者，本實施例的中超晶格疊層體130能通過材料選擇，而與相鄰的***層160及上超晶格疊層體140，在晶格常數上具有較佳的匹配程度。
如圖4所示，其顯示圖1中的上超晶格疊層體140的局部放大示意圖。本實施例的上超晶格疊層體140包含有：多個第一上膜層141及多個第二上膜層142。上述多個第一上膜層141及多個第二上膜層142彼此呈週期性且交錯地堆疊於中超晶格疊層體130上。
再者，每個所述第一上膜層141的主要材料為氮化鎵（GaN），並且每個所述第二上膜層142的主要材料也為氮化鎵（GaN）。不同的是，上述每個第一上膜層141中的氮化鎵為通過摻雜材料摻雜的氮化鎵（doped-GaN），並且上述每個第二上膜層142中的氮化鎵為未通過摻雜材料摻雜的氮化鎵（un-doped GaN）。關於摻雜材料的材料種類已於上文中描述過，在此便不多做贅述。
所述上超晶格疊層體140沿著厚度成長方向D的一起始膜層為第一上膜層141（doped-GaN）、且一結束膜層為第二上膜層142（un-doped GaN）。再者，所述上超晶格疊層體140是依照第一上膜層141（doped-GaN）、第二上膜層142（un-doped GaN）、第一上膜層141（doped-GaN）、第二上膜層142（un-doped GaN）…的排列順序呈週期性且交錯地堆疊。
值得一提的是，在本實施例中，所述上超晶格疊層體140是設置於中超晶格疊層體130上。所述上超晶格疊層體140的起始膜層為第一上膜層141，其材料為通過摻雜材料摻雜的氮化鎵（doped-GaN）。所述中超晶格疊層體130的結束膜層為第二中膜層132，其材料也為通過摻雜材料摻雜的氮化鎵（doped-GaN）。也就是說，所述上超晶格疊層體140與中超晶格疊層體130的彼此相連兩個膜層的材料組成皆為通過摻雜材料摻雜的氮化鎵（doped-GaN）。藉此，所述上超晶格疊層體140與中超晶格疊層體130能具有較佳的晶格匹配度。
進一步地說，上述多個第一上膜層141及多個第二上膜層142的層數可以依照產品的設計需求，分別介於數層至數百層之間。再者，每個所述第一上膜層141（doped-GaN）的厚度通常是介於10奈米至500奈米之間、優選是介於20奈米至500奈米之間、且特優選是介於50奈米至500奈米之間，並且每個所述第二上膜層142（un-doped GaN）的厚度通常是介於10奈米至500奈米之間、優選是介於20奈米至500奈米之間、且特優選是介於50奈米至500奈米之間。
上述多個第一上膜層141及多個第二上膜層142的磊晶溫度優選是介於800℃至1,200℃之間，但本發明不受限於此。
在含量方面，多個所述第一上膜層141（doped-GaN）中的氮（N）含量及鎵（Ga）含量皆為固定值，並且多個所述第二上膜層142（un-doped GaN）中的氮（N）含量及鎵（Ga）含量也皆為固定值，但本發明不受限於此。
在摻雜材料（如：碳元素或鐵元素）的摻雜濃度方面，多個所述第一上膜層141（doped-GaN）中的一最大摻雜濃度通常是不小於1E18/cm 3、優選是介於1E18/cm 3至1E21/cm 3、且特優選是介於1E19/cm 3至1E20/cm 3。若摻雜濃度過低則無法產生期望的垂直耐壓效果。
如圖10所示，在本發明的一實施例中，多個所述第一上膜層141（doped-GaN）中的所有摻雜濃度皆固定在所述最大摻雜濃度（如：不小於1E18/cm 3的摻雜濃度）。藉此，所述磊晶結構E具有較佳的垂直耐壓效果，但本發明不以此實施例為限。
舉例而言，如圖11至圖13所示，在本發明的另一實施例中，多個所述第一上膜層141（doped-GaN）中的摻雜濃度呈現固定式搭配漸變式的變化，並且所述最大摻雜濃度（如：不小於1E18/cm 3的摻雜濃度）於多個所述第一上膜層141（doped-GaN）中重複地或週期性地出現。
進一步地說，第二上膜層142中的材料組成氮化鎵（GaN）能使得磊晶結構E於磊晶的過程中形成較平整的表面。在本發明的一實施例中，每個所述第二上膜層142（un-doped GaN）的表面粗糙度（Rms）是小於1奈米、且優選是小於0.5奈米。
請繼續參閱圖1，所述通道層150的主要材料為氮化鎵（GaN），並且所述通道層150的氮化鎵（GaN）為未通過摻雜材料摻雜的氮化鎵（un-doped GaN）。
值得一提的是，在本實施例中，所述通道層150是設置上超晶格疊層體140上。所述上超晶格疊層體140的結束膜層為第二上膜層142，其材料也為未通過摻雜材料摻雜的氮化鎵（un-doped GaN）。也就是說，所述通道層150與上超晶格疊層體140的結束膜層皆為未通過摻雜材料摻雜的氮化鎵（un-doped GaN）。藉此，所述通道層150與上超晶格疊層體140能具有較佳的晶格匹配度。
[第二實施例]
請參閱圖15所示，本發明的第二實施例提供一種具有超晶格疊層體（super-lattice laminate）的磊晶結構E（epitaxial structure）。本實施例與上述第一實施例大致相同，不同之處在於，本實施例的中超晶格疊層體130僅包含有：彼此堆疊的多個第一中膜層131（AlN）及多個第二中膜層132（doped-GaN），而未包含有多個第三中膜層133（un-doped GaN）。
[實施例的有益效果]
本發明的其中一有益效果在於，本發明所提供的磊晶結構，其能通過由三種超晶格疊層體所組成的緩衝層，而使得所述磊晶結構於磊晶過程中所產生的應力能被調控。並且，所述磊晶結構能具有較佳的垂直耐壓效果、且兼具較佳的磊晶品質。
再者，本發明所提供的磊晶結構，其能通過三種超晶格疊層體中的膜層的材料設計，而使得所述磊晶結構的每個功能層與其相鄰的功能層具有較佳的晶格匹配度，從而使得所述磊晶結構的整體具有較佳的磊晶品質。
以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。
E:磊晶結構 110:基板 120:下超晶格疊層體 121:第一下膜層 122:第二下膜層 130:中超晶格疊層體 131:第一中膜層 132:第二中膜層 133:第三中膜層 140:上超晶格疊層體 141:第一上膜層 142:第二上膜層 150:通道層 160:***層 D:厚度成長方向
圖1為本發明第一實施例的磊晶結構的示意圖。
圖2為圖1中區域II的局部放大示意圖。
圖3為圖1中區域III的局部放大示意圖。
圖4為圖1中區域IV的局部放大示意圖。
圖5為本發明第一實施例的多個第二下膜層中的鋁（Al）含量沿著厚度成長方向、呈步階式減少的示意圖。
圖6為本發明第一實施例的多個第二下膜層中的鋁（Al）含量沿著厚度成長方向、呈線性式減少的示意圖。
圖7為本發明第一實施例的多個第二中膜層中的摻雜濃度皆固定在最大摻雜濃度的示意圖。
圖8為本發明第一實施例的多個第二中膜層中的摻雜濃度沿著厚度成長方向、呈步階式減少的示意圖。
圖9為本發明第一實施例的多個第二中膜層中的摻雜濃度沿著厚度成長方向、呈線性式減少的示意圖。
圖10為本發明第一實施例的多個第一上膜層中的摻雜濃度皆固定在最大摻雜濃度的示意圖。
圖11為本發明第一實施例的多個第一上膜層中的摻雜濃度、呈現固定式搭配漸變式的變化的示意圖（一）。
圖12為本發明第一實施例的多個第一上膜層中的摻雜濃度、呈現固定式搭配漸變式的變化的示意圖（二）。
圖13為本發明第一實施例的多個第一上膜層中的摻雜濃度、呈現固定式搭配漸變式的變化的示意圖（三）。
圖14為本發明第一實施例的磊晶結構於磊晶過程中的曲率變化的示意圖。
圖15為本發明第二實施例的磊晶結構的示意圖。
E:磊晶結構
110:基板
120:下超晶格疊層體
130:中超晶格疊層體
140:上超晶格疊層體
150:通道層
160:***層
D:厚度成長方向

Claims (11)

  1. 一種具有超晶格疊層體的磊晶結構，包括： 一基板； 一下超晶格疊層體，其設置於所述基板上；其中，所述下超晶格疊層體包含有：彼此交錯堆疊的多個第一下膜層及多個第二下膜層；其中，每個所述第一下膜層包含氮化鋁（AlN），並且每個所述第二下膜層包含氮化鋁鎵（AlGaN）； 一中超晶格疊層體，其設置於所述下超晶格疊層體上；其中，所述中超晶格疊層體包含有：彼此交錯堆疊的多個第一中膜層及多個第二中膜層；其中，每個所述第一中膜層包含氮化鋁（AlN），並且每個所述第二中膜層包含通過摻雜材料摻雜的氮化鎵（doped-GaN）； 一上超晶格疊層體，其設置於所述中超晶格疊層體上；其中，所述上超晶格疊層體包含有：彼此交錯堆疊的多個第一上膜層及多個第二上膜層；其中，每個所述第一上膜層包含通過所述摻雜材料摻雜的氮化鎵（doped-GaN），並且每個所述第二上膜層包含氮化鎵（GaN）；以及 一通道層，其設置於所述上超晶格疊層體上；其中，所述通道層包含氮化鎵（GaN）。
  2. 如請求項1所述的磊晶結構，其進一步包括：設置於所述下超晶格疊層體及所述中超晶格疊層體之間的一***層；其中，所述***層包含氮化鎵（GaN），並且所述***層與所述中超晶格疊層體間介面的一表面粗糙度（Rms）不小於0.5奈米。
  3. 如請求項1所述的磊晶結構，其中，多個所述第二下膜層中的鋁（Al）含量沿著所述厚度成長方向減少、且鎵（Ga）含量沿著所述厚度成長方向增加；其中，基於所述鋁（Al）含量及所述鎵（Ga）含量的總和為100%，所述鋁（Al）含量沿著所述厚度成長方向的一起始含量是介於70%至90%之間、且一結束含量是介於10%至30%之間。
  4. 如請求項1所述的磊晶結構，其中，所述中超晶格疊層體進一步包含有多個第三中膜層，並且多個所述第三中膜層是分別設置於多個所述第一中膜層及多個所述第二中膜層之間；其中，每個所述第三中膜層包含氮化鎵（GaN）。
  5. 如請求項1所述的磊晶結構，其中，在所述中超晶格疊層體中，多個所述第二中膜層（doped-GaN）中的一最大摻雜濃度不小於1E18/cm 3；其中，多個所述第二中膜層（doped-GaN）中的摻雜濃度皆固定在所述最大摻雜濃度。
  6. 如請求項1所述的磊晶結構，其中，在所述中超晶格疊層體中，多個所述第二中膜層（doped-GaN）中的一最大摻雜濃度不小於1E18/cm 3；其中，多個所述第二中膜層（doped-GaN）中的摻雜濃度、沿著一厚度成長方向的一起始摻雜濃度為所述最大摻雜濃度，並且多個所述第二中膜層（doped-GaN）中的摻雜濃度、是自所述最大摻雜濃度處、朝著所述厚度成長方向減少。
  7. 如請求項1所述的磊晶結構，其中，通過所述摻雜材料摻雜的氮化鎵（doped-GaN），其摻雜材料是選自由碳(C)、鐵(Fe)、錳（Mn）、鎂（Mg）、釩（V）、鉻（Cr）、鈹（Be）、硼（B）所組成的材料群組的至少其中之一。
  8. 如請求項1所述的磊晶結構，其中，所述上超晶格疊層體與所述中超晶格疊層體的彼此相連的兩個膜層的材料組成、皆為通過所述摻雜材料摻雜的氮化鎵（doped-GaN）。
  9. 如請求項1所述的磊晶結構，其中，在所述上超晶格疊層體中，多個所述第一上膜層（doped-GaN）中的一最大摻雜濃度不小於1E18/cm 3；其中，多個所述第一上膜層（doped-GaN）中的摻雜濃度皆固定在所述最大摻雜濃度。
  10. 如請求項1所述的磊晶結構，其中，在所述上超晶格疊層體中，多個所述第一上膜層（doped-GaN）中的一最大摻雜濃度不小於1E18/cm 3；其中，多個所述第一上膜層（doped-GaN）中的摻雜濃度、呈現固定式搭配漸變式的變化，並且所述最大摻雜濃度於多個所述第一上膜層（doped-GaN）中重複地出現。
  11. 如請求項1所述的磊晶結構，其中，所述通道層與所述上超晶格疊層體的一結束膜層的材料組成、皆為未通過所述摻雜材料摻雜的氮化鎵（un-doped GaN）。
TW109113779A 2020-04-24 2020-04-24 具有超晶格疊層體的磊晶結構 TWI735212B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW109113779A TWI735212B (zh) 2020-04-24 2020-04-24 具有超晶格疊層體的磊晶結構
US17/238,330 US11923454B2 (en) 2020-04-24 2021-04-23 Epitaxial structure having super-lattice laminates

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW109113779A TWI735212B (zh) 2020-04-24 2020-04-24 具有超晶格疊層體的磊晶結構

Publications (2)

Publication Number Publication Date
TWI735212B true TWI735212B (zh) 2021-08-01
TW202140866A TW202140866A (zh) 2021-11-01

Family

ID=78222826

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109113779A TWI735212B (zh) 2020-04-24 2020-04-24 具有超晶格疊層體的磊晶結構

Country Status (2)

Country Link
US (1) US11923454B2 (zh)
TW (1) TWI735212B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11742390B2 (en) * 2020-10-30 2023-08-29 Texas Instruments Incorporated Electronic device with gallium nitride transistors and method of making same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102714162A (zh) * 2009-11-04 2012-10-03 同和电子科技有限公司 第iii族氮化物外延层压基板
US8742396B2 (en) * 2012-01-13 2014-06-03 Dowa Electronics Materials Co., Ltd. III nitride epitaxial substrate and deep ultraviolet light emitting device using the same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3453558B2 (ja) * 2000-12-25 2003-10-06 松下電器産業株式会社 窒化物半導体素子
JP4525894B2 (ja) * 2003-11-21 2010-08-18 サンケン電気株式会社 半導体素子形成用板状基体及びこの製造方法及びこれを使用した半導体素子
JP5309452B2 (ja) * 2007-02-28 2013-10-09 サンケン電気株式会社 半導体ウエーハ及び半導体素子及び製造方法
US20080296625A1 (en) * 2007-06-04 2008-12-04 Sharp Laboratories Of America Inc. Gallium nitride-on-silicon multilayered interface
JP5477685B2 (ja) * 2009-03-19 2014-04-23 サンケン電気株式会社 半導体ウェーハ及び半導体素子及びその製造方法
JP5572976B2 (ja) * 2009-03-26 2014-08-20 サンケン電気株式会社 半導体装置
US8536615B1 (en) * 2009-12-16 2013-09-17 Cree, Inc. Semiconductor device structures with modulated and delta doping and related methods
EP2538434B1 (en) * 2010-02-16 2018-05-02 NGK Insulators, Ltd. Epitaxial substrate and method for producing same
JP5706102B2 (ja) * 2010-05-07 2015-04-22 ローム株式会社 窒化物半導体素子
JP5708187B2 (ja) * 2011-04-15 2015-04-30 サンケン電気株式会社 半導体装置
JP5804768B2 (ja) * 2011-05-17 2015-11-04 古河電気工業株式会社 半導体素子及びその製造方法
JP5665676B2 (ja) * 2011-07-11 2015-02-04 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物エピタキシャル基板およびその製造方法
JP5228122B1 (ja) * 2012-03-08 2013-07-03 株式会社東芝 窒化物半導体素子及び窒化物半導体ウェーハ
JP6121806B2 (ja) * 2013-06-07 2017-04-26 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
US9112077B1 (en) * 2014-04-28 2015-08-18 Industrial Technology Research Institute Semiconductor structure
EP2983195A1 (en) * 2014-08-04 2016-02-10 EpiGan NV Semiconductor structure comprising an active semiconductor layer of the iii-v type on a buffer layer stack and method for producing semiconductor structure
FR3028670B1 (fr) * 2014-11-18 2017-12-22 Commissariat Energie Atomique Structure semi-conductrice a couche de semi-conducteur du groupe iii-v ou ii-vi comprenant une structure cristalline a mailles cubiques ou hexagonales
JP6180401B2 (ja) * 2014-11-25 2017-08-16 サンケン電気株式会社 エピタキシャルウェーハ、半導体素子、エピタキシャルウェーハの製造方法、並びに、半導体素子の製造方法
JP6653750B2 (ja) * 2016-02-26 2020-02-26 サンケン電気株式会社 半導体基体及び半導体装置
TWI631668B (zh) * 2017-11-22 2018-08-01 聯鈞光電股份有限公司 氮化物半導體結構
EP3576132A1 (en) * 2018-05-28 2019-12-04 IMEC vzw A iii-n semiconductor structure and a method for forming a iii-n semiconductor structure
US11387356B2 (en) * 2020-07-31 2022-07-12 Vanguard International Semiconductor Corporation Semiconductor structure and high-electron mobility transistor device having the same
CN114335173A (zh) * 2020-10-12 2022-04-12 联华电子股份有限公司 半导体元件及其制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102714162A (zh) * 2009-11-04 2012-10-03 同和电子科技有限公司 第iii族氮化物外延层压基板
US8742396B2 (en) * 2012-01-13 2014-06-03 Dowa Electronics Materials Co., Ltd. III nitride epitaxial substrate and deep ultraviolet light emitting device using the same

Also Published As

Publication number Publication date
US11923454B2 (en) 2024-03-05
TW202140866A (zh) 2021-11-01
US20210336058A1 (en) 2021-10-28

Similar Documents

Publication Publication Date Title
JP5188545B2 (ja) 化合物半導体基板
WO2013125126A1 (ja) 半導体素子および半導体素子の製造方法
US20120126239A1 (en) Layer structures for controlling stress of heteroepitaxially grown iii-nitride layers
JP7216615B2 (ja) Ｉｉｉ－ｎ半導体構造およびｉｉｉ－ｎ半導体構造の形成方法
JP5788296B2 (ja) 窒化物半導体基板及びその製造方法
KR102457317B1 (ko) 화합물 반도체 기판
US11114555B2 (en) High electron mobility transistor device and methods for forming the same
JP2012109344A (ja) 窒化物半導体素子および窒化物半導体パッケージ
TWI698914B (zh) 半導體磊晶結構及其形成方法
TWI735212B (zh) 具有超晶格疊層體的磊晶結構
JP6239017B2 (ja) 窒化物半導体基板
JP5824814B2 (ja) 半導体ウエーハ及び半導体素子及びその製造方法
JP6313809B2 (ja) 半導体装置
JP2013145782A (ja) ヘテロ接合型電界効果トランジスタ用のエピタキシャルウエハ
JP5223202B2 (ja) 半導体基板及び半導体装置
US11532700B2 (en) Epitaxial structure
JP2015103665A (ja) 窒化物半導体エピタキシャルウエハおよび窒化物半導体
KR101364026B1 (ko) 질화물 반도체 소자 및 그 제조 방법
CN114759082B (zh) 一种氮化镓基高电子迁移率晶体管及其制备方法
TWI788869B (zh) 高電子遷移率電晶體及其複合基板
CN113539786B (zh) 硅基氮化镓外延结构及其制备方法
JP7457053B2 (ja) 窒化物半導体積層物、半導体装置、および窒化物半導体積層物の製造方法
WO2016031334A1 (ja) 窒化物半導体および窒化物半導体の製造方法
TW202210668A (zh) 可降低應力的氮化鎵磊晶片