KR20110071506A - 가변 저항 메모리 장치 및 그 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 29
- 239000011229 interlayer Substances 0.000 claims abstract description 66
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000010410 layer Substances 0.000 claims description 121
- 239000000463 material Substances 0.000 claims description 34
- 238000000059 patterning Methods 0.000 claims description 30
- 230000002265 prevention Effects 0.000 abstract description 36
- 238000009792 diffusion process Methods 0.000 description 31
- 230000004888 barrier function Effects 0.000 description 29
- 238000004519 manufacturing process Methods 0.000 description 27
- 239000012782 phase change material Substances 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 10
- 238000000151 deposition Methods 0.000 description 7
- CPLXHLVBOLITMK-UHFFFAOYSA-N Magnesium oxide Chemical compound [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 5
- 238000005240 physical vapour deposition Methods 0.000 description 5
- ODINCKMPIJJUCX-UHFFFAOYSA-N Calcium oxide Chemical compound [Ca]=O ODINCKMPIJJUCX-UHFFFAOYSA-N 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000011261 inert gas Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052718 tin Inorganic materials 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 239000000395 magnesium oxide Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 238000009832 plasma treatment Methods 0.000 description 3
- 229910052717 sulfur Inorganic materials 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910004200 TaSiN Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910010037 TiAlN Inorganic materials 0.000 description 2
- 229910010413 TiO 2 Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 229910052797 bismuth Inorganic materials 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 150000004770 chalcogenides Chemical class 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000009969 flowable effect Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052745 lead Inorganic materials 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910052711 selenium Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 125000006850 spacer group Chemical class 0.000 description 2
- 229910052714 tellurium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- ITWBWJFEJCHKSN-UHFFFAOYSA-N 1,4,7-triazonane Chemical compound C1CNCCNCCN1 ITWBWJFEJCHKSN-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- 229910004491 TaAlN Inorganic materials 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910003071 TaON Inorganic materials 0.000 description 1
- -1 TiAlON Inorganic materials 0.000 description 1
- 229910010060 TiBN Inorganic materials 0.000 description 1
- 229910010282 TiON Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- 229910008599 TiW Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 229910008807 WSiN Inorganic materials 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
- H10N70/8265—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices on sidewalls of dielectric structures, e.g. mesa-shaped or cup-shaped devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/861—Thermal details
- H10N70/8616—Thermal insulation means
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
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Abstract
가변 저항 메모리 장치 및 그 형성방법을 제공한다. 기판 상에 하부 전극들을 제공하고, 상기 하부 전극들을 노출하고 제 1 방향으로 연장된 트렌치를 포함하는 제 1 층간 절연막을 제공하고, 상기 제 1 층간 절연막 상에 상기 제 1 방향과 교차하는 제 2 방향으로 연장된 상부 전극을 제공하고, 상기 트렌치 내에 상기 상부 전극의 측벽과 얼라인된 측벽을 갖는 가변 저항 패턴들을 제공한다.
가변 저항 메모리 장치, 하부 전극, 오믹층, GST, 리셋 전류
Description
본 발명은 반도체 장치에 관련된 것으로서, 더욱 상세하게는 가변 저항 메모리 장치 및 그 형성 방법에 관련된 것이다.
일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
또한, 최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들 이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
본 발명이 해결하고자 하는 과제는 전기적 특성 및 신뢰성이 향상된 가변 저항 메모리 장치 및 그 형성방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 가변 저항 메모리 장치를 제공한다. 이 장치는 기판, 상기 기판 상의 하부 전극들, 상기 하부 전극들을 노출하고 제 1 방향으로 연장된 트렌치를 포함하는 제 1 층간 절연막, 상기 제 1 층간 절연막 상에 제공되고 상기 제 1 방향과 교차하는 제 2 방향으로 연장된 상부 전극, 상기 트렌치 내에 제공되고, 상기 상부 전극의 측벽과 얼라인된 측벽을 갖는 가변 저항 패턴들을 포함한다.
본 발명의 일 실시예에 있어서, 상기 트렌치는 상기 제 2 방향으로 인접하는 두 개의 하부 전극들을 공통으로 노출한다.
본 발명의 다른 실시예에 있어서, 상기 가변 저항 패턴들은 상기 제 1 방향 으로 각 하부 전극들 상에 분리되어 제공되는 고립형 타입이다.
본 발명의 또 다른 실시예에 있어서, 상기 가변 저항 메모리 장치는 기판, 상기 기판 상의 하부 전극들, 상기 하부 전극들 상에 제공되고, 제 1 방향으로 연장된 가변 저항 라인, 상기 가변 저항 라인 상에 제공되고 상기 제 1 방향과 교차하는 제 2 방향으로 연장된 상부 전극을 포함한다.
상술한 기술적 과제들을 해결하기 위한 가변 저항 메모리 장치의 제조 방법을 제공한다. 이 방법은 기판 상에 하부 전극들을 형성하고, 상기 하부 전극들 상에 제 1 방향으로 연장된 가변 저항 라인을 형성하고, 상기 가변 저항 라인 상에, 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 상부 전극을 형성하는 것을 포함한다.
본 발명의 일 실시예에 있어서, 상기 상부 전극을 형성하는 것은, 상기 가변 저항 라인 상에 도전막을 형성하고, 상기 도전막 상에 상기 제 2 방향으로 연장된 마스크 패턴을 형성하고, 상기 마스크 패턴에 의하여 상기 도전막을 상기 제 2 방향으로 연장되도록 패터닝 하는 것을 포함한다.
본 발명의 다른 실시에에 있어서, 상기 마스크 패턴에 의하여 패터닝 하는 것은 상기 가변 저항 라인을 패터닝하여 상기 제 1 방향으로 분리된 가변 저항 패턴을 형성하는 것을 포함한다.
본 발명의 또 다른 실시예에 있어서, 상기 가변 저항 라인을 형성하는 것은, 상기 하부 전극들 상에 층간 절연막을 형성하고, 상기 층간 절연막에 상기 제 1 방향으로 연장되고 상기 하부 전극들의 상면의 적어도 일부를 노출하는 트렌치를 형 성하고, 상기 트렌치 상에 가변 저항 물질막을 형성하는 것을 포함한다.
상부 전극과 가변 저항 패턴 사이의 오정렬 문제를 해결할 수 있다. 따라서 전기적 특성 및 신뢰성이 향상된 가변 저항 메모리 장치를 제공할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 가변 저항 메모리 장치 및 그 제조 방법에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 1을 참조하면, 복수의 메모리 셀들(10)이 매트릭스 형태로 배열될 수 있다. 상기 메모리 셀들(10)은 가변 저항 소자(11)와 선택 소자(12)를 포함할 수 있다. 상기 가변 저항 소자(11)와 상기 선택 소자(12)는 비트 라인(BL)과 워드 라 인(WL) 사이에 개재될 수 있다.
상기 가변 저항 소자(11)는 상기 비트 라인(BL)을 통해 공급되는 전류의 양에 따라 상태가 결정될 수 있다. 상기 선택 소자(12)는 상기 가변 저항 소자(11)와 상기 워드 라인(WL) 사이에 연결될 수 있으며, 상기 워드 라인(WL)의 전압에 따라 상기 가변 저항 소자(11)로의 전류 공급을 제어한다. 상기 선택 소자(12)는 다이오드(diode), 모스(MOS) 트랜지스터 또는 바이폴라(bipolar) 트랜지스터일 수 있다.
본 발명의 실시예들에서는 상기 가변 저항 소자(11)로 상변화 물질을 채택한 메모리 셀들을 포함하는 상변화 메모리 장치를 예로 들어 설명하기로 한다. 그러나, 본 발명의 기술적 사상은 이에 제한되지 않음은 당연하다. 상기 상변화 물질은 온도 및 냉각 시간에 따라 비교적 저항이 높은 비정질 상태와, 비교적 저항이 낮은 결정질 상태를 갖는다. 상기 비정질 상태는 셋 (SET) 상태일 수 있고, 상기 결정질 상태는 리셋(RESET) 상태일 수 있다. 이러한 상변화 메모리 소자는 하부 전극을 통해 공급되는 전류의 양에 따라 주울 열(Joule's heat)이 발생되어 상변화 물질을 가열시킬 수 있다. 이 때, 주울 열은 상변화 물질의 비저항 및 전류의 공급 시간에 비례하여 발생한다.
도 2는 본 발명의 제 1 실시예에 따른 가변 저항 메모리 장치의 평면도이다. 도 3a 및 도 3b는 본 발명의 제 1 실시예에 따른 가변 저항 메모리 장치의 단면도들이다. 도 3a 및 도 3b는 각각 도 2의 A-A'선 및 B-B'선을 따라 절단한 단면도들이다.
도 2, 도 3a 및 도 3b를 참조하여, 기판(101) 상에 하부 전극들(112)을 포함 하는 제 1 층간 절연막(110)이 제공될 수 있다. 상기 기판(101)은 제 1 방향으로 연장된 워드 라인들(WL)을 포함할 수 있다. 상기 워드 라인들(WL)은 불순물이 도핑된 도핑 라인일 수 있다. 또한, 상기 반도체 기판은 상기 워드 라인들(WL)에 연결된 선택 소자(미도시)를 포함할 수 있다. 상기 하부 전극들(112)은 상면이 일자형(line type), 호형(arc type), 원형, 사각형 또는 링형(ring type)일 수 있다. 본 실시예에 있어, 상기 하부 전극들(112)은 상기 제 1 방향과 교차하는 제 2 방향으로 일렬 배열된 일자 형(line type)이다. 즉, 상기 하부 전극들(112)의 상면은 상기 제 2 방향으로 장축을 갖고 상기 제 1 방향으로 단축을 가질 수 있다.
상기 하부 전극들(112) 상에 가변 저항 패턴들(123), 예를 들어 상변화 물질 패턴이 제공될 수 있다. 상기 가변 저항 패턴들(123)은 상태가 가역적으로 변화할 수 있는 물질일 수 있다. 상기 가변 저항 패턴들(123)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O 및 C 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 본 실시예에 있어, 상기 가변 저항 패턴들(123)은 U자형일 수 있다. 상기 가변 저항 패턴들(123)은 상기 제 1 방향으로 연장된 트렌치(115) 내에 제공될 수 있다. 상기 트렌치(115)는 제 2 층간 절연막(120)에 형성될 수 있다. 따라서 상기 가변 저항 패턴들(123)은 상기 제 2 방향으로 하부 전극들(112) 상에 분리되어 제공될 수 있다. 상기 가변 저항 패턴들(123)은 상기 제 1 방향으로 분리될 수 있다. 즉, 상기 가변 저항 패턴들(123)은 도 3a에 도시된 바와 같이 상기 제 1 방향으로 하부 전극들(112) 상에 분리되어 제공될 수 있다. 즉, 상기 가변 저항 패턴들(123) 은 하부 전극들(112) 상에 고립형(isolated type)으로 제공될 수 있다. 상기 가변 저항 패턴들(123)의 고립형 구조는 셀 사이의 간섭 현상을 완화할 수 있다.
상기 가변 저항 패턴들(123) 상에 열 손실 방지 패턴(128)이 제공될 수 있다. 상기 열 손실 방지 패턴(128)은 상변화 물질을 가열시킬 때 발생되는 열이 손실되는 것을 방지한다. 따라서 작은 전류량으로 상변화 물질을 용융점까지 가열시킬 수 있다. 즉, 가변 저항 메모리 장치의 소비 전력을 줄일 수 있다. 상기 열 손실 방지 패턴(128)은, 예를 들어 SiON, C, ALD-AlN, GeN, Al2O3, MgO, SiO2, CaO, Y2O3, TiO2, Cr2O3, FeO, CoO, ZrO 및 CuO2로 이루어진 그룹 중 선택된 어느 하나를 포함하는 절연막으로 형성될 수 있다. 상기 열 손실 방지 패턴(128)은 상기 가변 저항 패턴들(123) 상에 상기 가변 저항 패턴들(123)과 동일한 형상으로 형성될 수 있다. 상기 열 손실 방지 패턴(128) 상에 상기 트렌치(115)를 채우는 절연 패턴(131)이 제공될 수 있다. 상기 절연 패턴(131)은 산화막일 수 있다.
상기 가변 저항 패턴들(123) 상에 상기 제 2 방향으로 연장된 상부 전극(137)이 제공될 수 있다. 상기 상부 전극(137)은 상기 트렌치(115)와 교차할 수 있다. 상기 가변 저항 패턴들(123)과 상기 상부 전극(137) 사이에 확산 방지 패턴(135)이 제공될 수 있다. 상기 확산 방지 패턴(135)은 상기 제 2 방향으로 연장될 수 있다.
상기 가변 저항 패턴들(123), 상기 열 손실 방지 패턴(128), 상기 절연 패턴(131), 상기 확산 방지 패턴(135) 및 상기 상부 전극(137)은 도 3a에 도시된 바 와 같이 얼라인된(aligned) 측벽들(138)을 가질 수 있다. 즉, 상기 가변 저항 패턴들(123), 상기 열 손실 방지 패턴(128), 상기 절연 패턴(131)은 상기 상부 전극(137)의 측벽에 정렬된 측벽들을 포함할 수 있다. 상기 얼라인된 측벽들(138) 사이에 제 3 층간 절연막(140)이 제공될 수 있다.
상기 상부 전극(137) 상에 상기 워드라인(WL)과 교차하는 비트 라인(BL)이 제공될 수 있다. 상기 비트 라인(BL)은 제 4 층간 절연막(145)의 콘택 플러그(141)를 통해 상기 상부전극(137)과 전기적으로 연결될 수 있다.
본 실시예에서, 상기 상부 전극(137)과 얼라인된 상기 가변 저항 패턴들(123)의 측벽은 상기 하부 전극들(112)과 상대적으로 먼 거리에 위치하게 된다. 따라서, 상기 가변 저항 패턴들(123)의 패터닝 시 발생하는 손상에 의한 전기적 특성의 열화가 개선될 수 있다.
이하, 본 발명의 제 1 실시예에 따른 가변 저항 메모리 장치의 제조 방법이 제공된다.
도 4a 내지 도 8a는 본 발명의 제 1 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 순서대로 나타내는 단면들로서, 도 2의 A-A'선을 따라 절단한 단면들이다. 도 4b 내지 도 8b는 본 발명의 제 1 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 순서대로 나타내는 단면들로서, 도 2의 B-B'선을 따라 절단한 단면들이다.
도 2, 도 4a 및 도 4b를 참조하여, 워드 라인(WL) 및 선택 소자(미도시)를 포함하는 기판(101)이 제공된다. 상기 기판(101) 내의 상기 워드 라인(WL)은 라인 형태로 불순물이 도핑된 불순물 영역일 수 있으며, 상기 워드 라인(WL) 사이에 소자 분리막(미도시)을 형성할 수 있다. 상기 워드 라인(WL) 상에는 다이오드 또는 트랜지스터와 같은 선택 소자(미도시)가 제공될 수 있다.
상기 기판(101) 상에 제 1 층간 절연막(110)을 형성한다. 상기 제 1 층간 절연막(110)은 예를 들어, BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma) 등과 같은 실리콘 산화막으로 형성할 수 있다. 이하 설명될 다른 층간 절연막도 동일한 물질일 수 있다. 상기 제 1 층간 절연막(110)에 하부 전극들(112)이 형성된다. 상기 하부 전극들(112)은 상기 워드 라인(WL) 상에서 상기 제 2 방향으로의 길이가 상기 제 1 방향으로의 길이 보다 길게 형성될 수 있다. 상기 하부 전극들(112)은 상기 제 1 층간 절연막(110)을 패터닝한 후, 도전막을 증착하여 형성할 수 있다. 상기 도전막의 층착 후, 평탄화 공정이 수행될 수 있다. 상기 하부 전극들(112)은, 예를 들어 Ti, TiSiX, TiN, TiON, TiW, TiAlN, TiAlON, TiSiN, TiBN, W, WSiX, WN, WON, WSiN, WBN, WCN, Ta, TaSiX, TaN, TaON, TaAlN, TaSiN, TaCN, Mo, MoN, MoSiN, MoAlN, NbN, ZrSiN, ZrAlN, Ru, CoSiX, NiSiX, 도전성 탄소(conductive carbon), Cu 및 이들의 조합막으로 이루어진 그룹으로부터 선택된 물질로 형성될 수 있다.
도 2, 도 5a 및 도 5b를 참조하여, 상기 하부 전극들(112) 상에 제 2 층간 절연막(120)이 제공된다. 상기 제 2 층간 절연막(120)이 패터닝되어 상기 제 1 방 향으로 연장된 트렌치(115)가 형성될 수 있다. 상기 트렌치(115)는 상기 하부 전극들(112)의 상면의 적어도 일부를 노출한다. 상기 트렌치(115)는 상부에서 하부로 폭이 감소하도록 상기 제 2 층간 절연막(120)을 이방성 식각하여 형성될 수 있다.
상기 트렌치(115)의 측벽 및 바닥과 상기 제 2 층간 절연막(120) 상에 가변 저항 물질막(121)이 형성될 수 있다. 상기 가변 저항 물질막(121)은 상기 하부 전극들(112)과 전기적으로 연결된다. 상기 가변 저항 물질막(121)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O 및 C 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 상기 가변 저항 물질막(121)은 물리적 기상 증착(Physical Vapo Deposition) 또는 화학적 기상 증착(Chemical Vapor Deposition) 방법으로 형성될 수 있다. 상기 가변 저항 물질막(121)은 상기 트렌치(115) 내에 컨포멀하게 증착될 수 있다. 상기 가변 저항 물질막(121)의 형성 전에, 시드층(미도시)이 추가적으로 형성될 수 있다. 상기 시드층은 티타늄 산화막, 지르코늄 산화막, 마그네슘 산화막 등의 금속 산화막일 수 있다.
상기 가변 저항 물질막(121) 상에 열 손실 방지막(126)이 형성될 수 있다. 상기 열 손실 방지막(126)은 상기 가변 저항 물질막(121)의 표면을 따라 연장하도록 컨포멀하게 형성될 수 있다. 상기 열 손실 방지막(126)은 상변화 물질을 가열시킬 때 발생되는 열이 손실되는 것을 방지한다. 또한 상기 열 손실 방지막(126)은 후속 공정으로부터 상기 가변 저항 물질막(121)을 보호하는 역할을 할 수 있다. 상 기 열 손실 방지막(126)은, 예를 들어 SiON, C, ALD-AlN, GeN, Al2O3, MgO, SiO2, CaO, Y2O3, TiO2, Cr2O3, FeO, CoO, ZrO 및 CuO2로 이루어진 그룹 중 선택된 어느 하나를 포함하는 절연막으로 형성될 수 있다. 상기 열 손실 방지막(126)은 PE-CVD(Plasma Enhanced CVD)에 의하여 형성될 수 있다.
도 2, 도 6a 및 도 6b를 참조하여, 상기 열 손실 방지막(126) 상에 상기 트렌치(115)가 완전히 매립되도록 절연막(130)을 형성할 수 있다. 상기 절연막(130)은 갭필 특성이 좋은 실리콘 산화막, 예를 들면 HDP (high density plasma) 산화물, PE-TEOS (plasma-enhanced tetraethylorthosilicate), BPSG (borophosphosilicate glass), USG (undoped silicate glass), FOX(flowable oxide), HSQ(hydrosilsesquioxane) 또는 SOG (spin on glass)를 포함할 수 있다.
상기 트렌치(115) 내에 상기 절연막(130)을 충진한 후, 평탄화 공정을 수행하여 상기 가변 저항 물질막(121)을 가변 저항 라인들(122)로 분리할 수 있다. 상기 가변 저항 라인들(122)은 상기 트렌치(115) 내에서 상기 제 1 방향으로 연장될 수 있다. 상기 열 손실 방지막(126)은 상기 평탄화 공정에 의하여 열 손실 방지 예비 패턴(127)이 될 수 있다. 상기 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 또는 에치백(etch back) 공정일 수 있다. 이 때, 상기 열 손실 방지막(126)이 식각 정지막 역할을 할 수 있다. 상기 평탄화 공정 후, 불활성 기체를 이용한 플라즈마 처리가 수행될 수 있다. 상기 플라즈마 처리는 평탄화 공정에 의한 가변 저항 패턴들의 표면 손상 또는 표면 오염 물질을 제거할 수 있다. 즉, 불활성 기체에 RF 파워를 인가하여 플라즈마를 발생시키고, 플라즈마를 가변 저항 패턴 표면과 반응 시킨다. 이에 따라, 평탄화 공정시 손상된 가변 저항 패턴들의 표면이 제거될 수 있다. 여기서 불활성 기체로는 예를 들어, Ar, He, Ne, Kr 또는 Xe가 이용될 수 있다.
도 2, 도 7a 및 도 7b를 참조하여, 상기 가변 저항 라인들(122), 상기 열 손실 방지 예비 패턴(127) 및 상기 절연막(130) 상에 도전막(136)이 형성될 수 있다. 상기 도전막(136)은 상기 하부 전극들(112)과 동일한 물질일 수 있다. 상기 도전막(136)과 상기 가변 저항 라인들(122) 사이에 확산 방지막(134)이 제공될 수 있다. 상기 도전막(136) 및 상기 확산 방지막(134)은 PVD 또는 CVD에 의하여 형성될 수 있다. 상기 확산 방지막(134)은 Ti, Ta, Mo, Hf, Zr, Cr, W, Nb, V, N, C, Al, B, P, O 및 S 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 확산 방지막(134)은 TiN, TiW, TiCN, TiAlN, TiSiC, TaN, TaSiN, WN, MoN 및 CN 중 적어도 하나를 포함할 수 있다. 상기 도전막(136) 상에 마스크 패턴(139)이 제공될 수 있다. 상기 마스크 패턴(139)은 상기 제 2 방향으로 연장될 수 있다.
도 2, 도 8a 및 도 8b를 참조하여, 상기 마스크 패턴(139)을 마스크로 이용하여 상기 도전막(136), 상기 확산 방지막(134), 상기 절연막(130), 상기 열 손실 방지 예비 패턴(127) 및 상기 가변 저항 라인들(122)이 패터닝될 수 있다. 상기 패터닝은 건식 식각일 수 있다. 상기 패터닝 후, 상기 마스크 패턴(139)이 제거될 수 있다. 상기 패터닝에 의하여 상부 전극(137), 확산 방지 패턴(135), 절연 패턴(131), 열 손실 방지 패턴(128) 및 가변 저항 패턴들(123)이 형성될 수 있다. 즉, 상기 패터닝에 의하여 상기 상부 전극(137)과 상기 가변 저항 패턴들(123)이 동시에 형성될 수 있다. 따라서, 상기 가변 저항 패턴들(123)은 상기 상부 전극(137)의 측벽과 얼라인된 측벽을 갖는다. 상기 패터닝에 의하여 상기 가변 저항 패턴들(123)은 각 셀 별로 분리된 고립형(isolated type)으로 제공될 수 있다.
도 2, 도 3a 및 도 3b를 다시 참조하여, 상기 패터닝에 의하여 형성된 리세스 영역에 제 3 층간 절연막(140)이 형성될 수 있다. 상기 제 3 층간 절연막(140)은 상기 기판(101) 상에 절연물질을 증착한 후, 상기 상부 전극(137)의 상면이 노출되도록 평탄화하여 형성될 수 있다.
상기 상부 전극(137) 상에 제 4 층간 절연막(145)을 형성하고, 상기 제 4 층간 절연막(145)을 패터닝하여 상기 상부 전극(137)을 노출하는 비트 라인용 콘택홀을 형성할 수 있다. 상기 비트라인용 콘택홀 내에 도전 물질을 충진하여 콘택 플러그(141)를 형성할 수 있다. 상기 콘택 플러그(141) 상에 상기 콘택 플러그(141)와 접촉하는 비트 라인(BL)을 형성할 수 있다. 상기 비트 라인(BL)은 상기 상부 전극(137)과 평행하게 상기 제 2 방향으로 연장된 길이를 가질 수 있다.
최근 메모리 소자가 고집적화 됨에 따라서, 전극과 가변 저항 패턴의 정렬이 더욱 어려워졌다. 즉, 가변 저항 패턴과 상부 전극이 동일한 방향으로 연장된 구조에 있어서 정렬을 위한 공정 마진이 점차 줄어들고 있다. 본 실시예에 따르면, 상기 가변 저항 라인들(122)이 상기 상부 전극(137)과 교차하여 형성되고, 상기 상부 전극(137)과 함께 패터닝되므로 상기 가변 저항 패턴들(123)과 상기 상부 전극(137)의 오정렬 문제를 해결할 수 있다.
또한, 상기 패터닝에 의하여 상기 가변 저항 패턴들(123)이 각 셀 별로 분리된 고립형 구조를 가질 수 있다. 상기 고립형 구조는 셀 사이의 간섭 현상을 완화할 수 있다.
본 실시예에 따르면, 상기 제 1 방향으로 연장된 상기 트렌치(115) 내에 상기 가변 저항 라인들(122)을 형성한 후, 상기 상부 전극(137)과 함께 상기 제 1 방향으로 패터닝하여 각 셀 별로 분리된 고립형 구조를 갖는 가변 저항 패턴들을 형성할 수 있다. 상기 고립형 구조는 층간 절연막에 비아홀을 형성한 후, 이를 가변 저항 물질로 충진하여 형성할 수 있으나, 메모리 셀의 사이즈가 줄어듦에 따라 상기 충진 공정이 더욱 어려워졌다. 본 실시예에 따르면, 보다 용이하게 고립형 구조를 갖는 가변 저항 패턴들을 형성할 수 있다.
이하, 본 발명의 제 2 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법이 설명된다.
하부 전극들의 형태 및 가변 저항 패턴의 형태 차이를 제외하면 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 9는 본 발명의 제 2 실시예에 따른 가변 저항 메모리 장치의 평면도이다. 도 10a 및 도 10b는 본 발명의 제 2 실시예에 따른 가변 저항 메모리 장치의 단면도들이다. 도 10a 및 도 10b는 각각 도 9의 C-C'선 및 D-D'선을 따라 절단한 단면도들이다.
도 9, 도 10a 및 도 10b를 참조하여, 기판(101) 상에 하부 전극들(112)을 포함하는 제 1 층간 절연막(110)이 제공될 수 있다. 상기 기판(101)은 제 1 방향으로 연장된 워드 라인(WL)을 포함할 수 있다. 상기 워드 라인(WL)은 불순물이 도핑된 도핑 라인일 수 있다. 또한, 상기 반도체 기판은 상기 워드 라인(WL)에 연결된 선택 소자(미도시)를 포함할 수 있다. 상기 하부 전극들(112)은 상면이 일자형(line type), 호형(arc type), 원형, 사각형 또는 링형(ring type)일 수 있다. 본 실시예에 있어, 상기 하부 전극들(112)은 호형(arc type)이다. 상기 호형 하부 전극들(112)의 상면은 상기 제 2 방향으로의 길이가 상기 제 1 방향으로의 길이 보다 길 수 있다.
상기 하부 전극들(112) 상에 가변 저항 패턴들(123), 예를 들어 상변화 물질 패턴이 제공될 수 있다. 본 실시예에 있어, 상기 가변 저항 패턴들(123)은 종단면이 사각형일 수 있다. 상기 가변 저항 패턴들(123)은 상기 제 1 방향으로 연장된 트렌치(115) 내에 제공될 수 있다. 상기 트렌치(115)는 제 2 층간 절연막(120)에 형성될 수 있다. 따라서 상기 가변 저항 패턴들(123)은 상기 제 2 방향으로 하부 전극들(112) 상에 분리되어 제공될 수 있다. 상기 가변 저항 패턴들(123)은 상기 제 1 방향으로 분리될 수 있다. 즉, 상기 가변 저항 패턴들(123)은 도 10a에 도시된 바와 같이 상기 제 1 방향으로 각 하부 전극들(112) 상에 분리되어 제공될 수 있다. 즉, 상기 가변 저항 패턴들(123)은 각 하부 전극들(112) 상에 고립형(isolated type)으로 제공될 수 있다. 상기 가변 저항 패턴들(123)의 고립형 구조는 셀 사이의 간섭 현상을 완화할 수 있다.
상기 가변 저항 패턴들(123) 상에 상기 제 2 방향으로 연장된 상부 전극(137)이 제공될 수 있다. 상기 상부 전극(137)은 상기 트렌치(115)와 교차할 수 있다. 상기 가변 저항 패턴들(123)과 상기 상부 전극(137) 사이에 확산 방지 패턴(135)이 제공될 수 있다. 상기 확산 방지 패턴(135)은 상기 제 2 방향으로 연장될 수 있다.
상기 가변 저항 패턴들(123), 상기 확산 방지 패턴(135) 및 상기 상부 전극(137)은 도 10a에 도시된 바와 같이 얼라인된(aligned) 측벽들(138)을 가질 수 있다. 즉, 상기 가변 저항 패턴들(123)은 상기 상부 전극(137)의 측벽에 정렬된 측벽들을 포함할 수 있다. 상기 얼라인된 측벽들(138) 사이에 제 3 층간 절연막(140)이 제공될 수 있다.
상기 상부 전극(137) 상에 상기 워드 라인(WL)과 교차하는 비트 라인(BL)이 제공될 수 있다. 상기 비트 라인(BL)은 제 4 층간 절연막(145)의 콘택 플러그(141)를 통해 상기 상부전극(137)과 전기적으로 연결될 수 있다.
본 실시예에서, 상기 상부 전극(137)과 얼라인된 상기 가변 저항 패턴들(123)의 측벽은 상기 하부 전극들(112)과 상대적으로 먼 거리에 위치하게 된다. 따라서, 상기 가변 저항 패턴들(123)의 패터닝 시 발생하는 손상에 의한 전기적 특성의 열화가 개선될 수 있다.
이하, 본 발명의 제 2 실시예에 따른 가변 저항 메모리 장치의 제조 방법이 제공된다.
도 11a 내지 도 13a는 본 발명의 제 2 실시예에 따른 가변 저항 메모리 장치 의 제조 방법을 순서대로 나타내는 단면들로서, 도 9의 C-C'선을 따라 절단한 단면들이다. 도 11b 내지 도 13b는 본 발명의 제 2 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 순서대로 나타내는 단면들로서, 도 9의 D-D'선을 따라 절단한 단면들이다.
도 9, 도 11a 및 도 11b를 참조하여, 기판(101) 상에 제 1 층간 절연막(110)을 형성한다. 상기 제 1 층간 절연막(110)에 하부 전극들(112)이 형성된다. 본 실시예에서 상기 하부 전극들(112)은 호형(arc type)의 상면을 갖도록 형성된다. 또한, 호형의 상면을 갖는 상기 하부 전극들(112)은 인접한 메모리 셀과 대칭될 수 있다. 예를 들어 호형의 상면을 갖는 상기 하부 전극들(112)은, 인접한 두 개의 메모리 셀 영역들에 걸쳐 오프닝을 형성하고, 오프닝 내벽을 따라 컨포멀 하게 하부 전극용 도전막을 증착한 다음, 하부 전극용 도전막을 패터닝하여 두 개의 메모리 셀 영역들 사이의 하부 전극용 도전막을 제거함으로써 형성될 수 있다. 한편, 하부 전극들(112)은 호형의 상면을 갖는 대신 'U'자 형태로도 형성될 수 있다.
상기 하부 전극들(112) 상에 제 2 층간 절연막(120)이 제공된다. 상기 제 2 층간 절연막(120)이 패터닝되어 상기 제 1 방향으로 연장된 트렌치(115)가 형성될 수 있다. 상기 트렌치(115)는 상기 하부 전극들(112)의 상면의 적어도 일부를 노출한다. 상기 트렌치(115)는 상부에서 하부로 폭이 감소하도록 상기 제 2 층간 절연막(120)을 이방성 식각하여 형성될 수 있다.
상기 트렌치(115) 내에 가변 저항 라인들(122)이 형성될 수 있다. 상기 가변 저항 라인들(122)은 상기 제 1 방향으로 연장될 수 있다. 상기 가변 저항 라인 들(122)은 상기 제 2 방향으로 분리되어 배치된다. 상기 가변 저항 라인들(122)은 상기 제 2 층간 절연막(120) 상에 가변 저항 물질막을 증착하여 상기 트렌치(115)를 채우고, 평탄화하여 형성될 수 있다.
도 9, 도 12a 및 도 12b를 참조하여, 상기 가변 저항 라인들(122) 상에 도전막(136)이 형성될 수 있다. 상기 도전막(136)은 상기 하부 전극들(112)과 동일한 물질일 수 있다. 상기 도전막(136)과 상기 가변 저항 라인들(122) 사이에 확산 방지막(134)이 제공될 수 있다. 상기 도전막(136) 및 상기 확산 방지막(134)은 PVD 또는 CVD에 의하여 형성될 수 있다. 상기 도전막(136) 상에 마스크 패턴(139)이 제공될 수 있다. 상기 마스크 패턴(139)은 상기 제 2 방향으로 연장될 수 있다.
도 9, 도 13a 및 도 13b를 참조하여, 상기 마스크 패턴(139)을 마스크로 이용하여 상기 도전막(136), 상기 확산 방지막(134), 상기 가변 저항 라인들(122)이 패터닝될 수 있다. 상기 패터닝은 건식 식각일 수 있다. 상기 패터닝 후, 상기 마스크 패턴(139)이 제거될 수 있다. 상기 패터닝에 의하여 상부 전극(137), 확산 방지 패턴(135) 및 가변 저항 패턴들(123)이 형성될 수 있다. 즉, 상기 패터닝에 의하여 상기 상부 전극(137)과 상기 가변 저항 패턴들(123)이 동시에 형성될 수 있다. 따라서, 상기 가변 저항 패턴들(123)은 상기 상부 전극(137)의 측벽과 얼라인된 측벽을 갖는다. 상기 패터닝에 의하여 상기 가변 저항 패턴들(123)은 각 셀 별로 분리된 고립형(isolated type)으로 제공될 수 있다.
도 9, 도 10a 및 도 10b를 다시 참조하여, 상기 패터닝에 의하여 형성된 리세스 영역에 제 3 층간 절연막(140)이 형성될 수 있다. 상기 제 3 층간 절연 막(140)은 상기 기판(101) 상에 절연물질을 증착한 후, 상기 상부 전극(137)의 상면이 노출되도록 평탄화하여 형성될 수 있다.
상기 상부 전극(137) 상에 제 4 층간 절연막(145)을 형성하고, 상기 제 4 층간 절연막(145)을 패터닝하여 상기 상부 전극(137)을 노출하는 비트 라인용 콘택홀을 형성할 수 있다. 상기 비트라인용 콘택홀 내에 도전 물질을 충진하여 콘택 플러그(141)를 형성할 수 있다. 상기 콘택 플러그(141) 상에 상기 콘택 플러그(141)와 접촉하는 비트 라인(BL)을 형성할 수 있다. 상기 비트 라인(BL)은 상기 상부 전극(137)과 평행하게 상기 제 2 방향으로 연장될 수 있다.
이하, 본 발명의 제 3 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법이 설명된다.
하부 전극 형태 및 가변 저항 패턴의 형태 차이를 제외하면 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 14는 본 발명의 제 3 실시예에 따른 가변 저항 메모리 장치의 평면도이다. 도 15a 및 도 15b는 본 발명의 제 3 실시예에 따른 가변 저항 메모리 장치의 단면도들이다. 도 15a 및 도 15b는 각각 도 14의 E-E'선 및 F-F'선을 따라 절단한 단면도들이다.
도 14, 도 15a 및 15b를 참조하여, 기판(101) 상에 하부 전극들(112)을 포함하는 제 1 층간 절연막(110)이 제공될 수 있다. 상기 하부 전극들(112)은 상면이 일자형(line type), 호형(arc type), 원형, 사각형 또는 링형(ring type)일 수 있다. 본 실시예에 있어, 상기 하부 전극들(112)은 상기 제 1 방향과 교차하는 제 2 방향으로 일렬 배열된 일자 형(line type)이다. 즉, 상기 하부 전극들(112)의 상면은 상기 제 2 방향으로 장축을 갖고 상기 제 1 방향으로 단축을 가질 수 있다.
상기 하부 전극들(112) 상에 가변 저항 패턴들(123), 예를 들어 상변화 물질 패턴이 제공될 수 있다. 상기 가변 저항 패턴들(123)은 종단면이 U자형, L자형 또는 사각형일 수 있다. 본 실시예에 있어, 상기 가변 저항 패턴들(123)은 L자형이다. 즉, 상기 가변 저항 패턴들(123)은 바닥부와 측벽부로 구성되어 실질적으로 L자형일 수 있다. 상기 L자형 가변 저항 패턴들(123)은 상기 제 2 방향으로 인접한 셀의 가변 저항 패턴들과 경면 대칭(mirror symmetry)일 수 있다. 상기 경면 대칭인 두 L자형 가변 저항 패턴들(123)은 상기 제 1 방향으로 연장된 트렌치(115)의 양 측벽 상에 형성될 수 있다. 상기 트렌치(115)는 제 2 층간 절연막(120)에 형성될 수 있다. 따라서 상기 가변 저항 패턴들(123)은 상기 제 2 방향으로 각 하부 전극들(112) 상에 분리되어 제공될 수 있다. 상기 가변 저항 패턴들(123)은 상기 제 1 방향으로 분리될 수 있다. 즉, 상기 가변 저항 패턴들(123)은 도 15b에 도시된 바와 같이 상기 제 2 방향으로 각 하부 전극들(112) 상에 분리되어 제공될 수 있다. 즉, 상기 가변 저항 패턴들(123)은 각 하부 전극들(112) 상에 고립형(isolated type)으로 제공될 수 있다. 상기 가변 저항 패턴들(123)의 고립형 구조는 셀 사이의 간섭 현상을 완화할 수 있다.
상기 가변 저항 패턴들(123) 상에 열 손실 방지 패턴(128)이 제공될 수 있 다. 상기 열 손실 방지 패턴(128)은 상변화 물질을 가열시킬 때 발생되는 열이 손실되는 것을 방지한다. 상기 열 손실 방지 패턴(128)은 상기 가변 저항 패턴들(123) 상에 스페이서 형태로 제공될 수 있다. 상기 열 손실 방지 패턴(128) 상에 상기 트렌치(115)를 채우는 절연 패턴(131)이 제공될 수 있다. 상기 절연 패턴(131)은 산화막일 수 있다.
상기 가변 저항 패턴들(123) 상에 상기 제 2 방향으로 연장된 상부 전극(137)이 제공될 수 있다. 상기 상부 전극(137)은 상기 트렌치(115)와 수직할 수 있다. 상기 가변 저항 패턴들(123)과 상기 상부 전극(137) 사이에 확산 방지 패턴(135)이 제공될 수 있다. 상기 확산 방지 패턴(135)은 상기 제 2 방향으로 연장된 길이를 가질 수 있다.
상기 가변 저항 패턴들(123), 상기 열 손실 방지 패턴(128), 상기 확산 방지 패턴(135) 및 상기 상부 전극(137)은 도 15a에 도시된 바와 같이 얼라인된(aligned) 측벽들(138)을 가질 수 있다. 즉, 상기 가변 저항 패턴들(123), 상기 열 손실 방지 패턴(128), 상기 확산 방지 패턴(135)은 상기 상부 전극(137)의 측벽에 정렬된 측벽들을 포함할 수 있다. 상기 얼라인된 측벽들(138) 사이에 제 3 층간 절연막(140)이 제공될 수 있다.
상기 상부 전극(137) 상에 상기 워드 라인(WL)과 교차하는 비트 라인(BL)이 제공될 수 있다. 상기 비트 라인(BL)은 제 4 층간 절연막(145)의 콘택 플러그(141)를 통해 상기 상부전극(137)과 전기적으로 연결될 수 있다.
본 실시예에서, 상기 상부 전극(137)과 얼라인된 상기 가변 저항 패턴 들(123)의 측벽은 상기 하부 전극들(112)과 상대적으로 먼 거리에 위치하게 된다. 따라서, 상기 가변 저항 패턴들(123)의 패터닝 시 발생하는 손상에 의한 전기적 특성의 열화가 개선될 수 있다.
이하, 본 발명의 제 3 실시예에 따른 가변 저항 메모리 장치의 제조 방법이 제공된다.
도 16a 내지 도 19a는 본 발명의 제 3 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 순서대로 나타내는 단면들로서, 도 14의 E-E'선을 따라 절단한 단면들이다. 도 16b 내지 도 16b는 본 발명의 제 3 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 순서대로 나타내는 단면들로서, 도 14의 F-F'선을 따라 절단한 단면들이다.
도 14, 도 16a 및 도 16b를 참조하여, 상기 기판(101) 상에 하부 전극들(112)을 포함하는 제 1 층간 절연막(110)을 형성한다. 상기 하부 전극들(112) 상에 제 2 층간 절연막(120)이 제공된다. 상기 제 2 층간 절연막(120)이 패터닝되어 상기 제 1 방향으로 연장된 트렌치(115)가 형성될 수 있다. 상기 트렌치(115)는 상기 제 2 방향으로 인접하는 두 개의 하부 전극들(112) 상에 제공될 수 있다. 상기 트렌치(115)는 상기 두 개의 하부 전극들(112)의 상면의 적어도 일부를 노출한다.
상기 트렌치(115)의 측벽 및 바닥과 상기 제 2 층간 절연막(120) 상에 가변 저항 물질막(121) 및 열 손실 방지막(126)이 형성될 수 있다.
도 14, 도 17a 및 도 17b를 참조하여, 상기 열 손실 방지막(126)에 대한 스페이서 형성 공정을 수행하여 상기 트렌치(115)의 양 측벽들 상에 열 손실 방지 예 비 패턴(127)이 형성될 수 있다. 상기 열 손실 방지 예비 패턴(127)은 상기 트렌치(115) 내에서 상기 가변 저항 물질막(121)의 일부를 노출할 수 있다.
도 14, 도 18a 및 도 18b를 참조하여, 상기 열 손실 방지 예비 패턴(127)을 마스크로 상기 가변 저항 물질막(121)의 노출된 부분을 제거하고, 평탄화 공정을 수행하여, 서로 분리된 L자 형의 가변 저항 라인들(122)이 형성된다. 상기 가변 저항 라인들(122)은 상기 트렌치의 내부 측벽들 상에 분리되어 형성될 수 있다. 상기 평탄화 공정 전에 상기 트렌치(114)가 완전히 매립되도록 절연 패턴(131)을 형성할 수 있다. 상기 평탄화 공정 후, 불활성 기체를 이용한 플라즈마 처리가 수행될 수 있다.
상기 가변 저항 라인들(122), 상기 열 손실 방지 예비 패턴(127) 및 상기 절연 패턴(131) 상에 도전막(136)이 형성될 수 있다. 상기 도전막(136)은 상기 하부 전극들(112)과 동일한 물질일 수 있다. 상기 도전막(136)과 상기 가변 저항 라인들(122) 사이에 확산 방지막(134)이 제공될 수 있다. 상기 도전막(136) 및 상기 확산 방지막(134)은 PVD 또는 CVD에 의하여 형성될 수 있다. 상기 도전막(136) 상에 마스크 패턴(139)이 제공될 수 있다. 상기 마스크 패턴(139)은 상기 제 2 방향으로 연장될 수 있다.
도 14, 도 19a 및 도 19b를 참조하여, 상기 마스크 패턴(139)을 마스크로 이용하여 상기 도전막(136), 상기 확산 방지막(134), 상기 열 손실 방지 예비 패턴(127) 및 상기 가변 저항 라인들(122)이 패터닝될 수 있다. 상기 패터닝은 건식 식각일 수 있다. 상기 패터닝 후, 상기 마스크 패턴(139)이 제거될 수 있다. 상기 패터닝에 의하여 상부 전극(137), 확산 방지 패턴(135), 열 손실 방지 패턴(128) 및 가변 저항 패턴들(123)이 형성될 수 있다. 즉, 상기 패터닝에 의하여 상기 상부 전극(137)과 상기 가변 저항 패턴들(123)이 동시에 형성될 수 있다. 따라서, 상기 가변 저항 패턴들(123)은 상기 상부 전극(137)의 측벽과 얼라인된 측벽을 갖는다. 상기 패터닝에 의하여 상기 가변 저항 패턴들(123)은 각 셀 별로 분리된 고립형(isolated type)으로 제공될 수 있다.
도 14, 도 15a 및 도 15b를 다시 참조하여, 상기 패터닝에 의하여 형성된 리세스 영역에 제 3 층간 절연막(140)이 형성될 수 있다. 상기 상부 전극(137) 상에 제 4 층간 절연막(145)을 형성하고, 상기 제 4 층간 절연막(145)을 패터닝하여 상기 상부 전극(137)을 노출하는 비트 라인용 콘택홀을 형성할 수 있다. 상기 비트라인용 콘택홀 내에 도전 물질을 충진하여 콘택 플러그(141)를 형성할 수 있다. 상기 콘택 플러그(141) 상에 상기 콘택 플러그(141)와 접촉하는 비트 라인(BL)을 형성할 수 있다. 상기 비트 라인(BL)은 상기 상부 전극(137)과 평행하게 상기 제 2 방향으로 연장된 길이를 가질 수 있다.
이하, 본 발명의 제 4 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법이 설명된다.
하부 전극 형태 및 가변 저항 패턴의 형태 차이를 제외하면 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 20은 본 발명의 제 4 실시예에 따른 가변 저항 메모리 장치의 평면도이다. 도 21a 및 도 21b는 본 발명의 제 4 실시예에 따른 가변 저항 메모리 장치의 단면도들이다. 도 21a 및 도 21b는 각각 도 20의 G-G'선 및 H-H'선을 따라 절단한 단면도들이다.
도 20, 도 21a 및 도 21b를 참조하여, 기판(101) 상에 하부 전극들(112)을 포함하는 제 1 층간 절연막(110)이 제공될 수 있다. 상기 하부 전극들(112)은 상면이 일자형(line type), 호형(arc type), 원형, 사각형 또는 링형(ring type)일 수 있다. 본 실시예에 있어, 상기 하부 전극들(112)은 상면이 원형이다.
상기 하부 전극들(112) 상에 가변 저항 라인들(122), 예를 들어 상변화 물질 라인이 제공될 수 있다. 도면에서는, 상기 가변 저항 라인들(122)은 종단면이 사각형만을 도시하지만, 이에 한정되지 않고, 실시 예 1내지 2와 같은 U 자형 또는 L자형 일 수 있다. 상기 가변 저항 라인들(122)은 상기 제 1 방향으로 연장된 트렌치(115) 내에 제공될 수 있다. 상기 트렌치(115)는 제 2 층간 절연막(120)에 형성될 수 있다. 따라서 상기 가변 저항 라인들(122)은 상기 제 2 방향으로 하부 전극들(112) 상에 분리되어 제공될 수 있다.
상기 가변 저항 라인들(122) 상에 상기 제 2 방향으로 연장된 상부 전극(137)이 제공될 수 있다. 상기 상부 전극(137)은 상기 트렌치(115)와 교차할 수 있다. 상기 가변 저항 라인들(122)과 상기 상부 전극(137) 사이에 확산 방지 패턴(135)이 제공될 수 있다. 상기 확산 방지 패턴(135)은 상기 제 2 방향으로 연장될 수 있다.
상기 상부 전극(137) 상에 상기 워드 라인(WL)과 교차하는 비트 라인(BL)이 제공될 수 있다. 상기 비트 라인(BL)은 제 4 층간 절연막(145)의 콘택 플러그(141)를 통해 상기 상부전극(137)과 전기적으로 연결될 수 있다.
이하, 본 발명의 제 4 실시예에 따른 가변 저항 메모리 장치의 제조 방법이 제공된다.
도 22a 내지 도 24a는 본 발명의 제 4 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 순서대로 나타내는 단면들로서, 도 20의 G-G'선을 따라 절단한 단면들이다. 도 22b 내지 도 24b는 본 발명의 제 4 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 순서대로 나타내는 단면들로서, 도 20의 H-H'선을 따라 절단한 단면들이다.
도 20, 도 22a 및 도 22b를 참조하여, 기판(101) 상에 제 1 층간 절연막(110)을 형성한다. 상기 제 1 층간 절연막(110)에 하부 전극들(112)이 형성된다. 본 실시예에서 상기 하부 전극들(112)은 원형의 상면을 갖도록 형성된다. 상기 하부 전극들(112) 상에 제 2 층간 절연막(120)이 제공된다. 상기 제 2 층간 절연막(120)이 패터닝되어 상기 제 1 방향으로 연장된 트렌치(115)가 형성될 수 있다. 상기 트렌치(115)는 상기 하부 전극들(112)의 상면의 적어도 일부를 노출한다. 상기 트렌치(115)는 상부에서 하부로 폭이 감소하도록 상기 제 2 층간 절연막(120)을 이방성 식각하여 형성될 수 있다.
상기 트렌치(115) 내에 가변 저항 라인들(122)이 형성될 수 있다. 상기 가변 저항 라인들(122)은 상기 제 1 방향으로 연장될 수 있다. 상기 가변 저항 라인 들(122)은 상기 제 2 방향으로 분리되어 배치된다. 상기 가변 저항 라인들(122)은 상기 제 2 층간 절연막(120) 상에 가변 저항 물질막을 증착한 후, 평탄화하여 형성될 수 있다.
도 20, 도 23a 및 도 23b를 참조하여, 상기 가변 저항 라인들(122) 상에 도전막(136)이 형성될 수 있다. 상기 도전막(136)은 상기 하부 전극들(112)과 동일한 물질일 수 있다. 상기 도전막(136)과 상기 가변 저항 라인들(122) 사이에 확산 방지막(134)이 제공될 수 있다. 상기 도전막(136) 및 상기 확산 방지막(134)은 PVD 또는 CVD에 의하여 형성될 수 있다. 상기 도전막(136) 상에 마스크 패턴(139)이 제공될 수 있다. 상기 마스크 패턴(139)은 상기 제 2 방향으로 연장될 수 있다. 도 20, 도 24a 및 도 24b를 참조하여, 상기 마스크 패턴(139)을 마스크로 이용하여 상기 도전막(136), 상기 확산 방지막(134)이 패터닝될 수 있다. 본 실시예에서, 상기 가변 저항 라인들(122)은 함께 패터닝되지 않는다. 상기 패터닝은 건식 식각일 수 있다. 상기 패터닝 후, 상기 마스크 패턴(139)이 제거될 수 있다. 상기 패터닝에 의하여 상부 전극(137), 확산 방지 패턴(135)이 형성될 수 있다.
도 20, 도 21a 및 도 21b를 다시 참조하여, 상기 패터닝에 의하여 형성된 리세스 영역에 제 3 층간 절연막(140)이 형성될 수 있다. 상기 제 3 층간 절연막(140)은 상기 기판(101) 상에 절연물질을 증착한 후, 상기 상부 전극(137)의 상면이 노출되도록 평탄화하여 형성될 수 있다. 상기 상부 전극(137) 상에 제 4 층간 절연막(145)을 형성하고, 상기 제 4 층간 절연막(145)을 패터닝하여 상기 상부 전극(137)을 노출하는 비트 라인용 콘택홀을 형성할 수 있다. 상기 비트라인용 콘택 홀 내에 도전 물질을 충진하여 콘택 플러그(141)를 형성할 수 있다. 상기 콘택 플러그(141) 상에 상기 콘택 플러그(141)와 접촉하는 비트 라인(BL)을 형성할 수 있다. 상기 비트 라인(BL)은 상기 상부 전극(137)과 평행하게 상기 제 2 방향으로 연장된 길이를 가질 수 있다.
도 25는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 적용 예를 나타낸 메모리 시스템의 블록도이다.
도 25를 참조하면, 본 발명에 따른 메모리 시스템(1000)은 가변 저항 메모리 장치(예를 들어, PRAM; 1100) 및 메모리 컨트롤러(1200)로 구성되는 반도체 메모리 장치(1300), 시스템 버스(1450)에 전기적으로 연결된 중앙처리장치(1500), 사용자 인터페이스(1600), 전원 공급 장치(1700)를 포함한다.
가변 저항 메모리 장치(1100)에는 사용자 인터페이스(1600)를 통해서 제공되거나 또는, 중앙처리장치(1500)에 의해서 처리된 데이터가 메모리 컨트롤러(1200)를 통해 저장된다. 가변 저항 메모리 장치(1100)는 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 메모리 시스템(1000)의 쓰기 속도가 획기적으로 빨라질 것이다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(1000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 메모리 시스템(1000)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
나아가, 본 발명에 따른 가변 저항 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 가변 저항 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 2는 본 발명의 제 1 실시예에 따른 가변 저항 메모리 장치의 평면도이다.
도 3a 및 도 3b는 본 발명의 제 1 실시예에 따른 가변 저항 메모리 장치의 단면도들로, 각각 도 2의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 4a 내지 도 8a는 본 발명의 제 1 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 나타내는 단면도들로, 도 2의 A-A'선에 따른 단면도들이다.
도 4b 내지 도 8b는 본 발명의 제 1 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 나타내는 단면도들로, 도 2의 B-B'선에 따른 단면도들이다.
도 9는 본 발명의 제 2 실시예에 따른 가변 저항 메모리 장치의 평면도이다.
도 10a 및 도 10b는 본 발명의 제 2 실시예에 따른 가변 저항 메모리 장치의 단면도들로, 각각 도 9의 C-C'선 및 D-D'선에 따른 단면도들이다.
도 11a 내지 도 13a는 본 발명의 제 2 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 나타내는 단면도들로, 도 9의 C-C'선에 따른 단면도들이다.
도 11b 내지 도 13b는 본 발명의 제 2 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 나타내는 단면도들로, 도 9의 D-D'선에 따른 단면도들이다.
도 14는 본 발명의 제 3 실시예에 따른 가변 저항 메모리 장치의 평면도이다.
도 15a 및 도 15b는 본 발명의 제 3 실시예에 따른 가변 저항 메모리 장치의 단면도들로, 각각 도 14의 E-E'선 및 F-F'선에 따른 단면도들이다.
도 16a 내지 도 19a는 본 발명의 제 3 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 나타내는 단면도들로, 도 14의 E-E'선에 따른 단면도들이다.
도 16b 내지 도 19b는 본 발명의 제 3 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 나타내는 단면도들로, 도 14의 F-F'선에 따른 단면도들이다.
도 20은 본 발명의 제 4 실시예에 따른 가변 저항 메모리 장치의 평면도이다.
도 21a 및 도 21b는 본 발명의 제 4 실시예에 따른 가변 저항 메모리 장치의 단면도들로, 각각 도 20의 G-G'선 및 H-H'선에 따른 단면도들이다.
도 22a 내지 도 24a는 본 발명의 제 4 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 나타내는 단면도들로, 도 20의 G-G'선에 따른 단면도들이다.
도 22b 내지 도 24b는 본 발명의 제 4 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 나타내는 단면도들로, 도 20의 H-H'선에 따른 단면도들이다.
도 25는 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 적용 예를 나타낸 메모리 시스템의 블록도이다.
<도면의 주요 부분에 관한 부호의 설명>
101: 기판 112: 하부 전극들
115: 트렌치 122: 가변 저항 라인들
123: 가변 저항 패턴들 128: 열 손실 방지 패턴
135: 확산 방지 패턴 137: 상부 전극
141: 콘택 플러그
Claims (10)
- 기판;상기 기판 상의 하부 전극들;상기 하부 전극들을 노출하고 제 1 방향으로 연장된 트렌치를 포함하는 제 1 층간 절연막;상기 제 1 층간 절연막 상에 제공되고 상기 제 1 방향과 교차하는 제 2 방향으로 연장된 상부 전극; 및상기 트렌치 내에 제공되고, 상기 상부 전극의 측벽과 얼라인된 측벽을 갖는 가변 저항 패턴들을 포함하는 가변 저항 메모리 장치.
- 제 1 항에 있어서, 상기 가변 저항 패턴들의 상기 얼라인된 측벽은 상기 제 2 방향과 평행한 가변 저항 메모리 장치.
- 제 1 항에 있어서, 상기 트렌치는 상기 제 2 방향으로 인접하는 두 개의 하부 전극들을 공통으로 노출하는 가변 저항 메모리 장치.
- 기판;상기 기판 상의 하부 전극들;상기 하부 전극들 상에 제공되고, 제 1 방향으로 연장된 가변 저항 라인들; 및상기 가변 저항 라인들 상에 제공되고 상기 제 1 방향과 교차하는 제 2 방향으로 연장된 상부 전극을 포함하는 가변 저항 메모리 장치.
- 기판 상에 하부 전극들을 형성하고;상기 하부 전극들 상에 제 1 방향으로 연장된 가변 저항 라인들을 형성하고; 그리고상기 가변 저항 라인들 상에, 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 상부 전극을 형성하는 것을 포함하는 가변 저항 메모리 장치의 제조 방법.
- 제 5 항에 있어서, 상기 상부 전극을 형성하는 것은:상기 가변 저항 라인들 상에 도전막을 형성하고;상기 도전막 상에 상기 제 2 방향으로 연장된 마스크 패턴을 형성하고; 그리고상기 마스크 패턴에 의하여 상기 도전막을 상기 제 2 방향으로 연장되도록 패터닝 하는 가변 저항 메모리 장치의 제조 방법.
- 제 6 항에 있어서, 상기 마스크 패턴에 의하여 패터닝 하는 것은 상기 가변 저항 라인들을 패터닝하여 상기 제 1 방향으로 분리된 가변 저항 패턴들을 형성하는 것을 포함하는 가변 저항 메모리 장치의 제조 방법.
- 제 5 항에 있어서, 상기 하부 전극들은 상기 제 2 방향으로의 길이가 상기 제 1 방향으로의 길이 보다 더 긴 상면을 갖도록 형성되는 가변 저항 기억 소자.
- 제 5 항에 있어서, 상기 가변 저항 라인들을 형성하는 것은:상기 하부 전극들 상에 층간 절연막을 형성하고;상기 층간 절연막에 상기 제 1 방향으로 연장되고 상기 하부 전극들의 상면의 적어도 일부를 노출하는 트렌치를 형성하고; 그리고상기 트렌치 상에 가변 저항 물질막을 형성하는 것을 포함하는 가변 저항 메모리 장치의 제조 방법.
- 제 9 항에 있어서, 상기 트렌치는 상기 제 2 방향으로 인접하는 두 개의 하부 전극들을 공통으로 노출하도록 형성되는 가변 저항 메모리 장치의 제조 방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090128097A KR101617381B1 (ko) | 2009-12-21 | 2009-12-21 | 가변 저항 메모리 장치 및 그 형성 방법 |
| US12/973,124 US8552412B2 (en) | 2009-12-21 | 2010-12-20 | Variable resistance memory device and method of forming the same |
| JP2010284395A JP5660882B2 (ja) | 2009-12-21 | 2010-12-21 | 可変抵抗メモリ装置及びその製造方法 |
| CN201010598271.3A CN102104055B (zh) | 2009-12-21 | 2010-12-21 | 可变电阻存储器 |
| US14/032,997 US8962438B2 (en) | 2009-12-21 | 2013-09-20 | Variable resistance memory device and method of forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090128097A KR101617381B1 (ko) | 2009-12-21 | 2009-12-21 | 가변 저항 메모리 장치 및 그 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110071506A true KR20110071506A (ko) | 2011-06-29 |
| KR101617381B1 KR101617381B1 (ko) | 2016-05-02 |
Family
ID=44149770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090128097A KR101617381B1 (ko) | 2009-12-21 | 2009-12-21 | 가변 저항 메모리 장치 및 그 형성 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US8552412B2 (ko) |
| JP (1) | JP5660882B2 (ko) |
| KR (1) | KR101617381B1 (ko) |
| CN (1) | CN102104055B (ko) |
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- 2010-12-20 US US12/973,124 patent/US8552412B2/en active Active
- 2010-12-21 CN CN201010598271.3A patent/CN102104055B/zh active Active
- 2010-12-21 JP JP2010284395A patent/JP5660882B2/ja active Active
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| US20140024195A1 (en) | 2014-01-23 |
| JP5660882B2 (ja) | 2015-01-28 |
| US20110147692A1 (en) | 2011-06-23 |
| CN102104055A (zh) | 2011-06-22 |
| CN102104055B (zh) | 2015-04-08 |
| US8962438B2 (en) | 2015-02-24 |
| JP2011129934A (ja) | 2011-06-30 |
| KR101617381B1 (ko) | 2016-05-02 |
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20190329 Year of fee payment: 4 |