KR20100027949A - 가변 저항 메모리 장치 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 33
- 239000010410 layer Substances 0.000 claims description 109
- 239000011229 interlayer Substances 0.000 claims description 42
- 230000002265 prevention Effects 0.000 claims description 28
- 239000000463 material Substances 0.000 claims description 26
- 239000004065 semiconductor Substances 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 16
- 238000011049 filling Methods 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 4
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 4
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 4
- ODINCKMPIJJUCX-UHFFFAOYSA-N calcium oxide Inorganic materials [Ca]=O ODINCKMPIJJUCX-UHFFFAOYSA-N 0.000 claims description 4
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 claims description 4
- 230000007423 decrease Effects 0.000 claims description 2
- 239000012782 phase change material Substances 0.000 description 17
- 230000004888 barrier function Effects 0.000 description 7
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 229910052718 tin Inorganic materials 0.000 description 4
- 229910004200 TaSiN Inorganic materials 0.000 description 3
- 229910010037 TiAlN Inorganic materials 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000011261 inert gas Substances 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 3
- ITWBWJFEJCHKSN-UHFFFAOYSA-N 1,4,7-triazonane Chemical compound C1CNCCNCCN1 ITWBWJFEJCHKSN-UHFFFAOYSA-N 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 2
- 229910005883 NiSi Inorganic materials 0.000 description 2
- 229910004491 TaAlN Inorganic materials 0.000 description 2
- 229910003071 TaON Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910010060 TiBN Inorganic materials 0.000 description 2
- 229910010282 TiON Inorganic materials 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 229910008482 TiSiN Inorganic materials 0.000 description 2
- 229910008807 WSiN Inorganic materials 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910052717 sulfur Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
가변 저항 메모리 장치 및 그 제조 방법을 제공한다. 가변 저항 메모리 장치는 복수의 하부 전극들, 복수의 하부 전극들의 상면들을 노출시키는 트렌치, 복수의 하부 전극들의 상면들과 접촉하는 바닥부와, 바닥부의 가장자리 부분과 연결되며 트렌치의 양 측벽들을 덮는 측벽부들을 갖는 가변 저항 패턴 및 가변 저항 패턴 상의 상부 전극을 포함한다.
라인형 가변 저항 패턴, U자형 단면, 열 손실 방지막
Description
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
또한, 최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(magnetic Random Access Memory) 및 PRAM(phase-change Random Access Memory)과 같은 차세대 반도체 메모리 장치들 이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
이러한 가변 저항 메모리 장치들 중, 상변화 물질(phase-change material)을 이용하는 상변화 메모리 장치(PRAM)는 빠른 동작 속도를 가지며, 고집적화에 유리한 구조를 가지고 있어, 개발이 계속되고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성 및 신뢰성이 향상된 가변 저항 메모리 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 전기적 특성을 향상시키고 고집적화에 유리한 가변 저항 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는 복수의 하부 전극들, 복수의 하부 전극들의 상면들을 노출시키는 트렌치, 복수의 하부 전극들의 상면들과 접촉하는 바닥부와, 바닥부의 가장자리 부분과 연결되며 트렌치의 양 측벽들을 덮는 측벽부들을 갖는 가변 저항 패 턴 및 가변 저항 패턴 상의 상부 전극을 포함한다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은 반도체 기판 상에 복수의 하부 전극들을 형성하고, 복수의 하부 전극들 상의 층간 절연막 내에, 복수의 하부 전극들을 노출시키는 트렌치를 형성하고, 트렌치의 내벽을 따라 컨포말하게 가변 저항 패턴을 형성하고, 가변 저항 패턴 상에 상부 전극을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에 따른 가변 저항 메모리 장치 및 그 제조 방법에 따르면, U자형 가변 저항 패턴에서 가변 저항 영역 상부에 열 손실 방지막이 위치하므로, 가변 저항 메모리 장치의 동작 전류를 줄일 수 있다. 즉, 소비 전력이 감소되어 가변 저항 메모리 장치의 전기적 특성을 향상시킬 수 있다.
또한, U자형 단면의 가변 저항 패턴을 형성하므로 상변화 영역의 부피를 줄일 수 있어, 동작 전류를 감소시킬 수 있으며, 가변 저항 패턴이 다수의 하부 전극들과 접촉되므로, 제조 공정상 유리할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구 현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함하다(omprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 가변 저항 메모리 장치 및 그 제조 방법에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 1을 참조하면, 다수의 메모리 셀(10)들이 매트릭스 형태로 배열된다. 각각의 메모리 셀(10)들은 가변 저항 소자(11)와 선택 소자(12)를 포함한다. 가변 저항 소자(11)는 비트 라인(BL)과 선택 소자(12) 사이에 연결되며, 선택 소자(12)는 가변 저항 소자(11)와 워드(WL) 사이에 연결된다.
가변 저항 소자(11)는, 예를 들어, 상변화 물질(phase-change materials), 강유전체 물질(ferroelectric materials) 또는 자성체 물질(magnetic materials)을 포함할 수 있다. 가변 저항 소자(11)는 비트 라인(BL)을 통해 공급되는 전류의 양에 따라 상태가 결정될 수 있다.
선택 소자(12)는 가변 저항 소자(11)와 워드 라인(WL) 사이에 연결될 수 있으며, 워드 라인(WL)의 전압에 따라 가변 저항 소자(11)로의 전류 공급이 제어된다. 도면에는 선택 소자(12)로 다이오드(diode)만을 개시하고 있으나, 모스(MOS) 트랜지스터 또는 바이폴라(bipolar) 트랜지스터가 이용될 수도 있다.
이후, 본 발명의 실시예들에서는 가변 저항 소자(11)로 상변화 물질을 채택한 메모리 셀들을 포함하는 가변 저항 메모리 장치를 예로 들어 설명하기로 한다. 그러나, 본 발명의 기술적 사상은 이에 제한되지 않으며, RRAM(Resistance Random Access Memory), FRAM(Ferroelectric RAM) 및 MRAM(Magnetic RAM) 등에도 적용될 수 있음은 당연하다.
본 발명의 실시예들에서 가변 저항 소자(11)인 상변화 물질은 온도에 따라 저항이 변화한다. 즉, 상변화 물질은 온도 및 냉각 시간에 따라 비교적 저항이 높은 비정질 상태(amorphous state)와, 비교적 저항이 낮은 결정 상태(crystal state)를 갖는다. 이러한 가변 저항 소자(11)는 하부 전극을 통해 공급되는 전류의 양에 따라 주울 열(Joule's heat)이 발생되어 상변화 물질을 가열시킬 수 있다. 이 때, 주울 열은 상변화 물질의 비저항 및 전류의 공급 시간에 비례하여 발생한다.
도 2는 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 특성을 나타내는 그래프이다.
도 2를 참조하면, 가변 저항 소자인 상변화 물질은, 전류 공급에 의해 t1 시간 동안 용융 온도(Tm)보다 높은 온도로 가열한 뒤, 급속히 냉각(quenching)시키면, 결정 구조가 불규칙적인 비정질 상태(amorphous state)로 만들 수 있다. 비정질 상태는 리셋 상태(RESET state) 또는 데이터 '1'이 저장된 상태이다.
그리고, 상변화 물질을 결정화 온도(TC)보다 높고 용융 온도(Tm)보다는 낮은 온도에서, t1 보다 긴 t2시간 동안 가열한 뒤, 서서히 냉각시켜 결정 상태(crystalline state)로 만들 수 있다. 결정 상태는 셋 상태(SET state) 또는 데이터 '0'이 저장된 상태이다.
따라서, 상변화 물질에 전류를 공급하여 데이터를 저장하고, 상변화 물질의 저항값을 측정하여 데이터를 읽어낼 수 있다.
한편, 상변화 물질의 가열 온도는 전류의 양에 비례하는데, 전류의 양이 증가할수록 높은 집적도의 달성은 어려워진다. 그리고, 비정질 상태(리셋 상태)로의 변환은 결정질 상태(셋 상태)로의 변환보다 많은 전류량이 요구되므로, 메모리 장치의 소비 전력이 증가한다. 따라서, 소비 전력을 줄이기 위해, 작은 전류량으로 상변화 물질을 가열시켜 결정질 또는 비정질 상태로 변환시키는 것이 요구된다. 특히, 높은 집적도 달성을 위해서는 비정질 상태로의 변환을 위한 전류(즉, 리셋 전류)를 줄이는 것이 요구된다.
도 3a는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 평면도이다. 도 3b는 도 3a의 단위 메모리 셀 영역을 나타낸 평면도이다. 도 4a 및 도 4b는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 단면도들로서, 도 3a의 A-A'선 및 B-B' 선을 따라 절단한 단면이다. 도 4c는 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 가변 저항 패턴을 나타내는 도면이다. 도 3a, 도 3b, 도 4a 및 도 4b를 참조하면, 반도체 기판(100) 상에 하부 전극(132)들을 포함하는 제 1 층간 절연막(140)이 위치한다.
상세히 설명하면, 반도체 기판(100)은 제 1 방향으로 신장된 워드 라인(110)들을 포함한다. 워드 라인(110)들은 불순물이 도핑된 도핑 라인일 수 있다. 그리고, 반도체 기판(100)은 다이오드 또는 MOS 트랜지스터와 같은 다수의 선택 소자들(미도시)을 포함하며, 다수의 선택 소자들은 하부 전극(132)들과 전기적으로 연결된다.
반도체 기판(100) 상에는 일자형(一字形, line type) 하부 전극(132)들을 포함하는 제 1 층간 절연막(120)이 위치한다. 반도체 기판(100) 상에 위치하는 일자 형태의 하부 전극(132)들은, 각각의 워드 라인(110)들 상부에서 소정 간격 이격되 어 일렬로 배치될 수 있다. 일자 형태의 하부 전극(132)들은 장축과 단축을 가지며, 하부 전극(132)의 단축 폭은 워드 라인(110)들의 폭보다 작다. 일자 형태의 하부 전극(132)들은 워드 라인(110)과 동일하게 제 1 방향으로 신장된 구조이거나, 제 1 방향과 수직한 제 2 방향으로 신장된 구조를 가질 수 있다.
하부 전극(132)들 상에는 하부 전극(132)들의 상면 일부 또는 전부를 노출시키는 트렌치(142)들이 형성된 제 2 층간 절연막(140)이 위치한다. 트렌치(142)들은 일 방향으로 배열되어 있는 일자형 하부 전극(132)들을 노출시킨다. 그러므로, 트렌치(142)들은 하부의 워드 라인(110)들과 평행하거나, 워드 라인(110)들과 수직으로 신장될 수 있다. 그리고, 트렌치(142)들은 위에서 아래로 폭이 감소하는 경사진 측벽을 가질 수 있으며, 트렌치(142)들 내에는 실질적으로 U자 형태의 단면을 갖는 가변 저항 패턴(152)들이 형성되어 있다.
가변 저항 패턴(152)은 트렌치(142)의 내벽을 따라 컨포말하게 형성되어 있다. 즉, 일자 형태의 하부 전극(132)들 상에, U자형 단면을 가지며 일방향으로 신장된 가변 저항 패턴(152)이 위치한다. 가변 저항 패턴(152)은 일자형 하부 전극(132)의 장축 방향과 수직한 방향으로 신장될 수 있다. 그러므로 가변 저항 패턴(152)은 하부의 워드 라인(110)과 동일한 제 1 방향으로 신장되거나, 제 1 방향과 수직한 제 2 방향으로 신장될 수 있다.
가변 저항 패턴(152)은 U자 형태의 단면을 가지므로, 도 4c에 도시된 바와 같이, 두 개의 측벽부(152b)와 하나의 바닥부(152a)로 이루어질 수 있다. 그리고, 가변 저항 패턴(152)은 트렌치(142)의 형상에 따라 상부 폭(WT)보다 하부 폭(WB)이 작게 형성되어, 경사진 측벽부(152b)를 가질 수 있다. 여기서, 가변 저항 패턴(152)의 상부 폭(WT)은 두 개의 측벽부(152b)들 간의 거리를 나타내며, 가변 저항 패턴(152)의 하부 폭(WB)은 바닥부(152a)의 폭을 나타낸다. 예를 들어, 가변 저항 패턴(152)의 상부폭(WT) 및 하부폭(W-B)은 약 5 내지 100nm일 수 있으며, 바람직하게 약 5 내지 40nm일 수 있다. 가변 저항 패턴(152)의 하부 폭(WB)은 일자형 하부 전극(132)의 장축 폭과 동일하거나 작을 수 있다. 가변 저항 패턴(152)의 하부 폭(WB)이 일자형 하부 전극(132)의 장축 폭보다 작게 형성된 경우, 가변 저항 패턴(152)과 하부 전극(132) 간의 접촉 면적이 감소되어 리셋 전류를 줄일 수 있다. 도 3b에서 해칭 부분은 가변 저항 패턴(152)과 하부 전극(132) 간의 접촉 부분, 즉, 가변 저항 영역을 나타낸다. 또한, 가변 저항 패턴(152)의 바닥부(152a)와 하부 전극(132) 간의 접촉 면적이, 가변 저항 패턴(152)의 측벽부(152b)와 상부 전극(175) 간의 접촉 면적보다 작을 수 있다. 그러므로, 가변 저항 패턴(152)과 하부 전극(132)이 접촉하는 계면에 열이 집중될 수 있다.
한편, 가변 저항 패턴(152)의 측벽부(152b)는 예를 들어, 제 1 층간 절연막(120)의 표면에 대해 약 60도 내지 90도의 경사도(θ)를 가질 수 있으며, 바람직하게, 약 75도 내지 85도의 경사도(θ)를 가질 수 있다. 그리고, U자 형태의 단면을 갖는 가변 저항 패턴(152)은 바닥부(152a)의 두께(t1)가 측벽부(152b)의 두 께(t2)와 동일하거나 클 수 있다. 바닥부(152a)의 두께(t1)는 가변 저항 패턴(152)의 높이(H)의 약 1/8 내지 1/2일 수 있으며, 바람직하게 가변 저항 패턴의 높이(H)의 약 1/4일 수 있다. 예를 들어, 가변 저항 패턴(152)은 바닥부(152a) 및 측벽부(152b)의 두께(t1, t2)는 약 1nm 내지 50nm의 두께를 가질 수 있다. 또한, 가변 저항 패턴(152)은 약 2:1 내지 4:1의 종횡비(aspect ratio)를 가질 수 있다.
이와 같이, 가변 저항 패턴(152)이 U자 형태의 단면을 가짐으로써, 하부 전극(132)들과 접촉하는 바닥부(152a)가 얇은 두께로 형성되어, 하부 전극(132)을 통해 가변 저항 패턴(152)을 가열시, 가변 저항 영역(154)의 부피를 줄일 수 있다. 다시 말해, 가변 저항 패턴(152)과 하부 전극(132)이 접촉하는 영역 주위의 가변 저항 물질이 일정 두께로 한정되어 가변 저항 영역(154)의 부피가 증가하는 것을 억제할 수 있다. 그리고, 가변 저항 패턴(152)이 일자형 하부 전극(132)을 가로지르고 있어, 가변 저항 패턴(152)이 하부 전극(132)의 상면 일부와 접촉되므로, 가변 저항 패턴(152)과 하부 전극(132) 간의 접촉 면적이 줄어들어, 가변 저항 영역(154)의 부피 또한 감소된다. 이와 같이, 가변 저항 영역(154)의 부피를 줄일 수 있으므로, 데이터 기입시 사용되는 전류량을 줄일 수 있어, 전력 소모를 줄일 수 있다. 한편, 가변 저항 메모리 장치의 동작시, 가변 저항 영역(154) 형태 및 부피는 전압 조건에 따라 달라질 수 있다.
U자형 가변 저항 패턴(152) 상에는, 가변 저항 패턴(152)의 표면을 따라 컨포말하게 형성된 열 손실 방지막(162)이 위치한다. 열 손실 방지막(162)은 절연 물 질로 형성되어, 상변화 물질을 가열시켜 상변화시킬 때, 발생되는 열이 손실되는 것을 방지한다. 그러므로, 작은 전류량으로도 상변화 물질을 용융점까지 가열시킬 수 있으므로, 가변 저항 메모리 장치의 소비 전력을 줄일 수 있다.
열 손실 방지막(162)은 하부 전극(132)을 통해 가변 저항 물질의 상태가 변화하는 영역인 가변 저항 영역(154) 위에 형성된다. 즉, 열 손실 방지막(162)은 U자형 가변 저항 패턴(152) 상의 바닥부(152a)를 덮으며, U자형 가변 저항 패턴(152)의 내벽을 따라 컨포말하게 연장될 수 있다.
가변 저항 패턴(152) 내벽에 열 손실 방지막(162)이 형성되므로, 작은 전류량으로도 상변화 물질의 저항 값을 변경할 수 있다. 이와 같은 열 손실 방지막(162)은, 예를 들어, SiON, C, ALD-AlN, GeN, Al2O3, MgO, SiO2, CaO, Y2O3, TiO2, Cr2O3, FeO, CoO, ZrO 및 CuO2로 이루어진 그룹 중 선택된 어느 하나를 포함하는 절연막으로 형성될 수 있다.
U자 형태의 열 손실 방지막(162) 상에는 가변 저항 패턴(152)의 측벽부(152b)들 사이를 채우는 절연막 패턴(145)이 매립되어 있다. 예를 들어, 절연막 패턴(145)은 산화막일 수 있다. 그러므로, U자형 가변 저항 패턴(152), 열 손실 방지막(162), 절연막 패턴(145) 및 제 2 층간 절연막(140)은 동일한 평면을 갖는다. 즉, 가변 저항 패턴(152)은 평면 상 하나의 워드 라인(110) 상부에 두 개의 라인들을 포함할 수 있다.
한편, 본 발명의 실시예들에서는 가변 저항 패턴(152)이 형성된 트렌치(142) 내에 열 손실 방지막(162) 및 절연막 패턴(145)이 매립되어 있는 것으로 도시하고 있으나, 열 손실 방지막(162) 및 절연막 패턴(145) 중 어느 하나만 트렌치 내에 매립될 수도 있다. 즉, U자 형태의 단면을 갖는 가변 저항 패턴(152)의 표면은 절연물질과 접촉될 수 있다.
U자형 가변 저항 패턴(152)의 상면 상에는 상부 전극(175)이 위치한다. 보다 구체적으로, 상부 전극(175)은 U자형 가변 저항 패턴(152), 열 손실 방지막(162) 및 절연막 패턴(145)을 덮고 있다. 즉, 상부 전극(175)은 U자형 가변 저항 패턴(152)의 측벽부(152b)들의 상면과 접촉된다. 이와 달리, 상부 전극(175)은 가변 저항 패턴(152)의 두 측벽부들 중 적어도 어느 하나와 접촉될 수도 있다. 상부 전극(175)은 하부 전극(132)과 일대일로 대응되는 플레이트 형태이거나, 하부의 워드 라인(110)과 수직한 라인 형태일 수 있다. 여기서, 라인 형태의 상부 전극(175)은 비트 라인(BL)으로 이용될 수도 있다.상부 전극(175)들 상에는 워드 라인(110)들을 가로지르는 비트 라인(195)들이 배치된다. 비트 라인(195)들은 콘택 플러그(185)를 통해 상부 전극(175)들과 전기적으로 연결될 수 있다. 상부 전극(175) 및 비트 라인(195) 각각은 배리어막(172, 192)과 도전막(174, 194)이 적층된 구조를 가질 수 있다. 콘택 플러그(185) 또한, 배리어막과 도전막이 적층된 구조를 가질 수 있다.
한편, 가변 저항 패턴(152) 상의 상부 전극(175)은 생략될 수도 있다. 즉, 비트 라인(195)과 연결되는 콘택 플러그(185)들이 U자형 가변 저항 패턴(152)의 상면과 직접 접촉될 수 있다. 이와 같은, 가변 저항 메모리 장치에서, 하부 전극(132)을 통해 가변 저항 패턴(152)에 전류가 흐르게 되면, 하부 전극(132)과 가 변 저항 패턴(152)의 접촉면에서 상변화가 일어날 수 있다. 여기서, 가변 저항 패턴(152)이 U자형 단면을 가지므로, 하부 전극(132)과 접촉하는 바닥부(152a)의 두께가 얇게 형성되어 있다. 그러므로, 전류량이 증가하더라도 가변 저항 영역(154)의 부피가 증가하는 것을 억제할 수 있다. 즉, 가변 저항 영역(154)의 부피를 줄일 수 있으므로, 가변 저항 패턴(152)의 상태를 변화시키는데 필요한 전류 량을 줄일 수 있다.
또한, 하부 전극(132)과 접촉하는 가변 저항 패턴(152)의 바닥부(152a) 상에는 열 손실 방지막(162)이 위치하고 있으므로, 가변 저항 패턴(152)이 가열될 때 주변으로 열 빠짐 현상을 방지할 수 있다.
또한, 가변 저항 패턴(152)이 일방향으로 신장되어 복수의 하부 전극들(132)과 접촉하고 있으므로, 가변 저항 패턴(152)과, 상부 전극(175) 또는 비트 라인(195) 간의 정렬 마진을 확보할 수 있다.
도 5a 내지 도 6b를 참조하여, 본 발명의 제 1 실시예에 따른 가변 저항 메모리 장치의 변형 실시예들에 대해 설명한다. 본 발명의 제 1 실시예와 실질적으로 동일한 구성 요소들에 대해서는 동일한 도면 부호를 사용하며, 중복되는 기술적 특징에 대한 상세한 설명은 생략하기로 한다.
도 5a 및 도 5b는 본 발명의 제 1 실시예에 따른 가변 저항 메모리 장치의 변형 실시예를 나타내는 단면도들로서, 도 3a의 A-A'선과, B-B 선을 따라 절단한 단면이다.
도 5a 및 도 5b를 참조하면, 하부 전극(132a)은 제 1 층간 절연막(120)의 상 면에서 돌출될 수 있다. 즉, 하부 전극(132a)의 상면이 제 1 층간 절연막(120)의 상면보다 높을 수 있다. 이에 따라, 가변 저항 패턴(152)은 돌출된 하부 전극(132a)의 외측벽 일부를 둘러싸도록 형성될 수 있다. 그리고, 복수의 하부 전극(132a)들의 상면들과 접촉하는 라인 형태의 가변 저항 패턴(152)은 하부 전극(132a) 상에서의 두께와, 제 1 층간 절연막(120) 상에서의 두께가 다르게 형성될 수 있다. 그러므로, 가변 저항 메모리 장치의 동작시 하부 전극(132a)의 돌출된 부분 둘레에 가변 저항 영역(154a)이 형성될 수 있다.
도 6a 및 도 6b는 본 발명의 제 1 실시예에 따른 가변 저항 메모리 장치의 다른 변형 실시예를 나타내는 단면도들로서, 도 3a의 A-A'선과, B-B 선을 따라 절단한 단면이다.
도 6a 및 도 6b를 참조하면, 하부 전극(132b)의 상면이 제 1 층간 절연막(120)의 상면으로부터 리세스될 수 있다. 이에 따라, 하부 전극(132b) 상에서 가변 저항 패턴(152)의 두께와, 제 1 층간 절연막(120) 상에서 가변 저항 패턴(152)의 두께가 다를 수 있다. 또한, 가변 저항 패턴(152)은 하부 전극(132b) 내로 하부가 삽입된 구조를 가질 수 있다. 다시 말해, 가변 저항 패턴(152)의 바닥면이 하부 전극(132b)의 상면보다 낮을 수 있다. 그러므로, 가변 저항 메모리 장치의 동작시 가변 저항 영역(154b)이 하부 전극(132b) 내로 삽입된 가변 저항 패턴(152)의 하부에 형성될 수 있다.
도 7a, 도 7b, 도 8a 및 도 8b를 참조하여, 본 발명의 제 2 실시예에 따른 가변 저항 메모리 장치에 대해 설명한다. 본 발명의 제 1 실시예와 실질적으로 동 일한 구성 요소들에 대해서는 동일한 도면 부호를 사용하며, 중복되는 기술적 특징에 대한 상세한 설명은 생략하기로 한다.
도 7a는 본 발명의 제 2 실시예에 따른 가변 저항 메모리 장치의 평면도이다. 도 7b는 도 7a의 단위 메모리 셀 영역을 나타낸 평면도이다. 도 8a 및 도 8b는 본 발명의 제 2 실시예에 따른 가변 저항 메모리 장치의 단면도들로서, 도 7a의 A-A'선과, B-B 선을 따라 절단한 단면이다.
도 7a 도 7b, 도 8a 및 도 8b를 참조하면, 워드 라인(110)들 및 선택 소자(미도시)들을 포함하는 반도체 기판(100) 상에 제 1 층간 절연막(120)이 위치한다. 제 1 층간 절연막(120) 내에는 원형 또는 사각형의 기둥(pillar) 형태를 갖는 하부 전극(134)들을 포함한다. 기둥 형태의 하부 전극(134)들은 워드 라인(100)들 상부에 매트릭스 형태로 배치될 수 있다. 한편, 기둥 형태의 하부 전극(134) 둘레에는 스페이서(미도시)가 형성될 수 있으며, 상기 스페이서를 이용하여 기둥 형태의 하부 전극(134)의 직경을 줄일 수 있다. 한편, 기둥 형태의 하부 전극(134)은, 도 5a 내지 도 6b를 참조하여 설명한 바와 같이, 제 1 층간 절연막(120)에서 돌출되거나 리세스될 수도 있다.
기둥 형태의 하부 전극(134)들 상에는 U자형 단면을 가지며, 일 방향으로 신장된 가변 저항 패턴(152)이 위치한다. 여기서, U자 형태의 단면을 갖는 가변 저항 패턴(152)은 도 4c에 도시된 바와 같이, 바닥부(152a)와, 양 측벽부들(152b)을 포함하며, 바닥부(152a)의 폭이 측벽부(152b)들 사이의 폭보다 작을 수 있다. 그라고, 가변 저항 패턴(152)의 바닥부(152a)는, 하부 전극(134) 상면의 전부 또는 일 부와 접촉될 수 있다. 즉, 가변 저항 패턴(152)의 바닥부(152a)의 폭은 하부 전극(134)의 폭보다 작거나 클 수 있다. 도 7b에서 해칭 부분은 하부 전극(134)과 가변 저항 패턴(152)이 접촉 영역을 나타낸다.
U자 형태의 가변 저항 패턴(152) 상에는 내벽을 따라 컨포말하게 형성된 열 손실 방지막(162)이 형성되어 있으며, 열 손실 방지막(162) 상에는 가변 저항 패턴(152)의 측벽부들 사이에 매립된 절연막(145)이 형성되어 있다.
U자형 가변 저항 패턴(152)의 상면 상에는 상부 전극(175)이 위치한다. 상부 전극(175)은 하부 전극(132)과 일대일로 대응되는 플레이트 형태이거나, 하부의 워드 라인(110)과 수직한 라인 형태일 수 있다. 여기서, 라인 형태의 상부 전극은 비트 라인(BL)으로 이용될 수도 있다.
상부 전극(175)들 상에는 워드 라인(110)들을 가로지르는 비트 라인(195)들이 배치된다. 비트 라인(195)들은 콘택 플러그(185)를 통해 상부 전극(175)들과 전기적으로 연결될 수 있다.
도 9a, 도 9b, 도 10a 및 도 10b를 참조하여, 본 발명의 제 3 실시예에 따른 가변 저항 메모리 장치에 대해 설명한다. 본 발명의 일 실시예와 실질적으로 동일한 구성 요소들에 대해서는 동일한 도면 부호를 사용하며, 중복되는 기술적 특징에 대한 상세한 설명은 생략하기로 한다.
도 9a, 도 9b, 도 10a 및 도 10b를 참조하면, 워드 라인(110)들 및 선택 소자들(미도시)을 포함하는 반도체 기판(100) 상에 제 1 층간 절연막(120)이 위치한다.
제 1 층간 절연막(120) 내에는 환형(ring type)의 상면을 갖는 하부 전극(136)들이 형성되어 있다. 즉, 제 1 층간 절연막(120)은 실린더 형태의 단면을 갖는 하부 전극(136)들을 포함한다. 실린더(cylinder) 형태의 하부 전극(136)들은 워드 라인(110)들 상부에 위치하며, 매트릭스 형태로 배치된다.
실린더 형태의 하부 전극(136)들 상에는 U자형 단면을 가지며, 일 방향으로 신장된 가변 저항 패턴(152)이 위치한다. 여기서, U자 형태의 단면을 갖는 가변 저항 패턴(152)은 도 4c에 도시된 바와 같이, 바닥부(152a)와, 양 측벽부들(152b)을 포함하며, 바닥부(152a)의 폭이 측벽부들(152b) 사이의 폭보다 작을 수 있다. 그라고, 가변 저항 패턴(152)의 바닥부(152a)는, 하부 전극(132)의 환형의 상면과 전부 또는 일부가 접촉될 수 있다. 즉, 가변 저항 패턴(152)의 바닥부(152a)의 폭은 하부 전극(136)의 폭보다 작거나 클 수 있다. 도 9b에서 해칭 부분은 하부 전극(136)과 가변 저항 패턴(152)의 접촉 영역을 나타낸다. 즉, 하부 전극(136)의 상면이 환형을 가지므로, 원형의 상면을 갖는 하부 전극(136)보다 가변 저항 패턴(152)과의 접촉 면적을 보다 줄일 수 있다. 이에 따라, 가변 저항 영역(154)의 부피를 줄일 수 있으므로, 데이터 기입시 사용되는 전류량을 줄일 수 있어, 전력 소모를 줄일 수 있다. 한편, 실린더 형태의 하부 전극(136)은, 도 5a 내지 도 6b를 참조하여 설명한 바와 같이, 제 1 층간 절연막(120)에서 돌출되거나 리세스될 수도 있다.
U자 형태의 가변 저항 패턴(152) 상에는 내벽을 따라 컨포말하게 형성된 열 손실 방지막(162)이 형성되어 있으며, 열 손실 방지막(162) 상에는 가변 저항 패턴(152)의 측벽부들 사이에 매립된 절연막이 형성되어 있다.
U자형 가변 저항 패턴(152)의 상면 상에는 상부 전극(175)이 위치한다. 상부 전극(175)은 하부 전극(136)과 일대일로 대응되는 플레이트 형태이거나, 하부의 워드 라인(110)과 수직한 라인 형태일 수 있다. 여기서, 라인 형태의 상부 전극(175)은 비트 라인(BL)으로 이용될 수도 있다.
상부 전극(175)들 상에는 워드 라인(110)들을 가로지르는 비트 라인(195)들이 배치된다. 비트 라인(195)들은 콘택 플러그(185)를 통해 상부 전극(175)들과 전기적으로 연결될 수 있다.
도 11a 및 도 11b는 본 발명의 제 3 실시예에 따른 가변 저항 메모리 장치의 변형 실시예들을 나타내는 단면도들로서, 도 9a의 A-A' 선을 따라 절단한 단면이다.
도 11a를 참조하면, 하부 전극(136a)은 실질적으로 L자형 단면을 가질 수 있다. L자형 단면을 갖는 하부 전극(136a)은 도 10a에 도시된 환형의 하부 전극(136)의 일부가 제거된 구조일 수 있다.
도 11b를 참조하면, 하부 전극(136b)은 비대칭적인 측부를 갖는 실린더 형태를 가질 수 있다. 즉, 도 10a에 도시된 환형의 하부 전극(136)의 일부를 제거함으로써, 가변 저항 패턴(152)과 접촉하는 상면의 면적을 줄일 수 있으며, J자 형태의 단면을 가질 수 있다.
도 11a 및 도 11b에 도시된 바와 같이, 환형의 상면을 갖는 하부 전극들(136a, 136b)의 일부를 제거함으로써, 환형의 상면을 갖는 하부 전극(136)보다 가변 저항 패턴(152)과의 접촉 면적을 보다 줄일 수 있다. 이에 따라, 가변 저항 영역(154)의 부피를 보다 줄일 수 있으므로, 데이터 기입시 사용되는 전류량을 줄일 수 있어, 전력 소모를 줄일 수 있다.
도 12a 및 도 12b를 참조하여, 본 발명의 제 4 실시예에 따른 가변 저항 메모리 장치에 대해 설명한다. 도 12a는 본 발명의 제 4 실시예에 따른 가변 저항 메모리 장치의 평면도이다. 도 12b는 도 12a의 단위 메모리 셀 영역을 나타낸 평면도이다.
도 12a 및 도 12b를 참조하면, 제 1 층간 절연막(120) 내에는 호형(arc type)의 상면을 갖는 하부 전극(138)들이 형성되어 있다. 호형(arc type)의 상면을 갖는 하부 전극(138)들은 워드 라인(110)들 상부에 위치하며, 매트릭스 형태로 배치된다. 또한, 호형(arc type)의 상면을 갖는 하부 전극(138)들은 인접한 메모리 셀과 대칭될 수 있다. 예를 들어, 호형의 상면을 갖는 하부 전극들(138)은, 인접한 두 개의 메모리 셀 영역들에 걸쳐 오프닝을 형성하고, 오프닝 내벽을 따라 컨포말하게 하부 전극용 도전막을 증착한 다음, 하부 전극용 도전막을 패터닝하여 두 개의 메모리 셀 영역들 사이의 하부 전극용 도전막을 제거함으로써 형성될 수 있다. 한편, 하부 전극(138)들은 호형의 상면을 갖는 대신 'ㄷ'자 형태로도 형성될 수 있다.
호형의 하부 전극(138)들 상에는 U자형 단면을 가지며, 하부 전극(138)의 호형의 상면들을 가로지르는 가변 저항 패턴(152)이 위치한다. 여기서, U자 형태의 단면을 갖는 가변 저항 패턴(152)은 도 4c에 도시된 바와 같이, 바닥부(152a)와, 양 측벽부들(152b)을 포함하며, 바닥부(152a)의 폭이 측벽부들(152b) 사이의 폭보 다 작을 수 있다. 그라고, 가변 저항 패턴(152)의 바닥부는, 하부 전극(132)의 환형의 상면과 전부 또는 일부가 접촉될 수 있다. 즉, 가변 저항 패턴(152)의 바닥부(152a)의 폭은 하부 전극(138)의 폭보다 작거나 클 수 있다.
이와 같이, 호형의 하부 전극(138)을 갖는 가변 저항 메모리 장치의 경우, 하부 전극(138) 형성시 패터닝 공정을 줄일 수 있으므로, 제조 공정상 유리할 수 있다. 그리고 하부 전극(138)과 U자형 단면을 갖는 가변 저항 패턴(152) 간의 접촉 면적을 줄일 수 있다. 도 12b에 하부 전극(138)과 가변 저항 패턴(152)의 접촉 부분을 해칭으로 표시하였다. 한편, 호형의 하부 전극(138)은, 도 5a 내지 도 6b를 참조하여 설명한 바와 같이, 제 1 층간 절연막(120)에서 돌출되거나 리세스될 수도 있다.
U자 형태의 가변 저항 패턴(152) 상에는 내벽을 따라 컨포말하게 형성된 열 손실 방지막(162)이 형성되어 있으며, 열 손실 방지막(162) 상에는 가변 저항 패턴(152)의 측벽부들 사이에 매립된 절연막이 형성되어 있다.
U자형 가변 저항 패턴(152)의 상면 상에는 상부 전극(175)이 위치한다. 상부 전극(175)은 하부 전극(136)과 일대일로 대응되는 플레이트 형태이거나, 하부의 워드 라인(110)과 수직한 라인 형태일 수 있다. 여기서, 라인 형태의 상부 전극(175)은 비트 라인(BL)으로 이용될 수도 있다.
상부 전극(175)들 상에는 워드 라인(110)들을 가로지르는 비트 라인(195)들이 배치된다. 비트 라인(195)들은 콘택 플러그(185)를 통해 상부 전극(175)들과 전기적으로 연결될 수 있다.
이와 같이, 호형의 하부 전극(138)을 포함하는 가변 저항 메모리 장치의 단면 구조는 도 4a 및 도 4b에 도시된 바와 같이 라인 형태의 하부 전극을 포함하는 가변 저항 메모리 장치의 단면 구조와 유사할 수 있다.
이하, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법에 대해 상세히 설명한다.
도 13a 내지 도 19a는 본 발명의 제 1 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 순서대로 나타내는 단면들로서, 도 3a의 A-A' 선을 따라 절단한 단면이다. 도 13b 내지 도 19b는 본 발명의 제 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 순서대로 나타내는 단면들로서, 도 3a의 B-B' 선을 따라 절단한 단면이다.
도 3a, 도 13a 및 도 13b를 참조하면, 워드 라인(110)들 및 선택 소자(미도시)들을 포함하는 반도체 기판(100)을 준비한다.
반도체 기판(100) 내의 워드 라인(110)들은 라인 형태로 불순물이 도핑된 불순물 영역일 수 있으며, 워드 라인(110)들 사이에 소자 분리막(미도시)을 형성할 수 있다. 워드 라인(110)들 상에는 다이오드 또는 트랜지스터들과 같은 선택 소자들(미도시)을 형성한다.
워드 라인(110)들 및 선택 소자(미도시)들을 포함하는 반도체 기판(100) 상에 제 1 층간 절연막(120)을 형성하고, 제 1 층간 절연막(120) 내에 하부 전극을 형성하기 위한 트렌치(122)들을 형성한다. 하부 전극용 트렌치(122)들은 반도체 기판(100)을 노출하며, 일 방향으로 신장될 수 있다. 즉, 하부 전극용 트렌치(122)는 워드 라인(110)들과 평행한 방향으로 신장되거나, 워드 라인(110)들과 수직한 방향으로 신장될 수 있다. 그리고, 하부 전극용 트렌치(122)는 인접한 두 개의 워드 라인(110)들 상부에 걸쳐 형성될 수 있다. 여기서, 하부 전극용 트렌치(122)는 본 발명의 실시예들에 따른 하부 전극의 형상에 따라 다양한 형태로 형성될 수 있다.
하부 전극용 트렌치(122)가 형성된 제 1 층간 절연막(120)의 표면을 따라 컨포말하게 하부 전극용 도전막(130)을 증착한다. 여기서, 하부 전극용 도전막(130)의 증착 두께에 따라 하부 전극의 선폭이 결정된다. 즉, 워드 라인(110)들의 선폭보다 작으며, 한계 해상도 이하의 선폭을 갖는 하부 전극을 형성할 수 있다.
하부 전극용 도전막(130)은, 예를 들어, Ti 막, TiSiX 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WSiX 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Ta 막, TaSiX 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, Ru 막, CoSiX 막, NiSiX 막, 도전성 탄소군(conductive C group) 막, Cu 막, 및 이들의 조합막으로 이루어진 그룹으로부터 선택된 막으로 형성할 수 있다.
도 3a, 도 14a 및 도 14b를 참조하면, 하부 전극용 도전막(130)을 패터닝하여, 제 1 층간 절연막(120) 내에 일자형 하부 전극(132)들을 형성한다.
보다 상세히 설명하면, 하부 전극용 트렌치(122) 상에 하부 전극용 도전막(130)을 컨포말하게 형성한 다음, 하부 전극용 도전막(130)을 이방성 식각하여, 트렌치(122)의 측벽 상에 하부 전극 패턴들을 형성한다. 이 때, 트렌치(122) 측벽 에 형성된 하부 전극 패턴들은 라인 형태를 가질 수 있다. 즉, 하부 전극 패턴들이 다수의 워드 라인(110)들 상부를 가로지르거나, 워드 라인(110)들 상부에 평행하게 형성될 수 있다.
하부 전극 패턴들 사이의 트렌치(122) 내에 절연막을 충진시키고, 하부 전극 패턴들의 상면이 노출되도록 평탄화한다. 절연막을 충진한 다음에는, 마스크 패턴(미도시)을 형성하고, 라인형 하부 전극 패턴들을 패터닝하여, 일자형 상면을 갖는 하부 전극(132)들을 형성한다. 즉 라인 형태의 하부 전극 패턴들을 소정 간격으로 제거하여, 일자형 상면을 갖는 다수의 하부 전극(132)들을 형성할 수 있다. 이와 같은 일자형 하부 전극(132)들은 제 1 방향 또는 제 2 방향으로 신장될 수 있으며, 하나의 워드 라인(110) 상부에 복수 개가 소정 간격 이격되어 배치될 수 있다.
도 13a 내지 도 14b에 걸쳐, 본 발명의 제 1 실시예에서는 일자형 하부 전극(132)들을 형성하는 것을 설명하고 있으나, 본 발명은 이에 제한되지 않으며, 사각형, 원형, 환형 또는 호형 등 다양한 형태의 상면을 갖는 하부 전극들을 형성하는 것도 가능하다. 간단히 설명하면, 반도체 기판(100) 상의 제 1 층간 절연막(120) 내에 하부 전극용 홀들을 형성하고, 내부에 도전 물질을 충진시켜 사각형 또는 원형의 기둥 형태의 하부 전극을 형성할 수 있다. 그리고, 하부 전극용 홀 내벽 상에 컨포말하게 하부 전극용 도전막을 형성하고, 하부 전극용 콘택 홀 내에 절연 물질을 충진시켜, 환형의 하부 전극을 형성할 수도 있다.
한편, 하부 전극(132)들의 표면에는 보호막(또는 식각 정지막, 미도시)이 형성될 수도 있다. 예를 들어, 보호막(미도시)은 SiN 또는 SiON으로 형성될 수 있다. 보호막(미도시)은 가변 저항 패턴을 형성하기 위한 트렌치(142)를 형성시, 하부 전극(132)을 보호할 수 있다.
다음으로, 도 15a 및 도 15b를 참조하면, 일자형 하부 전극(132)들이 형성된 제 1 층간 절연막(120) 상에, 제 2 층간 절연막(140)을 형성하고, 제 2 층간 절연막(140)을 패터닝하여 가변 저항 패턴을 형성하기 위한 트렌치(142)들을 형성한다.
여기서, 제 2 층간 절연막(140)은 예를 들어, BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma) 등과 같은 실리콘 산화막으로 형성할 수 있다.
가변 저항 패턴들을 형성하기 위한 트렌치(142)는 라인 형태를 가지며 다수의 하부 전극(132)들을 노출하도록 형성된다. 여기서, 트렌치(142)는 제 1 방향 또는 제 2 방향으로 신장되어, 하부의 워드 라인(110)과 수직하거나 평행할 수 있다. 즉, 트렌치(142)는 동일한 행 또는 열에 배치된 일자형 하부 전극(132)들의 상면들을 노출시킬 수 있다. 그리고, 트렌치(142)는 일자형 하부 전극(132)들의 장축 방향과 수직으로 신장될 수 있다.
또한, 트렌치(142)를 형성시, 상부에서 하부로 폭이 감소하도록 제 2 층간 절연막(140)을 이방성 식각할 수 있다. 따라서, 가변 저항 패턴들을 형성하기 위한 트렌치(142)는 상부 폭(WT)보다 하부 폭(WB)이 작게 형성될 수 있다. 그리고, 트렌치(142)의 하부 폭(WB)은 일자형 하부 전극(132)의 장축 폭(WBE)보다 작게 형성할 수 있다. 즉, 가변 저항 패턴용 트렌치(142)들에 의해 일자형 하부 전극(132)들의 상면 일부가 노출될 수 있다.
도 16a 및 도 16b를 참조하면, 트렌치(142)들이 형성된 제 2 층간 절연막(140)의 표면을 따라 가변 저항 물질막(150)을 컨포말하게 증착한다. 가변 저항 물질막(150)은 약 1nm 내지 50nm의 두께로 증착될 수 있으며, 바람직하게 약 3nm 내지 15nm의 두께로 증착될 수 있다. 가변 저항 물질막(150)으로는 칼코게나이드(chalcogenide) 물질과 같은 상변화 물질이 이용될 수 있다. 예를 들면, 가변 저항 물질막(150)은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, 및 C로 이루어진 그룹으로부터 선택된 두 개 이상의 화합물로 형성할 수 있다. 그리고, 가변 저항 물잘막(150)과 일자형 하부 전극들(132) 사이에는 계면 막(도시하지 않음)이 개재될 수도 있다.
여기서, 가변 저항 물질막(150)은 물리화학기상 증착(PVD: Physical Vapor Deposition) 또는 화학기상증착(CVD: Chemical Vapor Deposition) 방법을 통해 증착될 수 있다. 트렌치(142) 내에 컨포말하게 증착된 가변 저항 물질막(150)은 균일한 두께로 증착될 수 있으며, 트렌치(142)의 측벽보다 하부 전극(132)과 접하는 바닥면에 보다 두껍게 증착될 수도 있다.
이와 같이, 트렌치(142)의 표면을 따라 컨포말하게 가변 저항 물질막(150)을 형성함으로써, 가변 저항 물질을 홀 또는 트렌치 내에 매립할 때, 불량한 스텝 커버리지로 인한 보이드 발생과 같은 현상을 방지할 수 있다.
트렌치(142)의 표면을 따라 형성된 가변 저항 물질막(150) 상에는 열 손실 방지막(160)이 형성된다. 열 손실 방지막(160)은 가변 저항 물질막(150)의 표면을 따라 얇은 두께로 컨포말하게 형성될 수 있다. 그리고, 열 손실 방지막(160)은 가변 저항 물질막(150) 상에 트렌치(142)를 일부 또는 전부가 매립되도록 형성될 수도 있다. 열 손실 방지막(160)은, 예를 들어, SiON, C, ALD-AlN, GeN, Al2O3, MgO, SiO2, CaO, Y2O3, TiO2, Cr2O3, FeO, CoO, ZrO 및 CuO2로 이루어진 그룹 중 선택된 어느 하나를 포함하는 절연막을 증착하여 형성할 수 있다.
이러한 열 손실 방지막(160)은 하부 전극(132)에 의해 가변 저항 물질이 가열될 때, 열 빠짐(heat dissipation)을 방지하는 역할을 할 수 있다. 또한, 열 손실 방지막(160)은 가변 저항 물질막(150)을 각각의 가변 저항 패턴들로 분리하기 위한 후속 공정시, 식각 정지막의 역할을 할 수 있다. 즉, 열 손실 방지막(160)은 후속 공정으로부터 가변 저항 물질막(150)을 보호하는 역할을 할 수 있다.
도 17a 및 도 17b를 참조하면, 열 손실 방지막(160) 상에 트렌치(142)가 완전히 매립되도록 절연막(145)을 형성한다. 절연막(145)은 갭 필링(gap-filling) 특성이 우수한 물질을 이용하여 형성하는 것이 바람직하다. 예를 들어, 절연막(145)으로는, HDP (high density plasma) 산화물, PE-TEOS (plasma-enhanced tetraethylorthosilicate), BPSG (borophosphosilicate glass), USG (undoped silicate glass), FOX(flowable oxide) 또는 HSQ(hydrosilsesquioxane)를 사용할 수 있다. 또한, 절연막(145)으로 TOSZ(tonensilazene)와 같은 SOG (spin on glass) 계열의 물질을 사용할 수도 있다.
트렌치(142) 내에 절연막(145)을 충진시킨 다음에는, 평탄화 공정을 수행하여, 가변 저항 물질막(150)을 각각의 가변 저항 패턴(152)들로 분리한다. 평탄화 공정으로는 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 공정 또는 에치-백(etch-back) 공정이 수행될 수 있다. 이 때, 열 손실 방지막(160)이 식각 정지막 역할을 할 수 있다.
평탄화 공정을 수행함에 따라, 각각의 트렌치(142) 내에 U자형 단면을 갖는 가변 저항 패턴(152)이 형성된다. 그리고, 평탄화 공정에 따라, 제 2 층간 절연막(140), 가변 저항 패턴(152), 열 손실 방지막(162) 및 절연막 패턴(145)의 상면이 동일한 평면을 형성한다.
도 18a 및 도 18b를 참조하면, 평탄화 공정 후, 불활성 기체를 이용한 플라즈마 처리가 수행될 수 있다. 플라즈마 처리는 평탄화 공정에 의한 가변 저항 패턴의 표면 손상 또는 표면 오염 물질을 제거할 수 있다.
즉, 불활성 기체에 RF 파워를 인가하여 플라즈마를 발생시키고, 플라즈마를 가변 저항 패턴 표면과 반응시킨다. 이에 따라, 평탄화 공정시 손상된 가변 저항 패턴의 표면이 제거될 수 있다. 여기서, 불활성 기체로는, 예를 들어, Ar, He, Ne, Kr 또는 Xe가 이용될 수 있다.
도 19a 및 도 19b를 참조하면, 플라즈마 처리된 가변 저항 패턴(152) 상에 상부 전극(175)들을 형성한다.
즉, 가변 저항 패턴(152)들을 포함하는 제 2 층간 절연막(140) 상에 상부 전극용 도전막(174)을 형성한다. 예를 들어, 상부 전극용 도전막(174)은 Ti 막, TiSiX- 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WSiX 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Ta 막, TaSiX 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, Ru 막, CoSi 막, NiSi 막, 도전성 탄소군(conductive C group) 막, Cu 막, 및 이들의 조합막으로 이루어진 그룹으로부터 선택된 하나로 형성할 수 있다.
상부 전극용 도전막(174)을 형성하기 전, 가변 저항 패턴(152)과 상부 전극(175) 사이의 물질 확산을 방지하기 위한 배리어막(172)을 형성할 수 있다. 배리어막(172)은 Ti, Ta, Mo, Hf, Zr, Cr, W, Nb, V, N, C, Al, B, P, O 및 S 중 적어도 하나를 포함할 수 있다. 예를 들어, 배리어막(172)은 TiN, TiW, TiCN, TiAlN, TiSiC, TaN, TaSiN, WN, MoN 및 CN 중 적어도 하나를 포함할 수 있다.
이어서, 배리어막(172) 및 상부 전극용 도전막(174)을 패터닝하여 가변 저항 패턴들 상에 상부 전극(175)을 형성한다. 여기서, 상부 전극(175)들은 평판 형태로 하부 전극(132)들 상부에 각각 일대일로 형성될 수 있으며, 워드 라인(110)의 방향과 수직한 제 2 방향으로 연장된 라인 형태로 형성할 수도 있다. 상부 전극(175)을 라인 형태로 형성할 경우, 상부 전극(175)은 비트 라인으로 이용될 수도 있다.
상부 전극(175)을 형성한 다음에는, 상부 전극(175)들 상에 콘택 플러그(185)를 형성하고, 워드 라인(도 3의 110 참조)들과 수직한 방향으로 신장된 비트 라인(195)들을 형성할 수 있다.
즉, 도 4a 및 도 4b에 도시된 바와 같이, 상부 전극(175)이 형성된 제 2 층간 절연막(160) 상에 제 3 층간 절연막(180)을 형성하고, 제 3 층간 절연막(180)을 패터닝하여, 상부 전극(175)들을 각각 노출시키는 비트 라인용 콘택홀을 형성한다. 이어서, 비트라인용 콘택 홀 내에 도전 물질을 충진시켜 콘택 플러그(185)를 형성한 다음, 제 3 절연층(180) 상에 콘택 플러그(185)와 접촉되는 비트 라인(195)들을 형성한다. 이 때, 비트 라인(195)들은 하부의 워드 라인(110 참조)들의 방향과 수직으로 형성된다.
도 20은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 적용 예를 나타낸 메모리 시스템의 블록도이다.
도 20을 참조하면, 본 발명에 따른 메모리 시스템(1000)은 가변 저항 메모리 장치(예를 들어, PRAM; 1100) 및 메모리 컨트롤러(1200)로 구성되는 반도체 메모리 장치(1300), 시스템 버스(1450)에 전기적으로 연결된 중앙처리장치(1500), 사용자 인터페이스(1600), 전원 공급 장치(1700)를 포함한다.
가변 저항 메모리 장치(1100)에는 사용자 인터페이스(1600)를 통해서 제공되거나 또는, 중앙처리장치(1500)에 의해서 처리된 데이터가 메모리 컨트롤러(1200)를 통해 저장된다. 가변 저항 메모리 장치(1100)는 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 메모리 시스템(1000)의 쓰기 속도가 획기적으로 빨라질 것이다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(1000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 메모리 시스템(1000)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
나아가, 본 발명에 따른 가변 저항 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 가변 저항 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 특성을 나타내는 그래프이다.
도 3a는 본 발명의 제 1 실시예에 따른 가변 저항 메모리 장치의 평면도이다.
도 3b는 도 3a의 단위 메모리 셀 영역을 나타낸 평면도이다.
도 4a 및 도 4b는 본 발명의 제 1 실시예에 따른 가변 저항 메모리 장치의 단면도들로서, 도 3a의 A-A'선과, B-B 선을 따라 절단한 단면이다.
도 4c는 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 가변 저항 패턴을 나타내는 도면이다.
도 5a 및 도 5b는 본 발명의 제 1 실시예에 따른 가변 저항 메모리 장치의 변형 실시예를 나타내는 단면도들로서, 도 3a의 A-A'선과, B-B 선을 따라 절단한 단면이다.
도 6a 및 도 6b는 본 발명의 제 1 실시예에 따른 가변 저항 메모리 장치의 다른 변형 실시예를 나타내는 단면도들로서, 도 3a의 A-A'선과, B-B 선을 따라 절단한 단면이다. 도 7a는 본 발명의 제 2 실시예에 따른 가변 저항 메모리 장치의 평면도이다.
도 7b는 도 7a의 단위 메모리 셀 영역을 나타낸 평면도이다.
도 8a 및 도 8b는 본 발명의 제 2 실시예에 따른 가변 저항 메모리 장치의 단면도들로서, 도 8a의 A-A'선과, B-B 선을 따라 절단한 단면이다.
도 9a는 본 발명의 제 3 실시예에 따른 가변 저항 메모리 장치의 평면도이다.
도 9b는 도 9a의 단위 메모리 셀 영역을 나타낸 평면도이다.
도 10a 및 도 10b는 본 발명의 제 3 실시예에 따른 가변 저항 메모리 장치의 단면도들로서, 도 10a의 A-A'선과, B-B 선을 따라 절단한 단면이다.
도 11a 및 도 11b는 본 발명의 제 3 실시예에 따른 가변 저항 메모리 장치의 변형 실시예들을 나타내는 단면도들로서, 도 9a의 A-A'선을 따라 절단한 단면이다.
도 12a는 본 발명의 제 4 실시예에 따른 가변 저항 메모리 장치의 평면도이다.
도 12b는 도 12a의 단위 메모리 셀 영역을 나타낸 평면도이다.
도 13a 내지 도 19a는 본 발명의 제 1 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 순서대로 나타내는 단면들로서, 도 3a의 A-A'선을 따라 절단한 단면이다.
도 13b 내지 도 19b는 본 발명의 제 1 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 순서대로 나타내는 단면들로서, 도 3a의 B-B'선을 따라 절단한 단면이다.
도 20은 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 적용 예를 나타낸 메모리 시스템의 블록도이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 반도체 기판 110: 워드 라인
120: 제 1 층간 절연막 132: 하부 전극
140: 제 2 층간 절연막 152: 가변 저항 패턴
162: 열 손실 방지막 175: 상부 전극
160: 제 3 층간 절연막 195: 비트 라인
Claims (20)
- 복수의 하부 전극들;상기 복수의 하부 전극들의 상면들을 노출시키는 트렌치;상기 복수의 하부 전극들의 상면들과 접촉하는 바닥부와, 상기 바닥부의 가장자리 부분과 연결되며 상기 트렌치의 양 측벽들을 덮는 측벽부들을 갖는 가변 저항 패턴; 및상기 가변 저항 패턴 상의 상부 전극을 포함하는 가변 저항 메모리 장치.
- 제 1 항에 있어서,상기 트렌치는 일 방향으로 신장된 라인 형태를 갖는 가변 저항 메모리 장치.
- 제 1 항에 있어서,상기 트렌치는 상기 하부 전극들 각각의 상면을 일부 또는 전부 노출시키는 가변 저항 메모리 장치.
- 제 1 항에 있어서,상기 가변 저항 패턴의 내벽을 따라 컨포말하게 형성된 열 손실 방지막을 더 포함하는 가변 저항 메모리 장치.
- 제 4 항에 있어서,상기 열 손실 방지막은, SiN, PE-SiN, SiON, C, ALD-AlN, GeN, Al2O3, MgO, SiO2, CaO, Y2O3, TiO2, Cr2O3, FeO, CoO, ZrO 및 CuO2로 이루어진 그룹 중 선택된 적어도 어느 하나를 포함하는 가변 저항 메모리 장치.
- 제 1 항에 있어서,상기 가변 저항 패턴의 상기 바닥부의 폭이, 상기 가변 저항 패턴의 상기 측벽부들 사이의 폭보다 작은 가변 저항 메모리 장치.
- 제 1 항에 있어서,상기 가변 저항 패턴의 상기 측벽부의 두께보다 상기 가변 저항 패턴의 상기 바닥부의 두께가 두껍거나, 상기 측벽부의 두께와 상기 바닥부의 두께가 실질적으로 동일한 가변 저항 메모리 장치.
- 제 1 항에 있어서,상기 하부 전극들은 사각형, 원형, 환형(ring type), 호형(arc type) 또는 일자형(line type)의 상면을 갖는 가변 저항 메모리 장치.
- 제 8 항에 있어서,상기 하부 전극은 일자형 상면을 가지며, 상기 가변 저항 패턴은 상기 일자형 하부 전극의 장축 방향과 수직한 방향으로 신장된 가변 저항 메모리 장치.
- 제 1 항에 있어서,상기 가변 저항 패턴은 상기 하부 전극들의 외측벽 일부를 덮거나, 상기 가변 저항 패턴의 하부가 상기 하부 전극들 내부로 삽입된 가변 저항 메모리 장치.
- 제 1 항에 있어서,상기 상부 전극은 상기 가변 저항 패턴과 동일 방향으로 신장된 라인 형태를 갖는 가변 저항 메모리 장치.
- 제 11 항에 있어서,상기 상부 전극은 상기 가변 저항 패턴의 측벽부들의 상면들과 전부 또는 일부가 접촉되는 가변 저항 메모리 장치.
- 반도체 기판 상에 복수의 하부 전극들을 형성하고,상기 복수의 하부 전극들 상의 층간 절연막 내에, 상기 복수의 하부 전극들을 노출시키는 트렌치를 형성하고,상기 트렌치의 내벽을 따라 컨포말하게 가변 저항 패턴을 형성하고,상기 가변 저항 패턴 상에 상부 전극을 형성하는 것을 포함하는 가변 저항 메모리 장치의 제조 방법.
- 제 13 항에 있어서, 상기 가변 저항 패턴을 형성하는 것은,상기 트렌치가 형성된 상기 층간 절연막의 표면을 따라 컨포말하게 가변 저항 물질막을 형성하고,상기 가변 저항 물질막 상에 절연막을 채워 상기 트렌치를 매립하고,상기 층간 절연막이 노출될 때까지, 상기 가변 저항 물질막 및 상기 절연막을 평탄화하는 것을 포함하는 가변 저항 메모리 장치의 제조 방법.
- 제 14 항에 있어서,상기 가변 저항 패턴의 내벽을 따라 컨포말하게 열 손실 방지막을 형성하는 것을 더 포함하는 가변 저항 메모리 장치의 제조 방법.
- 제 15 항에 있어서,상기 열 손실 방지막은 SiN, PE-SiN, SiON, C, ALD-AlN, GeN, Al2O3, MgO, SiO2, CaO, Y2O3, TiO2, Cr2O3, FeO, CoO, ZrO 및 CuO2로 이루어진 그룹 중 선택된 적어도 어느 하나를 포함하는 가변 저항 메모리 장치의 제조 방법.
- 제 13 항에 있어서,상기 트렌치를 형성하는 것은, 일 방향으로 신장된 라인 형태로 형성하는 가변 저항 메모리 장치의 제조 방법.
- 제 13 항에 있어서,상기 트렌치는 상부에서 하부로 폭이 감소하는 경사진 측벽을 갖는 가변 저항 메모리 장치의 제조 방법.
- 제 13 항에 있어서,상기 하부 전극들은 사각형, 원형, 환형(ring type), 호형(arc type) 또는 일자형(line type)의 상면으로 형성하는 가변 저항 메모리 장치의 제조 방법.
- 제 13 항에 있어서,상기 하부 전극은 일자형 상면을 갖도록 형성하고,상기 트렌치는 상기 일자형 하부 전극의 장축 방향과 수직한 방향으로 신장되도록 형성하는 가변 저항 메모리 장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/549,887 US20100051896A1 (en) | 2008-09-02 | 2009-08-28 | Variable resistance memory device using a channel-shaped variable resistance pattern |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080086413 | 2008-09-02 | ||
| KR20080086413 | 2008-09-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100027949A true KR20100027949A (ko) | 2010-03-11 |
Family
ID=42178841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090050491A KR20100027949A (ko) | 2008-09-02 | 2009-06-08 | 가변 저항 메모리 장치 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20100027949A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140014798A (ko) * | 2012-07-26 | 2014-02-06 | 에스케이하이닉스 주식회사 | 가변 저항 메모리 장치 및 그 제조 방법 |
| KR20180015000A (ko) * | 2016-08-02 | 2018-02-12 | 에스케이하이닉스 주식회사 | 스위칭 소자를 포함하는 반도체 집적 회로 장치 및 그 제조방법 |
-
2009
- 2009-06-08 KR KR1020090050491A patent/KR20100027949A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20180015000A (ko) * | 2016-08-02 | 2018-02-12 | 에스케이하이닉스 주식회사 | 스위칭 소자를 포함하는 반도체 집적 회로 장치 및 그 제조방법 |
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