JP4648940B2 - 可変抵抗素子の製造方法 - Google Patents

Description

本発明は、一方の電極と他方の電極と可変抵抗体とを備え、前記可変抵抗体が前記一方の電極と前記他方の電極とに挟持された領域に存し、両電極間に電圧パルスを印加することにより電気抵抗が変化する可変抵抗素子の製造方法に関する。

近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。しかしながら、現状のこれらメモリデバイスには各々一長一短があり、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリの各利点を併せ持つ「ユニバーサルメモリ」の理想実現には未だ遠い。

これら既存技術に対して、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（登録商標）が提案されている。この構成を図２６に示す。

図２６に示されるように、従来構成の可変抵抗素子は、下部電極１０３と可変抵抗体１０２と上部電極１０１とが順に積層された構造となっており、上部電極１０１及び下部電極１０３間に電圧パルスを印加することにより、抵抗値を可逆的に変化させることができる性質を有する。この可逆的な抵抗変化動作（以下では「スイッチング動作」と称する）によって変化する抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が実現できる構成である。

この不揮発性半導体記憶装置は、可変抵抗素子を備える複数のメモリセル夫々を行方向及び列方向にマトリクス状に配列してメモリセルアレイを形成するとともに、このメモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び読み出し動作を制御する周辺回路を配置して構成される。そして、このメモリセルとしては、その構成要素の違いから、１つのメモリセルが１つの選択トランジスタＴと１つの可変抵抗素子Ｒとから構成される（「１Ｔ／１Ｒ型」と称される）メモリセルや、１つの可変抵抗素子Ｒのみから構成される（「１Ｒ型」と称される）メモリセル等が存在する。このうち、１Ｔ／１Ｒ型メモリセルの構成例を図２７に示す。

図２７は１Ｔ／１Ｒ型のメモリセルによるメモリセルアレイの一構成例を示す等価回路図である。各メモリセルの選択トランジスタＴのゲートはワード線（ＷＬ１〜ＷＬｎ）に接続されており、各メモリセルの選択トランジスタＴのソースはソース線（ＳＬ１〜ＳＬｎ）に接続されている（ｎは自然数）。又、各メモリセル毎の可変抵抗素子Ｒの一方の電極は選択トランジスタＴのドレインに接続されており、可変抵抗素子Ｒの他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている（ｍは自然数）。又、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ１０６に接続され、各ソース線ＳＬ１〜ＳＬｎはそれぞれソース線デコーダ１０７に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ１０５に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ１０４内の特定のメモリセルへの書込み、消去及び読み出し動作のための特定のビット線、ワード線及びソース線が選択される構成である。

図２８は、図２７におけるメモリセルアレイ１０４を構成する一メモリセルの断面模式図である。本構成では、選択トランジスタＴと可変抵抗素子Ｒとでひとつのメモリセルを形成している。選択トランジスタＴは、ゲート絶縁膜１１３、ゲート電極１１４、及びドレイン拡散層領域１１５とソース拡散層領域１１６から構成されており、素子分離領域１１２を形成した半導体基板１１１の上面に形成される。又、可変抵抗素子Ｒは、下部電極１１８と可変抵抗体１１９と上部電極１２０とから構成されている。

又、トランジスタＴのゲート電極１１４がワード線を構成しており、ソース線配線１２４はコンタクトプラグ１２２を介してトランジスタＴのソース拡散層領域１１６と電気的に接続している。又、ビット線配線１２３はコンタクトプラグ１２１を介して可変抵抗素子Ｒの上部電極１２０と電気的に接続している一方で、可変抵抗素子Ｒの下部電極１１８はコンタクトプラグ１１７を介してトランジスタＴのドレイン拡散層領域１１５と電気的に接続している。

このように選択トランジスタＴと可変抵抗素子Ｒとが直列に配置される構成により、ワード線の電位変化によって選択されたメモリセルのトランジスタがオン状態となり、更にビット線の電位変化によって選択されたメモリセルの可変抵抗素子Ｒのみに選択的に書込、或いは消去することができる構成となっている。

図２９は、１Ｒ型のメモリセルの一構成例を示す等価回路図である。各メモリセルは可変抵抗素子Ｒのみから構成されており、可変抵抗素子Ｒの一方の電極はワード線（ＷＬ１〜ＷＬｎ）に、又他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている。又、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ１３３に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ１３２に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ１３１内の特定のメモリセルへの書込み、消去及び読み出し動作のための特定のビット線及びワード線が選択される構成である。

図３０は図２９におけるメモリセルアレイ１３１を構成するメモリセルの一例を示す斜視構造模式図である。図３０に示されるように、上部電極配線１４３と下部電極配線１４１とがそれぞれ交差するように配列されており、これらの一方がビット線を形成し、他方がワード線を形成する。又、各電極の交点（通常、「クロスポイント」と称される）に可変抵抗体１４２を配した構造となっている。図３０の例では便宜上、上部電極１４３と可変抵抗体１４２を同じ形状に加工しているが、可変抵抗体１４２のスイッチング動作に対して電気的に寄与する部分は上部電極１４３と下部電極１４１の交差するクロスポイントの領域になる。

尚、上記図２８中の可変抵抗体１１９或いは図３０中の可変抵抗体１４２に利用される可変抵抗体材料としては、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ ＬｉｕやＡｌｅｘ Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。この方法は超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れるという極めて画期的なものである。尚、特許文献１に例示する素子構造では、可変抵抗体の材料としてはペロブスカイト型酸化物である結晶性プラセオジウム・カルシウム・マンガン酸化物Ｐｒ_１−ｘＣａ_ｘＭｎＯ_３（ＰＣＭＯ）膜が用いられている。

又、他の可変抵抗体材料としては、チタン酸化（ＴｉＯ_２）膜、ニッケル酸化（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ_２Ｏ_５）膜などの遷移金属元素の酸化物についても、可逆的な抵抗変化を示すことが非特許文献２及び特許文献２などから知られている。このうち、ＮｉＯを用いたスイッチング動作の現象が非特許文献３に詳細に報告されている。

米国特許第６２０４１３９号明細書 特表２００２−５３７６２７号公報 Ｌｉｕ，Ｓ．Ｑ．ほか、"Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ ｒｅｖｅｒｓｉｂｌｅ Ｒｅｓｉｓｔａｎｃｅ ｃｈａｎｇｅ ｅｆｆｅｃｔｉｎ ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｆｉｌｍｓ"，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ， Ｖｏｌ．７６，ｐｐ．２７４９−２７５１，２０００年 Ｈ．Ｐａｇｎｉａほか、"Ｂｉｓｔａｂｌｅ Ｓｗｉｔｃｈｉｎｇｉｎ Ｅｌｅｃｔｒｏｆｏｒｍｅｄ Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−ＭｅｔａｌＤｅｖｉｃｅｓ"，Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（ａ），ｖｏｌ．１０８，ｐｐ．１１−６５，１９８８年 Ｂａｅｋ，Ｉ．Ｇ．ほか、"Ｈｉｇｈｌｙ Ｓｃａｌａｂｌｅ Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ ｕｓｉｎｇ Ｓｉｍｐｌｅ Ｂｉｎａｒｙ Ｏｘｉｄｅ Ｄｒｉｖｅｎ ｂｙ Ａｓｙｍｍｅｔｒｉｃ Ｕｎｉｐｏｌａｒ Ｖｏｌｔａｇｅ Ｐｕｌｓｅｓ"，ＩＥＤＭ ０４，ｐｐ．５８７−５９０，２００４年

上記の各従来技術によれば、可変抵抗素子Ｒは基板上に下部電極、可変抵抗体、上部電極の順に積層されて形成される。そのため、安定したスイッチング動作の可変抵抗素子を再現性良く達成するためには、下部電極と可変抵抗体の接触抵抗及び可変抵抗体と上部電極の接触抵抗が、同一ウェハ内の各メモリセル間、或いはウェハ間において安定していることが必須である。

しかし、従来方法では、電極及び可変抵抗体の表面は、加工プロセスにおいて使用されるガス・薬液等に晒されるため、常に清浄な表面を有していると言えない。又、下部電極及び可変抵抗体成膜後の自然酸化の影響や上層に堆積される膜の成膜プロセス雰囲気の影響により、接触抵抗が安定しないという問題がある。

本発明は、上記の問題に鑑みてなされたものであり、安定したスイッチング動作を再現性良く達成することができる可変抵抗素子の製造方法を提供することを目的とする。

上記目的を達成するための本発明に係る可変抵抗素子の製造方法は、第１電極と第２電極と可変抵抗体とを備え、前記可変抵抗体が前記第１電極と前記第２電極とに狭持された領域に存し、前記第１電極と前記第２電極との間に電圧パルスを印加することにより、前記第１電極と前記第２電極との間の電気抵抗が変化する可変抵抗素子の製造方法であって、前記第１電極と前記第２電極と前記可変抵抗体の前駆体となる一の導電膜を堆積後、前記導電膜の一部を前記可変抵抗体に変化させると共に、当該可変抵抗体によって分断された前記導電膜の残余部分を前記第１電極及び前記第２電極とすることを第１の特徴とする。

本発明に係る可変抵抗素子の製造方法の上記第１の特徴によれば、可変抵抗素子を構成する第１及び第２電極、並びに可変抵抗体は、何れも元々同一の導電膜からなり、当該導電膜の一部が可変抵抗体に変化し、この可変抵抗体によって導電膜が分断されることで第１及び第２電極が形成される。従って、可変抵抗体形成後に導電膜を堆積することで一方の電極を構成する従来の製造方法と異なり、可変抵抗体と電極（第１及び第２の両電極）の界面が成膜雰囲気或いは大気に暴露されることがない。このため、当該界面にパーティクル等が付着することによる接触抵抗のバラツキを招来せず、同一ウェハ内の各メモリセル間、並びに異なるウェハ間において接触抵抗を安定化させることができる。従って、可変抵抗体の両端にかかる電圧を均一化することができ、安定したスイッチング動作を有する可変抵抗素子を再現良く形成できる。

又、本発明に係る可変抵抗素子の製造方法は、上記第１の特徴に加えて、半導体基板上に前記導電膜を堆積する導電膜堆積工程と、前記導電膜に対して酸化処理を施すことで、前記導電膜の一部領域に前記可変抵抗体を形成すると共に、当該可変抵抗体によって前記導電膜を分断することで前記第１電極及び前記第２電極を形成する酸化工程と、前記酸化工程終了後、全面に保護用層間絶縁膜を堆積する保護絶縁膜堆積工程と、を有することを第２の特徴とする。

本発明に係る可変抵抗素子の製造方法の上記第２の特徴によれば、可変抵抗体と両電極との界面を雰囲気或いは大気に暴露することなく、一の導電膜から可変抵抗体並びに第１及び第２電極を形成することができる。

又、本発明に係る可変抵抗素子の製造方法は、上記第２の特徴に加えて、前記導電膜堆積工程終了後で前記酸化工程開始前に、前記導電膜の上面を含むように第１層間絶縁膜を堆積する第１絶縁膜堆積工程と、前記第１絶縁膜堆積工程終了後、前記第１層間絶縁膜の一部を開口して前記導電膜の一部の上面を露出する開口部形成工程と、を有し、前記酸化工程によって、前記開口部を介して露出されている前記導電膜の周辺領域が酸化されることを第３の特徴とする。

本発明に係る可変抵抗素子の製造方法の上記第３の特徴によれば、開口部を介して露出されている前記導電膜から酸化が進行して可変抵抗体に変化していくことで、元々は一体であった前記導電膜を、前記開口部周辺に形成される可変抵抗体を挟んで両側に第１及び第２電極を有する構成に変化させることができ、これによって可変抵抗体と両電極との界面が露出されることなく可変抵抗素子を製造することができる。

又、本発明に係る可変抵抗素子の製造方法は、上記第３の特徴に加えて、前記開口部形成工程終了後で前記酸化工程開始前に、前記開口部を介して露出されている前記導電膜の露出部分の一部を除去することで前記開口部底面に位置する前記導電膜の膜厚を薄くする薄膜化工程を有することを第４の特徴とする。

本発明に係る可変抵抗素子の製造方法の上記第４の特徴によれば、前記開口部底面の膜厚が薄膜化されているため、前記酸化工程によって当該薄膜化されている前記開口部底面に形成された導電膜の膜厚全てに亘る酸化処理を容易に施すことができる。これによって、当該酸化処理を介して形成される可変抵抗体によって前記導電膜が分断される結果、第１及び第２電極の間に可変抵抗体が狭持されてなる可変抵抗素子を、可変抵抗体と両電極との界面を露出させることなく容易に製造することができる。

又、本発明に係る可変抵抗素子の製造方法は、上記第２の特徴に加えて、前記導電膜堆積工程前に、前記半導体基板上に第１層間絶縁膜を堆積する第１絶縁膜堆積工程と、前記第１層間絶縁膜の所定領域を開口して少なくとも２つの分離された開口部を形成する開口部形成工程と、を有し、前記導電膜堆積工程終了後で前記酸化工程開始前に、前記開口部以外の領域に堆積された前記導電膜が完全には除去されない範囲内で堆積された前記導電膜の膜厚を薄くする薄膜化工程を有し、前記導電膜堆積工程が、前記２つの開口部を完全に充填するように前記導電膜を堆積する工程であり、前記酸化工程が、前記開口部以外の領域に堆積されている前記導電膜の膜厚以上であって、上面位置から前記開口部の底面まで堆積されている前記導電膜の膜厚未満の厚み分だけ前記導電膜を酸化することで前記可変抵抗体を形成する工程であることを第５の特徴とする。

本発明に係る可変抵抗素子の製造方法の上記第５の特徴によれば、開口部底面の上層に形成されている導電膜の膜厚が、開口部以外の領域に堆積されている導電膜の膜厚よりも厚く構成されるため、酸化工程によって導電膜を露出面から酸化させることで、開口部以外の領域に堆積されている導電膜の膜厚分を完全に酸化した状態においても、開口部内には開口部の深さ分に相当する未酸化の導電膜が残存される。即ち、開口部以外の領域に堆積されている導電膜については完全に酸化すると共に、開口部内には未酸化の導電膜が残存するような条件下で酸化工程を行うことにより、一の導電膜を各開口部に残存する２つの導電膜（電極）と可変抵抗体とに分断することができる。これにより、可変抵抗体と各電極との界面を雰囲気或いは大気暴露させることなく可変抵抗素子を製造することができる。

又、本発明に係る可変抵抗素子の製造方法は、上記第２の特徴に加えて、前記導電膜堆積工程で堆積される前記導電膜が、一部に他より膜厚の薄い局部薄膜領域を有する堆積形状となるよう、前記導電膜堆積工程前に、予め前記導電膜の下地層に対して所定の導電膜堆積前処理を実行することを第６の特徴とする。

本発明に係る可変抵抗素子の製造方法の上記第６の特徴によれば、導電膜堆積前処理を施した後に導電膜堆積工程を施すため、導電膜堆積工程後に堆積される導電膜は一部に他よりも膜厚の薄い局部薄膜領域が形成される。従って、酸化工程において、当該局部薄膜領域に対し、当該局部薄膜領域が有する膜厚分を酸化して可変抵抗体に変化させることで、導電膜堆積工程によって堆積された一の導電膜を当該可変抵抗体によって２つの導電領域（電極）に分断することができる。これにより、可変抵抗体と各電極との界面を雰囲気或いは大気暴露させることなく可変抵抗素子を製造することができる。

又、本発明に係る可変抵抗素子の製造方法は、上記第６の特徴に加えて、前記導電膜堆積前処理が、半導体基板上に第１層間絶縁膜を堆積する第１絶縁膜堆積工程と、前記第１層間絶縁膜の所定領域に下方へ進むほど開口面積が狭くなるテーパ形状の開口部を形成する開口部形成工程と、を有し、前記導電膜堆積工程が、前記開口部の内部を完全には充填しないように前記導電膜を全面に堆積し、前記開口部の内側側壁の少なくとも一部に前記局部薄膜領域を形成する工程であり、前記酸化工程が、前記導電膜を露出面側から酸化することで前記可変抵抗体を形成すると共に、少なくとも前記局部薄膜領域を酸化させることで、酸化されて前記可変抵抗体に変化した前記局部薄膜領域によって前記開口部の底面側に形成されている前記導電膜と前記局部薄膜領域より上側の領域に形成されている前記導電膜とを分断し、前記第１電極及び前記第２電極を形成する工程であることを第７の特徴とする。

本発明に係る可変抵抗素子の製造方法の上記第７の特徴によれば、導電膜堆積前において開口部がテーパ形状に加工されているため、導電膜堆積工程において堆積される導電膜が開口部の内側側壁の傾斜部分において局部薄膜領域を形成する。従って、酸化工程において、当該局部薄膜領域に対し、当該局部薄膜領域が有する膜厚分を酸化して可変抵抗体に変化させることで、導電膜堆積工程によって堆積された一の導電膜を当該可変抵抗体によって２つの導電領域（電極）に分断することができる。これにより、可変抵抗体と各電極との界面を雰囲気或いは大気暴露させることなく可変抵抗素子を製造することができる。

又、本発明に係る可変抵抗素子の製造方法は、上記第６の特徴に加えて、前記導電膜堆積前処理が、半導体基板上に第１層間絶縁膜を堆積する第１絶縁膜堆積工程と、前記第１層間絶縁膜の所定領域に開口部を形成する開口部形成工程と、前記開口部の側壁面内に下方に進むほど幅広となるサイドウォール絶縁膜を形成するサイドウォール絶縁膜形成工程と、を有し、前記導電膜堆積工程が、前記開口部の内部を完全には充填しないように導電膜を全面に堆積し、前記サイドウォール絶縁膜の外側側壁の少なくとも一部に前記局部薄膜領域を形成する工程であり、前記酸化工程が、前記導電膜を露出面側から酸化することで前記可変抵抗体を形成すると共に、少なくとも前記局部薄膜領域を酸化させることで、酸化されて前記可変抵抗体に変化した前記局部薄膜領域によって前記開口部の底面側に形成されている前記導電膜と前記局部薄膜領域より上側の領域に形成されている前記導電膜とを分断し、前記第１電極及び前記第２電極を形成する工程であることを第８の特徴とする。

本発明に係る可変抵抗素子の製造方法の上記第８の特徴によれば、導電膜堆積前において開口部側壁面内に前記開口部の側壁面内に下方に進むほど幅広となるサイドウォール絶縁膜が形成されているため、導電膜堆積工程において堆積される導電膜が当該サイドウォール絶縁膜の外側側壁の傾斜部分において局部薄膜領域を形成する。従って、酸化工程において、当該局部薄膜領域に対し、当該局部薄膜領域が有する膜厚分を酸化して可変抵抗体に変化させることで、導電膜堆積工程によって堆積された一の導電膜を当該可変抵抗体によって２つの導電領域（電極）に分断することができる。これにより、可変抵抗体と各電極との界面を雰囲気或いは大気暴露させることなく可変抵抗素子を製造することができる。

又、本発明に係る可変抵抗素子の製造方法は、上記第６の特徴に加えて、前記導電膜堆積前処理が、隣接する上面の高さ位置が相異なる段差部領域を一部に有する第１層間絶縁膜を半導体基板上に堆積する第１絶縁膜堆積工程を有し、前記導電膜堆積工程が、前記段差部領域を含む全面に前記導電膜を堆積することで、当該段差部領域を構成する上段面及び下段面を連結する側壁部分と前記下段面の交わる角部に近付くほど膜厚が薄くなる形状の前記局部薄膜領域を有する前記導電膜を形成する工程であり、前記酸化工程が、前記導電膜を露出面側から酸化することで前記可変抵抗体を形成すると共に、少なくとも前記局部薄膜領域を酸化させることで、酸化されて前記可変抵抗体に変化した前記局部薄膜領域によって前記上段面に堆積されている前記導電膜と前記下段面に堆積されている前記導電膜とを分断し、前記第１電極及び前記第２電極を形成する工程であることを第９の特徴とする。

本発明に係る可変抵抗素子の製造方法の上記第９の特徴によれば、導電膜堆積前において隣接する上面の高さ位置が相異なる段差部領域を一部に有する第１層間絶縁膜が形成されているため、導電膜堆積工程において堆積される導電膜が、第１層間絶縁膜の段差部領域において、当該段差部領域を構成する上段面及び下段面を連結する側壁部分と前記下段面の交わる角部に近付くほど膜厚が薄くなる形状の前記局部薄膜領域を形成する。従って、酸化工程において、当該局部薄膜領域に対し、当該局部薄膜領域が有する膜厚分を酸化して可変抵抗体に変化させることで、導電膜堆積工程によって堆積された一の導電膜を当該可変抵抗体によって２つの導電領域（電極）に分断することができる。これにより、可変抵抗体と各電極との界面を雰囲気或いは大気暴露させることなく可変抵抗素子を製造することができる。

尚、このとき、予め段差部領域が形成されている下地層に対して第１層間絶縁膜を堆積することで第１層間絶縁膜に対して段差部を設けるものとすることができる。この場合、第１絶縁膜堆積工程を段差被覆性の悪いプラズマＣＶＤ法を用いて行うのが好適である。これにより、段差部領域では下断面から上段面に行くほど外側に突出する形状を有する第１層間絶縁膜を形成し易くなる。

又、本発明に係る可変抵抗素子の製造方法は、上記第６の特徴に加えて、前記導電膜堆積前処理が、上層方向に行くほど膜密度が高くなるように第１層間絶縁膜を堆積する第１絶縁膜堆積工程と、所定領域以外の前記第１層間絶縁膜を剥離することで隣接する上面の高さ位置が相異なる段差部領域を形成すると共に、当該段差部領域を構成する上段面と下段面とを連結する側壁部分を上層方向に行くほど外側に突出する逆テーパ形状とするパターニング工程と、を有し、前記導電膜堆積工程が、前記段差部領域を含む全面に前記導電膜を堆積することで、前記側壁部分と前記下段面の交わる角部に近付くほど膜厚が薄くなる楔形形状の前記局部薄膜領域を有する前記導電膜を形成する工程であり、前記酸化工程が、前記導電膜を露出面側から酸化することで前記可変抵抗体を形成すると共に、少なくとも前記局部薄膜領域を酸化させることで、酸化されて前記可変抵抗体に変化した前記局部薄膜領域によって前記上段面に堆積されている前記導電膜と前記下段面に堆積されている前記導電膜とを分断し、前記第１電極及び前記第２電極を形成する工程であることを第１０の特徴とする。

本発明に係る可変抵抗素子の製造方法の上記第１０の特徴によれば、導電膜堆積前において上層方向に行くほど膜密度が高くなるように第１層間絶縁膜が形成されると共に、パターニング工程において上層方向に行くほど外側に突出する逆テーパ形状の段差部領域が形成されるため、導電膜堆積工程において堆積される導電膜が、この第１層間絶縁膜の段差部領域において、当該段差部領域を構成する上段面及び下段面を連結する側壁部分と前記下段面の交わる角部に近付くほど膜厚が薄くなる形状の前記局部薄膜領域を形成する。従って、酸化工程において、当該局部薄膜領域に対し、当該局部薄膜領域が有する膜厚分を酸化して可変抵抗体に変化させることで、導電膜堆積工程によって堆積された一の導電膜を当該可変抵抗体によって２つの導電領域（電極）に分断することができる。これにより、可変抵抗体と各電極との界面を雰囲気或いは大気暴露させることなく可変抵抗素子を製造することができる。

又、本発明に係る可変抵抗素子の製造方法は、上記第１０の特徴に加えて、前記第１絶縁膜堆積工程が、基板温度を連続的又は断続的に上昇させながら前記第１層間絶縁膜を堆積させる工程であることを第１１の特徴とする。

本発明に係る可変抵抗素子の製造方法の上記第１１の特徴によれば、第１絶縁膜堆積工程において、上層部に行くほど膜密度が高くなる第１層間絶縁膜を成膜することができる。

又、本発明に係る可変抵抗素子の製造方法は、上記第１０又は第１１の特徴に加えて、前記パターニング工程が、ウェットエッチングによって行われることを第１２の特徴とする。

本発明に係る可変抵抗素子の製造方法の上記第１２の特徴によれば、膜密度の高い上層部に比して膜密度の低い下層部に行くほど第１層間絶縁膜がエッチング除去され、これによって上層方向に行くほど外側に突出する逆テーパ形状の段差部領域を形成することができる。

又、本発明に係る可変抵抗素子の製造方法は、上記第６の特徴に加えて、前記導電膜堆積前処理が、半導体基板上に第１層間絶縁膜を堆積する第１絶縁膜堆積工程と、前記第１層間絶縁膜の上面に前記第１層間絶縁膜よりエッチングレートの遅い第２層間絶縁膜を堆積する第２絶縁膜堆積工程と、所定領域以外の前記第１及び第２層間絶縁膜を剥離することで隣接する上面の高さ位置が相異なる段差部領域を形成すると共に、当該段差部領域を構成する上段面と下段面とを連結する側壁部分を、前記第２層間絶縁膜で構成されている領域が前記第１層間絶縁膜で構成されている領域よりも外側に突出する逆階段形状とするパターニング工程と、を有し、前記導電膜堆積工程が、前記段差部領域を含む全面に前記導電膜を堆積することで、前記側壁部分と前記下段面の交わる角部に近付くほど膜厚が薄くなる楔形形状の前記局部薄膜領域を有する前記導電膜を形成する工程であり、前記酸化工程が、前記導電膜を露出面側から酸化することで前記可変抵抗体を形成すると共に、少なくとも前記局部薄膜領域を酸化させることで、酸化されて前記可変抵抗体に変化した前記上段面に堆積されている前記導電膜と前記下段面に堆積されている前記導電膜とを分断し、前記第１電極及び前記第２電極を形成する工程であることを第１３の特徴とする。

本発明に係る可変抵抗素子の製造方法の上記第１３の特徴によれば、導電膜堆積前において第１層間絶縁膜、並びに前記第１層間絶縁膜よりもエッチングレートの遅い第２層間絶縁膜を堆積すると共に、パターニング工程において下層となる第１層間絶縁膜が上層となる第２層間絶縁膜よりもエッチング除去される結果、上層となる第２層間絶縁膜の方が外側に突出している逆階段形状の段差部領域が形成される。そして、かかる段差部領域の形成後に導電膜の堆積が行われることで、段差部領域の上層部（第２層間絶縁膜の側壁）外側に堆積される膜厚と比較して下層部（第１層間絶縁膜の側壁）外側に堆積される膜厚が薄くなるように導電膜を成膜することができ、この結果、第１層間絶縁膜外側側壁において前記局部薄膜領域を形成することができる。従って、酸化工程において、当該局部薄膜領域に対し、当該局部薄膜領域が有する膜厚分を酸化して可変抵抗体に変化させることで、導電膜堆積工程によって堆積された一の導電膜を当該可変抵抗体によって２つの導電領域（電極）に分断することができる。これにより、可変抵抗体と各電極との界面を雰囲気或いは大気暴露させることなく可変抵抗素子を製造することができる。

又、本発明に係る可変抵抗素子の製造方法は、上記第１３の特徴に加えて、前記第１絶縁膜堆積工程が、ＳｉＯ_２膜を堆積する工程であり、前記第２絶縁膜堆積工程が、ＳｉＮ膜を堆積する工程であり、前記パターニング工程が、ＨＦ薬液によるウェットエッチングによって行われることを第１４の特徴とする。

本発明に係る可変抵抗素子の製造方法の上記第１４の特徴によれば、ＳｉＮ膜がＳｉＯ_２膜に比してＨＦによるウェットエッチングレートが遅いため、パターニング工程によって、下層となるＳｉＯ_２膜よりも上層となるＳｉＮ膜の方が外側に突出している逆階段形状の段差部領域を形成することができる。

又、本発明に係る可変抵抗素子の製造方法は、上記第６〜第１４の何れか一の特徴に加えて、前記酸化工程終了後に、前記可変抵抗体の上面を覆うように酸化防止絶縁膜を堆積する酸化防止絶縁膜堆積工程を有し、前記酸化防止絶縁膜堆積工程終了後に、前記酸化防止絶縁膜、前記可変抵抗体、及び前記導電膜に対してパターニング処理を行うパターニング工程を有することを第１５の特徴とする。

本発明に係る可変抵抗素子の製造方法の上記第１５の特徴によれば、可変抵抗体に対するパターニング処理を行う際に、レジストアッシング処理等による可変抵抗体への酸化の影響を防止することができ、前記可変抵抗体の特性を劣化させることなく可変抵抗素子を製造することができる。

又、本発明に係る可変抵抗素子の製造方法は、上記第１５の特徴に加えて、前記酸化防止絶縁膜が窒素もしくは炭素を含む絶縁膜であることを第１６の特徴とする。

本発明に係る可変抵抗素子の製造方法の上記第１６の特徴によれば、前記第１及び第２電極、並びに可変抵抗体のパターン形成後の酸化の影響を防止することができ、前記可変抵抗体の特性を劣化させることなく可変抵抗素子を製造することができる。

又、本発明に係る可変抵抗素子の製造方法は、上記第６〜第１６の何れか一の特徴に加えて、前記導電膜堆積工程が、指向性スパッタ成膜法によって前記導電膜を堆積する工程であることを第１７の特徴とする。

又、本発明に係る可変抵抗素子の製造方法は、上記第６〜第１６の何れか一の特徴に加えて、前記導電膜堆積工程が、ＣＶＤ成膜とスパッタ成膜の積層法によって前記導電膜を堆積する工程であることを第１８の特徴とする。

本発明に係る可変抵抗素子の製造方法の上記第１７又は第１８の特徴によれば、段差部領域の側壁部分に堆積される導電膜の膜厚と第１層間絶縁膜の上層に堆積される導電膜の膜厚との間に格差を設け、局部薄膜領域の膜厚を他の領域と比較して十分に薄くすることができる。従って、酸化工程によって局部薄膜領域に形成される可変抵抗体によって容易に導電膜を２つの領域（第１電極と第２電極）に分断することができる。

又、本発明に係る可変抵抗素子の製造方法は、上記第１〜第１８の何れか一の特徴に加えて、前記導電膜は窒化チタンであることを第１９の特徴とする。

本発明に係る可変抵抗素子の製造方法の上記第１９の特徴によれば、酸化工程によって、印加される電圧に応じて抵抗値を変化可能な可変抵抗体としての性質を示す酸窒化チタン、或いは酸化チタンが形成されるため、窒化チタンを第１及び第２電極とし、これら両電極に狭持される酸化チタン或いは酸窒化チタンを可変抵抗体とする安定的なスイッチング特性を示す可変抵抗素子を実現することができる。

尚、前記導電膜は、窒化チタン以外にも、Ｃｕ、Ｎｉ，Ｖ、Ｚｎ、Ｎｂ、Ｔｉ、Ｗ、Ｃｏ等の遷移金属又はこれら遷移金属の窒化物で構成されるものとしても良い。この場合、可変抵抗体は、用いられた遷移金属或いは遷移金属の窒化物が酸化されることで生成される金属酸化物又は金属酸窒化物で構成される。

本発明の構成によれば、可変抵抗体と第１電極の界面、並びに可変抵抗体と第２電極の界面が大気或いは雰囲気に暴露されていないため、製造プロセス過程で当該界面にパーティクルや自然酸化物等が付着することがなく、接触抵抗が安定化される。これにより、同一ウェハ内の各メモリセル間、並びに異なるウェハ間においても接触抵抗が安定化される結果、安定したスイッチング特性を示す不揮発性半導体記憶装置の実現が可能となる。

以下において、本発明に係る可変抵抗素子の製造方法（以下、適宜「本発明方法」と記載）の各実施形態について図面を参照して説明する。尚、本発明方法によって製造された可変抵抗素子は、従来の不揮発性半導体メモリが備える可変抵抗素子と同様、２つの電極（以下では夫々を「第１電極」及び「第２電極」と称する）と、これら２つの電極の間に狭持されてなる可変抵抗体を備えて構成される。そして、第１電極と第２電極との間に電圧パルスが印加されることで抵抗値を可逆的に変化させ、変化後の可変抵抗素子の抵抗値を読み出すことによって、この読み出された抵抗値に関連付けられている記憶状態（書き込み状態、消去状態）を認識可能に構成されている。

［第１実施形態］
本発明方法の第１実施形態（以下、適宜「本実施形態」と記載）について、図１及び図２の各図を参照して説明を行う。図１は、本実施形態において、半導体装置を製造する際の各工程における概略断面図を模式的に示したものであり、工程毎に図１（ａ）〜図１（ｇ）に分けて図示している。又、図２は本実施形態の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図２に示されるフローチャートの各ステップを表すものとする。

尚、図１に示される概略断面図の他、本実施形態及び後述する各実施形態において説明のために参照する各概略構造図はあくまで模式的に図示されたものであり、実際の構造の寸法の縮尺と図面の縮尺とは必ずしも一致するものではない。又、各工程で堆積される各膜の膜厚の数値はあくまで一例であって、この値に限定されるものではない。以下の各実施形態においても同様とする。

まず、図１（ａ）に示すように、トランジスタ回路等（図示せず）を適宜形成した半導体基板１１上に導電性薄膜の一例としてのＴｉＮ膜１４をスパッタ法にて１００ｎｍの厚みで全面に堆積する（ステップ＃１１）。

次に、図１（ｂ）に示すように、公知のフォトリソグラフィ技術によって形成したレジストをマスクとして、公知のエッチング技術によってＴｉＮ膜１４をパターニングする（ステップ＃１２）。

次に、図１（ｃ）に示すように、ＴｉＮ膜１４上にＳｉＯ_２膜（第１層間絶縁膜）１３をＣＶＤ法にて３００ｎｍの厚みで全面に堆積する（ステップ＃１３）。

次に、図１（ｄ）に示すように、公知のフォトリソグラフィ技術によって形成したレジストをマスクとして、公知のエッチング技術によって可変抵抗体として機能すべき局所領域のＴｉＮ膜１４の上面を露出させるように第１層間絶縁膜１３を開口し、開口部１５を形成する（ステップ＃１４）。

次に、図１（ｅ）に示すように、公知のエッチング技術によって、開口部１５の下部領域に位置するＴｉＮ膜１４を所定の厚みまで薄膜化する（ステップ＃１５）。

次に、図１（ｆ）に示すように、例えば、酸素を含む２５０〜４５０℃の雰囲気下で熱酸化することにより、第１層間絶縁膜１３で覆われていない開口部１５の外周部分のＴｉＮ膜１４を酸化させて、可変抵抗体の一例としてのＴｉＯ_２膜１６（以下、適宜「可変抵抗体膜１６」と記載）を形成する（ステップ＃１６）。このとき、露出されている開口部１５の外周領域に位置するＴｉＮ膜１４の表面から開口部１５に対して離れる方向に（下方向及び開口部１５から見て外側方向）向けて熱酸化が進行する。下方向に進行するこの熱酸化が、半導体基板１１上面とＴｉＮ膜１４との界面位置まで到達することで、開口部１５の下部領域（及びその周辺部）に位置するＴｉＮ膜１４は可変抵抗体膜１６に変化する。そして、この可変抵抗体膜１６によってＴｉＮ膜１４が一方の電極（第１電極）１４ａと他方の電極（第２電極）１４ｂとに分離される。

次に、図１（ｇ）に示すように、ＳｉＯ_２等の保護用層間絶縁膜１７をＣＶＤ法にて７００ｎｍ堆積し、公知のＣＭＰ法等による平坦化技術で平坦化する（ステップ＃１７）。

本発明方法によれば、可変抵抗体膜１６は、ＴｉＮ膜１４を酸化させることで形成される。そして、当該可変抵抗体膜１６が形成される結果、ＴｉＮ膜１４が２つの部分（第１電極１４ａと第２電極１４ｂ）とに分断され、これによって２つの電極間に可変抵抗体１６が狭持されてなる可変抵抗素子（本発明素子）が形成される。即ち、両電極１４ａ及び１４ｂ、並びに可変抵抗体膜１６は、元々は同一の工程（ステップ＃１１）で積層された同一のＴｉＮ膜１４であり、両電極１４ａ及び１４ｂと可変抵抗体膜１６との界面がガスや大気等に晒されることがないため、従来方法のように成膜プロセスにおける雰囲気の影響を受けて接触抵抗にバラツキが生じるということがない。従って、本発明方法によれば、同一ウェハ内の各メモリセル間、並びに異なるウェハ間において接触抵抗を安定化させることができるため、可変抵抗体膜１６の両端にかかる電圧を均一化することができ、安定したスイッチング動作を有する可変抵抗素子を再現良く形成できる。

更に、可変抵抗体の電気的に寄与する領域の面積を、従来技術ではフォトリソグラフィ技術による加工可能面積で制約されていた面積よりも簡単な方法で小さくすることができるので、書込時、消去時の消費電流を低減することができ、低抵抗による書込み不能の起こらない安定したスイッチング動作の可変抵抗素子を再現性良く、且つ低コストで形成できる。尚、上記の効果は、後述する第２〜第７の各実施形態においても同様に奏することができる。

尚、上記ステップ＃１５において、開口部１５の下部領域に位置するＴｉＮ膜１４を所定の厚みまで薄くする工程を行った。当該工程は、可変抵抗体の電気的に寄与する領域の面積を小さくすることで消費電流を抑制し、書込不能とならない安定したスイッチング動作が可能なメモリセルを再現性良く実現させるために好ましい工程であるが、本発明素子を製造するプロセスとして必ずしも必要であるというものではない。後述する第４実施形態では、可変抵抗体の膜厚を変化させてメモリセルのスイッチング特性を比較した実験結果を示し、可変抵抗体の膜厚が薄いほど安定したスイッチング動作が可能になることを明らかにする。又、このステップ＃１５に係る薄膜化工程を施すことによって、ステップ＃１６において第１電極１４ａ及び第２電極１４ｂを形成可能に酸化するために要する酸化時間の短縮化が可能となるという効果もある。

又、ステップ＃１３で堆積された第１層間絶縁膜１３、並びにステップ＃１７で堆積された保護用層間絶縁膜１７を何れもＳｉＯ_２膜としたが、これらの層間絶縁膜はＳｉＯ_２膜に限られたものではなく、ＳｉＮ膜、ＳｉＯＮ膜、ＳｉＯＦ膜、ＳｉＯＣ膜等の耐酸化性を有する任意の適切な絶縁膜を用いることが可能である。又、第１層間絶縁膜１３と保護用層間絶縁膜１７とが異なる材料の絶縁膜で構成されるものとしても良い。以下の第２〜第６実施形態においても同様とする。

又、上記ステップ＃１１においてＴｉＮ膜１４を成膜する下地となる半導体基板１１はトランジスタ回路等が適宜形成されているものとしたが、必ずしも当該回路が形成されている必要はない。以下の各実施形態においても同様とする。

又、ステップ＃１３及びステップ＃１７では、各層間絶縁膜をＣＶＤ法で堆積するものとしたが、パルス化レーザ堆積、ｒｆ−スパッタリング、電子ビーム蒸発、熱蒸発、スピンオン堆積等の任意の適切な堆積技術を用いて堆積することも可能である。以下の各実施形態においても、特に断らない限り同様とする。

更に、第１電極１４ａ及び第２電極１４ｂ夫々と電気的コンタクトを取るために形成されるメタル配線（図示せず）は、ＴｉＮ膜１４を堆積する前工程でも後工程でも適宜形成可能である。以下の各実施形態においても、特に断らない限り同様とする。

［第２実施形態］
本発明方法の第２実施形態（以下、適宜「本実施形態」と記載）について、図３及び図４の各図を参照して説明を行う。図３は、本実施形態において、半導体装置を製造する際の各工程における概略断面図を模式的に示したものであり、工程毎に図３（ａ）〜図３（ｇ）に分けて図示している。又、図４は本実施形態の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図４に示されるフローチャートの各ステップを表すものとする。

まず、図３（ａ）に示すように、トランジスタ回路等（図示せず）を適宜形成した半導体基板１１上にＳｉＯ_２膜（第１層間絶縁膜）１３をＣＶＤ法にて１００ｎｍの厚みで全面に堆積する（ステップ＃２１）。

次に、図３（ｂ）に示すように、公知のフォトリソグラフィ技術によって形成したレジストをマスクに、公知のエッチング技術によって第１層間絶縁膜１３をパターニングし、半導体基板１１の上面を露出させるように開口部１５ａ、１５ｂを形成する（ステップ＃２２）。このとき、後の工程で形成される第１電極及び第２電極の形成予定位置を開口するものとし、第１電極形成予定位置（開口部１５ａ）、及び第２電極形成予定位置（開口部１５ｂ）の両者に狭持される領域には第１層間絶縁膜１３を残存させるものとする。以下では、両開口部１５ａ及び１５ｂに狭持される領域に存する第１層間絶縁膜１３を「第１層間絶縁膜１３ａ」と記載する。

次に、図３（ｃ）に示すように、半導体基板１１上に導電性薄膜の一例としてのＴｉＮ膜１４をスパッタ法にて、少なくともステップ＃２１で堆積した第１層間絶縁膜１３の膜厚よりは大きい膜厚（例えば１５０ｎｍ）で全面に堆積する（ステップ＃２３）。これにより、開口部１５内に堆積されるＴｉＮ膜１４は、開口部１５内を全て充填すると共にその周囲に堆積されている第１層間絶縁膜１３の上面位置よりも高い位置にまで堆積されることとなる。

次に、図３（ｄ）に示すように、公知のＣＭＰ技術もしくはエッチング技術によって第１層間絶縁膜１３の上面に形成されるＴｉＮ膜１４が所定の厚みに達するまで薄くする（ステップ＃２４）。このとき、開口部１５内及びその上部領域に堆積されているＴｉＮ膜１４の膜厚が、第１層間絶縁膜１３の上部領域に堆積されているＴｉＮ膜１４の膜厚より薄くならないようにする。

次に、図３（ｅ）に示すように、公知のフォトリソグラフィ技術によって形成したレジストをマスクに、公知のエッチング技術によって、ＴｉＮ膜１４をパターニングする。具体的には、開口部１５ａ及び開口部１５ｂの上部領域、並びに両領域に狭持された領域内に形成されている第１層間絶縁膜１３以外の第１層間絶縁膜１３上に形成されているＴｉＮ膜１４をエッチング除去する。

次に、図３（ｆ）に示すように、例えば、酸素を含む２５０〜４５０℃の雰囲気下で熱酸化することにより、ＴｉＮ膜１４を酸化させて、可変抵抗体の一例としてのＴｉＯ_２膜１６（以下、適宜「可変抵抗体膜１６」と記載）を形成する（ステップ＃２６）。このとき、熱酸化は、第１層間絶縁膜１３ａの上部領域に堆積されているＴｉＮ膜１４が、上面から第１層間絶縁膜１３ａとの界面位置まで酸化が進行するように実施される。これにより、開口部１５ａ及び１５ｂ内には未酸化状態のＴｉＮ膜１４が充填されたままの状態であり、その上部及び第１層間絶縁膜１３ａの上部には可変抵抗体膜１６が形成されることとなる。即ち、本工程によって、ＴｉＮ膜１４が、開口部１５ａ内に充填される未酸化状態のＴｉＮ膜１４ａ（第１電極）と、開口部１５ｂ内に充填される未酸化状態のＴｉＮ膜１４ｂ（第２電極）とに分離される。

次に、図３（ｇ）に示すように、ＳｉＯ_２等の保護用層間絶縁膜１７をＣＶＤ法にて７００ｎｍ堆積し、公知のＣＭＰ法等による平坦化技術で平坦化する（ステップ＃２７）。

本実施形態においても、第１実施形態と同様、可変抵抗体膜１６は、ＴｉＮ膜１４を酸化させることで形成される。そして、当該可変抵抗体膜１６が形成される結果、ＴｉＮ膜１４が２つの部分（第１電極１４ａと第２電極１４ｂ）とに分断され、これによって２つの電極間に可変抵抗体１６が狭持されてなる可変抵抗素子が形成される。従って、両電極１４ａ及び１４ｂと可変抵抗体膜１６との界面がガスや大気等に晒されることがないため、従来方法のように成膜プロセスにおける雰囲気の影響を受けて接触抵抗にバラツキが生じるということがなく、同一ウェハ内の各メモリセル間、並びに異なるウェハ間において接触抵抗を安定化させることができる。これにより、可変抵抗体膜１６の両端にかかる電圧を均一化することができ、安定したスイッチング動作を有する可変抵抗素子を再現良く形成できる。

［第３実施形態］
本発明方法の第３実施形態（以下、適宜「本実施形態」と記載）について、図５〜図８の各図を参照して説明を行う。図５は、本実施形態において、半導体装置を製造する際の各工程における概略断面図を模式的に示したものであり、工程毎に図５（ａ）〜図５（ｅ）に分けて図示している。又、図６は本実施形態の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図６に示されるフローチャートの各ステップを表すものとする。

まず、図５（ａ）に示すように、トランジスタ回路等（図示せず）及びメタル配線２１を適宜形成した半導体基板１１上にＳｉＯ_２膜（第１層間絶縁膜）１３をＣＶＤ法にて４００ｎｍの厚みで全面に堆積する（ステップ＃３１）。

次に、図５（ｂ）に示すように、公知のフォトリソグラフィ技術によって形成したレジストをマスクに、公知のエッチング技術によって、第１層間絶縁膜１３に例えばホール直径２００ｎｍ程度でメタル配線２１が露出するまで開口部２２をパターニングする（ステップ＃３２）。このとき、開口部２２内の開口面積が上部領域から下部領域に進むに連れて狭くなるようにテーパエッチングを行う。

次に、図５（ｃ）に示すように、半導体基板１１上に導電性薄膜の一例としてのＴｉＮ膜１４をスパッタ法にて６０ｎｍの厚みで全面に堆積する（ステップ＃３３）。ステップ＃３２において、開口部２２のホール形状をテーパ形状に加工しているため、ＴｉＮ膜１４が開口部２２の内壁の傾斜部分に堆積される結果、開口部２２内において上部位置から下部位置に進むに連れて膜厚が薄くなるようにＴｉＮ膜１４を成膜することができ、ＴｉＮ膜１４内において他の領域よりも膜厚が薄い部分（以下、「局部薄膜領域」と記載する）を形成することができる。このとき、開口部２２内がＴｉＮ膜１４によって完全に充填されることのないようにＴｉＮ膜１４を堆積させる。

次に、図５（ｄ）に示すように、例えば、酸素を含む２５０〜４５０℃の雰囲気下で熱酸化することにより、ＴｉＮ膜１４を酸化させて、可変抵抗体の一例としてのＴｉＯ_２膜１６（以下、適宜「可変抵抗体膜１６」と記載）を形成する（ステップ＃３４）。このとき、熱酸化は、開口部２２の内側側壁上に堆積されているＴｉＮ膜１４の表面から、ＴｉＮ膜１４と第１層間絶縁膜１３との界面位置まで到達するように（言い換えれば、少なくとも局部薄膜領域において、当該局部薄膜領域が有するＴｉＮ膜１４の膜厚分を酸化するように）実施され、これによって開口部２２の内側側壁上に堆積されているＴｉＮ膜１４が可変抵抗体膜１６に変化する。このとき、圧力条件、温度条件、及び処理時間を所定の条件にして酸化処理を行うことで、開口部２２の底面位置に形成されているＴｉＮ膜１４を完全に酸化させず、当該領域には一部未酸化のＴｉＮ膜１４を残存させる。即ち、開口部２２の底面位置において、メタル配線２１の上面と接触する部分には未酸化のＴｉＮ膜１４が形成されており、その上部領域にはＴｉＮ膜１４が酸化される可変抵抗体膜１６が形成されている。当該ステップ＃３４によって、ＴｉＮ膜１４は、可変抵抗体膜１６を介してメタル配線２１に接触する電極（第１電極）１４ａと、それ以外の電極（第２電極）１４ｂとに分離される。尚、一例としては、開口部２２の内側側壁に約９ｎｍ程度の膜厚でＴｉＮ膜１４が堆積されている場合には、常圧（７６０Ｔｏｒｒ）で３００℃の条件下で、４０分程度の熱酸化処理を施すことで、当該側壁部分に堆積されているＴｉＮ膜１４を完全に酸化させることが可能である。この場合、開口部２２の底面位置には９ｎｍよりも十分大きい膜厚でＴｉＮ膜１４が堆積されている場合には、開口部２２の底面位置に形成されているＴｉＮ膜１４は完全には酸化されず、メタル配線２１に接触して一部未酸化のＴｉＮ膜１４が残存する。

次に、図５（ｅ）に示すように、ＳｉＯ_２等の保護用層間絶縁膜１７をＣＶＤ法にて７００ｎｍ堆積し、公知のＣＭＰ法等による平坦化技術で平坦化する（ステップ＃３５）。

本実施形態においても、第１或いは第２実施形態と同様、可変抵抗体膜１６は、ＴｉＮ膜１４を酸化させることで形成される。そして、当該可変抵抗体膜１６が形成される結果、ＴｉＮ膜１４が２つの部分（第１電極１４ａと第２電極１４ｂ）とに分断され、これによって２つの電極間に可変抵抗体１６が狭持されてなる可変抵抗素子が形成される。従って、両電極１４ａ及び１４ｂと可変抵抗体膜１６との界面がガスや大気等に晒されることがないため、従来方法のように成膜プロセスにおける雰囲気の影響を受けて接触抵抗にバラツキが生じるということがなく、同一ウェハ内の各メモリセル間、並びに異なるウェハ間において接触抵抗を安定化させることができる。これにより、可変抵抗体膜１６の両端にかかる電圧を均一化することができ、安定したスイッチング動作を有する可変抵抗素子を再現良く形成できる。

なお、本実施形態において、ＴｉＮ膜１４及び可変抵抗体膜１６に対してパターニング処理を行う場合には、パターニング処理実行前に予め所定の酸化防止絶縁膜を成膜することが好ましい。

図７及び図８は、本実施形態の別の製造工程に係る概略断面図及びフローチャートである。図７（ｅ）に示すように、熱酸化処理（ステップ＃３４）終了後、ＳｉＯＮ、ＳｉＮ、ＳｉＯＣ、ＳｉＣ等の酸化防止絶縁膜１８をＣＶＤ法にて５０ｎｍ程度堆積する（ステップ＃３６）。その後、図７（ｆ）に示すように、公知のフォトリソグラフィ技術によって形成したレジストをマスクとして、公知のエッチング技術によって酸化防止絶縁膜１８、可変抵抗体膜１６、並びにＴｉＮ膜１４をパターニングする（ステップ＃３７）。その後、図７（ｇ）に示すように、図５（ｅ）と同様、保護用層間絶縁膜１７を堆積し、平坦化処理をする（ステップ＃３５）。

このように、ステップ＃３７に係るパターニング処理前に予め酸化防止絶縁膜１８を成膜することで、可変抵抗体膜１６に対する、パターニング工程におけるレジストアッシング処理等による酸化の影響を防止することができ、前記可変抵抗体の特性を劣化させることなく可変抵抗素子を製造することができる。

［第４実施形態］
本発明方法の第４実施形態（以下、適宜「本実施形態」と記載）について、図９〜図１３の各図を参照して説明を行う。図９は、本実施形態において、半導体装置を製造する際の各工程における概略断面図を模式的に示したものであり、工程毎に図９（ａ）〜図９（ｇ）に分けて図示している。又、図１０は本実施形態の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図１０に示されるフローチャートの各ステップを表すものとする。

まず、図９（ａ）に示すように、トランジスタ回路等（図示せず）及びメタル配線２１を適宜形成した半導体基板１１上にＳｉＯ_２膜（第１層間絶縁膜）１３をＣＶＤ法にて４００ｎｍの厚みで全面に堆積する（ステップ＃４１）。

次に、図９（ｂ）に示すように、公知のフォトリソグラフィ技術によって形成したレジストをマスクに、公知のエッチング技術によって、第１層間絶縁膜１３に所定のホール直径４００ｎｍ程度でメタル配線２１の上部が露出するまでメタル配線２１の上部領域に開口部３２を形成する（ステップ＃４２）。

次に、図９（ｃ）に示すように、ＳｉＯ_２膜（サイドウォール形成用絶縁膜）３１を開口部３２内を完全に充填しない程度の膜厚（例えば１７０ｎｍ程度）で全面に堆積する（ステップ＃４３）。

次に、図９（ｄ）に示すように、メタル配線２１の上面が露出する状態になるように公知のエッチング技術によって全面エッチバックを行い、開口部３２の側壁面内に下方に進むほど幅広となるサイドウォール３１ａを形成する（ステップ＃４４）。

次に、図９（ｅ）に示すように、半導体基板１１上に導電性薄膜の一例としてのＴｉＮ膜１４をスパッタ法にて６０ｎｍの厚みで全面に堆積する（ステップ＃４５）。このとき、ステップ＃４４においてサイドウォール３１ａが形成されているため、ＴｉＮ膜１４がサイドウォール３１ａの外壁部分に堆積される結果、開口部３２内において上部位置から下部位置に進むに連れて膜厚が薄くなるようにＴｉＮ膜１４を成膜することができ、第３実施形態と同様、ＴｉＮ膜１４内において他の領域よりも膜厚が薄い局部薄膜領域を形成することができる。このとき、開口部３２内がＴｉＮ膜１４によって完全に充填されることのないようにＴｉＮ膜１４を堆積させる。

次に、図９（ｆ）に示すように、例えば、酸素を含む２５０〜４５０℃の雰囲気下で熱酸化することにより、ＴｉＮ膜１４を酸化させて、可変抵抗体の一例としてのＴｉＯ_２膜１６（以下、適宜「可変抵抗体膜１６」と記載）を形成する（ステップ＃４６）。このとき、熱酸化は、サイドウォール３１ａの外壁部分に堆積されているＴｉＮ膜１４の表面から、ＴｉＮ膜１４と第１層間絶縁膜１３との界面位置まで到達するように（言い換えれば、少なくとも局部薄膜領域において、当該局部薄膜領域が有するＴｉＮ膜１４の膜厚分を酸化するように）実施され、これによって開口部３２の内側側壁上に堆積されているＴｉＮ膜１４が可変抵抗体膜１６に変化する。このとき、圧力条件、温度条件、及び処理時間を所定の条件にして酸化処理を行うことで、開口部３２の底面位置（即ちメタル配線２１の上面位置）に形成されているＴｉＮ膜１４を完全には酸化せず、当該領域に一部未酸化のＴｉＮ膜１４を残存させる。即ち、開口部３２の底面位置において、メタル配線２１の上面と接触する部分には未酸化のＴｉＮ膜１４が形成されており、その上部領域にはＴｉＮ膜１４が酸化される可変抵抗体膜１６が形成されている。当該ステップ＃４６によって、ＴｉＮ膜１４は、可変抵抗体膜１６を介して、メタル配線２１に接触する電極（第１電極）１４ａと、それ以外の電極（第２電極）１４ｂとに分離される。尚、一例としては、第３実施形態と同様に、常圧（７６０Ｔｏｒｒ）で３００℃の条件下で、４０分程度の熱酸化処理を施すものとして良い。

次に、図９（ｇ）に示すように、ＳｉＯ_２等の保護用層間絶縁膜１７をＣＶＤ法にて７００ｎｍ堆積し、公知のＣＭＰ法等による平坦化技術で平坦化する（ステップ＃４７）。

本実施形態においても、第１〜第３の各実施形態と同様、可変抵抗体膜１６は、ＴｉＮ膜１４を酸化させることで形成される。そして、当該可変抵抗体膜１６が形成される結果、ＴｉＮ膜１４が２つの部分（第１電極１４ａと第２電極１４ｂ）とに分断され、これによって２つの電極間に可変抵抗体１６が狭持されてなる可変抵抗素子が形成される。従って、両電極１４ａ及び１４ｂと可変抵抗体膜１６との界面がガスや大気等に晒されることがないため、従来方法のように成膜プロセスにおける雰囲気の影響を受けて接触抵抗にバラツキが生じるということがなく、同一ウェハ内の各メモリセル間、並びに異なるウェハ間において接触抵抗を安定化させることができる。これにより、可変抵抗体膜１６の両端にかかる電圧を均一化することができ、安定したスイッチング動作を有する可変抵抗素子を再現良く形成できる。

図１１は、本実施形態に係る本発明方法に基づいて製造された可変抵抗素子のスイッチング特性を示すグラフであり、ステップ＃４５において堆積されたＴｉＮ膜１４の膜厚を横軸とし、可変抵抗素子の抵抗値を縦軸（対数目盛）としてグラフ化されたものである。

即ち、本実施形態に係る本発明方法に基づいて製造された可変抵抗素子に対し、第１パルス電圧（電圧−２．６〔Ｖ〕、パルス幅３５〔ｎｓｅｃ〕。図面上では「Ｐｕｌｓｅ１」と表記）と第２パルス電圧（電圧＋２．０〔Ｖ〕、パルス幅３５〔ｎｓｅｃ〕。図面上では「Ｐｕｌｓｅ２」と表記）を交互に印加し、各電圧印加後に測定される抵抗値（読み出し抵抗値）の測定結果の範囲をグラフ上に表示したものである。このとき、ステップ＃４５において堆積するＴｉＮ膜１４の膜厚を変更して製造された複数のサンプルを用いて読み出し抵抗の測定を行なった（図１１では３種類）。尚、読み出し処理は、０．５〔Ｖ〕の電圧を印加して測定された抵抗値を表記している。

図１１によれば、第２パルス電圧印加後の読み出し抵抗の値は、各サンプルともバラツキが少なく、各サンプル間であまり差異がないものの、第１パルス電圧印加後の読み出し抵抗の値にはバラツキがあり、ＴｉＮ膜１４の膜厚が大きくなるほどこのバラツキ程度が大きくなっていることが分かる。言い換えれば、ＴｉＮ膜１４の膜厚を小さくすることで、読み出し抵抗のバラツキを抑制することができ、安定したスイッチング特性が実現されることが示唆される。

なお、本実施形態においてＴｉＮ膜１４及び可変抵抗体膜１６に対してパターニング処理を行う場合には、第３実施形態と同様、パターニング処理実行前に予め所定の酸化防止絶縁膜を成膜することが好ましい。

図１２及び図１３は、本実施形態の別の製造工程に係る概略断面図及びフローチャートである。図１２（ｇ）に示すように、熱酸化処理（ステップ＃４６）終了後、ＳｉＯＮ、ＳｉＮ、ＳｉＯＣ、ＳｉＣ等の酸化防止絶縁膜１８をＣＶＤ法にて５０ｎｍ程度堆積する（ステップ＃４８）。その後、図１２（ｈ）に示すように、公知のフォトリソグラフィ技術によって形成したレジストをマスクとして、公知のエッチング技術によって酸化防止絶縁膜１８、可変抵抗体膜１６、並びにＴｉＮ膜１４をパターニングする（ステップ＃４９）。その後、図１２（ｉ）に示すように、図９（ｇ）と同様、保護用層間絶縁膜１７を堆積し、平坦化処理をする（ステップ＃４７）。

このように、ステップ＃４９に係るパターニング処理前に予め酸化防止絶縁膜１８を成膜することで、可変抵抗体膜１６に対する、パターニング工程におけるレジストアッシング処理等による酸化の影響を防止することができ、前記可変抵抗体の特性を劣化させることなく可変抵抗素子を製造することができる。

［第５実施形態］
本発明方法の第５実施形態（以下、適宜「本実施形態」と記載）について、図１４〜図１７の各図を参照して説明を行う。図１４は、本実施形態において、半導体装置を製造する際の各工程における概略断面図を模式的に示したものであり、工程毎に図１４（ａ）〜図１４（ｅ）に分けて図示している。又、図１５は本実施形態の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図１４に示されるフローチャートの各ステップを表すものとする。

まず、図１４（ａ）に示すように、トランジスタ回路等（図示せず）及びメタル配線２１を適宜形成した半導体基板１１上にＳｉＯ_２膜（第１層間絶縁膜）１３をＣＶＤ法にて３００ｎｍの厚みで全面に堆積する（ステップ＃５１）。尚、本実施形態では、第３及び第４実施形態と異なり、半導体基板１１上に所定の膜厚のメタル配線２１が突出して形成されている場合を想定している。このとき、第１層間絶縁膜１３の成膜方法としては、段差被覆性（ステップガバレッジ）の悪いプラズマＣＶＤ法を用いる方が望ましい。これにより、メタル配線２１の形成位置の周囲には第１層間絶縁膜１３の段差部４１が、上部領域ほど第１層間絶縁膜１３が外側に突出してなる逆テーパ形状に形成される。

次に、図１４（ｂ）に示すように、公知のフォトリソグラフィ技術によって形成したレジストをマスクとし、公知のエッチング技術によって、メタル配線２１の上面を露出させる（ステップ＃５２）。この場合においても、依然として段差部４１が形成されている。

次に、図１４（ｃ）に示すように、半導体基板１１上に導電性薄膜の一例としてのＴｉＮ膜１４をスパッタ法にて６０ｎｍの厚みで全面に堆積する（ステップ＃５３）。このとき、上記のように段差部４１が逆テーパ形状を有しているため、段差部４１の上部から下部に向かってＴｉＮ膜１４の膜厚を薄くなるように成膜することができ、第３或いは第４実施形態と同様、ＴｉＮ膜１４内において他の領域よりも膜厚が薄い局部薄膜領域を形成することができる。

次に、図１４（ｄ）に示すように、例えば、酸素を含む２５０〜４５０℃の雰囲気下で熱酸化することにより、ＴｉＮ膜１４を酸化させて、可変抵抗体の一例としてのＴｉＯ_２膜１６（以下、適宜「可変抵抗体膜１６」と記載）を形成する（ステップ＃５４）。このとき、熱酸化は、段差部４１の外壁部分に堆積されているＴｉＮ膜１４の表面から第１層間絶縁膜１３の界面まで到達するように（言い換えれば、少なくとも局部薄膜領域において、当該局部薄膜領域が有するＴｉＮ膜１４の膜厚分を酸化するように）実施され、これによって段差部４１の外壁部分のＴｉＮ膜１４が可変抵抗体膜１６に変化する。このとき、圧力条件、温度条件、及び処理時間を所定の条件にして酸化処理を行うことで、メタル配線２１に接触する上部領域に形成されているＴｉＮ膜１４を完全には酸化せず、一部未酸化のＴｉＮ膜１４を残存させる。当該ステップ＃５４によって、ＴｉＮ膜１４は、可変抵抗体膜１６を介してメタル配線２１に接触する電極（第１電極）１４ａと、それ以外の電極（第２電極）１４ｂとに分離される。尚、一例としては、第３実施形態と同様に、常圧（７６０Ｔｏｒｒ）で３００℃の条件下で、４０分程度の熱酸化処理を施すものとして良い。

次に、図１４（ｅ）に示すように、ＳｉＯ_２等の保護用層間絶縁膜１７をＣＶＤ法にて７００ｎｍ堆積し、公知のＣＭＰ法等による平坦化技術で平坦化する（ステップ＃５５）。

本実施形態においても、第１〜第４の各実施形態と同様、可変抵抗体膜１６は、ＴｉＮ膜１４を酸化させることで形成される。そして、当該可変抵抗体膜１６が形成される結果、ＴｉＮ膜１４が２つの部分（第１電極１４ａと第２電極１４ｂ）とに分断され、これによって２つの電極間に可変抵抗体１６が狭持されてなる可変抵抗素子が形成される。従って、両電極１４ａ及び１４ｂと可変抵抗体膜１６との界面がガスや大気等に晒されることがないため、従来方法のように成膜プロセスにおける雰囲気の影響を受けて接触抵抗にバラツキが生じるということがなく、同一ウェハ内の各メモリセル間、並びに異なるウェハ間において接触抵抗を安定化させることができる。これにより、可変抵抗体膜１６の両端にかかる電圧を均一化することができ、安定したスイッチング動作を有する可変抵抗素子を再現良く形成できる。

なお、本実施形態においてＴｉＮ膜１４（１４ａ、１４ｂ）及び可変抵抗体膜１６に対してパターニング処理を行う場合には、第３及び第４実施形態と同様、パターニング処理実行前に予め所定の酸化防止絶縁膜を成膜することが好ましい。

図１６及び図１７は、本実施形態の別の製造工程に係る概略断面図及びフローチャートである。図１６（ｅ）に示すように、熱酸化処理（ステップ＃５４）終了後、ＳｉＯＮ、ＳｉＮ、ＳｉＯＣ、ＳｉＣ等の酸化防止絶縁膜１８をＣＶＤ法にて５０ｎｍ程度堆積する（ステップ＃５６）。その後、図１６（ｆ）に示すように、公知のフォトリソグラフィ技術によって形成したレジストをマスクとして、公知のエッチング技術によって酸化防止絶縁膜１８、可変抵抗体膜１６、並びにＴｉＮ膜１４（１４ａ、１４ｂ）をパターニングする（ステップ＃５７）。その後、図１６（ｇ）に示すように、図９（ｇ）と同様、保護用層間絶縁膜１７を堆積し、平坦化処理をする（ステップ＃５５）。

このように、ステップ＃５７に係るパターニング処理前に予め酸化防止絶縁膜１８を成膜することで、可変抵抗体膜１６に対する、パターニング工程におけるレジストアッシング処理等による酸化の影響を防止することができ、前記可変抵抗体の特性を劣化させることなく可変抵抗素子を製造することができる。

［第６実施形態］
本発明方法の第６実施形態（以下、適宜「本実施形態」と記載）について、図１８〜図２１の各図を参照して説明を行う。図１８は、本実施形態において、半導体装置を製造する際の各工程における概略断面図を模式的に示したものであり、工程毎に図１８（ａ）〜図１８（ｆ）に分けて図示している。又、図１９は本実施形態の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図１８に示されるフローチャートの各ステップを表すものとする。

まず、図１８（ａ）に示すように、トランジスタ回路等（図示せず）を適宜形成した半導体基板１１上にＳｉＯ_２膜（第１層間絶縁膜）１３をＣＶＤ法にて基板温度を２００℃から４００℃程度まで上昇させながら、４００ｎｍの厚みで全面に堆積する（ステップ＃６１）。半導体基板１１上に形成される第１層間絶縁膜１３の成膜速度は基板温度の影響を受けるため、当該ステップ＃６１によって、第１層間絶縁膜１３は半導体基板１１側から上面方向に向かって膜質が疎から密の状態に連続的に変化することとなる。

次に、図１８（ｂ）に示すように、公知のフォトリソグラフィ技術によって形成したレジスト（レジスト膜５１）をマスクに、公知のエッチング技術によって第１層間絶縁膜１３をパターニングし、段差部５２を形成する（ステップ＃６２）。

次に、図１８（ｃ）に示すように、レジスト膜５１をアッシング除去しない状態でＨＦ等の薬液で数分間ウェットエッチングを行う（ステップ＃６３）。このとき、ステップ＃６１の工程によって第１層間絶縁膜１３は深さ方向に膜密度が低くなっているため、膜密度の低い領域ほどエッチングが進行する結果、段差部５２は逆テーパ形状に加工される。

次に、レジスト膜５１を剥離後、図１８（ｄ）に示すように、半導体基板１１上に導電性薄膜の一例としてのＴｉＮ膜１４をスパッタ法にて６０ｎｍの厚みで全面に堆積する（ステップ＃６４）。このとき、段差部５２が逆テーパ形状を有しているため、段差部５２の上段部から下段部に向かってＴｉＮ膜１４の膜厚を連続的に薄くなるように成膜することができ、第３〜第５実施形態と同様、ＴｉＮ膜１４内において他の領域よりも膜厚が薄い局部薄膜領域を形成することができる。

次に、図１８（ｅ）に示すように、例えば、酸素を含む２５０〜４５０℃の雰囲気下で熱酸化することにより、ＴｉＮ膜１４を酸化させて、可変抵抗体の一例としてのＴｉＯ_２膜１６を形成する（ステップ＃６５）。このとき、熱酸化は、段差部５２の外壁部分に堆積されているＴｉＮ膜１４の表面から第１層間絶縁膜１３の界面、並びに半導体基板１１の界面まで到達するように（言い換えれば、少なくとも局部薄膜領域において、当該局部薄膜領域が有するＴｉＮ膜１４の膜厚分を酸化するように）実施され、これによって段差部５２の外壁部分の一部のＴｉＮ膜１４が可変抵抗体膜１６に変化する。このとき、第５実施形態と同様、圧力条件、温度条件、及び処理時間を所定の条件にして酸化処理を行うことで、段差部５２の上段位置である第１層間絶縁膜１３の上面に形成されているＴｉＮ膜１４、及び段差部５２の下段位置である半導体基板１１の上面に形成されているＴｉＮ膜１４を完全には酸化せず、当該領域に夫々一部未酸化のＴｉＮ膜１４を残存させる。当該ステップ＃６５によって、ＴｉＮ膜１４は、可変抵抗体膜１６を介して段差部５２の上段位置（第１層間絶縁膜１３の上面）に形成されている電極（第１電極）１４ａと、段差部５２の下段位置（半導体基板１１の上面）に形成されている電極（第２電極）１４ｂとに分離される。尚、一例としては、第３実施形態と同様に、常圧（７６０Ｔｏｒｒ）で３００℃の条件下で、４０分程度の熱酸化処理を施すものとして良い。

次に、図１８（ｆ）に示すように、ＳｉＯ_２等の保護用層間絶縁膜１７をＣＶＤ法にて７００ｎｍ堆積し、公知のＣＭＰ法等による平坦化技術で平坦化される（ステップ＃６７）。

本実施形態においても、第１〜第５の各実施形態と同様、可変抵抗体膜１６は、ＴｉＮ膜１４を酸化させることで形成される。そして、当該可変抵抗体膜１６が形成される結果、ＴｉＮ膜１４が２つの部分（第１電極１４ａと第２電極１４ｂ）とに分断され、これによって２つの電極間に可変抵抗体１６が狭持されてなる可変抵抗素子が形成される。従って、両電極１４ａ及び１４ｂと可変抵抗体膜１６との界面がガスや大気等に晒されることがないため、従来方法のように成膜プロセスにおける雰囲気の影響を受けて接触抵抗にバラツキが生じるということがなく、同一ウェハ内の各メモリセル間、並びに異なるウェハ間において接触抵抗を安定化させることができる。これにより、可変抵抗体膜１６の両端にかかる電圧を均一化することができ、安定したスイッチング動作を有する可変抵抗素子を再現良く形成できる。

なお、本実施形態においてＴｉＮ膜１４（１４ａ、１４ｂ）及び可変抵抗体膜１６に対してパターニング処理を行う場合には、第３〜第５実施形態と同様、パターニング処理実行前に予め所定の酸化防止絶縁膜を成膜することが好ましい。

図２０及び図２１は、本実施形態の別の製造工程に係る概略断面図及びフローチャートである。図２０（ｆ）に示すように、熱酸化処理（ステップ＃６５）終了後、ＳｉＯＮ、ＳｉＮ、ＳｉＯＣ、ＳｉＣ等の酸化防止絶縁膜１８をＣＶＤ法にて５０ｎｍ程度堆積する（ステップ＃６７）。その後、図２０（ｇ）に示すように、公知のフォトリソグラフィ技術によって形成したレジストをマスクとして、公知のエッチング技術によって酸化防止絶縁膜１８、可変抵抗体膜１６、並びにＴｉＮ膜１４（１４ａ、１４ｂ）をパターニングする（ステップ＃６８）。その後、図２０（ｇ）に示すように、図１８（ｆ）と同様、保護用層間絶縁膜１７を堆積し、平坦化処理をする（ステップ＃６６）。

このように、ステップ＃６８に係るパターニング処理前に予め酸化防止絶縁膜１８を成膜することで、可変抵抗体膜１６に対する、パターニング工程におけるレジストアッシング処理等による酸化の影響を防止することができ、前記可変抵抗体の特性を劣化させることなく可変抵抗素子を製造することができる。

［第７実施形態］
本発明方法の第７実施形態（以下、適宜「本実施形態」と記載）について、図２２〜図２５の各図を参照して説明を行う。図２２は、本実施形態において、半導体装置を製造する際の各工程における概略断面図を模式的に示したものであり、工程毎に図２２（ａ）〜図２２（ｆ）に分けて図示している。又、図２３は本実施形態の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図２３に示されるフローチャートの各ステップを表すものとする。

まず、図２２（ａ）に示すように、トランジスタ回路等（図示せず）を適宜形成した半導体基板１１上にＳｉＯ_２膜（第１層間絶縁膜）１３をＣＶＤ法にて、２００ｎｍの厚みで全面に堆積し（ステップ＃７１）、更に第１層間絶縁膜１３の上面にＳｉＮ膜（第２層間絶縁膜）６１をＣＶＤ法にて、２００ｎｍの厚みで全面に堆積する（ステップ＃７２）。

次に、図２２（ｂ）に示すように、公知のフォトリソグラフィ技術によって形成したレジスト（レジスト膜５１）をマスクに、公知のエッチング技術によって、第１層間絶縁膜１３及び第２層間絶縁膜６１をパターニングし、段差部６２を形成する（ステップ＃７３）。

次に、図２２（ｃ）に示すように、レジスト膜５１をアッシング除去しない状態でＨＦ等の薬液で数分間ウェットエッチングを行う（ステップ＃７４）。このとき、第１層間絶縁膜１３の材料であるＳｉＯ_２は第２層間絶縁膜６１の材料であるＳｉＮよりＨＦのウェットエッチレートが速いため、第２層間絶縁膜６１と比較して第１層間絶縁膜１３の方がエッチング除去量が多く、この結果、段差部６２は下層である第１層間絶縁膜１３と比較して上層となる第２層間絶縁膜６１の方が外側に突出している逆階段形状に加工される。

次に、図２２（ｄ）に示すように、レジスト膜５１を剥離後、半導体基板１１上に導電性薄膜の一例としてのＴｉＮ膜１４をスパッタ法にて６０ｎｍの厚みで全面に堆積する（ステップ＃７５）。このとき、段差部６２が逆階段形状を有しているため、段差部６２の上層部（第２層間絶縁膜６１の側壁）外側に堆積されるＴｉＮ膜１４の膜厚と比較して下層部（第１層間絶縁膜１３の側壁）外側に堆積されるＴｉＮ膜１４の膜厚が薄くなるように成膜することができ、第３〜第６実施形態と同様、ＴｉＮ膜１４内において他の領域よりも膜厚が薄い局部薄膜領域を形成することができる。

次に、図２２（ｅ）に示すように、例えば、酸素を含む２５０〜４５０℃の雰囲気下で熱酸化することにより、ＴｉＮ膜１４を酸化させて、可変抵抗体の一例としてのＴｉＯ_２膜１６を形成する（ステップ＃７６）。このとき、熱酸化は、段差部６２の外壁部分に堆積されているＴｉＮ膜１４の表面から第１層間絶縁膜１３或いは第２層間絶縁膜６１の界面、並びに半導体基板１１の界面まで到達するように（言い換えれば、少なくとも局部薄膜領域において、当該局部薄膜領域が有するＴｉＮ膜１４の膜厚分を酸化するように）実施され、これによって段差部６２の外壁部分の一部のＴｉＮ膜１４が可変抵抗体膜１６に変化する。このとき、圧力条件、温度条件、及び処理時間を所定の条件にして酸化処理を行うことで、段差部５２の上段位置である第２層間絶縁膜６１の上面に形成されているＴｉＮ膜１４、及び段差部５２の下段位置である半導体基板１１の上面に形成されているＴｉＮ膜１４を完全には酸化せず、当該領域に夫々一部未酸化のＴｉＮ膜１４を残存させる。当該ステップ＃７６によって、ＴｉＮ膜１４は、可変抵抗体膜１６を介して段差部５２の上段位置（第２層間絶縁膜６１の上面）に形成されている電極（第１電極）１４ａと、段差部５２の下段位置（半導体基板１１の上面）に形成されている電極（第２電極）１４ｂとに分離される。尚、一例としては、第３実施形態と同様に、常圧（７６０Ｔｏｒｒ）で３００℃の条件下で、４０分程度の熱酸化処理を施すものとして良い。

次に、図２２（ｆ）に示すように、ＳｉＯ_２等の保護用層間絶縁膜１７をＣＶＤ法にて７００ｎｍ堆積し、公知のＣＭＰ法等による平坦化技術で平坦化する（ステップ＃７７）。

本実施形態においても、第１〜第６の各実施形態と同様、可変抵抗体膜１６は、ＴｉＮ膜１４を酸化させることで形成される。そして、当該可変抵抗体膜１６が形成される結果、ＴｉＮ膜１４が２つの部分（第１電極１４ａと第２電極１４ｂ）とに分断され、これによって２つの電極間に可変抵抗体１６が狭持されてなる可変抵抗素子が形成される。従って、両電極１４ａ及び１４ｂと可変抵抗体膜１６との界面がガスや大気等に晒されることがないため、従来方法のように成膜プロセスにおける雰囲気の影響を受けて接触抵抗にバラツキが生じるということがなく、同一ウェハ内の各メモリセル間、並びに異なるウェハ間において接触抵抗を安定化させることができる。これにより、可変抵抗体膜１６の両端にかかる電圧を均一化することができ、安定したスイッチング動作を有する可変抵抗素子を再現良く形成できる。

なお、本実施形態においてＴｉＮ膜１４（１４ａ、１４ｂ）及び可変抵抗体膜１６に対してパターニング処理を行う場合には、第３〜第６実施形態と同様、パターニング処理実行前に予め所定の酸化防止絶縁膜を成膜することが好ましい。

図２４及び図２５は、本実施形態の別の製造工程に係る概略断面図及びフローチャートである。図２４（ｆ）に示すように、熱酸化処理（ステップ＃７６）終了後、ＳｉＯＮ、ＳｉＮ、ＳｉＯＣ、ＳｉＣ等の酸化防止絶縁膜１８をＣＶＤ法にて５０ｎｍ程度堆積する（ステップ＃７８）。その後、図２４（ｇ）に示すように、公知のフォトリソグラフィ技術によって形成したレジストをマスクとして、公知のエッチング技術によって酸化防止絶縁膜１８、可変抵抗体膜１６、並びにＴｉＮ膜１４（１４ａ、１４ｂ）をパターニングする（ステップ＃７９）。その後、図２４（ｈ）に示すように、図２２（ｆ）と同様、保護用層間絶縁膜１７を堆積し、平坦化処理をする（ステップ＃７７）。

このように、ステップ＃７９に係るパターニング処理前に予め酸化防止絶縁膜１８を成膜することで、可変抵抗体膜１６に対する、パターニング工程におけるレジストアッシング処理等による酸化の影響を防止することができ、前記可変抵抗体の特性を劣化させることなく可変抵抗素子を製造することができる。

尚、上述の第１及び第２実施形態におけるＴｉＮ膜１４の堆積工程（ステップ＃１１、＃２３）は、スパッタ法に限られず、パルス化レーザ堆積、ｅ−ビーム蒸発、熱蒸発、有機金属堆積、スピンオン堆積、及び有機金属化学気相成長を含む任意の適切な堆積技術を用いて堆積するものとしても構わない。

一方、上述の第３〜第７実施形態におけるＴｉＮ膜１４の堆積工程（ステップ＃３３、＃４５、＃５３、＃６４、＃７５）においては、２つの電極（第１電極１４ａ、第２電極１４ｂ）におけるＴｉＮ膜１４の膜厚と、可変抵抗体１６を構成する局部薄膜領域の膜厚とに格差を設けるため（局部薄膜領域に堆積されるＴｉＮ膜１４の膜厚を両電極の膜厚よりも十分薄くするため）、コリメートスパッタ、ロングスロースパッタ、イオン化スパッタ等の指向性スパッタ成膜法を使用して堆積するのが好ましい。更に、ＣＶＤ法とスパッタ法の積層膜を用いることにより可変抵抗体１６の膜厚を制御することも可能である。

又、上述の各実施形態における酸化工程（ステップ＃１６、＃２６、＃３４、＃４６、＃５４、＃６５、＃７６）としては、ガス種にＯ_２、Ｏ_３、Ｈ_２Ｏ、Ｎ_２Ｏ、ＮＯ等酸素を含んだ分子を用いた熱酸化法の他、プラズマ酸化法或いはイオン注入法等を用いるものとしても構わない。

又、上述の各実施形態では、可変抵抗体膜１６をＴｉＯ_２膜としたが、酸化温度、酸素濃度等の酸化条件を適宜調整することにより、可変抵抗特性を持つＴｉＯ_２−ＸＮ_Ｘ膜とすることも可能である。更に、導電性薄膜１４をＴｉＮ膜としたが、Ｃｕ、Ｎｉ，Ｖ、Ｚｎ、Ｎｂ、Ｔｉ、Ｗ、Ｃｏ等の遷移金属、若しくは遷移金属の窒化物で形成することも可能である。このとき、可変抵抗体膜１６は、導電性薄膜１４として用いられた材料が酸化されることで形成される金属酸化物又は金属酸窒化物で構成される。

本発明に係る可変抵抗素子の製造方法の第１実施形態の製造工程における各工程毎の概略断面図 本発明に係る可変抵抗素子の製造方法の第１実施形態の製造工程を示すフローチャート 本発明に係る可変抵抗素子の製造方法の第２実施形態の製造工程における各工程毎の概略断面図 本発明に係る可変抵抗素子の製造方法の第２実施形態の製造工程を示すフローチャート 本発明に係る可変抵抗素子の製造方法の第３実施形態の製造工程における各工程毎の概略断面図 本発明に係る可変抵抗素子の製造方法の第３実施形態の製造工程を示すフローチャート 本発明に係る可変抵抗素子の製造方法の第３実施形態の別の製造工程における各工程毎の概略断面図 本発明に係る可変抵抗素子の製造方法の第３実施形態の別の製造工程を示すフローチャート 本発明に係る可変抵抗素子の製造方法の第４実施形態の製造工程における各工程毎の概略断面図 本発明に係る可変抵抗素子の製造方法の第４実施形態の製造工程を示すフローチャート 本発明に係る第４実施形態の製造方法の製造工程に基づいて製造された可変抵抗素子のスイッチング特性を示すグラフ 本発明に係る可変抵抗素子の製造方法の第４実施形態の別の製造工程における各工程毎の概略断面図 本発明に係る可変抵抗素子の製造方法の第４実施形態の別の製造工程を示すフローチャート 本発明に係る可変抵抗素子の製造方法の第５実施形態の製造工程における各工程毎の概略断面図 本発明に係る可変抵抗素子の製造方法の第５実施形態の製造工程を示すフローチャート 本発明に係る可変抵抗素子の製造方法の第５実施形態の別の製造工程における各工程毎の概略断面図 本発明に係る可変抵抗素子の製造方法の第５実施形態の別の製造工程を示すフローチャート 本発明に係る可変抵抗素子の製造方法の第６実施形態の製造工程における各工程毎の概略断面図 本発明に係る可変抵抗素子の製造方法の第６実施形態の製造工程を示すフローチャート 本発明に係る可変抵抗素子の製造方法の第６実施形態のもう一つの製造工程における各工程毎の概略断面図 本発明に係る可変抵抗素子の製造方法の第６実施形態のもう一つの製造工程を示すフローチャート 本発明に係る可変抵抗素子の製造方法の第７実施形態の製造工程における各工程毎の概略断面図 本発明に係る可変抵抗素子の製造方法の第７実施形態の製造工程を示すフローチャート 本発明に係る可変抵抗素子の製造方法の第７実施形態のもう一つの製造工程における各工程毎の概略断面図 本発明に係る可変抵抗素子の製造方法の第７実施形態のもう一つの製造工程を示すフローチャート 従来構成の可変抵抗素子の概略構造図 １Ｔ／１Ｒ型メモリセルの一構成例を示す等価回路図 １Ｔ／１Ｒ型メモリセルの断面模式図 １Ｒ型のメモリセルの一構成例を示す等価回路図 １Ｒ型メモリセルの断面模式図

符号の説明

１１： 半導体基板
１３： 第１層間絶縁膜（ＳｉＯ_２膜）
１３ａ： 第１層間絶縁膜
１４： 導電性薄膜（ＴｉＮ膜）
１４ａ： 第１電極
１４ｂ： 第２電極
１５： 開口部
１５ａ： 開口部（第１電極形成予定位置）
１５ｂ： 開口部（第２電極形成予定位置）
１６： 可変抵抗体膜（ＴｉＯ_２膜）
１７： 保護用層間絶縁膜
１８： 酸化防止絶縁膜
２１： メタル配線
２２： 開口部
３１： サイドウォール形成用絶縁膜
３１ａ： サイドウォール
３２： 開口部
４１： 段差部
５１： レジスト膜
５２： 段差部
６１： 第２層間絶縁膜（ＳｉＮ膜）
６２： 段差部
１０１： 上部電極
１０２： 可変抵抗体
１０３： 下部電極
１０４： メモリセルアレイ
１０６： ワード線デコーダ
１０７： ソース線デコーダ
１１１： 半導体基板
１１２： 素子分離領域
１１３： ゲート絶縁膜
１１４： ゲート電極
１１５： ドレイン拡散層領域
１１６： ソース拡散層領域
１１７： コンタクトプラグ
１１８： 下部電極
１１９： 可変抵抗体
１２０： 上部電極
１２１： コンタクトプラグ
１２３： ビット線配線
１２４： ソース線配線
１３１： メモリセルアレイ
１３２： ビット線デコーダ
１３３： ワード線デコーダ
１４１： 下部電極配線
１４２： 可変抵抗体
１４３： 上部電極配線
ＢＬ１〜ＢＬｍ： ビット線
Ｒ： 可変抵抗素子
ＳＬ１〜ＳＬｎ： ソース線
Ｔ： 選択トランジスタ
ＷＬ１〜ＷＬｎ： ワード線

Claims (18)

1. 第１電極と第２電極と可変抵抗体とを備え、前記可変抵抗体が前記第１電極と前記第２電極とに狭持された領域に存し、前記第１電極と前記第２電極との間に電圧パルスを印加することにより、前記第１電極と前記第２電極との間の電気抵抗が変化する可変抵抗素子の製造方法であって、
   半導体基板上に前記第１電極と前記第２電極と前記可変抵抗体の前駆体となる一の導電膜を堆積する導電膜堆積工程と、
   前記導電膜に対して酸化処理を施すことで、前記導電膜の一部領域を前記可変抵抗体に変化させると共に、当該可変抵抗体によって前記導電膜を分断することで前記第１電極及び前記第２電極を形成する酸化工程と、
   前記酸化工程終了後、全面に保護用層間絶縁膜を堆積する保護絶縁膜堆積工程と、を有することを特徴とする可変抵抗素子の製造方法。
2. 前記導電膜堆積工程終了後で前記酸化工程開始前に、
   前記導電膜の上面を含むように第１層間絶縁膜を堆積する第１絶縁膜堆積工程と、
   前記第１絶縁膜堆積工程終了後、前記第１層間絶縁膜の一部を開口して前記導電膜の一部の上面を露出する開口部形成工程と、を有し、
   前記酸化工程によって、前記開口部を介して露出されている前記導電膜の周辺領域が酸化されることを特徴とする請求項１に記載の可変抵抗素子の製造方法。
3. 前記開口部形成工程終了後で前記酸化工程開始前に、前記開口部を介して露出されている前記導電膜の露出部分の一部を除去することで前記開口部底面に位置する前記導電膜の膜厚を薄くする薄膜化工程を有することを特徴とする請求項２に記載の可変抵抗素子の製造方法。
4. 前記導電膜堆積工程前に、前記半導体基板上に第１層間絶縁膜を堆積する第１絶縁膜堆積工程と、前記第１層間絶縁膜の所定領域を開口して少なくとも２つの分離された開口部を形成する開口部形成工程と、を有し、
   前記導電膜堆積工程終了後で前記酸化工程開始前に、前記開口部以外の領域に堆積された前記導電膜が完全には除去されない範囲内で、前記導電膜の膜厚を薄くする薄膜化工程を有し、
   前記導電膜堆積工程が、前記２つの開口部を完全に充填するように前記導電膜を堆積する工程であり、
   前記酸化工程が、前記開口部以外の領域に堆積されている前記導電膜の膜厚以上であって、上面位置から前記開口部の底面まで堆積されている前記導電膜の膜厚未満の厚み分だけ前記導電膜を酸化することで前記可変抵抗体を形成する工程であることを特徴とする請求項１に記載の可変抵抗素子の製造方法。
5. 前記導電膜堆積工程で堆積される前記導電膜が、一部に他より膜厚の薄い局部薄膜領域を有する堆積形状となるよう、前記導電膜堆積工程前に、予め前記導電膜の下地層に対して所定の導電膜堆積前処理を実行することを特徴とする請求項１に記載の可変抵抗素子の製造方法。
6. 前記導電膜堆積前処理が、半導体基板上に第１層間絶縁膜を堆積する第１絶縁膜堆積工程と、前記第１層間絶縁膜の所定領域に下方へ進むほど開口面積が狭くなるテーパ形状の開口部を形成する開口部形成工程と、を有し、
   前記導電膜堆積工程が、前記開口部の内部を完全には充填しないように前記導電膜を全面に堆積し、前記開口部の内側側壁の少なくとも一部に前記局部薄膜領域を形成する工程であり、
   前記酸化工程が、前記導電膜を露出面側から酸化することで前記可変抵抗体を形成すると共に、少なくとも前記局部薄膜領域を酸化させることで、酸化されて前記可変抵抗体に変化した前記局部薄膜領域によって前記開口部の底面側に形成されている前記導電膜と前記局部薄膜領域より上側の領域に形成されている前記導電膜とを分断し、前記第１電極及び前記第２電極を形成する工程であることを特徴とする請求項５に記載の可変抵抗素子の製造方法。
7. 前記導電膜堆積前処理が、半導体基板上に第１層間絶縁膜を堆積する第１絶縁膜堆積工程と、前記第１層間絶縁膜の所定領域に開口部を形成する開口部形成工程と、前記開口部の側壁面内に下方に進むほど幅広となるサイドウォール絶縁膜を形成するサイドウォール絶縁膜形成工程と、を有し、
   前記導電膜堆積工程が、前記開口部の内部を完全には充填しないように導電膜を全面に堆積し、前記サイドウォール絶縁膜の外側側壁の少なくとも一部に前記局部薄膜領域を形成する工程であり、
   前記酸化工程が、前記導電膜を露出面側から酸化することで前記可変抵抗体を形成すると共に、少なくとも前記局部薄膜領域を酸化させることで、酸化されて前記可変抵抗体に変化した前記局部薄膜領域によって前記開口部の底面側に形成されている前記導電膜と前記局部薄膜領域より上側の領域に形成されている前記導電膜とを分断し、前記第１電極及び前記第２電極を形成する工程であることを特徴とする請求項５に記載の可変抵抗素子の製造方法。
8. 前記導電膜堆積前処理が、隣接する上面の高さ位置が相異なる段差部領域を一部に有する第１層間絶縁膜を半導体基板上に堆積する第１絶縁膜堆積工程を有し、
   前記導電膜堆積工程が、前記段差部領域を含む全面に前記導電膜を堆積することで、当該段差部領域を構成する上段面及び下段面を連結する側壁部分と前記下段面の交わる角部に近付くほど膜厚が薄くなる形状の前記局部薄膜領域を有する前記導電膜を形成する工程であり、
   前記酸化工程が、前記導電膜を露出面側から酸化することで前記可変抵抗体を形成すると共に、少なくとも前記局部薄膜領域を酸化させることで、酸化されて前記可変抵抗体に変化した前記局部薄膜領域によって前記上段面に堆積されている前記導電膜と前記下段面に堆積されている前記導電膜とを分断し、前記第１電極及び前記第２電極を形成する工程であることを特徴とする請求項５に記載の可変抵抗素子の製造方法。
9. 前記導電膜堆積前処理が、上層方向に行くほど膜密度が高くなるように第１層間絶縁膜を堆積する第１絶縁膜堆積工程と、所定領域以外の前記第１層間絶縁膜を剥離することで隣接する上面の高さ位置が相異なる段差部領域を形成すると共に、当該段差部領域を構成する上段面と下段面とを連結する側壁部分を上層方向に行くほど外側に突出する逆テーパ形状とするパターニング工程と、を有し、
   前記導電膜堆積工程が、前記段差部領域を含む全面に前記導電膜を堆積することで、前記側壁部分と前記下段面の交わる角部に近付くほど膜厚が薄くなる楔形形状の前記局部薄膜領域を有する前記導電膜を形成する工程であり、
   前記酸化工程が、前記導電膜を露出面側から酸化することで前記可変抵抗体を形成すると共に、少なくとも前記局部薄膜領域を酸化させることで、酸化されて前記可変抵抗体に変化した前記局部薄膜領域によって前記上段面に堆積されている前記導電膜と前記下段面に堆積されている前記導電膜とを分断し、前記第１電極及び前記第２電極を形成する工程であることを特徴とする請求項５に記載の可変抵抗素子の製造方法。
10. 前記第１絶縁膜堆積工程が、基板温度を連続的又は断続的に上昇させながら前記第１層間絶縁膜を堆積させる工程であることを特徴とする請求項９に記載の可変抵抗素子の製造方法。
11. 前記パターニング工程が、ウェットエッチングによって行われることを特徴とする請求項９又は請求項１０に記載の可変抵抗素子の製造方法。
12. 前記導電膜堆積前処理が、半導体基板上に第１層間絶縁膜を堆積する第１絶縁膜堆積工程と、前記第１層間絶縁膜の上面に前記第１層間絶縁膜よりエッチングレートの遅い第２層間絶縁膜を堆積する第２絶縁膜堆積工程と、所定領域以外の前記第１及び第２層間絶縁膜を剥離することで隣接する上面の高さ位置が相異なる段差部領域を形成すると共に、当該段差部領域を構成する上段面と下段面とを連結する側壁部分を、前記第２層間絶縁膜で構成されている領域が前記第１層間絶縁膜で構成されている領域よりも外側に突出する逆階段形状とするパターニング工程と、を有し、
    前記導電膜堆積工程が、前記段差部領域を含む全面に前記導電膜を堆積することで、前記側壁部分と前記下段面の交わる角部に近付くほど膜厚が薄くなる楔形形状の前記局部薄膜領域を有する前記導電膜を形成する工程であり、
    前記酸化工程が、前記導電膜を露出面側から酸化することで前記可変抵抗体を形成すると共に、少なくとも前記局部薄膜領域を酸化させることで、酸化されて前記可変抵抗体に変化した前記局部薄膜領域によって前記上段面に堆積されている前記導電膜と前記下段面に堆積されている前記導電膜とを分断し、前記第１電極及び前記第２電極を形成する工程であることを特徴とする請求項５に記載の可変抵抗素子の製造方法。
13. 前記第１絶縁膜堆積工程が、ＳｉＯ_２膜を堆積する工程であり、
    前記第２絶縁膜堆積工程が、ＳｉＮ膜を堆積する工程であり、
    前記パターニング工程が、ＨＦ薬液によるウェットエッチングによって行われることを特徴とする請求項１２に記載の可変抵抗素子の製造方法。
14. 前記酸化工程終了後に、前記可変抵抗体の上面を覆うように酸化防止絶縁膜を堆積する酸化防止絶縁膜堆積工程を有し、
    前記酸化防止絶縁膜堆積工程終了後に、前記酸化防止絶縁膜、前記可変抵抗体、及び前記導電膜に対してパターニング処理を行うパターニング工程を有することを特徴とする請求項５〜請求項１３の何れか１項に記載の可変抵抗素子の製造方法。
15. 前記酸化防止絶縁膜が窒素もしくは炭素を含む絶縁膜であることを特徴とする請求項１４に記載の可変抵抗素子の製造方法。
16. 前記導電膜堆積工程が、指向性スパッタ成膜法によって前記導電膜を堆積する工程であることを特徴とする請求項５〜請求項１５の何れか１項に記載の可変抵抗素子の製造方法。
17. 前記導電膜堆積工程が、ＣＶＤ成膜とスパッタ成膜の積層法によって前記導電膜を堆積する工程であることを特徴とする請求項５〜請求項１５の何れか１項に記載の可変抵抗素子の製造方法。
18. 前記導電膜は窒化チタンであることを特徴とする請求項１〜請求項１７の何れか１項に記載の可変抵抗素子の製造方法。
    

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