KR20100056478A - 고성능 열전 속성을 갖는 나노구조체 - Google Patents

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페이동 양
아루나바 마줌다르
알론 아이. 호치바움
렌쿤 첸
라울 디아즈 델가도
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더 리전트 오브 더 유니버시티 오브 캘리포니아
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Abstract

본 발명은 거친 표면과, 도핑되거나 도핑되지 않은 반도체를 포함하는 나노구조체, 또는 이러한 나노구조체의 어레이를 제공한다. 상기 나노구조체는 나노와이어와 같은 1차원(1-D) 나노구조체, 또는 2차원(2-D) 나노구조체이다. 상기 나노구조체는 2개의 전극 사이에 위치할 수 있으며, 열전 발전, 또는 열전 냉각을 위해 사용될 수 있다.

Description

고성능 열전 속성을 갖는 나노구조체{NANOSTRUCTURES HAVING HIGH PERFORMANCE THERMOELECTRIC PROPERTIES}
발명자: Peidong Yang, Arunava Majumdar, Allon I. Hochbaum, Renkun Chen, Raul Diaz Delgado
본 명세서에서 기재되고 청구되는 발명은 협약서 제DE-AC02-05CH11231호 하에서 미국 에너지국(U.S. Department of Energy)이 지급하는 기금을 부분적으로 이용하여 이뤄졌다. 미국 정부는 본 발명에 대한 특정 권리를 갖는다.
본 발명은 일반적으로 나노구조체에 관한 것이다.
현재, 전 세계 전력의 약 90퍼센트(~1013와트, 또는 10TW)가, 열 공급원으로서 화석 연료 연소를 사용하고 통상 30-40퍼센트의 효율로 동작하는 열 엔진에 의해 생산되어, 대략 15TW의 열이 대기 중으로 소실된다. 열전 모듈(thermoelectric module)이 이러한 저온 폐열(low-grade waste heat)을 전기로 변환시킬 수 있으며, 이는 상당한 연료 절약과 탄소 방출 감소를 야기할 수 있다. 상기 열전 모듈의 효율은 그들의 재료 성분의 열전 성능 지수(ZT)에 따라 달라지며, 상기 열전 성능 지수는 ZT = S2σT/k로 정의되며, 이때, S, σ, k 및 T는 각각, 제벡 계수(Seebeck coefficient), 전기 전도율, 열 전도율 및 절대온도이다. 그러나 ZT의 매개변수는 일반적으로 상호의존적이기 때문에, 지난 50년 동안 ZT>1까지 증가시키는데 어려움이 있었다. Bi, Te, Pb, Sb 및 Ag의 화합물을 기반으로 하는 나노구조체의 열전 물질이 ZT>1까지 증가시킨다고 알려져 있다.
US 특허 제6,882,051호 및 제6,996,147호는 약 200㎚ 미만의 균일한 직경을 갖는 1차원 나노구조체를 개시하고 있다. 이들 나노구조체는 단결정 동종구조체(homostructure)뿐 아니라 서로 다른 화학적 조성물을 갖는 둘 이상의 단결정 물질의 이종구조체(heterostructure)도 포함한다.
본 발명은 거친 표면을 포함하는 신규한 나노구조체를 제공하는데, 이때 상기 나노구조체는 도핑된, 또는 도핑되지 않은 반도체를 포함한다.
또한 본 발명은 거친 표면을 포함하는 나노구조체를 포함하는 소자를 제공하는데, 이때, 상기 나노구조체는 도핑된, 또는 도핑되지 않은 반도체를 포함하고, 상기 나노구조체는 제 1 전극 및 제 2 전극에 접촉한다.
또한 본 발명은 전류를 생성하는 방법을 제공하며, 상기 방법은 본 발명의 소자를 제공하는 단계와, 상기 제 1 전극과 제 2 전극 간의 온도 구배를 설정하여, 제 1 전극에서 나노구조체로 흐르고, 나노구조체를 통해 제 2 전극으로 흐르는 전류를 생성하는 단계를 포함한다.
본 발명은 하나의 소자를 더 제공하는데, 상기 소자는 제 1 전극과, 제 2 전극과, 제 3 전극과, 각각 거친 표면을 포함하는 제 1 다수의 나노구조체(이때, 각각의 나노구조체는 Si, Ge, 또는 이들의 화합물을 포함하고, (상기 나노구조체가 p-형 반도체를 포함하도록) 3가 원소로 도핑됨)와, 각각 거친 표면을 갖는 제 2 다수의 나노구조체(이때, 각각의 나노구조체는 Si, Ge, 또는 이들의 화합물을 포함하고, (상기 나노구조체가 n-형 반도체를 포함하도록) 5가 원소로 도핑됨)를 포함하며, 이때, 상기 제 1 다수의 나노구조체는 제 1 전극 및 제 3 전극에 접촉하고, 제 2 다수의 나노구조체는 제 1 전극 및 제 2 전극에 접촉하여, 제 1 전극이 제 2 전극 및 제 3 전극보다 더 높은 온도를 가질 때, 제 2 전극에서 제 2 다수의 나노구조체로 흐르며, 상기 제 2 다수의 나노구조체를 통과해 제 1 전극으로 흐르고, 상기 제 1 전극을 통과해 제 1 다수의 나노구조체로 흐르며, 상기 제 1 다수의 나노구조체를 통해 제 3 전극으로 흐르는 전류가 생성된다.
본 발명은 전류를 생성하는 방법을 더 제공하며, 상기 방법은 제 1 다수의 나노구조체와 제 2 다수의 나노구조체를 갖는 본 발명의 디바이스를 제공하는 단계와, 상기 제 1 전극의 온도를 증가시켜서, 제 2 전극에서 제 2 다수의 나노구조체로 흐르고, 상기 제 2 다수의 나노구조체를 통과해 제 1 전극으로 흐르며, 상기 제 1 전극을 통과해 상기 제 1 다수의 나노구조체로 흐르며, 상기 제 1 다수의 나노구조체를 통과해 제 3 전극으로 흐르는 전류가 생성된다.
또한 본 발명은 국소부위의 온도를 감소시키는 방법을 제공하며, 상기 방법은 본 발명의 디바이스를 제공하는 단계와, 상기 디바이스를 통과하는 전류를 인가하여, 상기 제 1 전극의 온도가 감소되는 단계를 포함하며, 이때, 상기 제 1 전극은 상기 국소부위나 그 근방에 위치하고, 상기 제 2 전극 및 제 3 전극의 온도는 증가되는 것을 특징으로 한다.
도 1은 거친 실리콘 나노와이어의 구조적 특징을 도시한다. 칸 A가 EE Si 나노와이어 어레이의 횡단면 SEM을 나타낸다. 반응 동안 웨이퍼로의 Ag+ 환원의 산물로서 어레이 내에서 수지상 Ag 성장이 관찰될 수 있다. 합성 후에 질산에서 Ag가 에칭되고, 원소 분석에 의해, 완전히 용해된 것이 확인된다. 칸 B가 EE Si 나노와이어의 조각(segment)의 명시야 TEM 이미지를 보여준다. 와이어의 표면에서 거칠기가 명확하게 나타난다. SAED 패턴(삽입 그림)이 와이어가 자신의 모든 길이에 걸쳐 단결정임을 나타낸다. 칸 C는 EE Si 나노와이어의 HRTEM 이미지를 도시한다. 표면에서 결정 Si 코어와 비정질 자연 산화물(native oxide) 간의 경계에서, 그리고 에지 근방의 교대하는 밝고 어두운 두께 줄무늬(thickness fringe)의 파동 옆에서, 거칠기가 명백하게 나타난다. 칸 D는 VLS에 의해 성장된 Si 나노와이어의 HRTEM을 도시한다. 비율 바(scale bar)는 각각 10㎛, 20㎚, 4㎚ 및 3㎚이다.
도 2는 거친 실리콘 나노와이어의 열 전도율을 나타낸다. 칸 A는 Pt-접합된 EE Si 나노와이어의 SEM 이미지를 나타낸다(52°의 경사 상태에서 얻어졌음). 브리징 와이어의 양 단부 근방에 위치하는 Pt 박막 루프는, 마주보는 현수된 막 상의 저항성 가열 및 감지 코일의 일부분이다. 비율 바는 2㎛이다. 칸 B는 VLS 나노와이어(Li, D 외 다수, Termal conductivity of individual silicon nanowires. Appl . Phys . Lett . 83, 2934-2936(2003))) 및 EE 나노와이어의 온도-종속적 k를 나타낸다(흑색 사각형으로 표시됨). VLS 나노와이어의 피크 k는 약 175 내지 200K이며, 반면에, EE 나노와이어의 피크 k는 250K 이상이다. 이 그래프의 데이터는 저준위-도핑된 웨이퍼로부터 합성된 EE 나노와이어로부터 얻어진 것이다. 칸 C는 서로 다른 도펀트 밀도(1014㎝-3 와 1018㎝-3)의 EE Si 나노와이어의 온도-종속적인 k를 나타낸다(흑색 사각형으로 표시됨). 비교를 위해, 백색 사각형으로 벌크 비정질 실리카의 k의 그래프가 그려진다. 고준위-도핑된 EE Si 나노와이어가 더 작을수록 절연 유리의 k에 근사하는 k를 가지며, 포논의 극도로 짧은 평균 자유 경로를 제시한다.
도 3은 거친 실리콘 나노와이어에 대한 바람직한 추정치를 보여준다. 칸 A는 직경 75㎚인 고준위-도핑된 EE Si 나노와이어의 k에 대한 벌크 k의 비를 도시한다. 온도가 감소하면, 300K에서의 100에서 25K에서의 약 40,000까지로 kbulk:kNW가 급격하게 증가한다. 칸 B는, 퇴화 도핑된(degenerately doped) 벌크 Si의 데이터(Weber, L. & Gmelin, E. Transport properties of silicon. Appl . Plys .A 53, 136-140(1991))로부터 추출된 ZT에 비교되는, 75㎚의 고준위-도핑된 EE 나노와이어에 대해 계산된 ZT를 나타낸다.
도 4는 나노와이어 FIB 본딩 및 제어 실험을 나타낸다. 칸 A는 조사되는 영역(irradiated region)에서 이격된 나노와이어 상의 Pt-C 과잉 증착의 TEM 이미지를 나타낸다. 상기 증착은 SEM에서 나타나는 와이어의 직경에 두께를 추가시키며, 따라서 모든 계산은 Pt 본딩 전에 결정된 직경을 기초로 이뤄졌다. 비율 바는 10㎚이다. 칸 B는 FIB에서의 Pt와의 첫 번째 본딩 후의 EE Si 나노와이어의 열 전도율을 나타낸다(흑색 사각형으로 표시됨). 시료가 패드 중 하나 근처에서 절단되었고, 갭 위에서의 Pt-C의 상당한 증착을 이용하여, 단부에서 재-본딩되었다. 이러한 두 번째 본딩 후의 전도율 측정치(백색 사각형)는 첫 번째 측정치와 일치한다. 따라서 와이어 단부에서의 Pt 증착은 바람직한 열 닻(thermal anchor)이지만, 와이어를 따르는 열 전도성에는 유의미한 영향을 미치지 않는다. 칸 C는 벌크 SiO2의 k(흑색 사각형으로 표시)에 정량적으로 비교되는, 197 및 257㎚의 SiO2 나노와이어의 k(각각 백색 사각형 및 백색 삼각형으로 표시)를 나타낸다.
도 5는 전기 전달 측정치를 나타낸다. 나노와이어는 평행 줄무늬가 쳐진 사각형으로 나타난다. 칸 A는 고준위-도핑된 EE Si 나노와이어의 합성을 위해 사용되는 도핑된 상태의(as-doped) Si(100) 웨이퍼의 저항률을 나타낸다.
도 6은 전류를 생성하기 위해 사용되는 나노와이어를 포함하는 소자를 나타낸다. 제 1 다수의 나노와이어는 평행 줄무늬가 쳐진 사각형으로 나타난다. 제 2 다수의 나노와이어는 점무늬가 그려진 사각형으로 나타난다. 칸 A는 소자의 일부분을 도시한다. 칸 B는 소자를 사용함으로써 생성되는 전류를 도시한다.
도 7은 전류를 생성하기 위해 사용되는 2가지 다수의 나노와이어를 포함하는 소자를 도시한다. 칸 A는 소자의 일부분을 도시한다. 칸 B는 소자를 사용함으로써 생성되는 전류를 도시한다. 제 1 다수의 나노와이어(40)는 p-형 도핑을 갖는다. 제 2 다수의 나노와이어(50)는 n-형 도핑을 갖는다.
도 8은 도 7에서 도시된 본 발명의 소자를 포함하는 열전 냉각기를 도시한다. 평행 줄무늬가 쳐진 박스가 나노구조체와 접촉하고 있는 전극을 나타낸다.
도 9는 도 7에서 도시된 본 발명의 소자를 포함하는 열전 냉각기(칸 A)를 도시하며, 열전 발전기(칸 B)를 도시한다. 화살표가 전류 흐름의 방향을 나타낸다.
본 발명이 설명되기에 앞서서, 본 발명은 기재된 특정 실시예에 제한되지 않고 달라질 수 있음을 이해해야 한다. 또한 본원에서 사용된 용어는 특정 실시예를 설명하기 위한 목적만을 가지며, 본 발명의 범위는 첨부된 청구범위에 의해서만 제한될 것이기 때문에, 제한하는 의도는 갖지 않는다.
범위 값이 제공되는 경우, 문맥에서 그렇지 않다고 명료하게 기재되지 않는 한, 상기 범위의 상한과 하한 사이에 위치하는 각각의 사이 값도, 하한의 10분의 1 단위로 특정하게 밝혀진 것으로 이해된다. 임의의 기재된 값(또는 기재된 범위의 사이 값)과 그 밖의 다른 임의의 기재된 값(또는 상기 기재된 범위 내 사이 값) 사이에 존재하는 각각의 더 좁은 범위가 본 발명에 포함된다. 이들 더 좁은 범위의 상한 및 하한은 상기 범위에 독립적으로 포함되거나, 제외될 수 있으며, 상한 및 하한 중 하나, 또는 둘 모두가 더 좁은 범위에 포함되거나, 둘 모두 더 좁은 범위에 포함되지 않는 각각의 범위가 또한 본 발명의 범위 내에 있으며, 명시된 범위에서 특정하게 제외되는 임의의 상한 또는 하한의 대상이 된다. 명시된 범위가 상한 및 하한 중 하나, 또는 둘 모두를 포함하는 경우, 상한 및 하나 중 하나, 또는 둘 모두가 제외되는 범위가 또한 본원 발명의 범위 내에 있다.
다르게 규정되지 않는 한, 본원에서 사용되는 모든 기술 및 과학 용어는 본 발명이 속하는 기술 분야의 종사자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 본 발명을 실시하거나 테스트할 때 본원에서 기재된 것과 유사하거나, 이에 상응하는 임의의 방법 및 재료가 사용될 수 있을지라도, 바람직한 방법과 재료가 지금부터 기재된다. 본원에서 언급되는 모든 출판물은, 상기 출판물에서 인용되는 방법 및/또는 재료를 공개하고 기재하기 위해, 본원에서 참조로서 인용된다.
그렇지 않다고 명료하게 명시하지 않는 한, 상세한 설명 및 청구범위에서 사용될 때, 단수 형태는 복수의 지시물을 포함하는 것으로 이해되어야 한다. 따라서 예를 들자면, “나노와이어”는 복수 개의 이러한 나노와이어들을 포함한다.
본 발명의 이러한 목적, 이점 및 특징이 이하에서 설명되어 있는 바와 같이 본 발명의 세부사항의 이해를 통해 해당업계 종사자에게 명백해질 것이다.
나노구조체( The Nanostructure )
본 발명의 나노구조체는 거친 표면을 포함하며, 이때, 나노구조체는 임의의 적합한 도핑된, 또는 도핑되지 않은 반도체를 포함하며, 이때 상기 나노구조체는, 세정된 p-형 (111)-배향된 실리콘 기판을, 50℃에서 20분 동안, 수용성 HF/AgNO3 용액에 침적시킴으로써 준비된 실리콘 나노와이어(nanowire), 가령, Peng 외 다수, Synthesis of large-area silicon nanowire arrays via self-assembling nanochemistry. Adv , Mater . 14, 1164-1167(2002)와, Peng 외 다수, Dendrite-assisted growth of silicon nanowires in electroless metal deposition. Adv . Funct . Mater. 13, 127-132(2003)와, Peng 외 다수, Uniform, axial-orientation alignment of one-dimensional single-crystal silicon nanostructure arrays. Angew . Chem . Int . Edit . 44, 2737(2005)에서 기재된 실리콘 나노와이어가 아니라는 단서가 붙는다. 본 발명의 나노구조체는 구속(confinement)과 표면 엔지니어링(또는 경계부 엔지니어링)이라는 특징을 포함한다.
또한 본 발명은 거친 표면을 포함하는 나노구조체를 포함하는 장치를 위해 제공되며, 이때, 상기 나노구조체는 도핑된, 또는 도핑되지 않은 반도체를 포함하고, 상기 나노구조체는 제 1 전극과 제 2 전극을 접촉한다. 일부 실시예에서, 상기 장치는 하나 이상의 나노구조체를 포함하며, 이때 각각의 나노구조체는 제 1 전극과 제 2 전극을 접촉한다.
상기 나노구조체는 1차원(1-D), 또는 2차원(2-D)이다.
"구속(confinement)"의 정의는 나노구조체가 1차원(1-D), 또는 2차원(2-D)이며, 1㎚ 내지 1,000㎚ 길이로 제한되는 하나 이상의 차원을 갖는다는 것이다. 1-D 나노구조체는 나노와이어를 포함한다(그러나 이로 제한되지 않음). 2-D 나노구조체는, 제한받지 않는 예를 들자면, 평면 구조체이다. 예를 들어, 1-D 나노구조체에 대하여, 나노와이어의 직경, 또는 두께는 1㎚ 내지 1,000㎚의 길이를 갖는다. 예를 들어, 2-D 나노구조체에 대하여, 평면 구조체의 두께는 1㎚ 내지 1,000㎚의 길이를 갖는다.
“표면 엔지니어링”의 정의는 나노구조체의 적어도 하나 이상의 표면의 일부분, 또는 전체가 거칠거나, 결함을 갖거나 및/또는 특정 화학물질로 구성됨을 의미한다.
본 발명의 일부 실시예에서, 나노구조체의 표면은 거칠며, 이때, 표면에 대한 가장 높은 점에서 가장 낮은 점까지의 간격은 0㎚ 초과, 5㎚ 이하이다.
본 발명의 일부 실시예에서, 표면이 매끄러웠을 경우의 표면의 표면적에 대한 표면의 실제 표면적의 비(이하, “r 비(r ratio)”라고 일컬음)는 1보다 클 때, 나노구조체의 표면은 “거칠다.” 일부 실시예에서, r 비는 2 이상, 3 이상, 4 이상, 10 이상, 20 이상, 또는 50 이상이다. “거친” 표면을 갖는 것의 목적은, 더 낮은 온도, 가령, 실온에서, 즉 약 20℃ 내지 약 30℃의 온도에서 k를 감소시키기 위해, 포논(phonon)을 충분히 산란시키기 위함이다. 나노구조체의 합성 동안 부식성 수용액에 의한 측면 산화 및/또는 에칭, 또는 느린 HF 에칭 및/또는 파세팅(faceting)의 불확실성에 의해 야기되는 제조 공정의 결과로서 표면이 “거칠”어질 수 있다.
본 발명의 일부 실시예에서, 표면의 거칠기 인자(roughness factor)는 1.0 초과인 때, 나노구조체의 표면은 “거칠”다. 거칠기 인자는 원자 단위로 매끄러운 표면(atomically smooth surface)을 갖는 나노구조체의 실제 표면적에 대한, 거친 나노구조체의 실제 표면적의 비로서 정의된다. 본 발명의 일부 실시예에서, 나노구조체의 거칠기 인자는 1.1, 1.2, 1.3, 1.4, 1.5, 1.6, 1.7, 1.8, 1.9 또는 2.0과 크거나 같다. 그 밖의 다른 실시예에서, 나노구조체의 거칠기 인자는 2.5, 3.0, 5.0, 7.0 또는 10.0과 크거나 같다. 일부 실시예에서, 나노구조체의 거칠기 인자는 예시 1 및 2에서 기재된 나노와이어들 중 하나의 거칠기 인자와 크거나 같다.
나노구조체 및 도펀트 물질은 Ⅱ족, Ⅲ족, Ⅳ족, Ⅴ족, Ⅵ족 등 중에서 선택될 수 있고, 4급류(quaternary) 및 3급류(tertiary)뿐 아니라 산화물도 포함할 수 있다. 일부 실시예에서, 반도체는 하나 이상의 도핑된 Ⅱ-Ⅵ형 반도체, Ⅲ-Ⅴ형 반도체, Ⅱ-Ⅳ형 반도체 등을 포함한다. 일부 실시예에서, 반도체는 하나 이상의 도핑된 Ⅱ-Ⅵ형 반도체, Ⅲ-Ⅴ형 반도체, Ⅱ-Ⅳ형 반도체 등을 포함하며, 선택사항으로서 4급류 및 3급류뿐 아니라 산화물도 포함할 수 있다. 일부 실시예에서, 나노구조체는 원소 Si, Ge, GaAs, CdSe, GaN, AIN, Bi2Te3, ZnO, 등 또는 이들의 화합물을 포함하며, 선택사항으로서, (n-형 도핑을 위해) 5가 원자로 도핑되거나, (p-형 도핑을 위해) 3가 원자로 도핑된다. 일부 실시예에서, 나노구조체는 원소 Si, Ge, 또는 이들의 화합물을 포함하고, 선택사항으로서, (n-형 도핑을 위해) 3가 원자로 도핑되거나, (p-형 도핑을 위해) 3가 원자로 도핑된다. 적합한 도펀트로는 B, Ph, As, In, Al 등이 있다. 적합한 5가 원자로는 P, As, Sb 등이 있다. 적합한 3가 원자로는 B, Al, Ga 등이 있다. 일부 실시예에서, 도펀트는 나노구조체 중 Si, 또는 Ge, 또는 Si-Ge 합금의 0% 초과 100% 이하를 대체할 수 있다. 나노구조체는 결정구조일 수 있다.
본 발명의 일부 실시예에서, 각각의 나노구조체는 균일한 조성을 갖는다. 예를 들어, 임의의 도펀트가 나노구조체 전체에 걸쳐 본질적으로 균일하게 분배되거나, 및/또는 상기 나노구조체가 하나의 단부에 p-형 도펀트를, 다른 하나의 단부에 n-형 도펀트를 포함하지 않는다.
본 발명의 일부 실시예에서, 나노구조체는 1-D 나노구조체, 가령, 제 1 단부와 제 2 단부를 갖는 길쭉한 형상(elongated shape)과 거친 표면을 포함하는 나노와이어(nanowire)를 포함하며, 이때, 1-D 나노구조체는 원소 Si, Ge, 또는 이들의 화합물을 포함하고, 선택사항으로서, 5가 원소 또는 3가 원소로 도핑된다.
일부 실시예에서, 1-D 나노구조체는 실질적으로 균일한 직경을 갖는다. 특정 실시예에서, 상기 실질적으로 균일한 직경은 약 200㎚ 미만이다. 특정 실시예에서, 다수의 나노구조체가 실질적으로 단분산(monodisperse)의 직경 및/또는 길이 분포를 갖는 1-D 나노구조체의 개체군을 갖는다. 용어 “직경(diameter)”은 구조체의 횡단면의 장축 및 단축의 평균에 의해 정의되는 바와 같은 유효 직경을 일컫는다.
일부 실시예에서, 1-D 나노구조체는 최대 약 200㎚ 미만의 직경을 가지며, 길이방향 축을 따르는 직경은 직경의 최대 변화를 보여주는 섹션에 대해 약 10% 미만만큼 변하는 것이 바람직하다. 덧붙이자면, 1-D 나노구조체는 다양한 횡단면 형상을 가질 수 있는데, 가령, 원형, 정사각형, 장방형, 육각형의 형상을 가질 수 있지만, 이에 제한되지 않는다. 예를 들어, ZnO 1-D 나노구조체는 육각형의 횡단면을, SnO2 1-D 나노구조체는 장방형의 횡단면을, PbSe 1-D 나노구조체는 정사각형의 횡단면을, Si, 또는 Ge 1-D 나노구조체는 원형의 횡단면을 갖는다.
1-D 나노구조체의 직경은 최대 약 200㎚ 미만인 것이 통상적이며, 약 5㎚ 내지 약 50㎚인 것이 바람직하다. 덧붙이자면, 통상적으로 직경의 분포가 약 50% 미만, 또는 약 20% 미만, 또는 약 10% 미만이도록, 동일한 공정에서 합성되는 와이어 앙상블에 걸친 직경의 변화는 비교적 급격하다. 나노와이어의 횡단면이 원형이 아닌 경우, 이 맥락에서 용어 “직경”은, 그 평면이 길이방향 축에 수직인 1-D 나노구조체의 횡단면의 장축과 단축의 길이의 평균을 일컫는다.
일부 실시예에서, 1-D 나노구조체는 끝에서 끝까지의 직경에 있어서 높은 균일도를 나타낸다. 특정 실시예에서, 1-D 나노구조체의 조각에 걸친 직경의 최대 변화는 약 10%, 약 5%, 또는 약 1%를 초과하지 않을 것이다. 직경의 변화는 (dmax-dmin)/dmin에 의해 주어지는 것으로 고려될 수 있다. 해당업계 종사자라면, 1-D 나노구조체의 단부는 직경의 급격한 변화를 포함하며, 심지어, 무한 사면(infinite slope)이 나타날 수도 있으며, 앞서 언급된 측정치는 1-D 나노구조체의 단부로부터 떨어진 곳에서 이뤄진 것으로 여겨짐을 인지할 것이다. 상기 1-D 나노구조체의 총 길이의 5% 이상, 또는 10% 이상만큼, 단부로부터 떨어진 곳에서 이뤄지는 측정이 바람직하다. 특정 실시예에서, 1-D 나노구조체의 총 길이의 약 1%에서부터, 약 25%까지, 또는 약 75%까지, 또는 약 90%까지의 1-D 나노구조체 길이에 걸쳐 직경의 변화가 평가된다.
1-D 나노구조체, 가령, 나노와이어는 원통의 축을 따르는 거친 표면을 갖는 원통 형상을 포함할 수 있다. 상기 원통 형상의 직경은 약 5㎚ 이상, 또는 약 10㎚ 이상, 또는 약 20㎚ 이상, 또는 약 50㎚ 이상, 또는 약 75㎚ 이상일 수 있다. 상기 원통 형상의 직경은 약 100㎚ 이하, 약 200㎚ 이상, 또는 약 300㎚ 이상일 수 있다. 다수의 1-D 나노구조체에서, 약 5㎚ 내지 약 300㎚ 범위의 다수의 1-D 나노구조체 직경이 존재할 수 있다. 본 발명의 일부 실시예에서, 다수의 1-D 나노구조체에서, 약 10㎚ 내지 약 300㎚, 또는 약 20㎚ 내지 약 300㎚의 범위의 다수의 1-D 나노구조체 직경이 존재할 수 있다.
일부 실시예에서, 본 발명의 나노구조체는 대략 실온, 즉, 약 25℃에서, 약 2.0W·m-1·K-1 이하의 k 및/또는 약 0.1 이상의 ZT를 갖는다. 특정 실시예에서, 본 발명의 나노구조체는, 대략 실온, 즉, 약 25℃에서, 약 1.0W·m-1·K-1 이하의 k 및/또는 약 0.8 이상의 ZT를 갖는다. 또 다른 실시예에서, 본 발명의 나노구조체는, 대략 실온, 즉, 약 25℃에서, 약 0.5W·m-1·K-1 이하의 k 및/또는 약 3 이상의 ZT를 갖는다.
본 발명은, k≤약 1.0W·m-1·K-1을 갖고, ZT≥약 0.8을 나타내는 대면적 어레이의 나노구조체의 합성을 위해 제공된다. 다양한 길이 척도에서 포논 산란 경계를 통합시킴으로써, 열 수송을 방해하고 ZT를 개선하는 것이 가능하다. 이 경우, Si의 k는, 실온에서, 벌크에 비교할 때 나노와이어에서 100배 감소된다. 나노와이어 표면의 거칠음이 포논을 효과적으로 산란시키고, 더 낮은 온도에서 k를 추가로 감소시킨다. 벌크 Si가 형편없는 열전 물질임에도 불구하고, 그 밖의 다른 매개변수에는 영향을 미치지 않으면서 k를 상당히 감소시킴으로써, Si 나노와이어 어레이가 일상적인 적용을 위한 고성능의 저렴한 열전 물질로서의 장래성을 나타낸다.
본 발명의 일부 실시예에서, 다수의 나노구조체가 함께, 가령, 하나의 어레이로 그룹지워진다. 일부 어레이에서, 모든 나노구조체가 서로 평행하게 배열된다.
나노구조체의 합성
1-D 나노구조체 및 다수의 1-D 나노구조체가 임의의 적합한 방법으로 합성될 수 있다. 이러한 방법은 본원에서 기재된 예시 1 및 2, 즉, Peng 외 다수, Synthesis of large-area silicon nanowire array via self-assembling nanochemistry, Adv . Mater ., 14(16): 1164-1167(2002) 및 Peng 외 다수, Aligned single-crystalline Si nanowire arrays for photovoltaic applications, small, 1(11): 1062-1067(2005)에서 기재된 방법을 포함하며, 상기 문헌들은 본원에서 참조로서 인용된다.
수용성 무전해 에칭(EE)법에 의해, 다수의 나노와이어가, 가령 하나의 어레이로 합성될 수 있다(Peng, K.Q., Yan, Y.J., Gao, S.P. & Zhu, J.Synthesis of large-area silicon nanowire arrays via self-assembling nanochemistry. Adv . Mater . 14, 1164-1167(2002); Peng, K., Yan, Y., Gao, S. & Zhu, J. Dendrite-assisted growth of silicon nanowires in electroless metal deposition. Adv.Funct.Mater. 13, 127-132(2003); Peng, K. 외 다수 Uniform, axial-orientation alignment of one-dimensional single-crystal silicon nanostructure arrays. Angew . Chem . Int . Edit. 44, 2737(2005), 상기 문헌들은 본원에서 참조로서 인용된다). Si, 또는 Ge, 또는 이들의 화합물의 웨이퍼는 다음절차에 따라 처리된다. 다음: 첫 번째는 웨이퍼 표면 상으로의 Ag+/Ag0 환원에 의한 Si, 또는 Ge, 또는 Si-Ge 합금의 갈바니 치환이다. AgNo3 및 HF의 수용액에서 반응이 진행된다. Si, 또는 Ge, 또는 Si-Ge 가전자대로 정공을 주입하고, 주변 격자(surrounding lattice)를 산화시키고, 뒤따라 HF로 에칭함으로써, Si, Ge, 또는 Si-Ge 웨이퍼 표면 상으로 Ag+가 환원된다. Ag+의 초기 환원이 웨이퍼 표면 상에서 Ag 나노입자를 형성하고, 이에 따라서, 산화 및 에칭 공정의 공간적 범위의 한계가 정해진다. Ag+의 추가적인 환원이, Si, Ge, 또는 Si-Ge 웨이퍼가 아닌 나노입자 상에서 발생하여, 아래 놓이는 웨이퍼로부터의 전자의 이동에 의해 상기 나노 입자가 활성 캐소드가 된다. 본 발명의 2-D 나노구조체 및 다수의 2-D 나노구조체가 임의의 적합한 방법으로 합성될 수 있다. 이러한 방법은, 예를 들어, “Langmuir-Blodgett silver nanowire monolayers for molecular sensing with high sensitivity and specificity", A.Tao, F.Kim, C.Hess, J.Goldberger, R.He, Y.Sun, Y.Xia, P.Yang, Nano . Lett . 3, 1229, 2003에서 기재되어 있는 LB(Langmuir-Blodgett) 공정을 사용하는 것을 포함하며, 상기 문헌은 본원에서 참조로서 인용된다. 예를 들어, LB 공정은 단분산된 나노결정의 단층(monolayer), 또는 다층을 쉽게 생성할 수 있다. 그 후, 이러한 단층 및 다층은 함께 융합되어, 거친 2-D 나노구조체를 생성할 수 있다.
본 발명의 2-D 나노구조체를 합성하는 또 하나의 적합한 공정은, (a) 물리적, 또는 화학적 기상 증착(가령, 원자층 증착, 또는 분자 빔 에피택시)을 제공하여 매끄러운 표면을 갖는 얇은 막을 제작하는 단계와, (b) 하나 이상의 나노결정을 상기 얇은 막의 표면 상에 분산시키는 단계와, (c) 하나 이상의 나노결정을 상기 얇은 막으로 융합시키는 단계를 포함한다.
나노구조체를 포함하는 소자
본 발명은 나노구조체, 가령 Peng 외 다수, Synthesis of large-area silicon nanowire array via self-assembling nanochemistry.Adv . Mater . 14, 1164-1167(2002)와 Peng 외 다수, Dendrite-assisted growth of silicon nanowires in electroless metal deposition. Adv . Funct . Mater . 13, 127-132(2003) 및 Peng 외 다수, Uniform, axial-orientation alignment of one-dimensional single-crystal silicon nanostructure array. Angew . Chem . Int . Edit. 44, 2737(2005)에서 기재된 나노 와이어를 포함하는 소자를 위해 제공된다. 상기 소자는 제 1 전극과 제 2 전극을 접촉한다. 소자가 동작 중일 때, 제 1 전극과 제 2 전극은 전기적으로 통신한다.
본 발명의 일부 실시예에서, 상기 소자는 본 발명의 하나 이상의 1-D 나노구조체, 예를 들어, 나노와이어를 포함하며, 이때, 제 1 단부가 제 1 전극에 접촉하고, 제 2 단부가 제 2 전극에 접촉한다.
본 발명의 일부 실시예에서, 전류를 발생시키는 방법은, 본 발명의 소자를 제공하는 단계와, 제 1 전극에서 1-D 나노구조체(가령, 나노와이어)로 흐르고, 1-D 나노구조를 통과하여 제 2 전극으로 흐르는 전류가 생성되도록, 제 1 전극과 제 2 전극 간의 온도 구배를 설정하는 단계를 포함한다.
본 발명의 일부 실시예에서, 상기 소자는, 제 1 전극과, 제 2 전극과, 제 3 전극과, 각각 제 1 단부 및 제 2 단부를 갖는 길쭉한 형상과 거친 표면을 포함하는 제 1 다수의 1-D 나노구조체, 가령 나노와이어(이때, 상기 1-D 나노구조체는 3가 원소로 도핑된 Si, Ge, 또는 이들의 화합물을 포함하여, 1-D 나노구조체가 p-형 반도체를 포함)와, 제 1 단부 및 제 2 단부를 갖는 각각 길쭉한 형태와 거친 표면을 갖는 제 2 다수의 1-D 나노구조체, 가령 나노와이어(이때, 상기 1-D 나노구조체는 5가 원소로 도핑된 Si, Ge, 또는 이들의 화합물을 포함하여, 상기 1-D 나노구조체가 n-형 반도체를 포함)를 포함하며, 상기 제 1 다수의 1-D 나노구조체의 제 1 단부는 제 1 전극에 접촉하고, 상기 제 1 다수의 1-D 나노구조체의 제 2 단부는 제 3 전극에 접촉하며, 제 2 다수의 1-D 나노구조체의 제 1 단부는 제 1 전극에 접촉하며, 제 2 다수의 1-D 나노구조체의 제 2 단부는 제 2 전극에 접촉하여, 제 1 전극이 제 2 전극 및 제 3 전극보다 더 높은 온도를 가지면, 제 2 전극에서 제 2 다수의 1-D 나노구조체로 흐르고, 제 2 다수의 1-D 나노구조체를 통과해 제 1 전극으로 흐르며, 제 1 전극을 통해 제 1 다수의 1-D 나노구조체로 흐르며, 상기 제 1 다수의 1-D 나노구조체를 통과해 제 3 전극으로 흐르는 전류가 생성된다.
본 발명의 일부 실시예에서, 전류를 생성하는 방법은, 제 1 다수의 1-D 나노구조체, 가령 나노와이어와, 제 2 다수의 1-D 나노구조체, 가령, 나노와이어를 갖는 본 발명의 소자를 제공하는 단계와, 제 1 전극의 온도를 증가시켜서, 제 2 전극에서 제 2 다수의 1-D 나노구조체로 흐르며, 상기 제 2 다수의 1-D 나노구조체를 통과해 제 1 전극으로 흐르고, 제 1 전극을 통과해 제 1 다수의 1-D 나노구조체로 흐르며, 상기 제 1 다수의 1-D 나노구조체를 통과해 제 3 전극으로 흐르는 전류를 생성하는 단계를 포함한다.
본 발명의 일부 실시예에서, 국소부위(locality)의 온도를 감소시키는 방법은, 본 발명의 소자를 제공하는 단계와, 소자를 통해 전류를 인가하면, 제 1 전극의 온도가 감소되는 단계를 포함하며, 이때, 상기 제 1 전극은 상기 국소부위나 그 근방에 위치하며, 제 2 및 제 3 전극의 온도는 증가된다.
일부 실시예에서, 상기 소자에서, 제 1 전극은 제 1 불투명 물질을 포함하고, 제 2 전극은 제 2 불투명 물질을 포함하며, 상기 제 1 및 제 2 불투명 물질은 서로 동일하거나, 서로 다른 물질이다. 일부 실시예에서, 상기 전극들은 투명하지 않으며, 예를 들어, 전극은 In-도핑된 SnO2, 또는 Al-도핑된 ZnO를 본질적으로 포함한다. 일부 실시예에서, 소자의 동작 동안, 어떠한 광(또는 포논)도 소자의 나노구조체, 가령, 나노와이어에 접촉, 또는 본질적으로 접촉하지 않으며, 소자가 자신의 의도된 방식으로 동작하기 위해서는 광, 또는 포논이 상기 소자의 나노구조체, 가령 나노와이어에 접촉해야할 필요도 없다.
일부 실시예에서, 상기 소자는, 제 1 전극 및 제 2 전극이 전기적으로 연결되도록 구성된다. 특히, 소자가 동작 중일 때, 제 1 전극 및 제 2 전극은 전기적으로 연결된다.
본 발명의 일부 실시예에서, 상기 소자는, 제 1 전극과 제 2 전극 간에 온도의 차이가 존재하게 되면, 나노구조체를 통과하는 전류가 생성되도록 구성된다.
본 발명의 일부 실시예에서, 상기 소자는 다수의 나노구조체를 포함하며, 각각의 나노구조체의 제 1 단부는 제 1 전극에 접촉하고, 각각의 나노구조체의 제 2 단부는 제 2 전극에 접촉한다. 제 1 전극의 온도가 제 2 전극의 온도에 비해 증가될 때, 또는 제 2 전극의 온도가 제 1 전극의 온도에 비해 감소될 때, 제 1 전극에서 나노구조체로 흐르고, 나노구조체를 통과해 제 2 전극으로 흐르는 전류가 생성된다. 본 발명의 일부 실시예에서, 앞서 언급된 소자를 사용하는 방법은, 제 1 전극과 제 2 전극 간에 온도 차이(또는, 온도 구배)를 유지하여, 더 높은 온도를 갖는 전극은 계속 더 높은 온도를 갖는다. 소자가 동작 중일 때, 제 1 전극 및 제 2 전극이 전기적으로 연결된다.
본 발명의 일부 실시예에서, 나노구조체가 나노와이어일 때, 상기 소자는 다수의 나노와이어(30)를 포함하고, 이때, 각각의 나노와이어(31)의 제 1 단부는 제 1 전극(10)에 접촉하고, 각각의 나노와이어(32)의 제 2 단부는 제 2 전극(20)에 접촉한다. 제 1 전극(10)의 온도가 제 2 전극(20)의 온도에 비해 증가될 때, 또는 제 2 전극(20)의 온도가 제 1 전극(10)의 온도에 비해 감소될 때, 제 1 전극(10)에서 나노와이어(30)로 흐르며, 상기 나노와이어(30)를 통과해 제 2 전극(20)으로 흐르는 전류가 생성된다. (도 6 참조) 소자가 동작 중일 때, 제 1 전극(10)과 제 2 전극(20)은 전기적으로 연결된다.
본 발명의 일부 실시예에서, 도 6에서 도시된 소자를 이용하는 방법은, 제 1 전극과 제 2 전극 간에 온도 차이(또는 온도 구배)를 유지하여, 더 높은 온도를 갖는 전극이 계속하여 더 높은 온도를 갖도록 하는 단계를 더 포함한다.
본 발명의 일부 실시예에서, 나노구조체가 나노와이어일 때, 상기 소자는 제 1 전극(10)과, 제 2 전극(90)과, 제 3 전극(100)과, 각각 제 1 단부(41) 및 제 2 단부(42)를 갖는 길쭉한 형태와 거친 표면을 포함하는 제 1 다수의 나노와이어(40)(이때, 각각의 나노와이어는 5가 원소로 도핑된 Si, Ge, 또는 이들의 화합물을 포함함)와, 각각 제 1 단부(51) 및 제 2 단부(52)를 갖는 길쭉한 형태와 거친 표면을 포함하는 제 2 다수의 나노와이어(50)(이때, 각각의 나노와이어는 3가 원소로 도핑된 Si, Ge, 또는 이들의 화합물을 포함함)를 포함하며, 제 1 다수의 나노와이어(40)의 제 1 단부(41)는 제 1 전극(10)에 접촉하고, 제 1 다수의 나노와이어(40)의 제 2 단부(42)는 제 3 전극(100)에 접촉하며, 제 2 다수의 나노와이어의 제 1 단부(51)는 제 1 전극(10)에 접촉하며, 제 2 다수의 나노와이어(50)의 제 2 단부(52)는 제 2 전극(90)에 접촉한다. 제 1 전극(10)의 온도가 제 2 전극(90) 및 제 3 전극(100)의 온도에 비해 증가되거나, 제 2 전극(90) 및 제 3 전극(100)의 온도가 제 1 전극(10)의 온도에 비해 감소될 때, 전류(70)가 제 2 전극(90)에서 제 2 다수의 나노와이어(50)를 통해 제 1 전극(10)으로 흐르고, 전류(80)는 제 2 다수의 나노와이어(50)의 제 1 단부(51)가 제 1 전극(10)과 접촉하는 위치에서부터, 제 1 다수의 나노와이어(40)의 제 1 단부(41)가 제 1 전극(10)에 접촉하는 위치까지 흐르며, 전류(85)가 제 1 전극(10)에서 제 1 다수의 나노와이어(40)를 통해 제 3 전극(100)으로 흐른다. (도 7 참조) 장치가 동작 중일 때, 제 2 전극(90) 및 제 3 전극(100)은 전기적으로 연결된다.
본 발명의 일부 실시예에서, 도 7에서 도시된 소자를 이용하는 방법은 (a) 제 1 전극과 (b) 제 2 및 제 3 전극 간에 온도 차이(또는 온도 구배)를 유지하는 단계를 더 포함한다.
전극들은 임의의 적합한 물질, 예를 들어, Pt, Au, Ti 등을 포함할 수 있다.
제 1 전극과 제 2 전극 간의 온도 차이는 1도(degree) 이상, 또는 5도 이상, 또는 50도 이상, 또는 100도 이상, 또는 200도 이상이다. 각각의 전극의 온도가 소자의 임의의 구성요소의 융해, 또는 희망 전류의 간섭을 초래하지 않는 한, 임의의 온도가 적합할 수 있다.
전류가 커패시터를 통과하거나, 상기 커패시터에 갇히거나, 저장될 수 있으며, 또는 상기 전류가 사용되어, 직류를 사용하는 전기적으로 구동되는 임의의 기계, 가령 모터를 구동시킬 수 있다.
본 발명의 소자는 열전 발전기(thermoelectric power), 또는 열전 냉각기(thermoelectric cooler)일 수 있다(도 8 및 9 참조). 본 발명의 소자는 열전 발전, 또는 열전 냉각, 예를 들어, 컴퓨터 칩 냉각을 위해 사용될 수 있다.
앞서 기재된 소자 중 임의의 것, 예를 들어, 도 6-9에 도시된 소자(그러나 이에 제한되지 않음)는 직렬로 및/또는 어레이로 배열될 수 있다.
본 발명을 기재하면서, 다음의 예시들을 제공하여, 제한이 목적이 아닌 설명을 목적으로, 다음의 예시들을 제공하여 본 발명을 설명할 수 있다.
예시 1
거친 실리콘 나노와이어( Rough Silicon Nanowire )
가장 광범위하게 사용되는 상업적 열전 물질은 벌크 Bi2Te3과, ZT~1을 갖는 Sb, Se 등과 상기 Bi2Te3의 합금이다. 벌크 Bi2Te3을 대규모의 에너지 변환 장치로 확장하는 것이 어렵지만, 이러한 목적으로 합성 나노구조체를 제작하는 것은 훨씬 더 어렵고, 비용도 많이 든다. 다른 한편으로는, 저 비용 및 고 수율의 공정을 위한 거대 산업 인프라구조에서, Si는 가장 풍부하고, 널리 사용되는 반도체이다. 그러나 벌크 Si는 높은 k(실온에서, ~150W·m-1·K-1)를 가지며(Touloukian, Y.S., Powell, R.W., Ho, C.Y. 및 Klemens, P.G. Thermal Conductivity : Metallic Elements and Alloys , Thermophysical Properties of matter, v.1, IFI/Plenum, New York, 339(1970)), 이로 인해서, 300K에서 ZT가 ~0.009가 된다(Weber, L. 및 Gmelin, E. Transport properties of silicon. Appl.Phys.A 53, 136-140(1991)). 상기 문헌들은 본원에서 참조로서 인용된다. 실온에서의 Si의 k에 기여하는 포논의 스펙트럼 분포는 꽤 넓다. ω는 포논 주파수(phonon frequency)일 때 포논-포논 움클랍 산란(phonon-phonon Umklapp scattering)의 속도는 ω2을 척도로 가지기 때문에, 저주파수(즉, 장파장) 음향 포논이 긴 평균 자유 경로(mean free path)를 가지며, 이는 고온에서 k에 상당히 기여를 한다(Nolas, G.S. & Sharp, J., Goldsmid, H.J. Thermoelectrics: Basic Principles and New Materials Development, Spinger-Verlag, Berlin, 2001; Asheghi, M., Leung, Y.K., Wong, S.S. & Goodson, K.E. Phonon-boundary scattering in thin silicon layers. Appl . Phys . Lett . 71, 1798-1800(1997); Asheghi, M., Touzelbaev, Goodson, K.E., Leung, Y.K. & Wong, S.S. Tempoerature-dependent thermal conductivity of single-crystal silicon layers in SOI substrates. J. Heat Transf. 120, 30-36(1998); Ju, Y.S. & Goodson, K.E. Phonon scattering in silicon films with thickness of order 100㎚. Appl . Phys . Lett . 74, 3005-3007(1999), 상기 문헌들은 본원에서 참조로서 인용된다). 따라서 몇가지 길이 단위(length scale)에서 포논-산란 요소를 합리적으로 통합시킴으로써, Si의 k가 급격하게 감소될 것이 기대된다. 여기서, 우리는 거침-처리된 나노와이어를 이용함으로써, S2σ를 실질적으로 수정하지 않고, 열 전도율을 ~1W·m-1·K-1까지로 감소시켜, 실온에서 ZT가 ~1이 될 수 있다는 것을 보여준다. 나노와이어 직경의 추가적인 감소에 의해, ZT>1까지 증가될 가능성이 높으며, 이로 인해, 고성능, 저비용 및 확장/축소 가능한(scalable) Si-기반 열전 소자가 제공된다.
수용성 무전해 에칭(EE)법에 의해, Si 나노와이어의 웨이퍼 규모 어레이(wafer-scale array)가 합성되었다(Peng, K.Q., Yan, Y.J., Gao, S.P. & Zhu, J. Synthesis of large-area silicon nanowire arrays via self-assembling nanochemistry. Adv . Mater . 14, 1164-1167(2002); Peng, K., Yan, Y., Gao, S. & Zhu, J. Dendrite-assisted growth of silicon nanowires in electroless metal deposition. Adv . Funct . Mater . 13, 127-132(2003); Peng, K. 외 다수, Uniform, axial-orientation alignment of one-dimensional single-crystal silicon nanostructure array. Angew.Chem.Int.Edit. 44, 2737(2005), 상기 문헌들은 본원에서 참조로서 인용된다). 이 기법은 웨이퍼 표면 상으로의 Ag+/Ag0 환원에 의한, Si의 갈바니 치환을 기초로 한다. AgNO3와 HF의 수용액에서 환원이 진행된다. 요컨대, 정공(hole)을 Si 가전자대에 주입하고, 주변 격자(surrounding lattice)를 산화시키고, 뒤 이어 HF로 에칭함으로써, Ag+가 Si 웨이퍼 표면 상으로 환원된다. Ag+의 초기 환원은 웨이퍼 표면 상에 Ag 나노입자를 형성하며, 이에 따라서 산화 및 에칭 공정의 공간적 범위의 한계가 정해진다. Si 웨이퍼가 아닌 상기 나노입자 상에서 Ag+의 추가적인 환원이 발생하고, 상기 나노입자는 아래 위치하는 웨이퍼로부터의 전자의 이동에 의해 활성 캐소드가 된다.
이러한 접근법에 의해 합성된 나노와이어는 수직으로 정렬되었고, 웨이퍼 규모까지의 배치(batch)에 걸쳐 일치되었다. 도 1의 칸 A는 이러한 하나의 어레이의 단면 SEM(scanning electron microscope) 이미지를 나타낸다. p-형 (100) 배향된, 공칭 10-20Ω·㎝의 Si를 에치 웨이퍼로서 사용하여, 반응의 핵심 매개변수가 식별되었다. 에칭 시간과 AgNO3 농도 모두에 의해 제어되는 나노와이어 길이는 대략 선형으로, 짧은 침적 시간(<10분)에서, 5㎛까지 감소된다. 더 긴 에칭 시간에서, 나노와이어 길이는 150㎛까지로 제어가능했으며, 반면에, 더 긴 와이어는 너무 부서지기 쉬워서 어레이를 보존할 수 없었다. 웨이퍼가 (100), (110) 및 (111) 배향으로 바뀌었으며, 모든 생산된 나노와이어 어레이는 웨이퍼 표면 대부분에서 웨이퍼 표면에 수직으로 에칭되었다. 0.01 내지 10Ω·㎝로 변화하는 저항률을 갖는 n-형 웨이퍼와 p-형 웨이퍼의 무전해 에칭에 대해서도 유사한 결과가 얻어졌다. 열전 모듈은 일렬로 와이어링되는 상보적인 p-형 및 n-형 물질로 구성되기 때문에, 이 합성의 보편성(generality)과 확장성(scalability)에 의해, 상기 합성이 Si-기반 소자의 제작을 위한 전도 유망한 방법임을 알 수 있다.
에칭 후, 나노와이어의 필 팩터(fill factor)는 전체 웨이퍼 표면의 약 30%였다. 투과형 전자 현미경(TEM: transmission electron microscope)의 현미경 사진으로부터 측정될 때(도 1의 칸 B), 나노와이어의 직경은 20 내지 300㎚으로 다양했으며, 평균 직경은 약 100㎚ 였다. SAED(selected area electron diffraction) 패턴(상부 삽입그림)과 도 1의 칸 C의 나노와이어의 Si 격자의 고분해능 TEM(HRTEM) 이미지에 의해 명백하게 나타나는 바와 같이, 나노와이어는 단결정이었다. 통상의 VLS(vapor-liquid-solid)에 의해 성장되고 금-촉매작용된 Si 나노와이어(도 1의 칸 D)(Li, D 외 다수, Thermal conductivity of indivisual silicon nanowires. Appl . Phys . Lett . 83, 2934-2936(2003); Hochbaum, A.I., Fan, R., He, R. & Yang, P. Controlled growth )의 매끄러운 표면과 달리, EE Si 나노와이어의 표면은 훨씬 더 거칠다. 이들 나노와이어의 평균 거칠기 높이(mean roughness height)는 와이어별로 다르지만, 통상적으로는 1 내지 5㎚ 였으며, 거칠기 주기(roughness period)는 수 나노미터 수준이었다. 이 거칠기는, 합성 동안 부식성 수용액에서의 측면 산화 및 에칭, 또는 격자의 느린 HF 에칭 및 파세팅(faceting)의 불규칙성 때문일 수 있다.
열전 적용예에서 Si 나노와이어를 이용하는 것의 핵심 이점은, 실온에서 전자와 포논 간의 평균 자유 경로 길이의 큰 차이에 있다: 실온에서, 고준위-도핑된 시료에서 전자의 경우 1-10㎚이고(Ashcroft, N.W. & Mermin, N.D. Solid State Physics, Saunders College Publishing, Fort Worth, ch.1. 2, 13(1976); Sze, S.M. Physics of Semiconductor Devices, John Wiley & Sons, Inc., New York, ch.1(1981), 상기 문헌들은 본원에서 참조로서 인용된다), 포논의 경우 ~300㎚이다(Ju, Y.S. & Goodson, K.E. Phonon scattering in silicon films with thickness of order 100㎚. Appl . Phys . Lett . 74, 3005-3007(1999), 상기 문헌들은 본원에서 참조로 인용된다). 전자의 평균 자유 경로는,
Figure pct00001
에 의해 계산되었고, 이때,
Figure pct00002
은 전자의 열 속력(thermal velocity)이고,
Figure pct00003
은 이동도(μ), 유효 전도 전자 질량(m*=0.26·m0) 및 기본 전하량(q)의 항목으로 표현된 평균 산란 시간이다. 실온에서 μ=265㎠·V-1·s-1이며, 이에 따라, 8.98㎚의 전자 평균 자유 경로가 산출된다. 더 고준위로 도핑되는 Si 시료일수록, 이온화된 불순물의 산란으로 인해 이동도가 감소되기 때문에, 더 짧은 평균 자유 경로를 가질 것이다. 결과적으로, 300㎚ 이하로 나노구조체를 형성하는 것은, 전자 수송에 의해 주로 제어되는 S2σ에 실질적으로 영향을 미치지 않으면서, 열전도율을 감소시켜야 한다. 평행하는 현수된 SiNx 막 상에서 지지되는 저항성 코일로 구성된 소자를 이용하여, 이들 계층적으로 구조화된 Si 나노와이어의 열 전도율이 특징지워졌다(Li, D. 외 다수, Thermal conductivity of individual silicon nanowires. Appl . phys . Lett. 83, 2934-2936(2003); Shi, L. 외 다수. Measureing thermal and thermoelectric properties of one-dimensional nanostructures using a microfabricated device. J.Heat Transf . 125, 881-888(2003), 이들 문헌은 본원에서 참조로 인용된다). 포커싱된 이온 빔을 이용하여, 나노와이어를 막에 고정시키고, 접촉 저항을 감소시킴으로써, Pt-C 복합물이 양 단부 상에 증착되었다(도 2의 칸 A). 상기 막은 브리징 나노와이어(bridging nanowire)를 통해, 열적으로 연결되며, 이때, 와이어를 통한 전도가 아닌 그 밖의 다른 수단에 의한 열 전달에서의 누출은 무시할만하다. SEM에 의해 판단되는 것과 같은 나노와이어의 차원을 이용하여 열 전도도(thermal conductance)로부터 열 전도율(thermal conductivity)이 추론되었다.
도 2의 칸 B는 VLS와 EE Si 나노와이어 모두의 측정된 열 전도율을 나타낸다. VLS Si 나노와이어의 k는 직경에 종속적이라고 이미 알려져 있으며, 이는 포논의 경계 산란 때문이다. EE Si 나노와이어는, VLS에 의해 성장된 와이어의 것과 유사한 k의 직경 종속성을 보인다. 놀라운 것은 k의 크기가, 비교가능한 직경의 EE 나노와이어에 대해 5 내지 8배 더 낮다는 것이다. 포논 스펙트럼은 넓고, 플랑크(Planck-like)형이기 때문에, 나노와이어 직경을 넘어서는 추가적인 길이 단위(length scale)에서 산란을 유도함으로써 k의 감소가 이뤄질 수 있다(Majumdar, A. Thermoelectricity in semiconductor nanostructures. Science 303, 777-778(2004); Hsu, K.F. 외 다수. Cubic AgPbmSbTe2+m: bulk thermoelectric materials with high figure of merit. Science 303, 818-821(2004); Harman, T.C., Taylor, P.J., Walsh, M.P.&Laforge, B.E. Quantum dot superlattice thermoelectric materials and devices. Science 297, 2229-2232(2002); Venkatasubramanian, R., Siivola, E., Colpitts, T. & O'Quinn, B. Thin-film thermoelectric devices with high room-temperature figures of merit. Nature 413, 597-602(2001); Kim, W. 외 다수, Thermal conductivity reduction and thermoelectric figure of merit increase by embedding nanoparticles in crystalline semiconductors. Phys . Rev . Lett. 96, 045901-1-045901-4(2006), 이들 문헌은 본원에서 참조로서 인용된다). EE 나노와이어의 경우, 나노와이어 표면의 거칠기는, 중간 파장에서 장파장까지의 포논을 산란시킴으로써, 결정에서의 2차 상(secondary phase) 입자로서 기능한다. 거칠기는 경계에서의 포논의 더 높은 속도의 확산 반사(diffuse reflection), 또는 후방산란에 기여할 수 있다. 이들 프로세스는, 여기서 관찰되는 범위까지는 아니지만, Si 나노와이어의 k에 영향을 미친다고 예측되었다(Zou, J. & Balandin, A.Phonon heat conduction in a semiconductor Nanowire. J. App . Phys . 89, 2932-2938(2001); Saha, S., Shi, L.&Prasher, R. Monte Carlo simulation of phonon backscattering in a Nanowire. Proc . of Int . Mech . Eng . Congress and Exp. IMECE2006-15668: 1-5(2006)). 피크 k는 VLS 나노와이어에서보다 훨씬 더 높은 온도로 이동(shift)되며, 둘 모두, 25K 주변에서 피크를 갖는 벌크 Si보다 상당히 더 높다(Touloukian, Y.S., Powell, R.W., Ho, C.Y.&Klemens, P.G. Thermal Conductivity : Metallic Elements and Alloys, Thermophysical Properties of Matter, v.1, IFI/Plenum, New York, 339 (1970), 상기 문헌은 본원에서 참조로서 인용된다). 이러한 이동(shift)은, 고유의 움클랍 산란(Umklapp scattering)에 반대되는 경계 산란에 의해 포논 평균 자유 경로가 제한됨을 제시한다.
제 3의 길이 단위(점 결함)를 도입함으로써, k를 추가로 감소시키기 위해, ~1X1018㎝-3의 캐리어 농도를 갖는 고준위로 도핑된(As) n-형(100) 웨이퍼로부터 나노와이어가 에칭되었다. 실제로, 도 2의 칸 C에서 나타나는 바와 같이, 이들 나노와이어는, 유사한 직경의 저준위-도핑된 EE 실리콘 나노와이어(1X1014㎝-3)보다, k의 4배 감소를 보인다. 도핑되고, 동위원소 정화된(isotopically purified) 벌크 Si에 대한 연구에 따르면, 불순물 산란의 결과로서 k의 감소가 관찰된다. (Weber, L. & Gmelin, E.Transport properties of silicon. Appl.Phys.A 53, 136-140(1991); Brinson, M.E. & Dunstan, W. Thermal conductivity and thermoelectric power of heavily doped n-type silicon. J.Phys.C 3, 483-491 (1970); Ruf, T. 외 다수. Thermal conductivity of isotopically enriched silicon. Solid State Commun. 115, 243-247(2000), 상기 문헌들은 본원에서 참조로서 인용된다). 이러한 결함의 원자적 속성 때문에, 단파장 포논을 주로 산란시킬 것으로 기대된다. 이들 고준위-도핑된 나노와이어의 경우, 약 100㎚ 직경의 와이어의 k는 실온에서 1.5W·m-1·K-1까지 감소되었다. 비교를 위해, 비정질 벌크 SiO2의 온도 종속적 k(http://users.mrl.uiuc.edu/cahill/tcdata/tcdata.html에서 사용된 데이터 점, Cahill, D.G. & Pohl, R.O. Thermal conductivity of amorphous solids above the plateau. Phys . Rev .B 35, 4067-4073(1987)의 측정치에 부합, 상기 문헌은 본원에서 참조로서 인용됨)가 또한 도 2의 칸 B에 도표로 표시되며, 이는 고준위-도핑된 단결정 EE Si 나노와이어의 총 k가 포논 평균 자유 경로가 원자간 거리(interatomic spacing) 수준인 절연 유리의 총 k와 비교될 수 있다는 것을 나타낸다. 덧붙이자면, 반도체에 대한 피크 ZT는 1X1019㎝-3의 도펀트 농도에서 발생하는 것으로 예측되며, 따라서 최적으로 도핑된 와이어는 훨씬 더 낮은 k를 가질 가능성이 높을 것이다(Rowe, D.M. 외 다수. CRC Handbook of Thermoelectrics, CRC Press, Boca Raton, ch.5(1995), 상기 문헌은 본원에서 참조로서 인용된다).
EE 실리콘 나노와이어 표면에서의 포논의 강력한 산란의 또 다른 결론은 온도가 감소함에 따라, 나노와이어와 벌크의 k 간의 격차가 증가한다는 것이다. 저온에서, 벌크 내 열전달에 강력하게 기여하는 장파장 포논 모드가 거칠기-처리된 나노와이어에서 효과적으로 산란된다. 도 3의 칸 A는 75㎚의 고준위 도핑된 EE 실리콘 나노와이어에 대한 kbulk:knw의 비를 온도의 함수로서 도시한다. 실온에서 knw는 kbulk의 100배이지만, 이 비는 저온에서는 105배만큼 도달한다. 이러한 k의 큰 격차는 상당한 ZT 강화에 좋은 현상이다.
나노와이어의 ZT를 계산하기 위해, 나노와이어가 에칭되는 바로 그 웨이퍼 상에서 저항률과 제벡 측정이 수행되었다. EE 반응은 거의 실온에서 진행되어, 와이어 내부, 또는 외부로의 어떠한 도펀트, 또는 불순물의 확산도 기대되지 않는다. 즉, 나노와이어가 동일한 결정 구조 및 웨이퍼의 결함을 유지해야한다는 것이다. 덧붙이자면, 나노와이어는 Si 내 전자의 평균 자유 경로보다 몇 배 더 크기 때문에, 어떠한 전자 산란도 발생하지 않아야 하며, 저항률 및 제벡 계수가 벌크의 저항률 및 제벡 계수와 일치해야 한다(측정에 대한 예시 2를 참조하라). 75㎚의 EE Si 나노와이어에 대한 ZT는, 대략 실온에서, 0.8로 가장 높다(도 3의 칸 B 참조). 고준위로 도핑된 Si의 제벡 계수는 온도가 감소할 때 초기에는 약간 증가하지만, 이러한 상승은 저항률의 빠른 증가를 상쇄하기에는 불충분하다. 결론적으로, ZT는 온도에 따라 단조롭게 감소한다. 최적으로 도핑된 벌크 Si(~1X1019㎝-3)에 비교할 때, 측정된 온도 범위 전체에 걸쳐 EE 나노와이어의 ZT는 100배 이상에 근접한다.
결론적으로, 웨이퍼 단위 제조 기법에 의해 처리된 75㎚의 직경을 갖는 거친 Si 나노와이어에서, 실온에서 ZT=0.8을 획득하는 것이 가능함을 보였다. 덧붙이자면, 최적의 도핑, 직경 감소 및 거칠기 제어를 이용하여, ZT는 훨씬 더 높아질 가능성이 높다. 이러한 ZT 강화는, 서로 다른 길이 단위(직경, 거칠기 및 점 결함)의 나노구조체의 도입에 의한 포논 스펙트럼 전체에 걸친 효과적인 산란 때문일 수 있다. 포논 수송의 광대역 임피던스를 얻음으로써, EE Si 나노와이어 시스템이 결정의 최소 격자 열 전도율의 한계에 도달할 수 있음을 보였다. 덧붙이자면, 본원에서 보고된 효율을 가지며, 이러한 저렴하고 편재하는(ubiquitous) 물질, Si로부터 제조된 모듈은 폐열 절약, 파워 발생 및 고상 냉각(solid-state refrigeration)의 광범위한 적용예를 찾을 것이다. 덧붙여, 이 연구에서 발전된 포논 산란 기법은, 그 밖의 다른 물질에서(이론적 한계가 없다)도, ZT를 상당히 증강시킬 수 있으며, 기계적 발전 및 냉동 시스템을 대체할 수 있는 고효율의 고상 소자(solid-state device)를 생성할 수 있다.
예시 2
나노와이어 합성. B-도핑된 P-형(100) Si 웨이퍼 상에서 표준 나노와이어 합성이 실시되었다. 웨이퍼 칩이 아세톤 및 2-프로판올에서 초음파-처리되었고, 그 후, 테플론(Teflon)-라이닝된 오토클레이브에서, 0.02M AgNO3의 수용액 및 5M 하이드로플루오르 산(HF)에 넣어졌다. 상기 오토클레이브는 밀봉되어, 1시간 동안 50℃의 오븐에 위치되었다. 150㎛의 긴 나노와이어에 대해, 웨이퍼 칩이 동일한 방식으로 준비되었고, 4시간 동안 0.04M AgNO3 및 5M HF를 포함하는 오토클레이브에 위치되었다. 또한 나노와이어가 전체 Si 웨이퍼로부터 에칭되었다. 웨이퍼는 세정되어, 동일한 에칭 용액이 포함된 테플론 디쉬에 위치되었으며, 합성이 실온에서 진행되었다. 실온에서 개방형 디쉬에서 에칭된 웨이퍼는 오토클레이브에서 에칭된 것과 유사하지만, <50㎛의 길이를 갖는 와이어를 생성했다. 웨이퍼 상에서, 모든 배향, 도펀트 형 및 농도의 동일한 반응조건이 사용되었다. 모든 시료 상의 작은 영역이 수직까지의 각도로 에칭된 와이어를 가졌다.
나노와이어 특징화 . EE Si 나노와이어 기판을 쪼개고, 상기 쪼개진 표면에 대한 수직을 관찰함으로써, 단면 시료가 준비되었다. JEOL JSM-6340F 필드 방출 SEM 및 FEI Strata 235 Dual Beam FIB를 이용하여 SEM 이미지가 획득되었다. Phillips CM200/FEG(필드 방출 건(field-emission gun)) 현미경을 이용하여 200kV에서 TEM 및 HRTEM 이미지가 수집되었다.
나노와이어의 열적 결합. FEI Strata 235 Dual Beam FIB를 이용하여, EE Si 나노와이어가, 현수된 양 SiNx에 모두 결합되었다. Pt를 브리징 나노와이어의 어느 한 단부 상에 선택적으로 증착시키기 위해, 포커싱된 전자(5kV, 스팟 크기 3), 또는 이온(Ga 이온, 30kV, 10pA 구경) 빔이 사용되었다. 입사 빔이 아래 위치하는 물질의 표면으로부터의 2차 전자 방출을 야기하며, 이는 금속-유기 Pt 전구체를 국소적으로 분해한다. 증착 직후에, 시료를 전자나 이온 조사에 노출시키지 않는 것에 주의가 기울여졌다. 그러나 일부 증착은 항상 노출된 영역의 1 내지 2 미크론(micron) 반경 내에서, 발생한다.
이 증착은 Pt-탄소 복합물의 형태로 이뤄지며, 조사되는 영역으로부터 멀리 떨어진 저 강도의 2차 전자 방출 때문이며, 피할 수 없다. 도 4의 칸 A는 양 막 사이의 중간점 가까이에서의 2개의 브리징 Si 나노와이어 상에서의 이러한 증착의 TEM을 보여준다. Pt가 비정질 탄소 모체-금속-유기 전구체 분해의 산물에 삽입되는 나노입자의 형태로 증착된다. 첫 번째 측정 이후 동일한 나노와이어 상으로의 반복적인 결합 및 과잉 증착에 의해 실험된 바와 같이(도 4의 칸 B), 나노입자는 연속적인 막을 형성하지 않고, Pt-탄소 복합물이 열 전도도에 기여하는 바는 무시할만하다. 2번의 측정 모두로부터의 온도-종속적 열 전도율은 서로 동일하다.
나노와이어 측정의 교정. 이러한 열 전달 실험의 정확도를 실험하기 위해, SiO2 나노와이어의 k가 이 장치를 이용하여 측정되었다. 1000℃에서 24시간 동안 VLS-성장된 Si 나노와이어의 건식 산화에 의해, SiO2 나노와이어가 준비되었다. 산화된 와이어의 TEM 분석은 남아 있는 어떠한 결정 물질로 보여주지 않았고, 에너지 분산형 X-선 스펙트럼측정기(energy dispersive X-ray spectroscopy)가 나노와이어 내에 O가 풍부하게 존재함을 확인했다. 이들 와이어의 k(도 4의 칸 C)는 벌크 비정질 SiO2의 k와 매우 유사하며, 이러한 사실은, 포논의 평균 자유 경로가 비정질 고체의 원자간 공간(interatomic spacing)의 것에 가까워지기 때문에, 예측되었다. 따라서 벌크에 비교할 때 어떠한 증가하는 경계 산란도 관찰되지 않았다.
저항률 측정. 나노와이어가 에칭되는 웨이퍼의 칩(1x1㎝)이 아세톤 및 2-프로판올에서 초음파-처리되었고, 30초 내에 자연 산화물(native oxide)이 벗겨졌다. HF 배쓰(bath)에서 완충작용된다. 웨이퍼는 탈이온수에서 15초 동안 헹궈진 후, 고-진공 열 증발증착 챔버로 즉시 이동되었다. 알루미늄 포일로 오목부를 마스킹(masking)함으로써, 20㎚의 Ti 및 20㎚의 Au가 Si 칩의 모서리에만 증착되었다. 그 후, 스퍼터링에 의해, ~300㎚의 추가적인 Au가 증착되었다. 그 후, 칩이 450℃에서 3분 동안 급속 열 어닐링되었다. 칩 상에 외부 컨택트를 와이어 본딩하기 위해 인듐이 사용되었으며, Hall 측정에 의해, 온도-종속적 저항률이 실험적으로 판단되었다(도 5의 칸 A). 이 저항률은 1.7x1018㎝-3의 도핑 농도에 대응한다. ZT 판단을 위해, 선형 보간법에 의해, 실험적으로 측정된 값들 사이에 온도 점이 외삽되었다.
제벡 측정치. 가정용 냉각기(home-built cryostat) 설정에서, 3㎜ 간극만큼 이격되어 있는 2개의 열전(TE) 소자 사이에 칩(1x2㎝)을 고정함으로써, 벌크 실리콘의 제벡 계수(S)가 측정되었다. 하나의 TE 소자는 냉각하면서 다른 하나는 가열함으로써, 시료 길이에 따르는 온도 구배(ΔT)가 생성되었다. Lakeshore Model 331 온도 제어기와, 칩의 각각의 단부에 부착되어 있는 2개의 T-형 열전대(구리-콘스탄탄, Omega Model 5SRTC)가 ΔT를 측정하도록 사용되었다. Keithley Model 2400 소스 미터가 TE 소자의 파워를 제어하고, 샘플에 걸친 ΔT가 2K 미만으로 유지되었다. 시료의 열전 전압(ΔV)을 측정하기 위해, Keithley Model 2001 멀티미터가 상기 열전대의 2개의 구리 프로브로 연결되었다. Si 시료의 S가, S=-ΔV/ΔT에 의해 계산되었다. Cu의 S(~6uV/K)는 Si의 S의 1% 미만이며, 계산 시 무시된다. 측정된 제벡 계수(도 5의 칸 B)는 논문 데이터와 잘 일치한다(Geballe, T.H.&Hull, G.W. Seebeck effect in silicon. Phys . Rev ., 98, 940(1955); Brinson, M.E.&Dunstan, W.Thermal conductivity and thermoelectric power of heavily doped n-type silicon. J. Phys. C3, 483-491(1970); van Herwaarden, A.W. The Seebeck effect in silicon Ics. Sensors and Actuators, 6, 245-254(1984), 상기 문헌은 본원에서 참조로서 인용된다).
본 발명이 특정 실시예를 참조하여 설명되었지만, 해당업계 종사자라면 본 발명의 사상 및 범위 내에서, 다양한 변형예가 만들어질 수 있고, 동치예에 의해 대치될 수 있음을 이해할 것이다. 덧붙이자면, 특정 상황, 재료, 물질의 조성, 공정, 하나 이상의 공정 단계, 본 발명의 목적, 사상 및 범위에 적합한 다수의 수정예가 만들어질 수 있다. 이러한 모든 수정예는 이하의 청구범위 내에 속하도록 의도되었다.

Claims (27)

  1. 거친 표면(rough surface)을 포함하는 1차원(1-D), 또는 2차원(2-D) 나노구조체로서, 이때, 상기 나노구조체는 반도체를 포함하며, 상기 나노구조체는 세정된 p-형 (111)-배향된 실리콘 기판을 수용성 HF/AgNO3 용액에 50℃에서 20분 동안 침적시킴으로써 제조된 실리콘 나노와이어(nanowire)가 아니라면, 선택적으로 도핑되는 것을 특징으로 하는 나노구조체.
  2. 제 1 항에 있어서, 상기 반도체는 원소 Si, Ge, GaAs, CdSe, GaN, AlN, Bi2Te3, ZnO, 또는 이들의 화합물을 포함하며, 선택적으로 5가 원소, 또는 3가 원소로 도핑되는 것을 특징으로 하는 나노구조체.
  3. 제 2 항에 있어서, 상기 반도체는 Si, Ge, 또는 이들의 화합물을 포함하는 것을 특징으로 하는 나노구조체.
  4. 제 1 항에 있어서, 상기 나노구조체는 1-D 나노구조체임을 특징으로 하는 나노구조체.
  5. 제 4 항에 있어서, 상기 1-D 나노구조체는 나노와이어(nanowire)임을 특징으로 하는 나노구조체.
  6. 제 1 항에 있어서, 상기 나노구조체는 2-D 나노구조체임을 특징으로 하는 나노구조체.
  7. 거친 표면(rough surface)을 포함하는 하나 이상의 1차원(1-D), 또는 2차원(2-D) 나노구조체를 포함하는 소자로서, 각각의 나노구조체는 반도체를 포함하고, 선택적으로 도핑되며, 각각의 나노구조체는 제 1 전극과 제 2 전극에 접촉하는 것을 특징으로 하는 나노구조체를 포함하는 소자.
  8. 제 7 항에 있어서, 상기 제 1 전극은 제 1 불투명 물질을 포함하고, 제 2 전극은 제 2 불투명 물질을 포함하며, 상기 제 1 및 제 2 불투명 물질은 서로 동일하거나, 서로 다른 물질임을 특징으로 하는 나노구조체를 포함하는 소자.
  9. 제 7 항에 있어서, 상기 제 1 전극과 제 2 전극은 전기적으로 연결되는 것을 특징으로 하는 나노구조체를 포함하는 소자.
  10. 제 7 항에 있어서, 제 1 전극과 제 2 전극 간에 온도의 차이가 존재하면, 상기 나노구조체를 통과하는 전류가 생성되는 것을 특징으로 하는 나노구조체를 포함하는 소자.
  11. 전류를 생성하는 방법에 있어서, 상기 방법은
    (a) 청구항 제10항의 소자를 제공하는 단계와,
    (b) 제 1 전극에서 나노구조체까지, 그리고 상기 나노구조체를 통해 제 2 전극까지 흐르는 전류가 생성되도록, 제 1 전극의 온도를 증가시키는 단계
    를 포함하는 것을 특징으로 하는 전류 생성 방법.
  12. 소자로서, 상기 소자는
    (a) 제 1 전극,
    (b) 제 2 전극,
    (c) 제 3 전극,
    (d) 거친 표면(rough surface)을 포함하는 제 1 다수의 1차원(1-D), 또는 2차원(2-D) 나노구조체로서, 각각의 나노구조체는 반도체를 포함하고, 선택적으로 도핑되는 것을 특징으로 하는 제 1 다수의 1차원(1-D), 또는 2차원(2-D) 나노구조체,
    (e) 거친 표면을 포함하는 제 2 다수의 1-D, 또는 2-D 나노구조체로서, 각각의 나노구조체는 반도체를 포함하고, 선택적으로 도핑되는 것을 특징으로 하는 제 2 다수의 1-D, 또는 2-D 나노구조체
    를 포함하며,
    이때, 상기 제 1 다수의 나노구조체는 제 1 전극과 제 3 전극을 접촉하고, 상기 제 2 다수의 나노구조체는 제 1 전극과 제 2 전극을 접촉하여, 제 1 전극이 제 2 전극보다 더 높은 온도를 가질 때, 상기 제 2 전극에서 상기 제 2 다수의 나노구조체로 흐르고, 상기 제 2 다수의 나노구조체를 통해 상기 제 1 전극으로 흐르며, 상기 제 1 전극을 통해 상기 제 1 다수의 나노구조체로 흐르며, 상기 제 1 다수의 나노구조체를 통해 상기 제 3 전극으로 흐르는 전류가 생성되는 것을 특징으로 하는 소자.
  13. 청구항 제12항에 따르는 소자를 포함하는 것을 특징으로 하는 열전 발전기(thermoelectric power generator).
  14. 청구항 제12항에 따르는 소자를 포함하는 것을 특징으로 하는 열전 냉각기(thermoelectric cooler).
  15. 전류를 생성하기 위한 방법에 있어서, 상기 방법은
    (a) 청구항 제12항에 따르는 소자를 제공하는 단계와,
    (b) 제 1 전극의 온도를 증가시켜서, 제 2 전극에서 제 2 다수의 나노구조체로 흐르고, 제 2 다수의 나노구조체를 통과해서 제 1 전극으로 흐르고, 제 1 전극을 통해 제 1 다수의 나노구조체로 흐르며, 제 1 다수의 나노구조체를 통해 제 3 전극으로 흐르는 전류를 생성하는 단계
    를 포함하는 것을 특징으로 하는 전류 생성 방법.
  16. 국소부위(locality)의 온도를 감소시키는 방법에 있어서, 상기 방법은
    (a) 청구항 제12항에 따르는 소자를 제공하는 단계로서, 전력이 제 2 전극 및 제 3 전극과 연결되며, 상기 제 1 전극은 상기 국소부위나 그 근방에 위치하는 단계,
    (b) 제 2 전극에서 제 2 다수의 나노구조체로, 제 2 다수의 나노구조체를 통해 제 1 전극으로, 제 1 전극을 통해 제 1 다수의 나노구조체로, 제 1 다수의 나노구조체를 통해 제 3 전극으로 전류를 흘려서, 상기 국소부위의 온도를 감소시키는 단계
    를 포함하는 것을 특징으로 하는 국소부위의 온도를 감소시키는 방법.
  17. 청구항 제4항에 따르는 1-D 나노구조체 중 하나 이상을 포함하는 소자로서, 1-D 나노구조체는 제 1 단부와 제 2 단부를 포함하고, 상기 제 1 단부는 제 1 전극에 접촉하고, 상기 제 2 단부는 제 2 전극에 접촉하는 것을 특징으로 하는 1-D 나노구조체를 포함하는 소자.
  18. 제 17 항에 있어서, 상기 1-D 나노구조체는 나노와이어(nanowire)임을 특징으로 하는 1-D 나노구조체를 포함하는 소자.
  19. 제 18 항에 있어서, 상기 제 1 전극은 제 1 불투명 물질을 포함하고, 제 2 전극은 제 2 불투명 물질을 포함하며, 상기 제 1 불투명 물질과 제 2 불투명 물질은 서로 동일하거나, 서로 다른 물질인 것을 특징으로 하는 1-D 나노구조체를 포함하는 소자.
  20. 제 17 항에 있어서, 상기 제 1 전극과 제 2 전극은 전기적으로 연결되는 것을 특징으로 하는 1-D 나노구조체를 포함하는 소자.
  21. 제 17 항에 있어서, 상기 제 1 전극과 상기 제 2 전극 간에 온도 차이가 존재하면, 상기 1-D 나노구조체를 통과하는 전류가 생성되는 것을 특징으로 하는 1-D 나노구조체를 포함하는 소자.
  22. 전류를 생성하는 방법에 있어서, 상기 방법은
    (a) 청구항 제21항에 따르는 소자를 제공하는 단계,
    (b) 제 1 전극의 온도를 증가시켜서, 제 1 전극에서 1-D 나노구조체로 흐르고 1-D 나노구조체를 통과해 제 2 전극으로 흐르는 전류를 생성하는 단계
    를 포함하는 것을 특징으로 하는 전류 생성 방법.
  23. 소자에 있어서, 상기 소자는
    (a) 제 1 전극,
    (b) 제 2 전극,
    (c) 제 3 전극,
    (d) 각각 제 1 단부와 제 2 단부를 갖는 길쭉한 형상(elongated shape)과 거친 표면을 포함하는 제 1 다수의 1-D 나노구조체로서, 이때 각각의 1-D 나노구조체는 3가 원소로 도핑된 반도체를 포함하는 것을 특징으로 하는 상기 제 1 다수의 1-D 나노구조체,
    (e) 각각 제 1 단부와 제 2 단부를 갖는 길쭉한 형상과 거친 표면을 포함하는 제 2 다수의 1-D 나노구조체로서, 이때 각각의 1-D 나노구조체는 5가 원소로 도핑된 반도체를 포함하는 것을 특징으로 하는 상기 제 2 다수의 1-D 나노구조체
    를 포함하며,
    상기 제 1 다수의 1-D 나노구조체의 제 1 단부는 제 1 전극에 접촉하고, 상기 제 1 다수의 1-D 나노구조체의 제 2 단부는 제 3 전극에 접촉하며, 상기 제 2 다수의 1-D 나노구조체의 제 1 단부는 제 1 전극에 접촉하고, 상기 제 2 다수의 1-D 나노구조체의 제 2 단부는 제 2 전극에 접촉하며, 제 2 전극은 제 3 전극과 전기적으로 연결되어, 상기 제 1 전극이 상기 제 2 전극보다 더 높은 온도를 가질 때, 제 2 전극에서 상기 제 2 다수의 1-D 나노구조체로, 상기 제 2 다수의 1-D 나노구조체를 통해 제 1 전극으로, 제 1 전극을 통해 상기 제 1 다수의 1-D 나노구조체로, 상기 제 1 다수의 1-D 나노구조체를 통해 제 3 전극으로 흐르는 전류가 생성되는 것을 특징으로 하는 소자.
  24. 청구항 제23항에 따르는 소자를 포함하는 것을 특징으로 하는 열전 발전기(thermoelectric power generator).
  25. 청구항 제23항에 따르는 소자를 포함하는 것을 특징으로 하는 열전 냉각기(thermoelectric cooler).
  26. 전류를 생성하는 방법에 있어서, 상기 방법은
    (a) 청구항 제23항에 따르는 소자를 제공하는 단계,
    (b) 제 1 전극의 온도를 증가시켜서, 제 2 전극에서 제 2 다수의 1-D 나노구조체를 흐르고, 제 2 다수의 1-D 나노구조체를 통해 제 1 전극으로 흐르며, 제 1 전극을 통해 제 1 다수의 1-D 나노구조체로 흐르며, 제 1 다수의 1-D 나노구조체를 통해 제 3 전극으로 흐르는 전류를 생성하는 단계
    를 포함하는 것을 특징으로 하는 전류 생성 방법.
  27. 국소부위(locality)의 온도를 감소시키는 방법에 있어서, 상기 방법은
    (a) 청구항 제23항의 소자를 제공하는 단계로서, 이때, 전기력이 제 2 전극 및 제 3 전극과 연결되고, 제 1 전극은 상기 국소부위나 그 근방에 위치하는 단계,
    (b) 제 2 전근에서 제 2 다수의 1-D 나노구조체로, 상기 제 2 다수의 1-D 나노구조체를 통해 제 1 전극으로, 상기 제 1 전극을 통해 제 1 다수의 1-D 나노구조체로, 상기 제 1 다수의 1-D 나노구조체를 통해 제 3 전극으로 전류를 흘려서, 상기 국소부위의 온도를 감소시키는 단계
    를 포함하는 것을 특징으로 하는 국소부위의 온도를 감소시키는 방법.
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