TWI441305B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明是有關於一種半導體裝置，且特別是有關於一種具有熱電冷卻機制的半導體裝置。
未來封裝製程的趨勢將朝向高功率、高密度、低成本、輕、薄、短、小等高精密度製程發展，而三維堆疊式晶片(3D stacked IC)的技術便是以此為目的，其中最嚴重的挑戰之一就是熱的問題。三維堆疊式晶片內局部高溫區的形成與熱點(hot spot)，造成溫度與應力集中現象並衍生熱應力問題，進而影響其產品可靠度，成為三維堆疊式晶片技術的瓶頸。根據研究指出，熱點問題會造成晶片的散熱需求大幅提升，使得散熱元件的熱阻值需要更為降低，甚至高達2~3倍，造成嚴重的散熱效率不足的問題。然而，三維堆疊式晶片中所面臨的散熱效率不足的問題更為嚴重。由於晶片堆疊時發熱密度提高，所以單位面積所產生的熱量也加大。因此，如何在三維堆疊式晶片內細微的尺度中將晶片產生的熱迅速導出是很重要的議題。
利用熱電半導體材料製作的熱電元件由於不需使用任何液體、氣體作為冷卻劑，且具有可連續工作、無污染、無動件、無噪音、壽命長、且體積小重量輕等優點。因此此種熱電元件被廣泛的應用在冷卻或加熱裝置上。然而，傳統熱電元件體積較大，且需獨立的供電線路，因此僅能附加在三維堆疊式晶片的外部，仍然難以有效地幫助內部的高溫區進行散熱。
本發明提供一種半導體裝置，可解決高密度封裝元件的散熱效率不足的問題。
本發明的半導體裝置包括一矽基板、多個矽奈米線束、一第一線路層以及一第二線路層。矽基板具有相對的一第一表面與一第二表面及多個貫孔。這些矽奈米線束分別配置於這些貫孔。第一線路層配置於第一表面並電性連接矽奈米線束。第二線路層配置於第二表面並電性連接矽奈米線束。
基於上述，在本發明的半導體裝置中，利用直接形成在矽基板內的矽奈米線束構成熱電冷卻機制，易於對三維堆疊式晶片內部的高溫區散熱。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是本發明一實施例的半導體裝置的剖示圖。請參照圖1，本實施例的半導體裝置100包括一矽基板110、多個矽奈米線束120、一第一線路層130以及一第二線路層140。矽基板110具有相對的一第一表面112與一第二表面114及多個貫孔116。每個矽奈米線束120配置於一個貫孔116。第一線路層130配置於第一表面112並電性連接矽奈米線束120。第二線路層140配置於第二表面114並電性連接矽奈米線束120。
在本實施例中，矽奈米線束120例如是直接以矽基板110製作而成。每個矽奈米線束120例如是P型奈米線束或N型奈米線束。電流通過第一線路層130、第二線路層140以及P型與N型的矽奈米線束120後，可產生熱電效應而帶走靠近第一線路層130或第二線路層140的一側的熱量，藉以達成散熱的目的。由於本實施例的矽奈米線束120直接配置於矽基板110內，並可利用矽基板110表面的線路層構成所需的電流路徑，因此本實施例的半導體裝置100可在有限體積中獲得極佳的散熱效率。甚至，本實施例的半導體裝置100可應用在三維堆疊式晶片中，將矽奈米線束120配置在三維堆疊式晶片內部的高溫區周圍，有效地對高溫區進行散熱而提升三維堆疊式晶片的可靠度。本實施例中的所有矽奈米線束120都彼此串連而構成單一熱電元件。然而，矽奈米線束120也可分成多組而構成各自獨立的多個熱電元件，且每個熱電元件的冷端可以是靠近第一線路層130或第二線路層140，以盡量靠近熱源為主，在設計上具有極大的靈活性。
本實施例的半導體裝置100更包括一絕緣填充材150，填充於貫孔116。具體而言，絕緣填充材150是填充在貫孔116的孔壁以及矽奈米線束120的各條矽奈米線之間，藉以適當地固定矽奈米線束120。絕緣填充材150例如是二氧化矽或其他絕緣材質。然而，矽奈米線束120的各條矽奈米線之間並不一定要填入絕緣填充材150，也可以藉由空氣達到絕緣效果。本實施例的半導體裝置100更包括至少一穿矽通孔(through silicon via,TSV)160，貫穿矽基板110並電性連接第一線路層130與第二線路層140。本實施例以多個穿矽通孔160為例。穿矽通孔160用以電性連接第一線路層130與第二線路層140，不僅可用於訊號傳遞，也可用電性連接矽奈米線束120以作為矽奈米線束120的供電線路。因此，即使矽奈米線束120被配置在三維堆疊式晶片的內部，也可藉由穿矽通孔160獲得所需的電力而不需難以整合在三維堆疊式晶片中的附加式供電線路，大幅提高了實用性。利用內埋的矽奈米線束120進行散熱，還減少了傳統散熱元件需外加或贴附於外部所造成的接觸熱阻等問題。
本實施例的半導體裝置100更包括至少一積體電路單元170與一絕緣層180，本實施例以兩個積體電路單元170與兩個絕緣層180為例。兩個積體電路單元170都配置於第一表面112，且一個絕緣層180覆蓋170積體電路單元。第一線路層130配置於絕緣層170上，並經由絕緣層170的幾個開口電性連接積體電路單元170與矽奈米線束120。另一絕緣層180則配置於第二表面114與第二線路層140之間。本實施例的積體電路單元170可以是邏輯電路單元、記憶體單元或其他積體電路單元。換言之，本實施例的半導體裝置100可以是各種具有單一功能或多功能的晶片。每個積體電路單元170並不限定如圖1所示般集中在特定區域，也可能散佈在第一表面112上的許多區域。
圖2A至圖2G說明形成矽奈米線束與穿矽通孔的製程。請參照圖2A，首先在矽基板110上利用微影蝕刻製程形成圖案化的二氧化矽層L10，並以二氧化矽層L10為罩幕而蝕刻出兩種深度的貫孔P12與P14。矽基板110通常已在晶圓廠完成所需的積體電路單元，並預留部分區域未配置積體電路單元或其他線路，以便在後續製程中可形成貫孔。接著參照圖2B，在貫孔P12中依序填入絕緣材料(例如二氧化矽)與金屬，並在貫孔P14塗布多個奈米銀粒子122。接著參照圖2C，利用氫氟酸等溶液對貫孔P14內的奈米銀粒子122(繪示於圖2B)下方的矽基板110進行無電鍍化學蝕刻，即可形成許多矽奈米線所構成的矽奈米線束120。
接著參照圖2D，移除貫孔P14內的奈米銀粒子122(繪示於圖2C)，並利用微影蝕刻及電鍍製程形成第一線路層130。第一線路層130同時連接貫孔P12中的金屬與貫孔P14內的矽奈米線束120。接著參照圖2E，將一承載基板50配置於矽基板110上並與第一線路層130接合。接著參照圖2F，從矽基板110的底部薄化矽基板110，直到露出貫孔P12中的金屬與貫孔P14內的矽奈米線束120。接著參照圖2G，在矽基板110的第二表面114形成第二線路層140。在形成第二線路層140前，還可在矽基板110的第二表面114上形成圖案化的二氧化矽層L12。二氧化矽層L12用以避免第二線路層140直接接觸矽基板110。其中，第二線路層140連接貫孔P12中的金屬與貫孔P14內的矽奈米線束120，而貫孔P12中的金屬就是圖1的穿矽通孔160。之後，只要移除承載基板50就可形成類似圖1的半導體裝置。若有需要，也可在移除承載基板50之前進行凸塊製程以形成凸塊(未繪示)。應注意的是，以上製程中所採用的製程方法及材料都僅用於舉例，並非用以限定本發明。
前述實施例採用化學蝕刻所形成的奈米線結構具有粗糙表面，有助於降低熱傳導係數，而可提升熱電材料的熱電優質係數(thermoelectric figure of merit,ZT值)。由於奈米線結構帶有粗糙表面，能大幅增加聲子(phonon)在材料中傳遞的散射機率，降低聲子的自由平均路徑，因此可以大幅降低熱傳導係數，提升熱電材料的ZT值。
一般而言，傳統的矽材料具有極高的導熱係數，約為150W/m-K，但熱電特性不佳。然而，線徑為50奈米且具有粗糙表面的低尺度奈米線結構，其熱傳導係數可達到矽塊材的1/100，ZT值可達0.6以上。因此，低尺度的奈米線結構具有提升熱電性能的潛力。雖然單一奈米線在熱電性能上有其優勢，但是單一奈米線在實際應用上有其困難度與限制。本實施例以矽基板(如矽晶圓)直接進行化學蝕刻即可獲得包含矽奈米線束的熱電元件組。經實驗量測得知，目前尚未經線徑均勻性控制的奈米線結構，其熱傳導係數為55~68 W/m-K，約為矽塊材的1/2。
簡言之，採用本實施例的矽奈米線束可以達到以下優點。首先，矽奈米線束可以提供較佳的熱電轉換效率與輸出功率。再者，由於基板與矽奈米線束是以同一矽基板製作而成，因此基材與矽奈米線束之間具有較低的介面電阻與熱阻。此外，矽材質的P型與N型摻雜技術成熟，易於控制。另外，以無電鍍化學蝕刻法來製作奈米線結構，可在矽基板上同時製作大面積與大量的矽奈米線束，且相容於穿矽通孔的製程，有助於降低製作成本。
以下，舉例說明數種應用本發明的技術的三維堆疊式晶片的架構，但其中各種增加的元件當可依需求而以其他方式進行組合。
圖3是本發明另一實施例的半導體裝置的示意圖。請參照圖3，本實施例的半導體裝置200包括大致相同於圖1的半導體裝置100、一晶片210、一有機載板220與一電路板230。電路板230具有一線路層232。有機載板220具有線路層222與224。晶片210具有一線路層212。半導體裝置100的第一線路層130可經由多個凸塊240或其他元件而電性連接晶片210的線路層212。半導體裝置100的第二線路層140經由多個凸塊240或其他元件而電性連接有機載板220的線路層222。有機載板220的線路層222電性連接線路層224。有機載板220的線路層224經由多個凸塊240或其他元件而電性連接電路板230的線路層232。本實施例的半導體裝置100的矽奈米線束120可將積體電路單元170所產生的熱量帶走，並經由線路層與凸塊向外帶出。而且，本實施例的半導體裝置100的矽奈米線束120還可以幫忙對晶片210進行散熱。矽奈米線束120所需的電力可從電路板230處供應。
圖4是本發明再一實施例的半導體裝置的示意圖。請參照圖4，本實施例的半導體裝置300包括大致相同於圖1的半導體裝置100、晶片310、有機載板220、一矽基板320與電路板230。本實施例的半導體裝置300與圖3的半導體裝置200的差異在於晶片310與矽基板320。晶片310具有穿矽通孔312、線路層314與線路層316，穿矽通孔312電性連接線路層314與線路層316。矽基板320具有穿矽通孔322、線路層324與線路層326，穿矽通孔322電性連接線路層324與線路層326。半導體裝置100的第二線路層140經由凸塊240或其他元件而電性連接矽基板320的線路層324。矽基板320的線路層326經由凸塊240或其他元件而電性連接有機載板220的線路層222。有機載板220的線路層222電性連接線路層224。有機載板220的線路層224經由多個凸塊240或其他元件而電性連接電路板230的線路層232。
圖5是本發明又一實施例的半導體裝置的示意圖。請參照圖5，本實施例的半導體裝置400與圖4的半導體裝置300相似，差異在於矽基板320的線路層324是利用至少一條導線328電性連接有機載板220的線路層222。
圖6是本發明另一實施例的半導體裝置的示意圖。請參照圖6，本實施例的半導體裝置500與圖4的半導體裝置300相似，差異在於半導體裝置500中沒有有機載板。矽基板320的線路層326經由凸塊240或其他元件而電性連接電路板230的線路層232，且矽基板320與電路板230之間填充有底膠材510。
圖7是本發明再一實施例的半導體裝置的示意圖。請參照圖7，本實施例的半導體裝置600與圖6的半導體裝置500相似，差異在於半導體裝置600更增加一散熱片610。散熱片610配置於晶片310上。半導體裝置100的矽奈米線束120將積體電路單元170所產生的熱量帶走後，可經由晶片310的穿矽通孔312而將熱量傳遞至散熱片610以提升散熱效率。散熱片610與晶片310的穿矽通孔312之間可利用線路層314與導熱件612進行熱傳遞。線路層314用於熱傳遞的部分例如僅用於傳遞熱量而不用於傳遞電力或電訊號，導熱件612可以跟凸塊240以同一製程形成。
圖8是本發明又一實施例的半導體裝置的示意圖。請參照圖8，本實施例的半導體裝置700與圖6的半導體裝置500相似，但穿矽通孔712的一端僅連接到矽基板710的一側的重佈線路714。
綜上所述，在本發明的半導體裝置中，是將構成熱電冷卻機制的矽奈米線束直接形成在矽基板內，亦即可直接形成在晶片內。因此，可對單一晶片或三維堆疊式晶片內部的高溫區散熱。此外，利用穿矽通孔做為矽奈米線束所需的供電路徑，可讓矽奈米線束配置在三維堆疊式晶片的內部而不需煩惱如何設計供電路徑。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300、400、500、600、700．．．半導體裝置
110、320、710．．．矽基板
112．．．第一表面
114．．．第二表面
116、P12、P14．．．貫孔
120．．．矽奈米線束
122‧‧‧奈米銀粒子
130‧‧‧第一線路層
140‧‧‧第二線路層
150‧‧‧絕緣填充材
160、312、322、712‧‧‧穿矽通孔
170‧‧‧積體電路單元
180‧‧‧絕緣層
L10、L12‧‧‧二氧化矽層
50‧‧‧承載基板
210、310‧‧‧晶片
212、222、224、232、314、316、324、326‧‧‧線路層
220‧‧‧有機載板
230‧‧‧電路板
240‧‧‧凸塊
328‧‧‧導線
510‧‧‧底膠材
610‧‧‧散熱片
612‧‧‧導熱件
714‧‧‧重佈線路
圖1是本發明一實施例的半導體裝置的剖示圖。
圖2A至圖2G說明形成矽奈米線束與穿矽通孔的製程。
圖3是本發明另一實施例的半導體裝置的示意圖。
圖4是本發明再一實施例的半導體裝置的示意圖。
圖5是本發明又一實施例的半導體裝置的示意圖。
圖6是本發明另一實施例的半導體裝置的示意圖。
圖7是本發明再一實施例的半導體裝置的示意圖。
圖8是本發明又一實施例的半導體裝置的示意圖。
100．．．半導體裝置
110．．．矽基板
112．．．第一表面
114．．．第二表面
116．．．貫孔
120．．．矽奈米線束
130．．．第一線路層
140．．．第二線路層
150．．．絕緣填充材
160．．．穿矽通孔
170．．．積體電路單元
180．．．絕緣層

Claims (23)

  1. 一種半導體裝置，包括：一第一矽基板，具有相對的一第一表面與一第二表面及多個貫孔；多個矽奈米線束，分別配置於該些貫孔；一第一線路層，配置於該第一表面並電性連接該些矽奈米線束；一第二線路層，配置於該第二表面並電性連接該些矽奈米線束；一電路板，具有一第三線路層，其中該第二線路層電性連接該第三線路層，該第二線路層經由多個凸塊電性連接該第三線路層；一第二矽基板，其中該第二線路層依序經由部分該些凸塊、該第二矽基板與其他該些凸塊電性連接該第三線路層；以及一有機載板，其中該第二線路層依序經由部分該些凸塊、該第二矽基板、該有機載板與其他該些凸塊電性連接該第三線路層，該第二矽基板具有至少一導線，該第二線路層依序經由部分該些凸塊、該導線、該有機載板與其他該些凸塊電性連接該第三線路層。
  2. 如申請專利範圍第1項所述之半導體裝置，更包括一絕緣填充材，填充於該些貫孔。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該些矽奈米線束分別為P型奈米線束或N型奈米線束。
  4. 如申請專利範圍第1項所述之半導體裝置，更包括至少一穿矽通孔，貫穿該第一矽基板並電性連接該第一線路層與該第二線路層。
  5. 如申請專利範圍第4項所述之半導體裝置，其中該穿矽通孔電性連接該些矽奈米線束。
  6. 如申請專利範圍第1項所述之半導體裝置，更包括至少一積體電路單元與一絕緣層，配置於該第一表面，其中該絕緣層覆蓋該積體電路單元，該第一線路層配置於該絕緣層上並電性連接該積體電路單元。
  7. 如申請專利範圍第1項所述之半導體裝置，更包括一晶片，配置於該第一矽基板的該第一表面，並電性連接該第一線路層。
  8. 如申請專利範圍第7項所述之半導體裝置，更包括一散熱片，其中該晶片位於該第一矽基板與該散熱片之間且具有至少一穿矽通孔，該穿矽通孔熱接觸該些矽奈米線束與該散熱片。
  9. 如申請專利範圍第1項所述之半導體裝置，更包括一散熱片，配置於該第一矽基板的該第一表面並熱接觸該些矽奈米線束。
  10. 一種半導體裝置，包括：一第一矽基板，具有相對的一第一表面與一第二表面及多個貫孔；多個矽奈米線束，分別配置於該些貫孔；一第一線路層，配置於該第一表面並電性連接該些矽 奈米線束；一第二線路層，配置於該第二表面並電性連接該些矽奈米線束；一晶片，配置於該第一矽基板的該第一表面，並電性連接該第一線路層；以及一散熱片，其中該晶片位於該第一矽基板與該散熱片之間且具有至少一穿矽通孔，該穿矽通孔熱接觸該些矽奈米線束與該散熱片。
  11. 如申請專利範圍第10項所述之半導體裝置，更包括一絕緣填充材，填充於該些貫孔。
  12. 如申請專利範圍第10項所述之半導體裝置，其中該些矽奈米線束分別為P型奈米線束或N型奈米線束。
  13. 如申請專利範圍第10項所述之半導體裝置，更包括至少一穿矽通孔，貫穿該第一矽基板並電性連接該第一線路層與該第二線路層。
  14. 如申請專利範圍第13項所述之半導體裝置，其中該穿矽通孔電性連接該些矽奈米線束。
  15. 如申請專利範圍第10項所述之半導體裝置，更包括至少一積體電路單元與一絕緣層，配置於該第一表面，其中該絕緣層覆蓋該積體電路單元，該第一線路層配置於該絕緣層上並電性連接該積體電路單元。
  16. 如申請專利範圍第10項所述之半導體裝置，更包括一電路板，具有一第三線路層，其中該第二線路層電性連接該第三線路層。
  17. 如申請專利範圍第16項所述之半導體裝置，其中該第二線路層經由多個凸塊電性連接該第三線路層。
  18. 如申請專利範圍第17項所述之半導體裝置，更包括一有機載板，其中該第二線路層依序經由部分該些凸塊、該有機載板與其他該些凸塊電性連接該第三線路層。
  19. 如申請專利範圍第17項所述之半導體裝置，更包括一第二矽基板，其中該第二線路層依序經由部分該些凸塊、該第二矽基板與其他該些凸塊電性連接該第三線路層。
  20. 如申請專利範圍第19項所述之半導體裝置，其中該第二矽基板具有至少一穿矽通孔，該第二線路層依序經由部分該些凸塊、該穿矽通孔與其他該些凸塊電性連接該第三線路層。
  21. 如申請專利範圍第19項所述之半導體裝置，更包括一有機載板，其中該第二線路層依序經由部分該些凸塊、該第二矽基板、該有機載板與其他該些凸塊電性連接該第三線路層。
  22. 如申請專利範圍第21項所述之半導體裝置，其中該第二矽基板具有至少一穿矽通孔，該第二線路層依序經由部分該些凸塊、該穿矽通孔、另一部分該些凸塊、該有機載板與其他該些凸塊電性連接該第三線路層。
  23. 如申請專利範圍第10項所述之半導體裝置，更包括一散熱片，配置於該第一矽基板的該第一表面並熱接觸該些矽奈米線束。
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