KR101223610B1 - 드라이버 및 ｎ-비트 드라이버 시스템과 연산증폭기 버퍼 - Google Patents

Abstract

본 발명에 따른 드라이버는 연산증폭기의 단자의 선택적 바이어스를 이용해 연산증폭기 출력에서 오프세트를 줄인다. 각 연산증폭기 입력은 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함한 트랜지스터들의 차동 입력 쌍을 포함한다. 입력전압 범위의 하한과 상한에서 이들 트랜지스터들은 표준 입력 또는 선택적으로 또는 개별적으로 결합되거나 오프세트 보상을 위해 오프세트에 기여하도록 바이어스된다. 트랜지스터는 종래 방식으로 전압범위의 하한과 상한 사이의 입력전압에 대해 바이어스된다.

Description

드라이버 및 Ｎ-비트 드라이버 시스템과 연산증폭기 버퍼{Driver and N-bit Driver System and Operational Amplifier Buffer}

본 출원은 정규출원이며 2010년 5월 14일자로 동일한 발명의 명칭으로 출원된 미국 가출원 제61/334,629호에 대한 우선권을 주장하고, 그 전체가 참조로 합체되어 있다.

본 발명은 LCD 드라이버에 관한 것으로, 보다 상세하게는 디지털-아날로그 컨버터(DAC)를 이용한 LCD 드라이버에 관한 것이다.

고선명도 텔레비전과 같은 현대의 진보된 전자기술은 전자기술에 대한 요구가 늘 높아지게 한다. 예컨대, 소비자들은 더욱더 자연스런 컬러를 갖는 이미지를 디스플레이할 수 있는 HDTV 디스플레이 시스템을 요구한다. LCD 디스플레이의 픽셀 어레이를 구동하기 위한 일반적인 LCD 드라이버는 디지털-아날로그 컨버터를 이용해 전압레벨을 나타내는 디지털 코드를 대응하는 아날로그 출력으로 변환시킨다. 예컨대, 16개의 이진수들이 4비트를 이용해 DAC의 출력 전압을 나타내도록 표현될 수 있다. 실제 아날로그 출력전압(V_out)은 입력 이진수에 비례하고 이지수의 곱으로 표현된다. DAC의 기준전압(V_ref)이 상수이면, 출력전압(V_out)은 가령 16개의 가능한 전압레벨 중 하나인 단지 불연속 값이어서, DAC의 출력은 실제로는 아날로그 값이 아니게 된다. 그러나, 가능한 출력 값들의 개수는 입력 데이터의 비트 수를 늘림으로써 증가될 수 있다. 출력 범위내 매우 많은 가능한 출력 값들은 DAC 출력값들 간의 차(差)를 줄인다.

DAC 입력이 상대적으로 매우 많은 비트들을 포함할 경우, DAC는 상대적으로 고해상도 출력을 제공하는 것이 명백해야 한다. 그러나, DAC가 차지한 회로면적은 해상도에 비례해 늘어난다. 불과 1비트씩 증가로 DAC에서 디코드의 면적은 배가 된다.

예로써, 입력 데이터가 종래 R-타입(저항 스트링) DAC에서 8비트라고 가정하자. 이 경우, DAC는 256 레지스터, 256 신호라인 및 256×1 디코더로 구성된다. 이런 표준구조를 이용해, 10비트 DAC를 제조하기 위해서는 1024개 저항, 1024개 신호라인 및 하나의 1024×1 디코더를 필요로 한다. 이런 DAC는 비교가능한 8비트 DAC보다 많은 칩 또는 웨이퍼 면적의 4배를 차지한다.

또한 종래 DAC가 갖는 다른 문제들도 있다. 예컨대, 종래 DAC는 일반적으로 샘플을 실행하고 연산증폭기(OP-AMP)를 이용한 회로를 보유하고 있다. 불행히도, OP-AMP의 비반전 입력단자의 전압레벨 변조시 OP-AMP의 입력단자에서의 기생용량이 DAC의 출력에 바람직하지 못한 영향, 즉, 오프세트를 끼친다. 더욱이, OP-AMP 입력은 일반적으로 차동 MOS 쌍들로 각각 구성된다. 입력전압이 차동 쌍의 MOS 임계전압(V_th)에 가까울 때 RMS 오프세트는 규격에서 벗어나게 될 수 있다.

강진성 등(Kang Jin Seoung et al.)은 "lO-bit Driver IC Using 3-bit DAC Embedded Operational Amplifier for Spatial Optical Modulators (SOMs)"(IEEE Journal of Solid-State Circuits, Vol. 42, No. 12, 2007년 12월)에서 더 높은 해상도(예컨대, 10비트)에 대한 면적을 절감하기 위해 OP-AMP 회로에서 DAC의 일부를 매설하는 것을 제안하였다. 그러나, 이런 구조로는, 해상도가 증가함에 따라 DAC 선형성이 악화된다.

따라서, 본 발명의 목적은 향상된 선형성과 오프세트 보상을 갖는 새로운 DAC 구조를 제공하는 것이다.

드라이버는 제 1 및 제 2 아날로그 전압레벨 간의 입력전압을 나타내는 디지털 입력부와, 아날로그 출력부를 갖는 디지털-아날로그 컨버터(DAC)를 포함한다. 연산증폭기는 출력부와 제 1 및 제 2 입력부를 갖는다. 제 1 입력부는 제 1 NMOS 트랜지스터와 제 1 PMOS 트랜지스터를 포함한 제 1 차동 입력 트랜지스터 쌍을 갖는다. 제 2 입력부는 제 2 NMOS 트랜지스터와 제 2 PMOS 트랜지스터를 포함한 제 2 차동 입력 트랜지스터 쌍을 갖는다. 스위칭 로직(switching logic)은 연산증폭기에서의 오프세트를 줄이는데 사용된다. 스위칭 로직은 입력전압이 낮은 기준전압과 높은 기준전압 사이에 있을 때 제 1 NMOS 및 PMOS 트랜지스터를 DAC의 아날로그 출력부에 그리고 제 2 NMOS 및 PMOS 트랜지스터를 연산증폭기의 출력부에; 제 1 및 제 2 NMOS 트랜지스터를 낮은 기준전압과 높은 기준전압 사이에 있는 중간 전압에; 입력전압이 낮은 기준전압 미만일 때 제 1 PMOS 트랜지스터를 DAC의 아날로그 출력부에 그리고 제 2 PMOS 트랜지스터를 연산증폭기의 출력부에; 입력전압이 높은 기준전압보다 클 때 제 1 NMOS 트랜지스터를 DAC의 아날로그 출력부에 그리고 제 2 NMOS 트랜지스터를 연산증폭기의 출력부에 선택적으로 연결하도록 동작될 수 있다.

다른 실시예에서, 임베디드 디지털-아날로그 컨버터를 갖는 연산증폭기 버퍼가 제공된다. 상기 구조는 제 1 및 제 2 전압과 n-비트 입력코드를 수신하는 입력을 갖는 디코더를 포함하고, 상기 디코더는 2ⁿ개의 출력을 갖고, 각 출력은 입력코드에 따라 제 1 또는 제 2 전압으로 별개로 설정된다. 제 1 연산증폭기 입력은 디코더에 결합되고, 제 1 연산증폭기 입력은 제 1 그룹의 차동 입력 트랜지스터 쌍들을 포함하고, 각 차동 입력 쌍은 디코더의 출력 중 각각의 하나에 결합된다. 제 2 연산증폭기 입력부는 연산증폭기의 출력부에 연결된다. 제 2 연산증폭기 입력부는 제 2 그룹의 차동 입력 트랜지스터 쌍들을 포함하고, 각 차동 입력 쌍은 연산증폭기의 출력부에 결합된다. 제 1 및 제 2 그룹은 각각 차동 입력 트랜지스터 쌍들의 적어도 제 1 및 제 2 서브그룹을 포함하고, 제 1 서브그룹은 제 1 크기의 파라미터에 따라 제조된 적어도 하나의 차동 입력 트랜지스터 쌍들을 구비하고, 제 2 서브그룹은 상기 제 1 크기의 파라미터와는 다른 제 2 크기의 파라미터에 따라 제조된 적어도 하나의 차동 입력 트랜지스터 쌍들을 구비한다. 출력회로는 차동 입력 트랜지스터 쌍들의 제 1 및 제 2 그룹에 결합된 입력과 연산증폭기의 출력에 해당하는 출력을 갖는다.

본 발명의 상기 및 다른 특징들은 첨부도면과 연계하여 제공된 본 발명의 바람직한 실시예의 하기의 상세한 설명으로부터 더 잘 이해된다.

본 발명의 내용에 포함됨.

첨부도면은 본 발명의 바람직한 실시예 및 개시에 관련된 다른 정보를 도시하고 있다.
도 1은 임베디드 3비트 DAC 연산증폭기를 갖는 10비트 드라이브 구조를 도시한 것이다.
도 2는 도 1의 드라이버의 연산증폭기 구조를 보다 상세하게 도시한 것이다.
도 3은 도 1의 드라이버의 동작을 도시한 표이다.
도 4는 차동 입력 트랜지스터 쌍으로부터 형성된 양 및 음 입력단자 각각을 갖는 연산증폭기를 도시한 것이다.
도 5a 내지 도 5c는 RMS 오프세트를 줄이기 위한 연산증폭기의 입력을 위한 선택적 바이어스 구성의 실시예를 도시한 것이다.
도 6은 RMS 오프세트가 있는 회로와 없는 회로의 RMS 오프세트 사양과 RMS 오프세트를 도시한 그래프이다.
도 7은 RMS 오프세트 줄이는 방법의 실시예를 도시한 것이다.
도 8은 선형성을 향상시키기 위한 세그먼트 구조를 갖는 연산증폭기를 도시한 것이다.
도 9는 도 8의 구조를 이용해 선형성에 있어 향상을 나타낸 시뮬레이션 결과의 그래프이다.
도 10은 본 발명의 실시예에 따른 오프세트 소거와 선형성 향상기술 모두를ㄹ 이용한 8비트 드라이버 시스템을 도시한 것이다.

예시적인 실시예의 설명은 전체 작성된 설명의 일부로 여겨지는 첨부도면과 연계해 읽도록 의도되어 있다. "연결된" 및 "상호연결된"과 같은 전기 부속, 커플링 등에 대한 용어는 구조들이 다르게 표현되지 않는 경우 개입한 구조를 통해 직간접적으로 서로 소통되는 관계를 의미한다.

도 1은 강 등(Kagn et al.)에서 기술되어 있고 이로부터 복사된 10비트 드라이버(10)의 도면이며 전체 본 명세서에 참조로 합체되어 있다. 10비트 드라이버가 차지한 칩 면적을 줄이기 위해, 드라이버에 필요한 10비트 DAC는 종래 7비트 저항-스트링 DAC(15) 내지 단위이득버퍼(unity-gain buffer)로 나누어지고, 상기 버퍼는 연산증폭기(25)에 형성된 3비트 선형 DAC가 있다. 7비트 저항스트링 DAC(15)는 10개 비트 코드 중 7개의 최상위 비트를 이용해 2개의 인접한 전압레벨(VH 및 VL)을 선택하고, 3비트 임베디드 DAC를 갖는 단위이득버퍼(25)는 8개 전압레벨을 7비트 DAC(15)의 2개의 인접한 전압 출력들 간의 전압 범위로 나눈다. 10비트 코드의 3개의 최하위 비트는 3비트 디코더(20)에 의해 임베디드 DAC에 입력을 제공하도록 사용된다. 강 등(Kagn et al.)에 따르면, 10비트 DAC의 총 크기는 디코드 기반의 8비트 저항 스트링 DAC의 크기의 불과 60%이다.

강 등(Kagn et al.)에서 복사한 도 2는 연산증폭기(25)의 전체 개략도를 도시한 것으로, 상기 증폭기는 입력단(30)에 3비트 DAC와 오프세트 전압을 줄이기 위해 몇몇 스위치를 포함하고 있다. VH 및 VL은 7비트 저항스트링 DAC(15)로부터 선택된다(도 1). 도 3에서 표는 3 내지 8 디코더(20)로 제공된 VH와 VL 및 3비트 데이터 신호의 조합에 따른 출력 전압(VF)을 도시한 것이다. 출력 전압은 VL (VL+7VH)/8 사이 범위일 수 있고 균일하게 8개 레벨로 나누어진다. 이와 같이 출력버퍼는 3비트 선형 DAC로 작동한다. 매 프레임에서 오프세트 전압의 극성을 교번하기 위해 다양한 스위치들이 제공된다. 강 등(Kagn et al.)에 따르면, 오프세트 소거를 위한 이 기술은 공간 광변조기(Spatial Optical Modulator, SOM) 드라이버 ICs에 매우 적합한데, 이는 SOM 디바이스가 동일한 이미지를 두 번 보내고 오프세트는 오프세트 전압의 극성을 반전시킴으로써 임시로 평균될 수 있다. 스위치는 2개 위상으로 동작되며, 이는 도 2에서 위상 1과 2로 표현된다. 위상 1에서, 실선의 스위치가 "온"이다. 위상 2에서, 점선의 스위치가 "온"이다.

도 1 내지 도 3에 도시된 드라이버 구조에서 몇가지 결함들이 있다. 예컨대, 드라이버 구조는 입력이 가능한 입력의 전 범위를 가로지르는 범위에 있다면 상당한 RMS 오프세트를 갖는다. 더욱이, 임베디드 DAC 선형성은 고해상도에서 악화된다. 실시예에서 이들 결함을 각각 또는 함께 해결하기 위해 향상된 드라이버 구조가 본 명세서에 기술되어 있다.

본 발명의 소정 실시예에서, LCD 드라이버에서 사용될 수 있는 것처럼 버퍼 연산증폭기의 양의 입력단과 음의 입력단을 형성하는 입력 차동 MOS 쌍들에 대한 바이어스 조건들이 버퍼 연산증폭기에서 RMS 오프세트를 줄이기 위해 제어된다. RMS 오프세트를 줄이기 위한 이러한 접근은 도 4 내지 도 7과 연계하여 설명된다.

도 4는 입력회로 또는 입력단(105)과 출력회로 또는 출력단(115)을 갖는 종래 연산증폭기(100) 회로도이다. 연산증폭기 회로 및 연산은 종래 기술분야에 잘 알려져 있어 본 명세서에서 설명할 필요가 없다. 연산증폭기는 입력단(105)에서 양의 입력(110)(INP로 표시됨)과 음의 입력(120)(INN으로 표시됨) 및 출력단(115)에서 출력(130)을 갖는다. 특별한 주의사항 중에, 각각의 입력(110 및 120)은 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성된 차동 입력 트랜지스터 쌍을 포함한다. 즉, 입력(110)은 INP 노드에 결합된 게이트를 갖는 PMOS/NMOS 쌍(P1/N1)을 갖고 입력(120)은 INN 노드에 결합된 게이트를 갖는 PMOS/NMOS 쌍(P2/N2)을 갖는다.

RMS 오프세트는 고전압 오프세트(V하이 오프세트) 빼기 저전압 오프세트(V로우 오프세트)로서 정의된다. 예컨대, 타겟 고전압이 17V이고 연산증폭기가 17.5V 를 제공하면 V 하이 오프세트(High Offset)는 0.5V이다. 컬러 왜곡을 방지하기 위해 LCD 드라이버에서 오프세트를 최소로 유지하는 것이 중요하다.

도 6은 다른 입력전압에서 연산증폭기에 대한 RMS 오프세트를 도시한 그래프이다. 도 6의 그래프는 전압 범위의 극단에서 더 큰 RMS 오프세트를 허용하는 타겟 사양을 도시한 것이다. 예컨대, 저전압 가령 0V에서 1.1V의 허용가능한 RMS 오프세트는 중간범위의 전압, 예컨대 1.1V 주위에서 시작하는 전압을 허용하는 오프세트보다 더 크다. 도 6은 또한 오프세트 보상이 전혀 사용되지 않았을 때 도 4의 연산증폭기에 대한 RMS 오프세트를 좌표로 나타낸 것이다. 도 6에서 알 수 있는 바와 같이, 이 회로의 RMS 오프세트는 예컨대 약 0.8V에서 1.5V의 낮은 전압에서 출력사양이다.

도 5a 내지 도 5c를 참조하면, RMS 오프세트 보상에 대한 새로운 접근이 도시되어 있다. 각각의 도 5a 내지 도 5c에 도시된 바와 같이, 연산증폭기는 음의 입력과 양의 입력을 갖는다. 각 입력은 상술한 바와 같이 NMOS/PMOS 쌍을 포함하기 때문에, 양의 입력과 음의 입력 모두가 NMOS 입력 및 PMOS 입력 모두를 갖는 것으로 도시되어 있다. 즉, "n"은 주어진 입력의 NMOS 트랜지스터의 게이트 단자를 나타내고, "p"는 주어진 입력의 PMOS 트랜지스터의 게이트 단자를 나타낸다. 도시된 예에서, 전압 입력은 0V에서 18V에 이르는 것으로 추정된다. 이때, 공통모드 전압(Vcm)은 9V이다. 연산증폭기의 출력은 상기 연산증폭기의 음의 입력에 다시 보내진다. 입력전압은 연산증폭기의 양의 입력에 결합된다. 하기에 더 상세히 논의된 바와 같이, 연산증폭기 입력을 이루는 NMOS/PMOS 쌍의 NMOS 및 PMOS 트랜지스터를 선택적으로 바이어스함으로써 자체 오프세트 보상이 제공된다.

도 5a를 참조하면, 도 5a는 입력전압이 낮을 경우, 가령, 약 0V-2V일 경우 바이어스 상태를 나타낸 것이다. 입력전압이 이런 낮은 범위에 있을 경우, PMOS 입력 트랜지스터만이 종래 입력에 연결된다. 즉, 연산증폭기의 음의 입력의 PMOS가 연산증폭기의 출력에 연결되고, 연산증폭기의 양의 입력의 PMOS가 입력전압에 연결된다. 가령, 주어진 입력의 NMOS/PMOS 트랜지스터가 항상 함께 바이어스되는 도 4의 종래 바이어스 구성과 달리, 입력의 NMOS 트랜지스터는 Vcm(가령, 9V)으로 바이어스된다. 주어진 입력의 NMOS/PMOS 트랜지스터 쌍이 함께 바이어스된 종래 바이어스 구성에 따른, RMS 오프세트는 입력전압이 NMOS 트랜지스터가 오프(또는 약하게 온)되는 차동 쌍의 임계전압(Vth)(NMOS)에 가까울 경우 사양을 벗어날 수 있다. 도 5a의 접근은 입력전압이 연결될 경우 다른 경우 "오프"(또는 약하게 "온")될 때 입력전압의 낮은 범위에서 차동 쌍의 NMOS 트랜지스터를 완전히 "온"시키므로, 이들 NMOS 트랜지스터는 RMS 오프세트 보상에 대한 오프세트를 제공할 수 있다.

도 5b를 참조하면, 입력전압이 약 2V에서 약 16V인 경우의, 즉, 입력전압 범위의 하한과 상한이 아닌 전압에 대한 바이어스 구성이 도시되어 있다. 이들 입력전압에 대해, 연산증폭기는 종래 방식으로 바이어스된다. 즉, 음의 입력의 NMOS와 PMOS 트랜지스터가 연산증폭기의 출력부에 연결되고 NMOS와 PMOS 트랜지스터 모두의 양의 입력이 입력전압에 연결된다.

도 5c를 참조하면, 입력전압 범위의 상한에 있는, 가령, 약 16V에서 약 18V의 입력전압에 대한 바이어스 구성이 도시되어 있다. 입력전압이 이런 높은 범위에 있을 때, NMOS 입력전압만이 종래 입력에 결합된다. 즉, NMOS 연산증폭기의 음의 입력이 연산증폭기 출력에 결합되고, NMOS 연산증폭기의 양의 입력이 연산증폭기 입력에 결합된다. 그러나, PMOS 트랜지스터의 입력은 Vcm(예컨대, 9V)으로 바이어스된다. 도 5c의 접근은 PMOS 트랜지스터가 입력전압의 범위 상한에서 (다른 경우 오프(또는 매우 약하게 온)되었을 때) 완전히 온되어, 이들 PMOS 트랜지스터가 RMS 오프세트 보상에 대한 오프세트를 제공할 수 있는 것을 보장한다.

구조적 관점에서, 물론 각 입력이 한 쌍의 차동 입력 트랜지스터 쌍만을 갖는다고 가정하면, 변형으로 NMOS와 PMOS 트랜지스터의 연산증폭기 입력의 개개의 바이어스를 허용하기 위해 단지 4개의 스위치를 추가할 필요가 있다.

바이어스 구성의 결과가 도 6에 도시된 시뮬레이션 결과에서 알 수 있다. 도 6에서 알 수 있는 바와 같이, 입력전압 범위의 하한과 상한에 대한 이 향상된 바이어스 구성을 이용해 연산증폭기 입력의 트랜지스터를 바이어스시킴으로써, RMS 오프세트가 극적으로 감소된다. 특히, RMS 오프세트는 예시된 입력범위에서 모든 전압에 대해 3mv 미만이다.

도 7은 RMS 오프세트를 줄이기 위해 연산증폭기의 입력단자의 입력 트랜지스터를 바이어스하는 방법을 도시한 것이다. 단계(200)에서, 디지털 입력이 수신된다. 이 디지털 입력은 입력전압이 입력전압 범위의 상한과 하한 또는 사이에 있는지 결정하는데 사용될 수 있다. 예컨대, 10비트 해상도의 드라이버에서, 디지털 입력이 0000000000에서 0001110000이면, 입력전압은 입력범위의 하한에 있고, 디지털 입력이 1110001111에서 1111111111이면, 입력전압은 입력범위의 상한에 있다. 단계 210에서, 판단 로직은 입력전압이 기설정된 낮은 기준전압 값보다 적은지(예컨대, NMOS 트랜지스터의 연산증폭기 입력의 임계값이거나 임계값 부근인지) 판단한다. 예로써, 임계전압이 고전압 디바이스에 대해 약 1.6V에서 1.8V이면, 기설정된 낮은 기준전압은 약 2V로 설정될 수 있다. 이 단계에서 반드시 아날로그 전압 비교를 할 필요가 없다. 상술한 바와 같이, 입력전압 레벨은 디지털 입력코드(단계 200)로부터 결정될 수 있고 몇몇 디지털 임계코드(단계 210에서 "IL")와 비교될 수 있다. 디지털 회로에서, 이 비교 또는 계산은 간단한 비교기/뺄셈기 구조를 이용해 이루어질 수 있다. 단계(220)에서, 입력전압이 입력전압 범위의 하한에 있는 것으로 판단되면, PMOS 트랜지스터의 입력은 종래 방식으로 바이어스되고 NMOS 트랜지스터는 Vcm에 연결된다(도 5a). 단계(230)에서, 입력전압이 입력전압 범위의 상한에 있는지, 특히 전압이 기설정된 높은 기준전압값 이상이거나 VDD 빼기 Vth(PMOS) 보다 약간 큰 값, 가령, 2V인지 (예컨대, PMOS 트랜지스터의 VDD-Vth) 판단된다. 입력전압이 기설정된 높은 기준전압 값보다 크면, 단계(240)에서, NMOS 트랜지스터의 연산증폭기 입력은 종래 방식으로 바이어스되고 PMOS 트랜지스터는 Vcm에 연결된다(도 5a). 단계(250)에서, 입력전압이 기설정된 낮은 기준전압 레벨 이하 또는 기설정된 높은 기준전압 레벨 이상인 것으로 판단되지 않으면, NMOS/PMOS 트랜지스터의 연산증폭기에 대한 정상 바이어스 상태가 사용된다(도 5b). 마지막으로, 단계(260)에서, 다음 디지털 입력이 수신되고 프로세스가 다시 시작된다.

상술한 바와 같이, 상기 DAC 구조를 도 1 및 도 2에 도시된 바와 같이 하나는 종래 저항 트리 DAC이고 다른 하나는 버퍼 연산증폭기내 임베디드 DAC인 2개의 DAC로 분할함으로써 드라이버 구조의 크기를 크게 줄일 수 있다. 그러나, 강 등(Kang et al.)의 접근은 같은 크기의 임베디드 DAC의 모든 입력 트랜지스터들을 소정 크기로 만든다. 이는 출력전압에 선형성 문제를 일으킨다. 도 8은 3비트 DAC가 임베디드 연산증폭기 버퍼(300)의 다른 실시예를 도시한 것이다. 버퍼(300)는 출력회로(310)를 포함하고, 상기 회로는 도 4에 도시된 출력회로(115)와 같은 종래 설계일 수 있다. 연산증폭기 버퍼(300)의 양(+)의 입력이 도 3의 좌측에 도시되어 있고, 연산증폭기 버퍼(300)의 음(-)의 입력이 도 3의 우측에 도시되어 있다. 양의 입력은 게이트 단자가 도 2와 연계하여 상술한 바와 같이 3비트 디코더(20)로부터 아날로그 출력신호(D0에서 D7)에 연결된 8개의 NMOS/PMOS 트랜지스터 쌍을 포함한다. 상술한 바와 같이, 각각의 출력신호(D0에서 D7)는 3비트 디코더에 의해 수신된 3비트 코드에 따라 VH 또는 VL로 설정된다. 마찬가지로, 음의 입력은 게이트 단자가 연산증폭기의 출력노드에 연결된 8개의 NMOS/PMOS 트랜지스터 쌍을 갖는다. 즉, 연산증폭기의 출력이 음의 입력으로 다시 공급된다. 연산증폭기 매칭을 위해, 양(+)과 음(-)의 입력은 오프세트를 최소화하기 위해 개수가 일치해야 한다. 양(+)의 입력이 연산증폭기에서 3비트 DAC를 임베디드하기 위한 8개의 차동 입력 쌍을 갖는다면, 음(-)의 입력도 또한 매칭 목적과 오프세트 절감을 위해 8개의 차동 쌍을 가져야 한다.

특히 주목할 것은, 도 2에 도시된 연산증폭기 버퍼와는 달리, NMOS/PMOS 트랜지스터 쌍의 양과 음의 입력은 연산증폭기 버퍼(300)의 차동 비선형성(DNL)과 적분 비선형성(INL)을 최소화하기 위해 크기가 조정된 서브그룹으로 나누어진다. 예컨대, 도 8에 도시된 바와 같이, NMOS/PMOS 트랜지스터 쌍은 2개의 세그먼트로 나누어진다. 즉, 각각의 양의 입력과 음의 입력에 대해 NMOS/PMOS 입력 트랜지스터의 제 1 그룹은 제 1 크기의 파라미터(그룹/세그먼트 A)를 갖는 크기로 만들어지고, 각각의 양의 입력과 음의 입력에 대해 NMOS/PMOS 입력 트랜지스터의 제 2 그룹은 제 2 크기의 파라미터(그룹/세그먼트 B)를 갖는 크기로 만들어진다. 트랜지스터가 2개 세그먼트로 분할되면, 각 입력에 대한 4쌍의 NMOS/PMOS 입력 트랜지스터가 같은 크기로 되고, 상기 입력에 대한 나머지 4쌍의 NMOS/PMOS 입력 트랜지스터도 같은 크기로 된다. 트랜지스터가 4개 세그먼트로 분할되면, 각 입력의 8개 NMOS/PMOS 쌍들은 4그룹의 NMOS/PMOS 트랜지스터 쌍(그룹당 2쌍)으로 분할된다. 일실시예에서, 트랜지스터는 크기 단위로 그룹당 하나의 트랜지스터 쌍으로 8개 세그먼트로 분열될 수 있다. 물론, 임베디드 DAC가 4비트 DAC인 경우, 각 입력은 크기 단위로 2, 4, 8 또는 16개 세그먼트로 그룹화될 수 있는 16개 쌍의 NMOS/PMOS 입력 트랜지스터 쌍들을 가질 수 있음을 알아야 한다.

예로써, 트랜지스터의 차동 입력 쌍은 2개 세그먼트로 나누어진다고 가정하자. 모든 차동 입력 트랜지스터들이 동일한 크기를 갖는 도 2의 디자인에 대해, 도 8의 디자인에서, 그룹 A의 트랜지스터는 도 2의 단일크기 트랜지스터보다 크기가 (예컨대, 약 -3%) 더 작고, 그룹 B의 트랜지스터는 도 2의 단일크기 트랜지스터보다 (예컨대, 약 +3%) 더 크다. 예시적인 실시예에서, 다른 세그먼트의 트랜지스터 폭은 달라질 수 있다.

강 등(Kang et al.)의 구조(도 2)는 성능을 향상시키기 위한 극성 변경방법을 사용하나, 특히 선형성 문제를 해결하지 못한다. 강 등(Kang et al.)에 따르면, 도 2의 회로구조의 측정된 INL 및 DNL은 0.13LSB 미만이라고 한다. LSB는 "최하위비트(Least Significant Bit)"이고, 비선형성에 대한 측정단위이다. 그러나, 이들 선형성 숫자는 양호하는데, 이는 강 등(Kang et al.)은 DAC 연산증폭기 출력 범위가 접지전압(예컨대, 약 0.1V)에 가깝지 않거나 고전원 전압(예컨대, VDD-0.1V)에 가까운 경우 INL 및 DNL만을 측정하기 때문이다. 모든 입력 트랜지스터들이 크기가 같은 도 2에 도시된 디자인을 이용해, 임베디드 2비트 DAC 구조의 DNL 및 INL이 입력 범위의 상한과 하한에서 각각 0.238 및 0.349 LSB일 수 있는 시뮬레이션이 수행된다. 강 등(Kang et al.)의 구조의 연산증폭기에서 더 높은 비트 차수의 DAC가 임베디드되는 경우 비선형성은 열화된다. 구조가 3비트 DAC 구조용으로 사용되면, 최악의 경우 DNL 및 INL이 각각 약 0.522 및 1.145 LSB로 크게 증가한다. 이런 비선형성 레벨은 DAC의 성능을 크게 열화시킨다. 대조적으로, 시뮬레이션은 심지어 DAC 연산증폭기 출력 전압이 접지 또는 VDD의 0.1V 이내에 있더라도 세그먼트 DAC 구조가 INL을 향상시킬 수 있음을 나타낸다. 도 8에서 3비트 임베디드 DAC를 갖는 10비트 구조의 디자인은 불과 0.061 LSB의 일반적인 경우의 INL 및 최악의 경우 불과 0.365 LSB의 INL을 가지며, 이는 도 2의 디자인의 최악의 경우 INL에 대해 68% 향상을 나타낸다.

다른 트랜지스터 세그먼트에서 트랜지스터에 대한 최적의 크기는 계산, 시뮬레이션, 시행착오 또는 이들 기술의 조합에 의해 결정될 수 있다.

사이즈 기술로 인한 선형성의 향상은 상술한 바와 같이 시뮬레이션을 이용해 확인되었다. 향상된 INL을 나타낸 한 시뮬레이션이 도 9에 도시되어 있다. 도 9에서 음의 사인은 그룹 A 트랜지스터의 크기가 선형성을 보상하기 위해 더 작게 만들어지고, 양의 사인은 그룹 B 트랜지스터의 크기가 선형성을 보상하기 위해 더 크게 만들어지는 것을 나타낸다.

도 10은 단일 8비트 구조에서 향상된 선형성(도 8)을 위한 세그먼트 사이즈 구조로 오프세트를 소거하기 위한 (도 5a 내지 도 5c의) 선택적 바이어스 기술의 포함을 도시한 것이다. 8비트 구조는 예시용으로 도시한 것이며 당업자는 본 명세서에 제공된 설명을 기초로 8비트 구조를 10비트 또는 그 이상의 차수의 구조들로 변경할 수 있다.

도 10에 도시된 바와 같이, 8비트 구조(400)는 VH 및 VL 출력이 2비트 디코더(420)에 결합된 6비트 DAC(410)를 갖는다. DAC(410)는 또한 공통모드 전압 Vcm의 소스인 것으로 도시되어 있으나, 이는 필요조건이 아니며 Vcm이 다른 소스로부터 제공될 수 있음을 알아야 한다. 종래와 같이 디코더(420)는 8비트 입력코드의 2개의 최하위 비트를 수신하고, 입력코드에 따라 VH 또는 VL인 4개의 아날로그 출력 데이터 요소(D0에서 D4)를 제공한다. 디코더(420)는 또한 컨트롤 신호 또는 신호들(CNTL)을 제공하는 것으로 도시되어 있으며, 이들 신호는 입력전압이 기설정된 임계전압(예컨대, Vth(NMOS)) 미만, 기설정된 임계전압 (예컨대, Vdd(PMOS)) 이상, 또는 임계전압들 사이에 있는지 나타낸다. 이 컨트롤 신호(CNTL)는 도 5a, 5b, 5c 및 도 7과 연계하여 상술한 적절한 바이어스를 결정하는데 사용된다. 2비트 디코더(420)는 신호(들)(CNTL)를 보호하기 위해 8비트 데이터 신호(IL 및 IH)를 사용한다. 대안으로, 디코더에 비교기능을 증강하기보다, 별도의 비교회로(450)가 컨트롤 신호(CNTL)를 생성하기 위해 제공될 수 있다.

도면을 간략히 하기 위해, 도 10은 연산증폭기의 출력회로부 또는 트랜지스터의 입력 차동 쌍을 이런 부분에 연결하는 것은 도시하지 않고 있으나, 이런 연결은 도 4에 도시된 연산증폭기와 같이 본 명세서에서 이루어진 연산증폭기의 다른 도면에 따라 이루어질 수 있음을 알아야 한다. 임베디드 2비트 DAC는 연산증폭기의 양(+)의 입력을 형성하는 4개의 차동 트랜지스터 쌍(430a에서 430d)과 연산증폭기의 음(-)의 입력을 형성하는 4개의 차동 트랜지스터 쌍(432a에서 432d)을 포함한다. 상술한 바와 같이, 음의 입력을 형성하는 차동 트랜지스터 쌍(432)의 게이트는 피드백 출력(VOUT)에 연결되나, 도시된 실시예에서, 트랜지스터는 로직(450)을 통해 연결되어 있다. 로직(405)은 (i) 정상동작 동안 NMOS/PMOS 트랜지스터 쌍(432)을 VOUT에 함께, (ⅱ) 입력전압이 사전결정된 낮은 전압 미만일 경우 PMOS 트랜지스터를 출력(VOUT)에 그리고 NMOS 트랜지스터를 공통모드 전압(Vcm)에, 그리고 (ⅲ) 입력전압이 사전결정된 높은 전압보다 클 경우 NMOS 트랜지스터를 출력(VOUT)에 그리고 PMOS 트랜지스터를 공통모드 전압(Vcm)에 선택적으로 바이어스시키기 위한 상술한 기능을 수행한다. 이런 로직부(405)는 하나 이상의 컨트롤 신호(CNTL)에 응답해 VOUT 또는 Vcm 중 하나를 NMOS/PMOS 트랜지스터의 입력 쌍(432)의 게이트에 선택적으로 스위치하는 간단한 스위칭회로일 수 있다.

연산증폭기의 양(+) 입력을 형성하는 4개의 차동 트랜지스터 쌍(430a 및 430d)의 트랜지스터들은 해당 로직부(440a에서 440d)로부터 바이어스된다. 차동 트랜지스터 쌍(430)의 게이트는 입력 쌍(즉, 디코더(420)로의 2비트 입력코드에 따른 VH 또는 VL 중 하나인 D0, D1, D2, 또는 D3 중 하나)에 대한 아날로그 출력 또는 컨트롤 신호(들)(CNTL)의 제어하의 Vcm으로 선택적으로 바이어스된다. 보다 구체적으로, 로직부(440)는 (i) 정상동작 동안 NMOS/PMOS 트랜지스터의 소정 쌍(430)과 함께 Dx에, (ⅱ) 입력전압이 사전결정된 낮은 전압 미만일 경우 PMOS 트랜지스터를 Dx에 그리고 NMOS 트랜지스터를 공통모드 전압(Vcm)에, 그리고 (ⅲ) 입력전압이 사전결정된 높은 전압보다 클 경우 NMOS 트랜지스터를 Dx에 그리고 PMOS 트랜지스터를 공통모드 전압(Vcm)에 선택적으로 바이어스시키기 위한 상술한 기능을 수행한다. 각각의 로직부(440)는 하나 이상의 컨트롤 신호(CNTL)에 응답해 Dx 또는 VCOM을 각각의 입력 쌍(430)의 NMOS 및 PMOS 트랜지스터의 게이트로 선택적으로 스위칭하는 간단한 스위칭 회로일 수 있다. 이 바이어스 구조는 RMS 오프세트를 줄이는데 도움을 준다.

도 10에 또한 도시된 바와 같이, 구조는 연산증폭기의 선형성을 향상시키기 위해 상술한 분할원리를 이용한다. 예로써, 입력 쌍(4430 및 432)은 크기 단위로 2 이상의 세그먼트로 분할될 수 있다. 예컨대, 쌍(430a, 430b, 432a, 및 432b)은 크기 A의 트랜지스터(가령, 제 1 폭을 갖는 트랜지스터)를 가질 수 있고, 쌍(430c, 430d, 432c, 및 432d)은 크기 B의 트랜지스터(즉, 제 1 폭과는 다른 제 2 폭을 갖는 트랜지스터)를 가질 수 있다.

본 발명은 예시적인 실시예를 기초로 기술하였으나, 특허청구범위는 본 발명의 기술사상과 균등물 범위를 벗어남이 없이 당업자에 의해 제조될 수 있는 본 발명의 다른 변형과 실시예들을 포함하도록 광범위하게 해석되어야 한다.

Claims (20)

1. 제 1 및 제 2 아날로그 전압 레벨 간의 입력전압을 나타내는 디지털 입력과 아날로그 출력을 갖는 디지털 아날로그 컨버터(DAC)와,
   출력부와, 제 1 NMOS 트랜지스터와 제 1 PMOS 트랜지스터를 구비한 트랜지스터의 제 1 차동 입력 쌍을 갖는 제 1 입력부와, 제 2 NMOS 트랜지스터와 제 2 PMOS 트랜지스터를 구비한 트랜지스터의 제 2 차동 입력 쌍을 갖는 제 2 입력부를 갖는 연산증폭기와,
   연산증폭기에서 오프세트를 줄이는 스위칭 로직을 구비하고,
   상기 스위칭 로직은
   입력전압이 낮은 기준전압과 높은 기준전압 사이에 있을 때 제 1 NMOS 및 PMOS 트랜지스터를 DAC의 아날로그 출력부에 그리고 제 2 NMOS 및 PMOS 트랜지스터를 연산증폭기의 출력부에;
   입력전압이 낮은 기준전압 미만일 때 제 1 및 제 2 NMOS 트랜지스터를 낮은 기준전압과 높은 기준전압 사이의 중간전압에 그리고 제 1 PMOS 트랜지스터를 DAC의 아날로그 출력부에 그리고 제 2 PMOS 트랜지스터를 연산증폭기의 출력부에; 및
   입력전압이 높은 기준전압보다 클 때 제 1 및 제 2 PMOS 트랜지스터를 상기 중간전압에 그리고 제 1 NMOS 트랜지스터를 DAC의 아날로그 출력부에 그리고 제 2 NMOS 트랜지스터를 연산증폭기의 출력부에 선택적으로 결합하도록 동작될 수 있는 드라이버.
2. 제 1 항에 있어서,
   낮은 기준전압은 제 1 및 제 2 NMOS 트랜지스터의 임계전압과 같고, 높은 기준전압은 제 2 아날로그 전압레벨과 제 1 및 제 2 PMOS 트랜지스터의 임계전압 간의 차와 같은 드라이버.
3. 제 2 항에 있어서,
   중간전압은 제 1 및 제 2 아날로그 전압레벨 사이의 공통모드 전압인 드라이버.
4. 임베디드 디지털 아날로그 컨버터를 갖는 연산증폭기 버퍼로서,
   제 1 및 제 2 전압과 n비트 입력코드를 수신하기 위한 입력부들을 갖고, 2ⁿ개의 출력을 가지며, 각 출력은 입력코드에 따라 제 1 또는 제 2 전압으로 각각 설정되는 디코더와,
   상기 디코더에 연결되어 있고, 제 1 그룹의 트랜지스터의 차동 입력 쌍을 포함하며, 각 차동 입력 쌍은 디코더의 출력부 중 각각의 하나에 연결되어 있는 제 1 연산증폭기와,
   연산증폭기의 출력부에 연결되어 있고, 제 2 그룹의 트랜지스터의 차동 입력 쌍을 포함하며, 각 차동 입력 쌍은 연산증폭기의 출력부에 연결되어 있는 제 2 연산증폭기와,
   제 1 및 제 2 그룹의 트랜지스터의 차동 입력 쌍에 연결된 입력부들과 연산증폭기의 출력부에 해당하는 출력부를 갖는 출력회로를 구비하고,
   제 1 및 제 2 그룹 각각은 적어도 제 1 및 제 2 서브그룹의 트랜지스터의 차동 입력 쌍을 포함하며, 상기 제 1 서브그룹은 제 1 크기 파라미터에 따라 제조된 트랜지스터의 적어도 하나의 차동 입력 쌍을 구비하고, 상기 제 2 서브그룹은 상기 제 1 크기 파라미터와는 다른 제 2 크기 파라미터에 따라 제조된 트랜지스터의 적어도 하나의 차동 입력 쌍을 포함하는 연산증폭기 버퍼.
5. 제 4 항에 있어서,
   트랜지스터의 각 차동 입력 쌍은 NMOS 트랜지스터와 PMOS 트랜지스터를 구비하고,
   연산증폭기는
   상기 연산증폭기에서 오프세트를 줄이고, 디코더의 출력부와 제 1 연산증폭기 입력부 사이에 그리고 제 1 연산증폭기의 출력부와 제 2 연산증폭기 입력부 사이에 연결되는 스위칭 로직을 더 구비하고,
   상기 스위칭 로직은
   입력전압이 낮은 기준전압과 높은 기준전압 사이에 있을 때, 제 1 그룹의 트랜지스터의 차동 입력 쌍의 NMOS 및 PMOS 트랜지스터를 디코더의 출력부에 그리고 제 2 그룹의 트랜지스터의 차동 입력 쌍의 NMOS 및 PMOS 트랜지스터를 연산증폭기 출력부에;
   입력전압이 낮은 기준전압 미만일 때, 제 1 및 제 2 그룹의 NMOS 트랜지스터를 낮은 기준전압과 높은 기준전압 사이의 중간전압에, 제 1 그룹의 PMOS 트랜지스터를 디코더의 출력부에 그리고 제 2 그룹의 PMOS 트랜지스터를 연산증폭기의 출력부에; 및
   입력전압이 높은 기준전압보다 클 때, 제 1 및 제 2 그룹의 PMOS 트랜지스터를 중간전압에, 제 1 그룹의 NMOS 트랜지스터를 디코더의 출력부에, 그리고 제 2 그룹의 NMOS 트랜지스터를 연산증폭기의 출력부에 선택적으로 결합하도록 동작될 수 있는 연산증폭기 버퍼.
6. 제 5 항에 있어서,
   낮은 기준전압은 제 1 및 제 2 그룹의 NMOS 트랜지스터의 임계전압과 같고, 높은 기준전압은 디코더의 가장 높은 출력전압 레벨과 제 1 및 제 2 그룹의 PMOS 트랜지스터의 임계전압 간의 차와 같은 연산증폭기 버퍼.
7. 타겟 전압을 나타내며, x개의 최상위 비트와 y개의 최하위 비트를 갖고, 여기서, x 더하기 y는 n인 n비트 입력코드에 응답하는 n비트 드라이버 시스템으로서,
   제 1 및 제 2 DAC 출력 전압을 제공하기 위해 x개의 최상위 비트를 포함하는 입력코드에 응답하는 제 1 디지털 아날로그 컨버터(DAC)와,
   제 2 디지털 아날로그 컨버터(DAC)를 구비하고,
   상기 제 2 DAC는
   y개의 최하위 비트와 제 1 및 제 2 DAC 출력전압을 갖는 입력코드를 수신하고 2^y개의 출력을 제공하며, 각 출력은 y비트 디코더로의 입력코드에 따라 제 1 또는 제 2 전압 중 어느 하나로 각각 설정되는 y비트 디코더와,
   디코더의 출력부에 해당하는 제 1 그룹의 차동 입력 트랜지스터 쌍을 포함하는 양의 입력단자와, 제 2 그룹의 차동 입력 트랜지스터 쌍을 포함하는 음의 입력단자와, 연산증폭기 출력부를 가지며, 상기 제 1 및 제 2 그룹은 각각 2^y개의 차동 입력 트랜지스터 쌍을 각각 포함하고, 각 차동 입력 트랜지스터 쌍은 NMOS 트랜지스터와 PMOS 트랜지스터를 구비하며, 제 1 및 제 2 그룹에 연결된 출력회로를 더 구비하고 연산증폭기 출력부에 해당하는 출력부를 갖는 연산증폭기와,
   연산증폭기에서 오프세트를 줄이기 위해 연산증폭기의 양과 음의 입력단자를 바이어스시키는 수단을 구비하고,
   상기 바이어스 수단은
   타겟 전압이 낮은 기준전압과 높은 기준전압 사이에 있을 경우, 제 1 그룹의 NMOS 및 PMOS 트랜지스터를 디코더의 출력부에 연결시키고, 제 2 그룹의 NMOS 및 PMOS 트랜지스터를 연산증폭기의 출력부에 연결시키며,
   타겟 전압이 낮은 기준전압 미만일 경우, 제 1 및 제 2 그룹 모두의 NMOS 트랜지스터를 온시키고, 제 1 그룹의 PMOS 트랜지스터를 디코더의 출력부에 연결시키고, 제 2 그룹의 PMOS 트랜지스터를 연산증폭기의 출력부에 연결시키며,
   타겟 전압이 높은 기준전압보다 클 경우, 제 1 및 제 2 그룹 모두의 PMOS 트랜지스터를 온시키고, 제 1 그룹의 NMOS 트랜지스터를 디코더의 출력부에 연결시키고, 제 2 그룹의 NMOS 트랜지스터를 연산증폭기의 출력부에 연결시키는 n비트 드라이버 시스템.
8. 제 7 항에 있어서,
   제 1 및 제 2 그룹 각각은 적어도 제 1 및 제 2 서브그룹의 차동 입력 트랜지스터 쌍을 포함하고, 제 1 서브그룹은 제 1 크기의 파라미터에 따라 제조된 적어도 하나의 차동 입력 트랜지스터 쌍을 포함하고, 제 2 서브그룹은 제 1 크기의 파라미터와는 다른 제 2 크기의 파라미터에 따라 제조된 적어도 하나의 차동 입력 트랜지스터 쌍을 포함하는 n비트 드라이버 시스템.
9. 제 8 항에 있어서,
   적어도 2개의 서브그룹은 연산증폭기의 연산시 비선형성을 보상하기 위해 조정된 다른 크기의 파라미터를 각각 갖는 3 이상의 서브그룹을 구비하는 n비트 드라이버 시스템.
10. 제 7 항에 있어서,
    드라이버는 최대전압과 최소전압 사이의 출력전압을 제공하도록 구성되고, 바이어스 수단은 NMOS 및 PMOS 트랜지스터를 최소전압과 최대전압 사이의 공통모드 전압에 연결시켜 트랜지스터를 온시키는 n비트 드라이버 시스템.
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