KR102293056B1 - 디지털 아날로그 변환기 - Google Patents

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Abstract

본 출원은 디지털 아날로그 변환기에 관한 것으로, 좀 더 구체적으로는 오프셋을 제거하는 동작을 수행하는 디지털 아날로그 변환기에 관한 것이다. 본 출원의 기술적 사상의 일 실시 예에 따른 디지털 아날로그 변환기는 비반전 입력 단자에 대응하는 적어도 두 개의 입력 단자들을 포함하는 증폭기 및 상기 비반전 입력 단자에 대응하는 상기 적어도 두 개의 입력 단자들에 제공되는 전압들에 대한 초핑 동작을 수행하는 초핑 유닛을 포함한다. 본 출원의 실시 예에 따른 디지털 아날로그 변환기 X+Y 비트 구조를 가지며, 동시에 보간 초핑 동작 및/또는 메인 버퍼 초핑 동작을 통하여 오프셋을 제거할 수 있다. 따라서 좁은 면적에 구현될 수 있을 뿐만 아니라, 높은 비트의 영상 데이터를 처리할 수 있다.

Description

디지털 아날로그 변환기{Digital Analog Converter}
본 출원은 디지털 아날로그 변환기에 관한 것으로, 좀 더 구체적으로는 오프셋을 제거하는 동작을 수행하는 디지털 아날로그 변환기에 관한 것이다.
표시 장치(display device)는 더욱 자연적인 영상을 표현하기 위하여 10 비트 이상의 영상 데이터로 계조(gray scale)를 표현하려는 방향으로 발전하고 있다. 예를 들어, TV, 노트북, 스마트폰 등에 탑재되는 표시 장치의 경우에 10 비트 이상의 영상 데이터를 요구하며, 의료 장치의 경우에는 16 비트 이상의 영상 데이터를 요구하기도 한다. 도한 감마 값(gamma value)을 쉽게 표현하기 위하여 높은 비트의 영상 데이터가 필요하기도 하다. 표시 장치의 구동 회로에서는, 일반적으로 감마 값 표현이 쉽고 정확한 저항 어레이를 사용하는 디지털 아날로그 변환기(Digital Analog Converter, DAC)가 많이 사용된다. 그러나 디지털 아날로그 변환기는 디지털 신호를 1 비트 증가시킬 때마다 면적이 2배로 증가하는 문제가 있어, 10 비트 의상의 영상 데이터를 다루기 어렵다는 문제가 있다.
본 출원의 목적은 높은 비트의 영상 데이터를 지원하면서, 동시에 좁은 면적을 차지하는 디지털 아날로그 변환기를 제공하는데 있다.
본 출원의 기술적 사상의 일 실시 예에 따른 디지털 아날로그 변환기는 비반전 입력 단자에 대응하는 적어도 두 개의 입력 단자들을 포함하는 증폭기 및 상기 비반전 입력 단자에 대응하는 상기 적어도 두 개의 입력 단자들에 제공되는 전압들에 대한 초핑 동작을 수행하는 초핑 유닛을 포함한다.
본 출원의 기술적 사상의 다른 실시 예에 따른 디지털 아날로그 변환기는 비반전 입력 단자에 대응하는 적어도 두 개의 입력 단자들 및 반전 입력 단자에 대응하는 적어도 두 개의 입력 단자들을 포함하는 증폭기, 상기 비반전 입력 단자에 대응하는 적어도 두 개의 입력 단자들 사이의 초핑 동작을 수행하는 제 1 초핑 유닛 및 상기 비반전 입력 단자 및 상기 반전 입력 단자 사이의 초핑 동작을 수행하는 제 2 초핑 유닛을 포함한다.
본 출원의 실시 예에 따른 디지털 아날로그 변환기 X+Y 비트 구조를 가지며, 동시에 보간 초핑 동작 및/또는 메인 버퍼 초핑 동작을 통하여 오프셋을 제거할 수 있다. 따라서 좁은 면적에 구현될 수 있을 뿐만 아니라, 높은 비트의 영상 데이터를 처리할 수 있다.
도 1은 본 출원의 기술적 사상의 실시 예에 따른 디지털 아날로그 변환기를 보여주는 블록도이다.
도 2는 도 1의 증폭기를 좀 더 자세히 보여주는 회로도이다.
도 3은 본 출원의 기술적 사상에 따른 오프셋을 제거하는 기능을 지원하는 디지털 아날로그 변환기의 일 예를 보여주는 블록도이다.
도 4는 제 1 프레임(1st frame)에서의 메인 버퍼 초핑 동작을 보여주는 도면이다.
도 5는 제 2 프레임(2nd frame)에서의 메인 버퍼 초핑 동작을 보여주는 도면이다.
도 6은 메인 버퍼 초핑 동작의 프레임 별 바이어스 조건을 보여주는 도면이다.
도 7은 본 출원의 기술적 사상에 따른 오프셋을 제거하는 기능을 지원하는 디지털 아날로그 변환기의 일 예를 보여주는 블록도이다.
도 8은 제 1 프레임(1st frame)에서의 보간 초핑 동작을 보여주는 도면이다.
도 9는 제 2 프레임(2nd frame)에서의 보간 초핑 동작을 보여주는 도면이다.
도 10은 보간 초핑 동작의 프레임 별 바이어스 조건을 보여주는 도면이다.
도 11은 본 출원의 기술적 사상에 따른 오프셋을 제거하는 기능을 지원하는 디지털 아날로그 변환기의 일 예를 보여주는 블록도이다.
도 12는 도 11의 디지털 아날로그 변환기의 오프셋 제거 방법의 일 예를 보여주는 도면이다.
도 13은 도 11의 디지털 아날로그 변환기의 오프셋 제거 방법의 다른 예를 보여주는 도면이다.
도 14는 본 출원의 기술적 사상에 따른 오프셋을 제거하는 기능을 지원하는 디지털 아날로그 변환기의 일 예를 보여주는 블록도이다.
도 15는 도 14의 증폭기를 좀 더 자세히 보여주는 회로도이다.
도 16은 보간 초핑 동작 시에 증폭기의 V1~V4 단자에 각각 제공되는 전압들의 전압 레벨 및 보간 초핑 동작을 수행하기 위하여 필요한 프레임들의 횟수를 설명하기 위한 도면이다.
도 17은 본 출원의 기술적 사상의 실시 예에 따른 디지털 아날로그 변환기의 일 예를 보여주는 도면이다.
도 18 내지 도 22는 도 17의 디지털 아날로그 변환기의 동작을 설명하기 위한 바이어스 조건을 보여주는 도면이다.
도 23은 본 출원의 기술적 사상의 실시 예에 따른 오프셋을 제거하는 기능을 지원하면서, 동시에 초핑 시간을 감소시킬 수 있는 디지털 아날로그 변환기를 설명하기 위한 도면이다.
도 24 내지 도 27은 그룹핑된 단자들 사이에 보간 초핑 동작을 지원할 뿐만 아니라, 메인 버퍼 초핑 동작을 함께 지원하는 디지털 아날로그 변환기를 설명하기 위한 도면이다.
도 28은 본 출원의 기술적 사상에 따른 오프셋을 제거하는 기능을 지원하는 디지털 아날로그 변환기의 일 예를 보여주는 블록도이다.
도 29는 도 28의 디지털 아날로그 변환기의 증폭기의 구조를 자세히 보여주는 도면이다.
도 30은 보간 초핑 동작 시에 도 28의 증폭기의 V1, V3, V4 단자에 각각 제공되는 전압들의 전압 레벨 및 그 출력 전압의 케이스들을 보여주는 도면이다.
도 31 내지 도 33은 각 케이스에서의 바이어스 조건을 예시적으로 보여주는 도면들이다.
도 34는 본 출원의 기술적 사상의 실시 예에 따른 소스 드라이버 셀을 보여주는 블록도이다.
도 35는 본 출원의 기술적 사상의 실시 예에 따른 디스플레이 장치를 예시적으로 보여주는 도면이다.
이하에서는, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 기술적 사상을 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 출원의 기술적 사상의 실시 예에 따른 디지털 아날로그 변환기(10)를 보여주는 블록도이다. 도 1의 디지털 아날로그 변환기(10)는 디지털 아날로그 변환기(10)가 탑재되는 칩 사이즈를 최소화하기 위하여, X+Y 비트 구조로 구현된다. 설명의 편의상, 도 1에서는 10 비트의 영상 데이터를 처리할 수 있는 9+1 비트 구조의 디지털 아날로그 변환기가 예시적으로 도시되어 있다. 도 1을 참조하면, 디지털 아날로그 변환기(10)는 9 비트 디코더(11), 1 비트 제어 유닛(12) 및 증폭기(13)를 포함한다.
9 비트 디코더(9 bit decoder, 11)는 9 비트 데이터를 수신하며, 9 비트 데이터를 이용하여 2개의 인접한 전압 레벨(VH, VL)을 선택 및 출력한다. 9 비트 디코더(11)는, 예를 들어, 저항-스트링 디지털 아날로그 변환기(R-string DAC) 또는 커패시터 디지털 아날로그 변환기(capacitor DAC)를 이용하여 구현될 수 있다.
1 비트 제어 유닛(12)과 증폭기(13)는 버퍼(buffer) 또는 단위 이득 버퍼(unity-gain buffer)로 동작한다. 단위 이득 버퍼는 외부로부터 1 비트 데이터를 수신하며, 증폭기의 보간(interpolation) 동작을 이용하여 2개의 인접한 전압 레벨(VH, VL) 사이의 범위(range)을 나눔으로써 서로 다른 전압 레벨들을 생성할 수 있다.
구체적으로, 1 비트 제어 유닛(1 bit control unit, 10)은 9 비트 디코더(11)로부터 2개의 인접한 전압 레벨인 VH와 VL을 수신하고, 외부로부터 1 비트 데이터를 수신한다. 1 비트 제어 유닛(10)은 VH, VL, 1 비트 데이터를 이용하여 VA, VB 전압 레벨을 생성하며, 이를 증폭기(13)의 제 1 단자(V1) 및 제 2 단자(V2)에 제공한다. 예를 들어, VA와 VB는 각각 VH와 VL 사이의 전압 레벨을 가질 수 있다. 다른 예로, VA와 VB는 각각 VH 및 VL과 동일한 전압 레벨을 가질 수 있다. 다른 예로, VA와 VB 중 적어도 하나는 VH 및 VL 중 적어도 하나와 동일한 전압 레벨을 가질 수도 있다.
증폭기(13)는 비반전 입력 단자(+)에 연결된 2 개의 단자들(V1, V2)과 반전 입력 단자(-)에 연결된 2 개의 단자들(V3, V4)을 포함한다. V1 단자와 V2 단자는 각각 1 비트 제어 유닛(12)에 연결되며, 각각 제 1 비트 제어 유닛(12)으로부터 VA 또는 VB 전압 레벨 중 어느 하나를 수신한다. V3 단자와 V4 단자는 모두 출력 단자(YOUT)에 연결된다. 증폭기(13)의 구조는 이하의 도 2를 참조하여 좀 더 자세히 설명될 것이다.
도 2는 도 1의 증폭기(13)를 좀 더 자세히 보여주는 회로도이다. 도 2에서는 예시적으로, 2개의 차동 연산 증폭기를 이용하여 구현된 증폭기(13)가 도시되어있다. 도 1 및 도 2를 참조하면, 증폭기(13)의 비반전 입력 단자(+) 및 반전 입력 단자(-)는 각각 두 개의 단자로 구성된다. 비반전 입력 단자(+)에 해당하는 V1 및 V2 단자는 각각 제 1 트랜지스터(M1) 및 제 2 트랜지스터(M2)의 게이트에 대응한다. 반전 입력 단자(-)에 해당하는 V3 및 V4 단자는 각각 제 3 트랜지스터(M3) 및 제 4 트랜지스터(M4)의 게이트에 대응한다.
수신된 디지털 데이터에 대응하는 아날로그 전압 레벨들을 출력하기 위하여, 증폭기(13)의 V1 단자와 V2 단자에는 각각 VA 또는 VB 전압 레벨 중 어느 하나가 제공된다. 예를 들어, 증폭기(13)의 V1 단자 및 V2 단자에는 모두 동일한 전압 레벨이 제공될 수 있다. 만약 증폭기(13)의 V1 단자 및 V2 단자에 모두 VA 전압 레벨(또는 VB 전압 레벨)이 제공된다면, 증폭기(13)의 출력 단자(YOUT)에는 VA 전압 레벨(또는 VB 전압 레벨)이 출력될 것이다.
다른 예로, 증폭기(13)의 V1 단자 및 V2 단자에는 서로 다른 전압 레벨이 제공될 수 있다. 만약 증폭기(13)의 V1 단자 및 V2 단자에 각각 VA 및 VB 전압 레벨(또는 VB 및 VA 전압)이 제공된다면, 출력 단자(YOUT)에는 (VA+VB)/2의 전압 레벨이 출력될 것이다. 결국, 증폭기(13)의 보간 동작(interpolation operation)을 통하여, 2개의 인접한 아날로그 전압 레벨들(VA, VB) 사이의 간격이 수신된 디지털 데이터(예를 들어, 1 비트 데이터)에 대응하도록 나누어 질 수 있다.
상술한 바와 같이, 디지털 아날로그 변환기는, 9+1 비트 구조와 같은 X+Y 비트의 구조로 구현될 수 있다. 그리고 X+Y 비트 구조로 디지털 아날로그 변환기를 구현함으로써, 디지털 아날로그 변환기를 구현하는데 필요한 면적이 감소 될 수 있다. 예를 들어, 도 1 및 도 2와 같이, 10 비트의 디지털 아날로그 변환기를 9+1 비트의 구조로 구현하는 경우, 디코더(decoder)가 차지하는 면적은 1/2로 감소하게 된다. 디지털 아날로그 변환기에서 디코더가 차지하는 면적이 다른 소자에 비하여 상대적으로 크기 때문에, 비록 9+1 비트 구조의 디지털 아날로그 변환기가 일반적인 10 비트 구조의 디지털 아날로그 변환기에 비하여 1 비트 제어 유닛(12)을 추가로 필요로 한다고 할지라도, 전체적으로는 디지털 아날로그 변환기의 면적이 약 30~40% 줄어드는 효과가 있다.
그러나 이와 같이 X+Y 비트 구조로 디지털 아날로그 변환기가 구현된다면, 증폭기의 오프셋(offset)이 증가할 수 있다. 예를 들어, 도 2에 도시된 바와 같이 증폭기가 구현된다면, 제 1 내지 제 4 트랜지스터들(M1~M4)과 같은 소자들의 비선형적 특성으로 인하여 전달 컨덕턴스(Gm)가 서로 달라질 수 있으며, 이는 오프셋의 증가를 야기할 수 있다. 다른 예로, 비반전 입력 단자(+)에 대응하는 트랜지스터들(M1, M2) 서로 간의 부정합(mismatching) 또는 반전 인력 단자(-)에 대응하는 트랜지스터들(M3, M4) 간의 부정합이 발생할 수 있으며, 이는 오프셋의 증가를 또한 야기할 수 있다.
특히 이러한 오프셋은 V1 단자 및 V2 단자에 서로 다른 전압 레벨이 제공되는 경우에 주로 문제가 될 수 있다. 이하에서는 본 출원의 기술적 사상의 실시 예에 따라, V1 단자 및 V2 단자에 서로 다른 전압 레벨이 제공되는 경우에 발생하는 증폭기의 오프셋을 제거할 수 있는 디지털 아날로그 변환기의 구조 및 그 동작 방법이 자세히 설명될 것이다.
도 3은 본 출원의 기술적 사상에 따른 오프셋을 제거하는 기능을 지원하는 디지털 아날로그 변환기(100)의 일 예를 보여주는 블록도이다. 설명의 편의를 위하여, 도 3에서는 9+1 비트 구조를 갖는 디지털 아날로그 변환기(100)가 도시되어 있다. 도 3을 참조하면, 디지털 아날로그 변환기(100)는 9 비트 디코더(110), 1 비트 제어 유닛(120), 초핑 유닛(130) 및 증폭기(140)를 포함한다.
도 3의 디지털 아날로그 변환기(100)는 초핑 유닛(chopping unit, 130)을 추가로 구비한다는 점을 제외하고는, 도 1의 디지털 아날로그 변환기(10)와 유사하다. 따라서, 이하에서는 초핑 유닛(130) 및 초핑 유닛(130)이 지원하는 초핑 동작(chopping operation, 또는 교번 동작)을 중심으로 하여, 본 출원의 기술적 사상이 설명될 것이다. 또한, 초핑 동작이 증폭기의 오프셋을 제거하는 동작을 설명하기 위하여, 이하에서는 1 비트 제어 유닛(120)으로부터 초핑 유닛(130)에 서로 다른 전압 레벨들(VA, VB)이 제공된다고 가정될 것이다.
초핑 유닛(130)은 1 비트 제어 유닛(120) 및 증폭기(140) 사이에 배치된다. 초핑 유닛(130)은 제 1 내지 제 4 선택 스위치들(131~134)을 포함하며, 제 1 내지 제 4 선택 스위치들(131~134)은 각각 증폭기(140)의 제 1 내지 제 4 단자들(V1~V4)에 연결된다. 초핑 유닛(130)은 메인 버퍼 초핑 신호(MB_CHOP) 신호에 응답하여, 메인 버퍼 초핑 동작(main buffer chopping operation) 동작이 수행되도록 제 1 내지 제 4 선택 스위치들(131~134)을 제어한다. 여기서, 메인 버퍼 초핑 동작은 증폭기의 차동 쌍들(differential pairs) 사이의 오프셋을 제거하기 위하여, 프레임 별로 차동 쌍들에 제공되는 입력 전압들을 교차하는 동작을 의미한다. 예를 들어, 초핑 유닛(130)은 제 1 프레임(frame)에서는 VA 및 VB가 각각 제 1 차동 쌍(V1 및 V2)에 제공되고, 제 2 프레임에서는 VA 및 VB가 각각 제 2 차동 쌍(V3 및 V4)에 제공되도록, 제 1 내지 제 4 선택 스위치들(131~134)을 제어할 것이다. 초핑 유닛(130)의 메인 버퍼 초핑 동작은 이하의 도 4 내지 도 6을 참조하여, 좀 더 자세히 설명될 것이다.
도 4 내지 도 6은 도 3의 디지털 아날로그 증폭기(100)의 메인 버퍼 초핑 동작을 예시적으로 보여주는 도면이다. 구체적으로, 도 4는 제 1 프레임(1st frame)에서의 메인 버퍼 초핑 동작을 보여주고, 도 5는 제 2 프레임(2nd frame)에서의 메인 버퍼 초핑 동작을 보여주며, 도 6은 메인 버퍼 초핑 동작의 프레임 별 바이어스 조건을 보여준다.
먼저, 도 4 및 도 6을 참조하면, 제 1 프레임에서 메인 버퍼 초핑 신호(MB_CHOP) 신호는 하이(H) 상태이다. 초핑 유닛(130)은 하이(H)의 메인 버퍼 초핑 신호(MB_CHOP)에 응답하여, VA 및 VB가 증폭기(140)의 제 1 차동 쌍(V1, V2)에 제공되도록 제 1 및 제 2 선택 스위치들(131, 132)을 제어한다. 또한, 초핑 유닛(130)은 하이(H)의 메인 버퍼 초핑 신호(MB_CHOP)에 응답하여, 증폭기(140)의 제 2 차동 쌍(V3, V4)이 출력 단자(YOUT)에 연결되도록 제 3 및 제 4 선택 스위치들(133, 134)을 제어한다. 이에 따라, 제 1 차동 쌍(V1, V2)은 VA 및 VB를 수신하는 비반전 입력 단자(+)에 해당하게 되고, 제 2 차동 쌍(V3, V4)은 출력 단자(YOUT)에 연결된 반전 입력 단자(-)에 해당하게 된다.
도 5 및 도 6을 참조하면, 제 2 프레임에서, 메인 버퍼 초핑 신호(MB_CHOP)는 로우(L) 상태이다. 초핑 유닛(130)은 로우(L)의 메인 버퍼 초핑 신호(MB_CHOP)에 응답하여, VA 및 VB가 증폭기(140)의 제 2 차동 쌍(V3, V4)에 제공되도록 제 3 및 제 4 선택 스위치들(133, 134)을 제어한다. 또한, 초핑 유닛(130)은 로우(L)의 메인 버퍼 초핑 신호(MB_CHOP)에 응답하여, 증폭기(140)의 제 1 차동 쌍(V1, V2)이 출력 단자(YOUT)에 연결되도록 제 1 및 제 2 선택 스위치들(131, 132)을 제어한다. 이에 따라, 제 1 프레임에서와 달리, 제 1 차동 쌍(V1, V2)은 출력 단자에 연결된 반전 입력 단자(-)에 해당하게 되고, 제 2 차동 쌍(V3, V4)은 VA 및 VB를 수신하는 비반전 입력 단자(+)에 해당하게 된다.
상술한 바와 같이, 메인 버퍼 초핑 동작에 의하여, 제 1 프레임에서는 제 1 차동 쌍(V1, V2) 및 제 2 차동 쌍(V3, V4)이 각각 비반전 입력 단자(+) 및 반전 입력 단자(-)에 해당하나, 이와 반대로 제 2 프레임에서는 제 2 차동 쌍(V3, V4) 및 제 1 차동 쌍(V1, V2)이 각각 비반전 입력 단자(+) 및 반전 입력 단자(-)에 해당하게 된다. 따라서, 디지털 아날로그 변환기(100)는 제 1 프레임에서의 출력과 제 2 프레임에서의 출력 값을 각각 구한 후에, 두 출력 값 사이의 평균을 구함으로써, 제 1 차동 쌍(V1, V2) 및 제 2 차동 쌍(V3, V4) 사이의 출력 편차(output voltage deviation, DVO)를 줄일 수 있다. 다시 말하면, 디지털 아날로그 변환기(100)는 증폭기의 차동 쌍들에 입력 전압을 교대로 제공함으로써, 차동 쌍들(differential pairs) 사이의 오프셋을 제거할 수 있다.
한편, 도 4 내지 도 6의 메인 버퍼 초핑 동작은 차동 쌍들 사이의 오프셋을 제거하지만, 동일한 차동 쌍에 대응하는 단자들 사이에는 여전히 오프셋이 존재할 수 있다. 예를 들어, 도 1 및 도 2를 참조하면, 제 1 차동 쌍(V1, V2)에 대응하는 제 1 트랜지스터(M1)와 제 2 트랜지스터(M2) 사이의 부정합으로 인한 오프셋이 여전히 존재할 수 있다. 이하에서는 이러한 동일한 비반전 입력 단자(+) 또는 반전 입력 단자(-)에 대응하는 단자들 사이의 오프셋도 제거할 수 있는 본 출원의 기술적 사상이 계속하여 설명될 것이다.
도 7은 본 출원의 기술적 사상에 따른 오프셋을 제거하는 기능을 지원하는 디지털 아날로그 변환기(200)의 일 예를 보여주는 블록도이다. 도 7의 디지털 아날로그 변환기(200)는 초핑 유닛(chopping unit, 230) 및 초핑 유닛(230)이 제어하는 보간 초핑 동작(interpolation chopping operation)을 제외하고는, 도 1 및 도 3의 디지털 아날로그 변환기(10, 100)와 유사하다. 따라서, 유사한 구성 요소는 유사한 참조 번호를 이용하여 설명되며, 유사한 구성 요소에 대한 반복적인 설명은 이하 생략될 것이다. 또한, 간결하고 명확한 설명을 위하여, 도 7의 디지털 아날로그 변환기(200)는 도 3와 같이 9+1 비트 구조로 구현된다고 가정될 것이다.
도 7을 참조하면, 디지털 아날로그 변환기(200)는 9 비트 디코더(210), 1 비트 제어 유닛(220), 초핑 유닛(230) 및 증폭기(240)를 포함한다. 초핑 유닛(230)은 1 비트 제어 유닛(220) 및 증폭기(240) 사이에 배치된다. 초핑 유닛(230)은 증폭기(240)의 V1 및 V2 단자에 연결되며, 1 비트 제어 유닛(220)으로부터 VA 또는 VB를 V1 및 V2 단자에 제공한다.
도 3의 디지털 아날로그 변환기(100)와 달리, 도 7의 디지털 아날로그 변환기(200)는 보간 초핑 신호(IN_CHOP)에 응답하여, 증폭기(240)의 비반전 입력 단자(+)에 대응하는 단자들(V1, V2) 사이의 오프셋 및/또는 증폭기(240)의 반전 입력 단자(-)에 대응하는 단자들(V3, V4) 사이의 오프셋을 제거하기 위한 보간 초핑 동작을 지원할 것이다. 여기서, 보간 초핑 동작은 증폭기의 동일 극성에 대응하는 단자들 사이의 오프셋을 제거하기 위하여, 프레임별로 동일 극성에 대응하는 단자들에 제공되는 입력 전압을 교차하는 동작을 의미한다. 예를 들어, 초핑 유닛(230)은 제 1 프레임(frame)에서는 비반전 입력 단자(+)에 대응하는 V1 및 V2에 VA 및 VB가 각각 제공되고, 제 2 프레임에서는 V1 및 V2에 VB 및 VA가 각각 제공되도록 제어할 것이다. 초핑 유닛(230)의 보간 초핑 동작은 이하의 도 8 내지 도 10을 참조하여, 좀 더 자세히 설명될 것이다.
도 8 내지 도 10은 도 7의 디지털 아날로그 증폭기(200)의 보간 초핑 동작을 예시적으로 보여주는 도면이다. 구체적으로, 도 8은 제 1 프레임(1st frame)에서의 보간 초핑 동작을 보여주고, 도 9는 제 2 프레임(2nd frame)에서의 보간 초핑 동작을 보여주며, 도 10은 보간 초핑 동작의 프레임 별 바이어스 조건을 보여준다.
먼저, 도 8 및 도 10을 참조하면, 제 1 프레임에서, 보간 초핑 신호(IN_CHOP) 신호는 하이(H) 상태이다. 초핑 유닛(230)은 하이(H)의 보간 초핑 신호(IN_CHOP)에 응답하여, 비반전 입력 단자(+)에 대응하는 V1 및 V2에 각각 VA 및 VB가 제공되도록 제어한다. 이 경우, 반전 입력 단자(-)에 대응하는 V3 및 V4가 출력 단자(YOUT)에 연결되어 있으므로, 출력 단자(YOUT)에는 (VA+VB)/2의 전압 레벨이 출력된다.
도 9 및 도 10을 참조하면, 제 2 프레임에서, 보간 초핑 신호(IN_CHOP)는 로우(L) 상태이다. 초핑 유닛(230)은 로우(L)의 보간 초핑 신호(IN_CHOP)에 응답하여, 비반전 입력 단자(+)에 대응하는 V1 및 V2에 각각 VB 및 VA가 제공되도록 제어한다. 즉, 제 1 프레임에서와 비교하여, 초핑 유닛(230)은 제 2 프레임에서는 VA 및 VB를 서로 교차한 후에 증폭기(240)의 V1 및 V2 단자에 각각 제공한다. 이 경우, 출력 단자(YOUT)에는 (VB+VA)/2의 전압 레벨이 출력된다.
이와 같이, 보간 초핑 동작에 의하여, 제 1 프레임에서는 비반전 입력 단자(+)에 대응하는 V1 및 V2에 각각 VA 및 VB를 제공되지만, 제 2 프레임에서는 VB 및 VA가 V1 및 V2에 각각 제공된다. 따라서, 디지털 아날로그 변환기(200)는 제 1 프레임에서의 출력과 제 2 프레임에서의 출력을 각각 구한 후에, 두 출력 값 사이의 평균을 출력함으로써 V1 단자 및 V2 사이의 출력 편차(DVO)를 줄일 수 있다. 결국, 도 7 내지 도 10에서 설명된 보간 초핑 동작을 통하여, 비반전 입력 단자(+)에 대응하는 트랜지스터들(M1, M2, 도 2 참조) 서로 간의 부정합(mismatching) 또는 반전 인력 단자(-)에 대응하는 트랜지스터들(M3, M4, 도 2 참조) 간의 부정합으로 인하여 야기된 오프셋이 감소될 수 있다.
도 11은 본 출원의 기술적 사상에 따른 오프셋을 제거하는 기능을 지원하는 디지털 아날로그 변환기(300)의 일 예를 보여주는 블록도이다. 도 11의 디지털 아날로그 변환기(300)는 도 3 내지 도 6에서 설명된 메인 버퍼 초핑 동작 및 도 7 내지 10에서 설명된 보간 초핑 동작을 동시에 지원할 수 있다. 도 11의 디지털 아날로그 변환기(300)는 도 3 및 도 7의 디지털 아날로그 변환기(100, 200)와 유사하므로, 유사한 구성 요소는 유사한 참조 번호를 이용하여 설명될 것이다. 또한, 간결한 설명을 위하여, 도 11의 디지털 아날로그 변환기(300)는 도 3 및 도 7과 같이 9+1 비트 구조로 구현된다고 가정될 것이며, 반복되는 설명은 생략될 것이다.
도 11을 참조하면, 디지털 아날로그 변환기(300)는 9 비트 디코더(310), 1 비트 제어 유닛(320), 제 1 초핑 유닛(330), 제 2 초핑 유닛(340) 및 증폭기(350)를 포함한다. 제 1 초핑 유닛(330)은 도 7의 초핑 유닛(230)과 유사하게 보간 초핑 동작을 수행하도록 제어할 것이다. 제 2 초핑 유닛(340)은 도 3의 초핑 유닛(130)과 유사하게 메인 버퍼 초핑 동작을 수행하도록 제어할 것이다. 보간 초핑 동작 및 메인 버퍼 초핑 동작을 동시에 지원하는 디지털 아날로그 변환기(300)의 동작 방법은 이하의 도 12 및 도 13을 참조하여 좀 더 자세히 설명될 것이다.
도 12는 도 11의 디지털 아날로그 변환기(300)의 오프셋 제거 방법의 일 예를 보여주는 도면이다. 도 12에서는, 두 개의 프레임 단위로 메인 버퍼 초핑 신호(MB_CHOP)가 하이(H)에서 로우(L)로 천이하며, 한 개의 프레임 단위로 보간 초핑 신호(IN_CHOP)가 하이(H)에서 로우(L) 또는 로우(L)에서 하이(H)로 천이한다.
도 11 및 도 12를 참조하면, 제 1 프레임에서, 메인 버퍼 초핑 신호(MB_CHOP)와 보간 초핑 신호(IN_CHOP)는 모두 하이(H) 상태이다. 이 경우, 제 1 초핑 유닛(330)은 하이(H) 상태의 보간 초핑 신호(IN_CHOP)에 응답하여 VA 및 VB를 제 2 초핑 유닛(340)에 전달한다. 제 2 초핑 유닛(340)은 하이(H) 상태의 메인 버퍼 초핑 신호(MB_CHOP)에 응답하여, 수신된 VA 및 VB가 각각 V1 단자 및 V2 단자에 제공되도록 제 1 및 제 2 선택 스위치들(310, 320)을 제어한다. 또한, 제 2 초핑 유닛(340)은 하이(H) 상태의 메인 버퍼 초핑 신호(MB_CHOP)에 응답하여, V3 단자 및 V4 단자가 출력 단자(YOUT)에 제공되도록 제 3 및 제 4 선택 스위치들(330, 340)을 제어한다.
제 2 프레임에서, 메인 버퍼 초핑 신호(MB_CHOP)는 계속하여 하이(H) 상태를 유지하는 반면, 보간 초핑 신호(IN_CHOP)는 하이(H)에서 로우(L) 상태로 천이된다. 따라서, 제 2 프레임에서는, VA와 VB가 서로 교차되어 V1 단자 및 V2 단자에 제공되는 보간 초핑 동작이 수행된다.
구체적으로, 제 1 초핑 유닛(330)은 로우(L)의 보간 초핑 신호(IN_CHOP) 신호에 응답하여 VA 및 VB에 대한 교차 동작을 수행하고, 이를 제 2 초핑 유닛(340)에 제공한다. 다시 말하면, 제 1 초핑 유닛(330)은 제 2 초핑 유닛(340)의 제 1 및 제 2 선택 스위치들(310, 320)에 각각 VB 및 VA를 제공한다. 메인 버퍼 초핑 신호(MB_CHOP)가 계속하여 하이(H) 상태를 유지하므로, 제 2 초핑 유닛(340)의 제 1 및 제 2 선택 스위치들(310, 320)은, 제 1 프레임에서와 같이, 각각 V1 단자 및 V2 단자에 연결되어 있다. 결국, 제 2 프레임에서는, V1 단자 및 V2 단자에 각각 VB 및 VA가 제공된다.
제 3 프레임에서, 메인 버퍼 초핑 신호(MB_CHOP)는 하이(H) 상태에서 로우(L) 상태로 천이된다. 따라서, 제 3 프레임에서는 제 1 차동 쌍(V1, V2) 및 제 2 차동 쌍(V3, V4) 사이의 오프셋을 제거하기 위한 메인 버퍼 초핑 동작이 수행된다.
구체적으로, 제 1 초핑 유닛(330)은 하이(H) 상태의 보간 초핑 신호(IN_CHOP)에 응답하여 VA 및 VB를 제 2 초핑 유닛(340)에 제공한다. 제 2 초핑 유닛(340)은 로우(L) 상태의 메인 버퍼 초핑 신호(MB_CHOP)에 응답하여, VA 및 VB가 각각 V3 및 V4에 제공되도록 제 3 및 제 4 선택 스위치(330, 340)를 제어한다. 또한, 제 2 초핑 유닛(340)은 로우(L) 상태의 메인 버퍼 초핑 신호(MB_CHOP)에 응답하여, V1 단자 및 V2 단자가 출력 단자(YOUT)에 연결되도록 제 1 및 제 2 선택 스위치들(310, 320)을 제어한다.
이 경우, 제 1 차동 쌍(V1, V2)이 비반전 입력 단자(+)에 해당하고 제 2 차동 쌍(V3, V4)이 반전 입력 단자(-)에 해당하는 제 1 프레임과 달리, 제 3 프레임에서는 제 2 차동 쌍(V3, V4)이 비반전 입력 단자에 해당하여 VA 및 VB 신호를 수신하고, 제 1 차동 쌍(V1, V2)이 반전 입력 단자에 해당하여 출력 단자(YOUT)에 연결되게 된다. 결국, 제 1 차동 쌍(V1, V2) 및 제 2 차동 쌍(V3, V4)에 입력 전압들이 교차하여 제공됨으로써, 차동 쌍들(differential pairs) 사이의 오프셋이 제거될 수 있다.
제 4 프레임에서, 메인 버퍼 초핑 신호(MB_CHOP)는 로우(L) 상태를 유지하는 반면, 보간 초핑 신호(IN_CHOP)가 하이(H) 상태에서 로우(L) 상태로 천이된다. 따라서, 제 4 프레임에서는, VA와 VB가 서로 교차되어 V3 단자 및 V4 단자에 제공되는 보간 초핑 동작이 수행된다.
상술한 바와 같이, 본 출원의 기술적 사상에 따른 디지털 아날로그 변환기(300)는 보간 초핑 동작 및 메인 버퍼 초핑 동작을 모두 지원할 수 있다. 따라서, 증폭기(350)의 오프셋을 효과적으로 제거할 수 있다.
한편, 상술한 설명은 예시적인 것으로 이해되어야 하며, 본 출원의 기술적 사상은 이에 한정되지 않음이 이해될 것이다. 예를 들어, 본 출원의 기술적 사상에 따른 메인 버퍼 초핑 신호(MB_CHOP) 및 보간 초핑 신호(IN_CHOP)의 천이 타이밍은 도 12에 한정되는 것이 아니며, 사용자 또는 본 출원의 기술적 사상이 적용되는 장치에 따라 다양하게 조정될 수 있다. 이하의 도 13에서는 본 출원의 기술적 사상의 다른 일 예로써, 도 12와 다른 천이 타이밍을 갖는 디지털 아날로그 변환기의 동작 방법이 예시적으로 설명될 것이다.
도 13은 도 11의 디지털 아날로그 변환기(300)의 오프셋 제거 방법의 다른 예를 보여주는 도면이다. 도 13에는, 두 개의 프레임 단위로 메인 보간 초핑 신호(IN_CHOP)가 하이(H)에서 로우(L)로 천이하며, 한 개의 프레임 단위로 메인 버퍼 초핑 신호(MB_CHOP)가 하이(H)에서 로우(L) 또는 로우(L)에서 하이(H)로 천이한다.
보간 초핑 신호(IN_CHOP) 및 메인 버퍼 초핑 신호(MB_CHOP)의 천이 타이밍을 제외하면, 도 13의 디지털 아날로그 변환기(300)의 동작 방법은 도 12의 동작 방법과 유사하다. 구체적으로, 도 12에서는 두 개의 프레임 단위로 메인 버퍼 초핑 신호(MB_CHOP)가 하이(H) 상태에서 로우(L) 상태로 천이되는 반면, 도 13에서는 두 개의 프레임 단위로 보간 초핑 신호(IN_CHOP)가 하이(H)에서 로우(L)로 천이된다. 또한, 도 12에서는 한 개의 프레임 단위로 보간 초핑 신호(IN_CHOP)가 천이되는 반면, 도 13에서는 한 개의 프레임 단위로 메인 버퍼 초핑 신호(MB_CHOP)가 천이된다.
따라서, 도 13의 바이어스 조건에 따라 구동되는 디지털 아날로그 변환기는 도 12의 바이어스 조건에 따라 구동되는 디지털 아날로그 변환기와 같이 보간 초핑 동작 및 메인 버퍼 초핑 동작을 모두 지원할 수 있다. 이와 같이, 본 출원의 기술적 사상에 따른 디지털 아날로그 변환기(300)는 사용자 또는 적용되는 장치에 따라 보간 초핑 신호(IN_CHOP)와 메인 버퍼 초핑 신호(MB_CHOP)의 타이밍을 다양하게 조정할 수 있다.
한편, 도 3 내지 도 13에서, 디지털 아날로그 변환기는 9+1 비트의 구조를 갖는 것으로 가정되었다. 다만, 이는 예시적인 것이며, 본 출원의 기술적 사상은 이에 한정되지 않음이 역시 이해될 것이다. 예를 들어, N 비트(N은 2 이상의 정수)의 영상 데이터를 처리하는 경우, 본 출원의 기술적 사상에 따른 N 비트 디지털 아날로그 변환기는 "(N-M)+M 비트"의 구조(M은 1 이상의 정수)를 갖도록 구현될 수 있다. 예를 들어, 10 비트 디지털 아날로그 변환기는 "9+1 비트", "8+2 비트", "7+3 비트" 구조와 같이 다양하게 구현될 수 있다. 이하에서는, 본 출원의 기술적 사상에 따른 "(N-M)+M 비트" 구조의 예로써, "8+2 비트"의 구조를 갖는 디지털 아날로그 변환기가 좀 더 자세히 설명될 것이다.
도 14는 본 출원의 기술적 사상에 따른 오프셋을 제거하는 기능을 지원하는 디지털 아날로그 변환기(400)의 일 예를 보여주는 블록도이다. 도 14의 디지털 아날로그 변환기(400)는 8+2 비트 구조로 구현되며, 오프셋을 제거하기 위하여 보간 초핑 동작을 지원한다. 8+2 비트 구조로 구현된다는 점을 제외하면, 도 14의 디지털 아날로그 변환기(400)는 도 7의 디지털 아날로그 변환기(200)와 유사하다. 따라서 이하에서는, 도 7의 디지털 아날로그 변환기(200)와의 차이점이 중점적으로 설명될 것이다. 도 14를 참조하면, 디지털 아날로그 변환기(400)는 8 비트 디코더(410), 2 비트 제어 유닛(420), 초핑 유닛(430) 및 증폭기(440)를 포함한다.
8 비트 디코더(8 bit decoder, 410)는 8 비트 데이터를 수신하며, 8 비트 데이터를 이용하여 2개의 인접한 전압 레벨(VH, VL)을 선택 및 출력한다.
2 비트 제어 유닛(2 bit control unit, 420)은 8 비트 디코더(410)로부터 VH와 VL을 수신하고, 외부로부터 2 비트 데이터를 수신한다. 2 비트 제어 유닛(420)은 수신된 VH, VL, 2 비트 데이터를 이용하여 Vin 1~Vin 4 전압을 생성하며, 이를 초핑 유닛(430)에 제공한다. 예를 들어, Vin1~Vin 4 전압은 각각 VA 또는 VB 중 어느 하나의 전압 레벨을 가질 것이다. 예를 들어, VA와 VB는 각각 VH와 VL 사이의 전압 레벨을 가질 수 있다. 다른 예로, VA와 VB는 각각 VH 및 VL과 동일한 전압 레벨을 가질 수 있다. 다른 예로, VA와 VB 중 적어도 하나는 VH 및 VL 중 적어도 하나와 동일한 전압 레벨을 가질 수도 있다.
초핑 유닛(430)은 2 비트 제어 유닛(420)과 증폭기(440)에 배치되며, 2 비트 제어 유닛(420)으로부터 수신된 Vin 1~Vin 4 전압을 증폭기(440)의 V1~V4 단자에 제공한다. 또한, 초핑 유닛(430)은 보간 초핑 신호(IN_CHOP)에 응답하여, Vin 1~Vin 4 전압들을 서로 교차하고, 교차된 전압들을 각각 대응하는 V1~V4 단자에 제공할 것이다.
증폭기(440)는 비반전 입력 단자(+)에 연결된 4 개의 단자들(V1, V2, V3, V4)과 반전 입력 단자(-)에 연결된 2 개의 단자들(V5, V6, V7, V8)을 포함한다. V1~V4 단자는 초핑 유닛(430)에 연결되며, 각각 VA 또는 VB 전압 레벨 중 어느 하나를 수신한다. V5~V8 단자는 모두 출력 단자(YOUT)에 연결된다. 증폭기(440)의 구조는 이하의 도 15를 참조하여 좀 더 자세히 설명될 것이다.
도 15는 도 14의 증폭기(440)를 좀 더 자세히 보여주는 회로도이다. 도 15에서는 예시적으로, 4개의 차동 연산 증폭기를 이용하여 구현된 증폭기(440)가 도시되어있다.
도 14 및 도 15를 참조하면, 증폭기(440)의 비반전 입력 단자(+) 및 반전 입력 단자(-)는 각각 4개의 단자로 구성된다. 비반전 입력 단자(+)에 해당하는 V1~V4 단자는 각각 제 1 트랜지스터(M1)~제 4 트랜지스터(M4)의 게이트에 대응한다. 반전 입력 단자(-)에 해당하는 V5~V8 단자는 각각 제 5 트랜지스터(M5)~제 8 트랜지스터(M8)의 게이트에 대응한다.
2 비트의 디지털 데이터에 대응하는 아날로그 전압 레벨들을 출력하기 위하여, 증폭기(440)의 V1~V4 단자에는 각각 VA 또는 VB 전압 레벨 중 어느 하나가 제공될 것이다. 또한, 증폭기(440)의 비반전 입력 단자(+)에 해당하는 V1~V4 단자 사이의 오프셋을 제거하기 위하여, 초핑 유닛(430)은 V1~V4 단자에 제공되는 전압들을 교차하고, 교차된 전압들을 대응하는 V1~V4 단자에 각각 제공할 것이다.
본 출원의 기술적 사상에 따른 일 실시 예에 있어서, V1~V4 단자 각각에 제공되는 전압들에 따라, 보간 초핑 동작을 수행하기 위하여 필요한 프레임들의 횟수가 조정될 수 있다. 이는 이하의 도 16을 참조하여 좀 더 자세히 설명될 것이다.
도 16은 보간 초핑 동작 시에 증폭기(440)의 V1~V4 단자에 각각 제공되는 전압들의 전압 레벨 및 보간 초핑 동작을 수행하기 위하여 필요한 프레임들의 횟수를 설명하기 위한 도면이다.
먼저, 제 1 케이스(case 1)와 같이, V1~V4 단자에 모두 VA 전압이 동일하게 제공된다면, V1~V4 단자 사이의 오프셋은 거의 발생하지 않는다. 즉, V1~V4 단자에 제공되는 전압 레벨이 VA로 모두 동일하기 때문에, 비반전 입력 단자(+)에 대응하는 제 1 내지 제 4 트랜지스터들(M1~M4) 사이의 부정합 또는 반전 입력 단자(-)에 대응하는 제 5 내지 제 8 트랜지스터들(M1~M8) 사이의 부정합으로 인한 오프셋이 문제되지 않는다. 따라서, 이 경우, 보간 초핑 동작은 필요하지 않다.
그러나, 제 2 케이스(case 2)와 같이, V1~V4 단자 중 3개의 단자에 VA 전압 레벨이 제공되고, 나머지 1개의 단자에 VB 전압 레벨이 제공된다면, 출력 단자(YOUT)에는 (3*VA+VB)/4의 전압 레벨이 출력된다. 비반전 입력 단자들(+)에 대응하는 단자들(V1~V4) 중 적어도 하나에 서로 다른 레벨의 전압이 제공되므로, 증폭기(440)의 오프셋이 증가할 수 있다.
이 경우, 출력 단자(YOUT)에서의 출력 편차(DVO)를 줄이기 위해서는, 적어도 4개의 프레임들이 필요하다. 즉, 증폭기(440)의 오프셋을 완전히 줄이기 위한 보간 초핑 동작을 수행하기 위해서, 초핑 유닛(430)은 제 1 프레임에서 <V1, V2, V3, V4> 단자에 각각 <VA, VA, VA, VB>의 전압 레벨을 제공하고, 제 2 프레임에서는 각각 <VA, VA, VB, VA>의 전압 레벨을 제공하며, 제 3 프레임에서는 <VA, VB, VA, VA>의 전압 레벨을 제공하고, 제 4 프레임에서는 <VB, VA. VA, VA>의 전압 레벨을 제공하여야 한다.
이와 유사하게, 만약 제 4 케이스(case 4)와 같이, V1~V4 단자 중 3개의 단자에 VB 전압이 제공되고, 나머지 1개의 단자에 VA 전압이 제공된다면, 적어도 4개의 프레임들이 완전한 보간 초핑 동작을 위하여 필요할 것이다.
이와 달리, 만약 제 3 케이스(case 3)와 같이, V1~V4 단자 중 2개의 단자에 VA 전압 레벨이 제공되고 나머지 2개의 단자에 VB 전압 레벨이 제공된다면, 출력 단자(YOUT)에는 (2*VA+2*VB)/4의 전압 레벨이 출력된다. 이 경우, 동일한 전압 레벨이 제공되는 단자들 사이에는 오프셋이 크게 문제되지 않는다. 따라서, 출력 단자(YOUT)에서의 출력 편차(DVO)를 줄이기 위해서는, 제 2 또는 제 4 케이스(case 1, case 4)와 달리, 적어도 2개의 프레임들이 필요하다.
예를 들어, V1 및 V2 단자에 모두 VA 전압이 제공되고, V3 및 V4 단자에는 모두 VB 전압이 제공된다면, 초핑 유닛(430)은 제 1 프레임에서 <V1, V2, V3, V4> 단자에 각각 <VA, VA, VB, VB>의 전압 레벨을 제공하고, 제 2 프레임에서는 각각 <VB, VB, VA, VA>의 전압 레벨을 제공함으로써, 보간 초핑 동작을 수행할 수 있다.
상술한 바와 같이, 10 비트의 디지털 아날로그 변환기(400)는 8+2 비트 구조로 구현될 수 있다. 이 경우, 8+2 비트 구조의 디지털 아날로그 변환기의 디코더(decoder)가 차지하는 면적은 10 비트 구조에 비하여 1/4로 감소하게 된다. 따라서, 9+1 비트 구조의 디지털 아날로그 변환기에 비하여, 8+2 비트 구조의 디지털 아날로그 변환기는 더욱 작게 구현될 수 있다.
한편, 상술한 설명은 예시적인 것이며, 본 출원의 기술적 사상은 이에 한정되지 않음이 이해될 것이다. 예를 들어, 도 14 내지 도 16에서 설명된 "8+2 비트" 구조의 디지털 아날로그 변환기는 도 11과 유사하게 보간 초핑 동작과 메인 버퍼 초핑 동작을 모두 구현하도록 구현될 수 있다.
예를 들어, 보간 초핑 동작과 메인 버퍼 초핑 동작을 모두 구현하기 위하여 도 17과 같은 8+2 비트 구조의 디지털 아날로그 변환기(500)가 구현될 수 있다. 또한, 도 17의 디지털 아날로그 변환기(500)는 도 18 내지 도 22와 같은 바이어스 조건 하에 동작할 수 있다.
이 경우, 디지털 아날로그 변환기(500)는 보간 초핑 동작과 메인 버퍼 초핑 동작을 모두 지원하기 때문에, 케이스들(case1~case4)은 각각 도 18 내지 도 22와 같이 8개의 프레임들을 필요로 한다. 구체적으로, 도 14와 같이 보간 초핑 동작만을 지원하는 디지털 아날로그 변환기(400)는 보간 초핑 동작을 위하여 도 16과 같이 일반적으로 4개의 프레임들을 필요로 한다. 이에 반하여, 도 17의 디지털 아날로그 변환기(500)는 보간 초핑 동작뿐만 아니라 메인 버퍼 초핑 동작을 함께 지원하므로, 도 14의 디지털 아날로그 변환기(400)보다 2배 많은 프레임들(즉 8개의 프레임들)을 필요로 한다. 도 17 내지 도 22의 디지털 아날로그 변환기(500)의 구조 및 동작은 앞서 설명된 디지털 아날로그 변환기들과 유사하므로, 자세한 설명은 이하 생략될 것이다.
도 23은 본 출원의 기술적 사상의 실시 예에 따른 오프셋을 제거하는 기능을 지원하면서, 동시에 초핑 시간을 감소시킬 수 있는 디지털 아날로그 변환기를 설명하기 위한 도면이다. 도 23에서는 보간 초핑 동작을 수행하는 디지털 아날로그 변환기의 프레임 별 바이어스 조건이 예시적으로 도시되어 있다. 설명의 편의상, 도 23의 디지털 아날로그 변환기는 도 14의 디지털 아날로그 변환기(400)와 동일한 구조를 갖는다고 가정된다.
8+2 비트 구조로 디지털 아날로그 변환기를 구현하는 경우, 비반전 입력 단자(+)에 대응하는 V1~V4 사이의 오프셋을 완전히 감소시키기 위해서는 도 16의 제 2 및 제 4 케이스와 같이 적어도 4개의 프레임들이 필요하다. 이와 같은 본 출원의 기술적 사상에 따른 보간 초핑 방법은, 예를 들어, 고화질의 영상을 제공하여야 하는 장치에 유용하게 응용될 수 있다.
그러나 일부 장치에 따라서는, 영상의 화질이 다소 떨어지더라도, 빠른 초핑 동작이 더욱 요구될 수 있다. 예를 들어, 클록 속도가 비교적 느린 장치에 본 출원의 기술적 사상이 적용되는 경우, 영상의 깜박거림을 방지하기 위해서는 오프셋을 완전히 감소하지 않더라도 프레임의 횟수를 줄여 초핑 시간을 감소시킬 필요가 있다.
이와 같이 클록 속도가 비교적 느린 장치의 오프셋을 제거하기 위하여, 본 출원의 기술적 사상에 따른 디지털 아날로그 변환기는 증폭기의 단자들을 그룹핑(grouping)하고, 그룹핑된 단자들 사이에 보간 초핑 동작이 수행되도록 동작할 수 있다. 예를 들어, 도 23에 도시된 바와 같은 8+2 비트 구조의 디지털 아날로그 변환기의 경우, 비반전 입력 단자(+)의 V1~V4 단자 중 V1 및 V2 단자는 제 1 단자 그룹(1st terminal group)으로 그룹핑되고, V3 및 V4 단자는 제 2 단자 그룹(2nd terminal group)으로 그룹핑될 수 있다.
이 경우, 도 23의 제 2 프레임을 참조하면, 제 1 단자 그룹과 제 2 단자 그룹 사이에만 보간 초핑 동작이 수행된다. 다시 말하면, 제 1 단자 그룹과 제 2 단자 그룹 사이에만 보간 초핑 동작이 수행될 뿐, 제 1 단자 그룹에 속하는 V1 및 V2 단자 사이에는 보간 초핑 동작이 수행되지 않고, 제 2 단자 그룹에 속하는 V3 및 V4 단자 사이에는 보간 초핑 동작이 수행되지 않을 수 있다. 따라서, 본 출원의 기술적 사상에 따른 디지털 아날로그 변환기는 보간 초핑 동작을 더욱 빠르게 수행할 수 있다.
한편, V1~V4 단자들을 제 1 및 제 2 단자 그룹들로 그룹핑하는 방법에 있어서, 본 출원의 기술적 사상에 따른 디지털 아날로그 변환기는 적어도 하나의 단자 그룹에 동일한 전압 레벨이 제공되도록 그룹핑할 수 있다. 예를 들어, 도 23에 도시된 바와 같이, V1 및 V2에 동일한 VA 전압 레벨이 제공되는 경우, V1 및 V2를 하나의 단자 그룹으로 그룹핑할 수 있다. 다른 예로, <V1, V2, V3, V4> 단자에 각각 <VA, VB, VA, VB> 전압이 제공되는 경우, V1 및 V3 단자를 제 1 단자 그룹으로 그룹핑하고, V2 및 V4 단자를 제 2 단자 그룹으로 그룹핑할 수 있다. 이 경우, 동일한 전압 레벨이 제공되는 단자들 사이에는 오프셋이 문제되지 않아 보간 초핑 동작이 필요치 않으므로, 디지털 아날로그 변환기의 신뢰성이 향상될 수 있다.
한편, 도 23에서는 설명의 편의상, 보간 초핑 동작을 통하여 증폭기의 단자들을 그룹핑하는 방법이 설명되었다. 다만, 이는 예시적인 것이며, 본 출원의 기술적 사상은 이에 한정되지 않음이 이해될 것이다. 예를 들어, 도 23의 증폭기의 단자들을 그룹핑하는 방법은 보간 초핑 동작 및 메인 버퍼 초핑 동작을 모두 지원하는 디지탈 아날로그 변환기에도 적용될 수 있을 것이다. 이는 이하의 도 24 내지 27을 통하여 좀더 자세히 설명될 것이다.
도 24 내지 도 27은 그룹핑된 단자들 사이에 보간 초핑 동작을 지원할 뿐만 아니라, 메인 버퍼 초핑 동작을 함께 지원하는 디지털 아날로그 변환기를 설명하기 위한 도면이다. 설명의 편의상, 도 24 내지 도 27에서 설명될 디지털 아날로그 변환기는 도 17의 디지털 아날로그 변환기(500)와 동일한 구조를 갖는다고 가정된다. 또한, 도 23에서 설명된 바와 유사하게, 비반전 입력 단자(+)의 V1~V4 단자 중 V1 및 V2 단자는 제 1 단자 그룹(1st terminal group)으로 그룹핑되고, V3 및 V4 단자는 제 2 단자 그룹(2nd terminal group)으로 그룹핑된다고 가정된다.
도 24 내지 도 27을 참조하면, 본 출원의 기술적 사상에 따른 디지털 아날로그 변환기는 증폭기의 단자들을 그룹핑(grouping)하고, 그룹핑된 단자들 사이에 보간 초핑 동작이 수행되도록 동작할 수 있다. 따라서, 도 17의 디지털 아날로그 변환기(500)에 비하여 필요한 프레임들의 숫자가 감소된다.
구체적으로, 도 18 내지 도 22를 통하여 설명된 바와 같이, 도 17의 디지털 아날로그 변환기(500)는 보간 초핑 동작 및 메인 버퍼 초핑 동작을 모두 지원하기 위하여, 케이스들(case 1~case 4) 각각에 대하여 8개의 프레임들을 필요로 한다. 이에 반하여, 증폭기의 단자들을 그룹핑하고, 그룹핑된 단자들 사이에서만 보간 초핑 동작을 수행할 경우, 보간 초핑 동작을 수행하기 위하여 필요한 프레임들의 개수가 1/2로 감소된다. 즉, 도 24 내지 도 27에 도시된 바와 같이, 케이스들(case 1~case 4) 각각은 4개의 프레임들을 필요로 한다. 결국, 본 출원의 기술적 사상에 따른 디지털 아날로그 변환기는 초핑 동작을 더욱 빠르게 수행할 수 있다.
한편, 도 24 내지 도 27을 참조하여 설명된 동작 방법은 예시적인 것이며, 본 출원의 기술적 사상은 이에 한정되지 않음이 이해될 것이다. 예를 들어, 도 24 내지 도 27에서는 보간 초핑 신호(IN_CHOP)가 하이(H) 또는 로우(L) 상태를 유지하는 상태에서 메인 버퍼 초핑 동작이 수행되는 것으로 설명되었다. 그러나, 본 출원의 기술적 사상은 메인 버퍼 초핑 신호(MB_CHOP)가 하이(H) 또는 로우(L) 상태를 유지하는 상태에서 보간 초핑 동작이 수행되도록 구현될 수도 있을 것이다.
도 28은 본 출원의 기술적 사상에 따른 오프셋을 제거하는 기능을 지원하는 디지털 아날로그 변환기(600)의 일 예를 보여주는 블록도이며, 도 29는 도 28의 디지털 아날로그 변환기(600)의 증폭기(640)의 구조를 자세히 보여주는 도면이다. 도 28 및 도 29의 디지털 아날로그 변환기(600) 및 증폭기(640)의 구조는 도 14 및 도 15의 디지털 아날로그 변환기(400) 및 증폭기(440)와 유사하다. 간략하고 명확한 설명을 위하여, 이하에서는 도 14 및 도 15의 디지털 아날로그 변환기(400) 및 증폭기(440)와의 차이점이 중점적으로 설명된다.
도 28을 참조하면, 디지털 아날로그 변환기(600)는 8+2 비트 구조로 구현되며, 오프셋을 제거하기 위하여 보간 초핑 동작을 지원한다. 디지털 아날로그 변환기(600)는 8 비트 디코더(610), 2 비트 제어 유닛(620), 초핑 유닛(630) 및 증폭기(640)를 포함한다.
도 14의 증폭기(440)의 비반전 입력 단자(+)와 반전 입력 단자(-)에 각각 4 개의 단자들이 대응하는 것과 달리, 도 28의 증폭기(640)는 비반전 입력 단자(+)에 3 개의 단자들(V1, V3, V4)이 대응하고, 반전 입력 단자(-)에도 3 개의 단자들(V5, V7, V8)이 대응한다. 이는, 도 28의 증폭기(640)의 V1 단자는 도 14의 증폭기(440)의 V1 단자 및 V2가 통합된 형태로 구현된 것을 의미하고, 도 28의 증폭기(640)의 V5 단자는 도 14의 증폭기(440)의 V5 단자 및 V6가 통합된 형태로 구현된 것을 의미한다.
구체적으로, 도 29를 참조하면, 증폭기(640)의 비반전 입력 단자(+) 및 반전 입력 단자(-)는 각각 3 개의 트랜지스터들로 구성된다. 비반전 입력 단자(+)에 해당하는 V1, V3, V4 단자는 각각 제 1 트랜지스터(M1), 제 3 트랜지스터(M3), 제 4 트랜지스터(M4)에 대응한다. 반전 입력 단자(-)에 해당하는 V5, V7, V8 단자는 각각 제 5 트랜지스터(M5), 제 7 트랜지스터(M7), 제 8 트랜지스터(M8)에 대응한다.
이 경우, 제 1 및 제 5 트랜지스터(M1, M5)를 포함하는 차동 연산 증폭기의 용량은 다른 차동 연산 증폭기의 두 배에 해당한다. 즉, 도 29에 도시된 바와 같이, 제 1 또는 제 5 트랜지스터(M1, M5)의 용량은 제 3, 제 4, 제 7 또는 제 8 트랜지스터(M3, M4, M7, 9) 용량의 두 배일 수 있다. 또한, 제 1 및 제 5 트랜지스터(M1, M5)를 포함하는 차동 연산 증폭기의 정전류원의 용량은 다른 차동 증폭기의 정전류원 용량의 두 배에 해당할 수 있다.
상술한 바와 같이, 도 28의 디지털 아날로그 변환기(600)는 두 개의 단자를 하나의 단자로 통합하여 구현함으로써, 증폭기(640)를 더욱 작은 면적에 구현할 수 있다.
도 28의 디지털 아날로그 변환기(600)의 동작은 이하의 도 30 내지 33을 참조하여 좀 더 자세히 설명될 것이다.
도 30은 보간 초핑 동작 시에 도 28의 증폭기(640)의 V1, V3, V4 단자에 각각 제공되는 전압들의 전압 레벨 및 그 출력 전압의 케이스들을 보여주는 도면이다. 도 31 내지 도 33은 각 케이스에서의 바이어스 조건을 예시적으로 보여주는 도면들이다.
도 30을 참조하면, 제 1 케이스(case 1)에서 V1, V3, V4 단자에 모두 VA 전압이 제공된다. 이 경우, V1, V3, V4 단자들 사이의 오프셋은 문제가 되지 않으며, 이에 따라 출력 단자는 동일하게 VA 전압을 출력할 것이다.
도 30 및 도 31을 참조하면, 제 2 케이스(case 2)에서 V1, V3, V4 단자에 각각 VA, VA, VB 전압이 제공된다. 이 경우, 출력 단자(YOUT)는 (2*VA+VA+VB)/4의 전압 레벨을 출력하므로, V1, V3, V4 단자 사이의 오프셋을 제거하기 위한 보간 초핑 동작이 수행될 수 있다. 이 경우, 도 31에 도시된 바와 같이, 보간 초핑 동작은 제 2 프레임에서 V1, V3, V4 단자에 각각 VA, VB, VA 전압이 제공되도록 수행될 수 있다. 이 경우, 출력 단자(YOUT)는 (2*VA+VB+VA)/4의 전압 레벨을 출력하며, 제 2 프레임에서의 출력 전압 값은 제 1 프레임에서의 출력 전압 값과 그 총 합이 동일하다. 따라서, 디지털 아날로그 변환기는 V1, V3, V4 단자 사이의 오프셋을 제거할 수 있다.
도 30 및 도 32를 참조하면, 제 3 케이스(case 3)에서 V1, V3, V4 단자에 각각 VA, VB, VB 전압이 제공된다. 이 경우, 출력 단자(YOUT)는 2(VA+VB)/4의 전압 레벨을 출력하므로, V1, V3, V4 단자 사이의 오프셋을 제거하기 위한 보간 초핑 동작이 수행될 수 있다. 이 경우, 도 32에 도시된 바와 같이, 보간 초핑 동작은 제 2 프레임에서 V1, V3, V4 단자에 각각 VB, VA, VA 전압이 제공되도록 수행될 수 있다. 이 경우, 출력 단자(YOUT)는 2(VA+VB)/4의 전압 레벨을 출력하며, 제 2 프레임에서의 출력 전압 값은 제 1 프레임에서의 출력 전압 값과 그 총 합이 동일하다. 따라서, 디지털 아날로그 변환기는 V1, V3, V4 단자 사이의 오프셋을 제거할 수 있다.
도 30 및 도 33을 참조하면, 제 4 케이스(case 4)에서 V1, V3, V4 단자에 각각 VB, VA, VB 전압이 제공된다. 이 경우, 출력 단자(YOUT)는 (2*VB+VA+VB)/4의 전압 레벨을 출력하므로, V1, V3, V4 단자 사이의 오프셋을 제거하기 위한 보간 초핑 동작이 수행될 수 있다. 이 경우, 도 33에 도시된 바와 같이, 보간 초핑 동작은 제 2 프레임에서 V1, V3, V4 단자에 각각 VB, VB, VA 전압이 제공되도록 수행될 수 있다. 이 경우, 출력 단자(YOUT)는 (2*VB+VB+VA)/4의 전압 레벨을 출력하며, 제 2 프레임에서의 출력 전압 값은 제 1 프레임에서의 출력 전압 값과 그 총 합이 동일하다. 따라서, 디지털 아날로그 변환기는 V1, V3, V4 단자 사이의 오프셋을 제거할 수 있다.
한편, 상술한 설명은 예시적인 것으로 이해되어야 하며, 본 출원의 기술적 사상은 이에 한정되지 않음이 이해될 것이다. 예를 들어, 도 28의 디지털 아날로그 변환기(600)는 보간 초핑 동작만을 수행하는 것으로 설명되었다. 다만, 이는 예시적인 것이며, 도 28의 디지털 아날로그 변환기(600)는 보간 초핑 동작과 메인 버퍼 초핑 동작을 동시에 수행하도록 구현될 수 있음이 이해될 것이며, 이에 대한 자세한 설명은 간략한 설명을 위하여 이하 생략될 것이다.
도 34는 본 출원의 기술적 사상의 실시 예에 따른 소스 드라이버 셀(700)을 보여주는 블록도이다. 도 34의 소스 드라이버 셀(700)은 앞서 설명된 보간 초핑 동작 및/또는 메인 버퍼 초핑 동작을 수행하도록 구성될 수 있다. 설명의 편의상 도 29의 소스 드라이버 셀(700)은 9+1 비트 구조의 디지털 아날로그 변환기를 구비하는 것을 가정된다. 도 34를 참조하면, 소스 드라이버 셀(700)은 9 비트 디코더(710), 1 비트 제어 유닛(720), 제 1 초핑 유닛(730), 제 2 초핑 유닛(640), 증폭기(750), 데이터 래치(760) 및 레빌 쉬프터(770)을 포함한다.
데이터 래치(760)는 외부로부터 10 비트의 RGB 데이터를 입력받는다. 데이터 래치(760)는 수신한 10 비트의 RGB 데이터를 레벨 쉬프터(770)에 제공하며, 레벨 쉬프터(770)는 클록 신호에 근거하여 RGB 데이터를 순차적으로 쉬프팅한다. 레벨 쉬프터(770)는 이 중 9 비트 데이터를 9 비트 디코더(710)에 제공하며, 1 비트 데이터를 1 비트 제어 유닛(720)에 제공한다.
9 비트 디코더(710), 1 비트 제어 유닛(720), 제 1 초핑 유닛(730), 제 2 초핑 유닛(740) 및 증폭기(750)는 수신된 디지털 데이터에 대응하는 아날로그 데이터를 출력하되, 앞서 설명된 보간 초핑 동작 및/또는 메인 버퍼 초핑 동작을 수행하여, 증폭기(750)의 오프셋을 제거할 수 있다.
도 35는 본 출원의 기술적 사상의 실시 예에 따른 디스플레이 장치(1000)를 예시적으로 보여주는 도면이다. 도 35를 참조하면, 표시 장치(1000)는 타이밍 제어기(1100), 소스 드라이버(1200), 게이트 드라이버(1300), 및 표시 패널(1400)을 포함한다.
타이밍 제어기(1100)는 입력된 프레임에 대한 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 클록(CLK) 및 RGB(Red, Green, Blue) 데이터를 입력받고, 소스 드라이버(1200)를 제어하기 위하여 수직 드라이버 제어 신호(예를 들어, VSYNC) 및 RGB 데이터를 출력하고, 게이트 드라이버(1300)를 제어하기 위하여 게이트 드라이버 제어 신호(예를 들어, HSYNC)를 출력한다.
소스 드라이버(1200)는 타이밍 제어기(1100)로부터 출력된 RGB 데이터 및 수평 동기 신호(HSYNC)에 응답하여 RGB 데이터에 대응하는 계조 전압들(gray scale voltages, 다른 말로, 출력 신호들)을 소스 라인들(SL1~SLn, n은 자연
수)을 통하여 패널(1400)로 출력한다. 소스 드라이버(1200)는 계조 전압들을 출력하기 위한 복수의 증폭기들을 포함한다.
소스 드라이버(1200)는 앞서 설명된 바와 같이 보간 초핑 동작 및/또는 메인 버퍼 초핑 동작을 지원하도록 구현되며, 이에 따라 일반적인 소스 드라이버에 비하여 작은 면적으로 구현될 수 있다.
게이트 드라이버(1300)는 타이밍 제어기(1100)로부터 출력된 수직 동기 신호(VSYNC)에 입력받고, 소스 드라이버(1200)로부터 출력된 아날로그 데이터를 패널(1400)에 순차적으로 출력하기 위하여 게이트 라인들(GL1~GLm, m은 자연
수)을 제어한다.
표시 패널(1400)은 게이트 라인들(GL1~GLm)과 소스 라인들(SL1~SLn)이 교차하는 지점에 형성된 복수의 픽셀들을 포함한다. 표시 패널(1400)은, 예를 들어, 액정 패널일 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
V1, V2, V3, V4: 입력 단자들
YOUT: 출력 단자들
DEC:디코더
M1, M2, M3, M4: 트랜지스터들
VH, VL: 비트 디코더가 출력하는 전압들
VA, VB: 비트 제어 유닛이 출력하는 전압들
IN_CHOP: 보간 초핑 신호
MB_CHOP: 메인 버퍼 초핑 신호
CLK: 클록

Claims (10)

  1. 적어도 두 개의 비반전 입력 단자, 적어도 두 개의 반전 입력 단자, 및 출력 단자를 포함하는 증폭기; 및
    상기 적어도 두 개의 비반전 입력 단자에 제공되는 전압들 사이의 초핑 동작을 수행하는 초핑 유닛을 포함하는, 디지털 아날로그 변환기.
  2. 제 1 항에 있어서,
    상기 적어도 두 개의 비반전 입력 단자는 제 1 입력 단자 및 제 2 입력 단자를 포함하며,
    상기 초핑 유닛은 제 1 프레임 동안 상기 제 1 입력 단자에는 제 1 전압을, 상기 제 2 입력 단자에는 상기 제 1 전압과 다른 제 2 전압을 각각 제공하고, 제 2 프레임 동안 상기 제 1 입력 단자에는 상기 제 2 전압을, 상기 제 2 입력 단자에는 상기 제 1 전압을 각각 제공하는, 디지털 아날로그 변환기.
  3. 제 2 항에 있어서,
    상기 적어도 두 개의 반전 입력 단자는 제 3 입력 단자 및 제 4 입력 단자를 포함하며, 상기 제 3 입력 단자 및 상기 제 4 입력 단자는 상기 제 1 및 제 2 프레임 동안에 상기 출력 단자에 연결되는, 디지털 아날로그 변환기.
  4. 제 1 항에 있어서,
    상기 적어도 두 개의 비반전 입력 단자는 제 1 내지 제 4 입력 단자들을 포함하고, 상기 적어도 두 개의 반전 입력 단자는 제 5 내지 제 8 입력 단자들을 포함하며,
    상기 초핑 유닛은 적어도 두 프레임들 동안에 상기 제 1 내지 제 4 입력 단자들 사이의 초핑 동작을 수행하는, 디지털 아날로그 변환기.
  5. 제 4 항에 있어서,
    상기 초핑 유닛은 상기 제 1 및 제 2 입력 단자들을 제 1 단자 그룹으로 그룹핑하고, 제 3 및 제 4 입력 단자들을 제 2 단자 그룹으로 그룹핑하며, 상기 적어도 두 프레임들 동안에 상기 제 1 단자 그룹 및 상기 제 2 단자 그룹 사이의 초핑 동작을 수행하는, 디지털 아날로그 변환기.
  6. 제 5 항에 있어서,
    제 1 프레임 동안에 상기 제 1 단자 그룹에 대응하는 상기 제 1 및 제 2 입력 단자들에는 모두 제 1 전압이 제공되고, 상기 제 2 단자 그룹에 대응하는 상기 제 3 및 제 4 입력 단자들에는 각각 제 1 전압 및 상기 제 1 전압과는 다른 제 2 전압이 제공되며,
    제 2 프레임 동안에 상기 제 1 단자 그룹에 대응하는 상기 제 1 및 제 2 입력 단자들에는 각각 상기 제 1 전압 및 상기 제 2 전압이 제공되고, 상기 제 2 단자 그룹에 대응하는 상기 제 3 및 제 4 입력 단자들에는 모두 상기 제 1 전압이 제공되는, 디지털 아날로그 변환기.
  7. 제 1 항에 있어서,
    상기 증폭기는 제 1 내지 제 3 입력 단자를 포함하며, 상기 제 1 입력 단자에 대응하는 트랜지스터의 용량은 상기 제 2 또는 제 3 입력 단자에 대응하는 트랜지스터의 용량보다 큰 것을 특징으로 하는, 디지털 아날로그 변환기.
  8. 적어도 두 개의 비반전 입력 단자, 적어도 두 개의 반전 입력 단자들, 및 출력 단자를 포함하는 증폭기;
    상기 적어도 두 개의 비반전 입력 단자 사이의 초핑 동작을 수행하는 제 1 초핑 유닛; 및
    상기 적어도 두 개의 비반전 입력 단자 및 상기 적어도 두 개의 반전 입력 단자 사이의 초핑 동작을 수행하는 제 2 초핑 유닛을 포함하는, 디지털 아날로그 변환기.
  9. 제 8 항에 있어서,
    상기 적어도 두 개의 비반전 입력 단자는 제 1 및 제 2 입력 단자를 포함하며,
    상기 제 1 초핑 유닛은 제 1 프레임 동안에 상기 제 1 입력 단자에는 제 1 전압을, 상기 제 2 입력 단자에는 상기 제 1 전압과 다른 제 2 전압을 제공하고, 제 2 프레임 동안에 상기 제 1 입력 단자에는 상기 제 2 전압을, 상기 제 2 입력 단자에는 상기 제 1 전압을 제공하는, 디지털 아날로그 변환기.
  10. 제 9 항에 있어서,
    상기 적어도 두 개의 반전 입력 단자는 제 3 및 제 4 입력 단자를 포함하며,
    상기 제 1 및 제 2 프레임 동안에, 상기 제 2 초핑 유닛은 상기 제 1 초핑 유닛과 상기 제 1 및 제 2 입력 단자 사이에 상기 제 1 및 제 2 전압이 제공될 수 있는 전기 통로를 형성하고, 상기 제 3 및 제 4 입력 단자를 상기 출력 단자에 연결하고,
    제 3 및 제 4 프레임 동안에, 상기 제 2 초핑 유닛은 상기 제 1 초핑 유닛과 상기 제 3 및 제 4 입력 단자 사이에 상기 제 1 및 제 2 전압이 제공될 수 있는 전기 통로를 형성하고, 상기 제 1 및 제 2 입력 단자를 상기 출력 단자에 연결하며,
    상기 제 1 초핑 유닛은 상기 제 3 프레임 동안에 상기 제 1 전압을 상기 제 3 입력 단자에, 상기 제 2 전압을 상기 제 4 입력 단자에 각각 제공하고, 상기 제 4 프레임 동안에 상기 제 2 전압을 상기 제 3 입력 단자에, 상기 제 1 전압을 상기 제 4 입력 단자에 각각 제공하는, 디지털 아날로그 변환기.
KR1020150108213A 2015-07-30 2015-07-30 디지털 아날로그 변환기 KR102293056B1 (ko)

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