JPWO2014077200A1 - 表示装置及び表示装置の駆動方法、並びに、信号出力回路 - Google Patents
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Abstract
【解決手段】基準電圧と映像信号電圧とをデータ線に交互に供給する信号出力回路は、データ線が接続される出力ノード、基準電圧が印加される基準電圧ノード、入力される階調信号に応じて映像信号電圧を出力するソースアンプ、ソースアンプの出力側と出力ノードとの間に設けられた第1スイッチ、基準電圧ノードと出力ノードとの間に設けられた第2スイッチ、及び、ソースアンプの電源供給経路に設けられた第3スイッチ、を含み、行単位で表示素子を走査する走査期間内において、第1スイッチが非導通であり且つ第2スイッチが導通する状態と第1スイッチが導通し且つ第2スイッチが非導通である状態とが切り替えられ、第3スイッチは、第1スイッチが導通状態とされる場合には導通状態とされ、第1スイッチが非導通状態とされる場合には非導通状態とされる。
Description
本開示は、表示装置および表示装置の駆動方法ならびに信号出力回路に関する。
発光部を備えた表示素子、及び、係る表示素子を備えた表示装置が周知である。例えば、有機材料のエレクトロルミネッセンス(Electroluminescence:以下、ELと略称する場合がある)を利用した有機エレクトロルミネッセンス発光部を備えた表示素子(以下、単に、有機EL表示素子と略称する場合がある)は、低電圧直流駆動による高輝度発光が可能な表示素子として注目されている。
液晶表示装置と同様に、例えば、有機EL表示素子を備えた表示装置においても、駆動方式として、単純マトリクス方式、及び、アクティブマトリクス方式が周知である。アクティブマトリクス方式は、構造が複雑になるといった欠点はあるが、画像の輝度を高いものとすることができる等の利点を有する。アクティブマトリクス方式により駆動される有機EL表示素子にあっては、発光層を含む有機層等から構成された発光部に加えて、発光部を駆動するための駆動回路を備えている。
有機エレクトロルミネッセンス発光部(以下、単に、発光部と略称する場合がある)を駆動するための回路として、例えば、2つのトランジスタと1つの容量部から構成された駆動回路(2Tr/1C駆動回路と呼ぶ)が、特開2007−310311号公報(特許文献1)等から周知である。2Tr/1C駆動回路は、例えば後述する図2に示すように、書込みトランジスタTRWと駆動トランジスタTRDの2つのトランジスタ、及び、1つの容量部C1から構成されている。
上述したような表示素子を備えた表示装置を良好に動作させるためには、書込みトランジスタに接続されるデータ線に、信号出力回路から基準電圧と映像信号電圧とを交互に供給する必要がある(例えば、特許文献1の図4A、図4Dおよび図4Fを参照)。一般に、映像信号電圧のみを供給する構成の信号出力回路に比べて、基準電圧と映像信号電圧とを交互に供給する構成の信号出力回路は消費電力が大きくなり易い。表示装置の低消費電力化を図るといった観点から、基準電圧と映像信号電圧とを交互に供給する構成の信号出力回路においても、消費電力を抑えるといったことが求められている。
従って、本開示の目的は、消費電力を抑えることができる信号出力回路、係る信号出力回路を備えた表示装置およびその駆動方法を提供することにある。
上記の目的を達成するための本開示の表示装置は、
電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子が、行方向に延びる走査線と列方向に延びるデータ線とに接続された状態で2次元マトリクス状に配列された表示部、及び、
基準電圧と映像信号電圧とをデータ線に交互に供給する信号出力回路、
を備えており、
信号出力回路は、
データ線が接続される出力ノード、
基準電圧が印加される基準電圧ノード、
入力される階調信号に応じて映像信号電圧を出力するソースアンプ、
ソースアンプの出力側と出力ノードとの間に設けられた第1スイッチ、
基準電圧ノードと出力ノードとの間に設けられた第2スイッチ、及び、
ソースアンプの電源供給経路に設けられた第3スイッチ、
を含んでおり、
行単位で表示素子を走査する走査期間内において、第1スイッチが非導通であり且つ第2スイッチが導通する状態と第1スイッチが導通し且つ第2スイッチが非導通である状態とが切り替えられ、
第3スイッチは、第1スイッチが導通状態とされる場合には導通状態とされ、第1スイッチが非導通状態とされる場合には非導通状態とされる表示装置である。
電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子が、行方向に延びる走査線と列方向に延びるデータ線とに接続された状態で2次元マトリクス状に配列された表示部、及び、
基準電圧と映像信号電圧とをデータ線に交互に供給する信号出力回路、
を備えており、
信号出力回路は、
データ線が接続される出力ノード、
基準電圧が印加される基準電圧ノード、
入力される階調信号に応じて映像信号電圧を出力するソースアンプ、
ソースアンプの出力側と出力ノードとの間に設けられた第1スイッチ、
基準電圧ノードと出力ノードとの間に設けられた第2スイッチ、及び、
ソースアンプの電源供給経路に設けられた第3スイッチ、
を含んでおり、
行単位で表示素子を走査する走査期間内において、第1スイッチが非導通であり且つ第2スイッチが導通する状態と第1スイッチが導通し且つ第2スイッチが非導通である状態とが切り替えられ、
第3スイッチは、第1スイッチが導通状態とされる場合には導通状態とされ、第1スイッチが非導通状態とされる場合には非導通状態とされる表示装置である。
上記の目的を達成するための本開示の信号出力回路は、
電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子が、行方向に延びる走査線と列方向に延びるデータ線とに接続された状態で2次元マトリクス状に配列された表示部のデータ線に基準電圧と映像信号電圧とを交互に供給するために用いられる信号出力回路であって、
データ線が接続される出力ノード、
基準電圧が印加される基準電圧ノード、
入力される階調信号に応じて映像信号電圧を出力するソースアンプ、
ソースアンプの出力側と出力ノードとの間に設けられた第1スイッチ、
基準電圧ノードと出力ノードとの間に設けられた第2スイッチ、及び、
ソースアンプの電源供給経路に設けられた第3スイッチ、
を含んでおり、
行単位で表示素子を走査する走査期間内において、第1スイッチが導通し且つ第2スイッチが非導通である状態と第2スイッチが非導通であり且つ第2スイッチが導通する状態とが切り替えられ、
第3スイッチは、第1スイッチが導通状態とされる場合には導通状態とされ、第1スイッチが非導通状態とされる場合には非導通状態とされる、
信号出力回路である。
電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子が、行方向に延びる走査線と列方向に延びるデータ線とに接続された状態で2次元マトリクス状に配列された表示部のデータ線に基準電圧と映像信号電圧とを交互に供給するために用いられる信号出力回路であって、
データ線が接続される出力ノード、
基準電圧が印加される基準電圧ノード、
入力される階調信号に応じて映像信号電圧を出力するソースアンプ、
ソースアンプの出力側と出力ノードとの間に設けられた第1スイッチ、
基準電圧ノードと出力ノードとの間に設けられた第2スイッチ、及び、
ソースアンプの電源供給経路に設けられた第3スイッチ、
を含んでおり、
行単位で表示素子を走査する走査期間内において、第1スイッチが導通し且つ第2スイッチが非導通である状態と第2スイッチが非導通であり且つ第2スイッチが導通する状態とが切り替えられ、
第3スイッチは、第1スイッチが導通状態とされる場合には導通状態とされ、第1スイッチが非導通状態とされる場合には非導通状態とされる、
信号出力回路である。
上記の目的を達成するための本開示の表示装置の駆動方法は、
電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子が、行方向に延びる走査線と列方向に延びるデータ線とに接続された状態で2次元マトリクス状に配列された表示部、及び、
基準電圧と映像信号電圧とをデータ線に交互に供給する信号出力回路、
を備えており、
信号出力回路は、
データ線が接続される出力ノード、
基準電圧が印加される基準電圧ノード、
入力される階調信号に応じて映像信号電圧を出力するソースアンプ、
ソースアンプの出力側と出力ノードとの間に設けられた第1スイッチ、
基準電圧ノードと出力ノードとの間に設けられた第2スイッチ、及び、
ソースアンプの電源供給経路に設けられた第3スイッチ、
を含んでいる、
表示装置の駆動方法であって、
行単位で表示素子を走査する走査期間内において、第1スイッチが導通し且つ第2スイッチが非導通である状態と第2スイッチが非導通であり且つ第2スイッチが導通する状態とを切り替え、
第1スイッチが導通状態とされる場合には第3スイッチを導通状態とし、第1スイッチが非導通状態とされる場合には第3スイッチを非導通状態とする、
表示装置の駆動方法である。
電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子が、行方向に延びる走査線と列方向に延びるデータ線とに接続された状態で2次元マトリクス状に配列された表示部、及び、
基準電圧と映像信号電圧とをデータ線に交互に供給する信号出力回路、
を備えており、
信号出力回路は、
データ線が接続される出力ノード、
基準電圧が印加される基準電圧ノード、
入力される階調信号に応じて映像信号電圧を出力するソースアンプ、
ソースアンプの出力側と出力ノードとの間に設けられた第1スイッチ、
基準電圧ノードと出力ノードとの間に設けられた第2スイッチ、及び、
ソースアンプの電源供給経路に設けられた第3スイッチ、
を含んでいる、
表示装置の駆動方法であって、
行単位で表示素子を走査する走査期間内において、第1スイッチが導通し且つ第2スイッチが非導通である状態と第2スイッチが非導通であり且つ第2スイッチが導通する状態とを切り替え、
第1スイッチが導通状態とされる場合には第3スイッチを導通状態とし、第1スイッチが非導通状態とされる場合には第3スイッチを非導通状態とする、
表示装置の駆動方法である。
本開示に係る表示装置および表示装置の駆動方法ならびに信号出力回路によれば、基準電圧と映像信号電圧とをデータ線に交互に供給する信号出力回路における消費電力を抑えることができる。また、信号出力回路全体として熱設計上の余裕が増すので、信号出力回路を構成する半導体装置の高集積化およびコストダウンを図ることもできる。
以下、図面を参照して、実施形態に基づいて本開示を説明する。本開示は実施形態に限定されるものではなく、実施形態における種々の数値や材料は例示である。以下の説明において、同一要素または同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は、以下の順序で行う。
1.本開示に係る表示装置および表示装置の駆動方法ならびに信号出力回路、全般に関する説明
2.第1の実施形態
3.第2の実施形態、
4.第3の実施形態、その他
1.本開示に係る表示装置および表示装置の駆動方法ならびに信号出力回路、全般に関する説明
2.第1の実施形態
3.第2の実施形態、
4.第3の実施形態、その他
[本開示に係る表示装置および表示装置の駆動方法ならびに信号出力回路、全般に関する説明]
本開示の信号出力回路、本開示の表示装置を構成する信号出力回路、あるいは本開示の表示装置の駆動方法に用いられる信号出力回路(以下、これらを単に、本開示の信号出力回路と呼ぶ場合がある)は、
所定の電源電圧が印加される電源電圧ノード、及び、
電源電圧ノードと出力ノードとの間に設けられた第4スイッチ、
を更に備えており、
行単位で表示素子を走査する走査期間内において、第1スイッチが非導通であり且つ第2スイッチが導通する状態と第1スイッチが導通し且つ第2スイッチが非導通である状態との間に、第1スイッチ及び第2スイッチが非導通の状態で第4スイッチが導通状態とされる構成とすることができる。
本開示の信号出力回路、本開示の表示装置を構成する信号出力回路、あるいは本開示の表示装置の駆動方法に用いられる信号出力回路(以下、これらを単に、本開示の信号出力回路と呼ぶ場合がある)は、
所定の電源電圧が印加される電源電圧ノード、及び、
電源電圧ノードと出力ノードとの間に設けられた第4スイッチ、
を更に備えており、
行単位で表示素子を走査する走査期間内において、第1スイッチが非導通であり且つ第2スイッチが導通する状態と第1スイッチが導通し且つ第2スイッチが非導通である状態との間に、第1スイッチ及び第2スイッチが非導通の状態で第4スイッチが導通状態とされる構成とすることができる。
この場合において、信号出力回路は、第4スイッチが導通状態となる時間の長さを制御することによって出力ノードに接続されるデータ線に印加されるプリチャージ電圧の値を制御するプリチャージ制御回路を更に備えている構成とすることができる。
この場合において、プリチャージ制御回路は、階調信号の値に基づいて、第4スイッチが導通状態となる時間の長さを制御する構成とすることができる。
上述した各種の好ましい構成を含む本開示の信号出力回路は、階調信号の値に基づいてソースアンプのバイアス電流の値を制御するバイアス制御回路を更に備えている構成とすることができる。
この場合において、バイアス制御回路は、階調信号の値に基づいてソースアンプのバイアス電流の値を制御する構成とすることができる。
上述した各種の好ましい構成を含む本開示の信号出力回路にあっては、外部のタイミングコントローラから送られるデータを受信する差動受信部を備えると共に、受信したデータに基づいて階調信号を生成するように構成されており、
差動受信部が有する差動増幅器の電源供給経路は、外部のタイミングコントローラが画像表示に寄与するデータを送信しているか否かを示す信号に基づいて、導通状態/非導通状態が制御される構成とすることができる。
差動受信部が有する差動増幅器の電源供給経路は、外部のタイミングコントローラが画像表示に寄与するデータを送信しているか否かを示す信号に基づいて、導通状態/非導通状態が制御される構成とすることができる。
上述した各種の好ましい構成を含む本開示の信号出力回路は、周知の回路素子等を用いて構成することができる。後述する電源部や走査回路についても同様である。
表示装置は、所謂モノクロ表示の構成であってもよいし、カラー表示の構成であってもよい。カラー表示の構成とする場合には、1つの画素は複数の副画素から成る構成、具体的には、1つの画素は、赤色発光副画素、緑色発光副画素、及び、青色発光副画素の3つの副画素から成る構成とすることができる。更には、これらの3種の副画素に更に1種類あるいは複数種類の副画素を加えた1組(例えば、輝度向上のために白色光を発光する副画素を加えた1組、色再現範囲を拡大するために補色を発光する副画素を加えた1組、色再現範囲を拡大するためにイエローを発光する副画素を加えた1組、色再現範囲を拡大するためにイエロー及びシアンを発光する副画素を加えた1組)から構成することもできる。
表示装置の画素(ピクセル)の値として、VGA(640,480)、S−VGA(800,600)、XGA(1024,768)、APRC(1152,900)、S−XGA(1280,1024)、U−XGA(1600,1200)、HD−TV(1920,1080)、Q−XGA(2048,1536)の他、(1920,1035)、(720,480)、(1280,960)等、画像表示用解像度の幾つかを例示することができるが、これらの値に限定するものではない。
表示素子を構成する電流駆動型の発光部として、有機エレクトロルミネッセンス発光部、LED発光部、半導体レーザ発光部などを挙げることができる。これらの発光部は、周知の材料や方法を用いて構成することができる。平面型の表示装置を構成する観点からは、中でも、発光部は有機エレクトロルミネッセンス発光部から成る構成が好ましい。
表示部を構成する表示素子は、或る平面内に形成され(例えば、支持体上に形成され)ており、発光部は、例えば、層間絶縁層を介して、発光部を駆動する駆動回路の上方に形成されている。
発光部を駆動する駆動回路は、例えば、トランジスタや容量部から成る回路として構成することができる。駆動回路を構成するトランジスタとして、例えば、nチャネル型の薄膜トランジスタ(TFT)を挙げることができる。トランジスタは、エンハンスメント型であってもよいし、デプレッション型であってもよい。nチャネル型のトランジスタにあってはLDD構造(Lightly Doped Drain構造)が形成されていてもよい。場合によっては、LDD構造は非対称に形成されていてもよい。例えば、駆動トランジスタに大きな電流が流れるのは表示素子の発光時であるので、発光時においてドレイン領域となる一方のソース/ドレイン領域にのみLDD構造を形成した構成とすることもできる。尚、例えば、pチャネル型の薄膜トランジスタを用いてもよい。データ線に規準電圧と映像信号電圧とを交互に印加するといった本開示の動作に適合する限り、駆動回路の構成は特に限定するものではない。
1つのトランジスタの有する2つのソース/ドレイン領域において、「一方のソース/ドレイン領域」という用語を、電源側に接続されたソース/ドレイン領域といった意味において使用する場合がある。また、トランジスタが導通状態にあるとは、ソース/ドレイン領域間にチャネルが形成されている状態を意味する。係るトランジスタの一方のソース/ドレイン領域から他方のソース/ドレイン領域に電流が流れているか否かは問わない。一方、トランジスタが非導通状態にあるとは、ソース/ドレイン領域間にチャネルが形成されていない状態を意味する。また、ソース/ドレイン領域は、不純物を含有したポリシリコンやアモルファスシリコン等の導電性物質から構成することができるだけでなく、金属、合金、導電性粒子、これらの積層構造、有機材料(導電性高分子)から成る層から構成することができる。
駆動回路を構成する容量部は、一方の電極、他方の電極、及び、これらの電極に挟まれた誘電体層から構成することができる。駆動回路を構成する上述したトランジスタ及び容量部は、或る平面内に形成され(例えば、支持体上に形成され)、発光部は、例えば、層間絶縁層を介して、駆動回路を構成するトランジスタ及び容量部の上方に形成されている。また、駆動トランジスタの他方のソース/ドレイン領域は、発光部の一端(発光部に備えられたアノード電極等)に、例えば、コンタクトホールを介して接続されている。尚、半導体基板等にトランジスタを形成した構成であってもよい。
走査線やデータ線、あるいは後述する給電線などといった各種の配線は、或る平面上(例えば、支持体上)に形成される。これらの配線は、周知の構成や構造とすることができる。
支持体や後述する基板の構成材料として、高歪点ガラス、ソーダガラス(Na2O・CaO・SiO2)、硼珪酸ガラス(Na2O・B2O3・SiO2)、フォルステライト(2MgO・SiO2)、鉛ガラス(Na2O・PbO・SiO2)等のガラス材料の他、可撓性を有する高分子材料、例えば、ポリエーテルスルホン(PES)やポリイミド、ポリカーボネート(PC)、ポリエチレンテレフタレート(PET)に例示される高分子材料を例示することができる。尚、支持体や基板の表面に各種のコーティングが施されていてもよい。支持体と基板の構成材料は、同じであってもよいし異なっていてもよい。可撓性を有する高分子材料から成る支持体および基板を用いれば、可撓性を有する表示装置を構成することができる。
本明細書における各種の式に示す条件は、式が数学的に厳密に成立する場合の他、式が実質的に成立する場合にも満たされる。式の成立に関し、表示素子や表示装置の設計上あるいは製造上生ずる種々のばらつきの存在は許容される。
以下の説明で用いるタイミングチャートにおいて、各期間を示す横軸の長さ(時間長)は模式的なものであり、各期間の時間長の割合を示すものではない。縦軸においても同様である。また、タイミングチャートにおける波形の形状も模式的なものである。
[第1の実施形態]
第1の実施形態は、本開示に係る表示装置および表示装置の駆動方法ならびに信号出力回路に関する。
第1の実施形態は、本開示に係る表示装置および表示装置の駆動方法ならびに信号出力回路に関する。
図1は、第1の実施形態に係る表示装置の概念図である。表示装置1は、電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子10が、行方向に延びる走査線SCLと列方向に延びるデータ線DTLとに接続された状態で2次元マトリクス状に配列された表示部20、及び、基準電圧と映像信号電圧とをデータ線DTLに交互に供給する信号出力回路120を備えている。走査線SCLには、走査回路110から走査信号が供給される。表示素子10を構成する発光部は、例えば有機エレクトロルミネッセンス発光部から成る。
表示部20は、更に、行方向に並ぶ表示素子10に接続される給電線PS1と、全ての表示素子10に共通に接続される第2の給電線PS2を備えている。給電線PS1には、電源部100から所定の電圧(後述するVCC-H及びVCC-L)が供給される。第2の給電線PS2には、共通の電圧(後述するVCat)が供給される。尚、給電線PS1及び給電線PS2並びに走査線SCL及びデータ線DTLと、表示素子10との接続関係は、後述する図2を参照して、後で詳しく説明する。
表示部20が画像を表示する領域(表示領域)は、行方向(図1においてX方向)にN個、列方向(図1においてY方向)にM個、合計N×M個の、2次元マトリクス状に配列された表示素子10から構成されている。表示領域における表示素子10の行数はMであり、各行を構成する表示素子10の数はNである。尚、図1においては、3×3個の表示素子10を図示しているが、これは、あくまでも例示に過ぎない。
走査線SCL及び給電線PS1の本数はそれぞれM本である。第m行目(但し、m=1,2・・・,M)の表示素子10は、第m番目の走査線SCLm及び第m番目の給電線PS1mに接続されており、1つの表示素子行を構成する。
また、データ線DTLの本数はN本である。第n列目(但し、n=1,2・・・,N)の表示素子10は、第n番目のデータ線DTLnに接続されている。
表示装置1は、例えばモノクロ表示の表示装置であり、1つの表示素子10が1つの画素を構成する。走査回路110からの走査信号によって、表示装置1は行単位で線順次走査される。第m行、第n列目に位置する表示素子10を、以下、第(n,m)番目の表示素子10あるいは第(n,m)番目の画素と呼ぶ。
表示装置1にあっては、第m行目に配列されたN個の画素のそれぞれを構成する表示素子10が同時に駆動される。換言すれば、行方向に沿って配されたN個の表示素子10にあっては、その発光/非発光のタイミングは、それらが属する行単位で制御される。表示装置1の表示フレームレートをFR(回/秒)と表せば、表示装置1を行単位で線順次走査するときの1行当たりの走査期間(いわゆる水平走査期間)は、(1/FR)×(1/M)秒未満である。
表示装置1の信号出力回路120には、例えば図示せぬ装置から、表示すべき画像に応じた階調信号DTinが入力される。入力される階調信号DTinのうち、第(n,m)番目の表示素子10に対応する階調信号をDTin(n,m)と表す場合がある。また、階調信号DTin(n,m)の値に基づいて信号出力回路120がデータ線DTLnに印加する映像信号電圧をVSig(n,m)またはVSig_mと表す場合がある。
説明の都合上、階調信号DTin(n,m)の階調ビット数は4ビットであるとする。入力信号DTin(n,m)の階調値は、表示すべき画像の輝度に応じて、0乃至15のいずれかの値となる。ここでは、階調値が大きいほど表示すべき画像の輝度が高いものとする。
図2は、第n番目のデータ線の駆動に寄与する信号出力回路の部分の構成を説明するための模式的なブロック図と、信号出力回路および走査回路ならびに電源部と第(m,n)番目の表示素子との接続関係を説明するための模式的な回路図とを示した図である。
信号出力回路120の構成について詳しく説明する。信号出力回路120は、
データ線DTLnが接続される出力ノード126、
基準電圧VOfsが印加される基準電圧ノード122A、
入力される階調信号DTinに応じて映像信号電圧VSigを出力するソースアンプ124、
ソースアンプ124の出力側と出力ノード126との間に設けられた第1スイッチSW1、
基準電圧ノード122Aと出力ノード126との間に設けられた第2スイッチSW2、及び、
ソースアンプ124の電源供給経路に設けられた第3スイッチSW3、
を含んでいる。
データ線DTLnが接続される出力ノード126、
基準電圧VOfsが印加される基準電圧ノード122A、
入力される階調信号DTinに応じて映像信号電圧VSigを出力するソースアンプ124、
ソースアンプ124の出力側と出力ノード126との間に設けられた第1スイッチSW1、
基準電圧ノード122Aと出力ノード126との間に設けられた第2スイッチSW2、及び、
ソースアンプ124の電源供給経路に設けられた第3スイッチSW3、
を含んでいる。
第1スイッチSW1、第2スイッチSW2及び第3スイッチSW3の非導通状態/導通状態は、スイッチ制御回路125からの信号EN1,EN2,EN3に基づいて制御される。
符号121は、表示装置1の走査に併せて階調信号DTin(n,1)ないしDTin(n,M)が順次入力されるノードを示す。符号122Bは、ソースアンプ124を動作させるための所定の電圧VDD1が供給されるノードを示す。
電圧VDD1の値は、ソースアンプ124が映像信号電圧VSigの設計上の最大値を支障なく出力できるような値に設定される。
ノード121から入力される階調信号DTinは、D/Aコンバータ123によってアナログ化された後、例えば非反転増幅回路から成るソースアンプ124の入力側に入力される。そして、ソースアンプ124の出力側から映像信号電圧VSigが出力される。
ソースアンプ124を動作させるための電圧として、ノード122Bから電圧VDD1が供給される。図2に示す例では、ソースアンプ124の電源供給経路は、ノード122Bからグラウンド(GND)に至る経路である。第3スイッチSW3は、この経路に設けられている。図に示す例では接地側にスイッチが設けられているが、電源側に設けられていてもよいし、接地側と電源側のそれぞれに設けられていてもよい。
ソースアンプ124の構成は特に限定するものではない。以下、図3ないし図5を参照して、ソースアンプ124の3つの構成例について説明する。
図3は、ソースアンプの構造を説明するための模式的な回路図である。
ソースアンプ124は、例えば電界効果トランジスタ(FET)から成るトランジスタ等から構成されている。ソースアンプ124は、例えば、差動増幅段124Aと利得段124Bから成る。差動増幅段124Aは、pチャネル型のトランジスタQ11及びQ12並びにnチャネル型のトランジスタQ13及びQ14から成るカレントミラー回路から構成されており、トランジスタQ13のゲートにD/Aコンバータ123の出力が印加される。利得段124Bは、pチャネル型のトランジスタQ17及びnチャネル型のトランジスタQ18、並びにコンデンサCGから構成されている。
差動増幅段124Aは、直列接続されたnチャネル型のトランジスタQ15及びQ16を介して接地されている。
トランジスタQ16は、ソースアンプ124のバイアス電流の値を設定するために用いられ、ゲートには所定の一定電圧VFix_biasが印加される。VFix_biasの値は、表示装置1の仕様などに基づいて適宜設定される。
また、上述したトランジスタQ15のゲートには、スイッチ制御回路125からの信号EN3が印加される。トランジスタQ15はソースアンプ124の電源供給経路に直列に接続されており、第3スイッチSW3に対応する。
図3に示すソースアンプは、信号の受け側をnチャネル型のトランジスタから構成したが、pチャネル型のトランジスタから構成することもできる。以下、図を参照して説明する。
図4は、ソースアンプの他の構成例を説明するための模式的な回路図である。
この構成にあっては、差動増幅段124Aは、nチャネル型のトランジスタQ21及びQ22並びにpチャネル型のトランジスタQ23及びQ24から成るカレントミラー回路から構成されており、トランジスタQ23のゲートにD/Aコンバータ123の出力が印加される。利得段124Bは、nチャネル型のトランジスタQ27及びpチャネル型のトランジスタQ28、並びにコンデンサCGから構成されている。
差動増幅段124Aは、直列接続されたpチャネル型のトランジスタQ25及びトランジスタQ26を介して電源側に接続されている。
トランジスタQ26は、ソースアンプ124のバイアス電流の値を設定するために用いられ、ゲートには所定の一定電圧VFix_biasが印加される。VFix_biasの値は、表示装置1の仕様などに基づいて適宜設定される。
また、上述したトランジスタQ25のゲートには、スイッチ制御回路125からの信号EN3が印加される。トランジスタQ25はソースアンプ124の電源供給経路に直列に接続されており、第3スイッチSW3に対応する。
図3及び図4に示す例は、差動増幅段124Aにおける電流経路が第3スイッチSW3によって開閉されるといった構成である。これに対し、差動増幅段124Aおよび利得段124B全体における電流経路が第3スイッチSW3によって開閉されるといった構成とすることもできる。以下、図を参照して説明する。
図5は、ソースアンプの更に他の構成例を説明するための模式的な回路図である。
差動増幅段124Aは、pチャネル型のトランジスタQ31及びQ32並びにnチャネル型のトランジスタQ33及びQ34から成るカレントミラー回路から構成されており、トランジスタQ33のゲートにD/Aコンバータ123の出力が印加される。利得段124Bは、pチャネル型のトランジスタQ36及びnチャネル型のトランジスタQ37、並びにコンデンサCGから構成されている。差動増幅段124Aは、nチャネル型のトランジスタQ35を介して接地されている。nチャネル型のトランジスタQ35及びQ37は、ソースアンプ124のバイアス電流の値を設定するために用いられ、それらのゲートには、所定の一定電圧VFix_biasが印加される。pチャネル型のトランジスタQ38及びnチャネル型のトランジスタQ39は、ソースアンプ124の電源供給経路に直列に接続されており、第3スイッチSW3に対応する。尚、図5では、接地側の第3スイッチを符号SW31と表し、電源側の第3スイッチを符号SW32と表した。トランジスタQ38及びQ39のゲートには、スイッチ制御回路125からの信号EN3が印加される。より詳しくは、トランジスタQ38には信号EN3が直接印加され、トランジスタQ39には反転回路NTGを介して信号EN3が印加される。尚、トランジスタQ38及びQ39のうち何れか一方のみを設けるといった構成とすることもできる。
以上、信号出力回路120の構成について説明した。次いで、本開示の特徴である信号出力回路120の動作について説明する。
図6は、信号出力回路の動作を説明するための模式的なタイミングチャートである。
図6に示すデータ線DTLnの波形は、後述する図18に示すデータ線DTLnの波形に対応する。尚、図18に示す波形は模式化されており、波形の鈍り等は省略されている。図6に示す符号Hm-2,Hm-1,Hm,Hm+1は、それぞれ、第(m−2)行目,第(m−1)行目,第m行目,第(m+1)行目の表示素子10に対応する水平走査期間を示す。他の水平走査期間においても同様である。尚、図6に示す「前の発光期間、非発光期間、発光期間」については、第3の実施形態の後半において、図18等を参照して説明する。
上述したように、図2に示す信号出力回路120において、第1スイッチSW1、第2スイッチSW2及び第3スイッチSW3の非導通状態/導通状態は、スイッチ制御回路125からの信号EN1,EN2,EN3に基づいて制御される。スイッチ制御回路125は、例えば外部から供給されるクロック信号に基づいて動作する。
そして、行単位で表示素子10を走査する走査期間内(即ち、水平走査期間内)において、第1スイッチSW1が非導通であり且つ第2スイッチSW2が導通する状態と第1スイッチSW1が導通し且つ第2スイッチSW2が非導通である状態とが切り替えられる。従って、出力ノード126に接続されたデータ線DTLnには、図6に示すように、基準電圧VOfs(例えば0ボルト)と映像信号電圧VSig(例えば0〜15ボルト)とが交互に供給される。
ここで、第3スイッチSW3は、第1スイッチSW1が導通状態とされる場合には導通状態とされ、第1スイッチSW1が非導通状態とされる場合には非導通状態とされる。
従って、出力ノード126にソースアンプ124の出力側が接続されるときには、ソースアンプ124の電源供給路は遮断されないので、ソースアンプ124は動作状態である。一方、出力ノード126にソースアンプ124の出力側が接続されないとき(換言すれば、ソースアンプ124を動作させる必要がないとき)には、ソースアンプ124の電源供給路が遮断される。これにより、定常的にソースアンプ124を動作させるといった構成に比べて、ソースアンプ124の消費電力を抑えることができる。
基本的に、信号出力回路120は各データ線DTLの本数に対応する個数のソースアンプ124を備える必要がある。ソースアンプ124の消費電力を抑えることによって信号出力回路全体として熱設計上の余裕が増すので、信号出力回路を構成する半導体装置の高集積化およびコストダウンを図ることもできる。
次いで、表示素子10の構成について説明する。尚、表示装置全体の動作は第1の実施形態と後述する第2の実施形態および第3の実施形態とで基本的に共通であるので、説明の都合上、第3の実施形態の後半において詳しく説明する。
図2に示すように、表示素子10は、電流駆動型の発光部ELPと駆動回路11を含んでいる。駆動回路11は、ゲート電極とソース/ドレイン領域とを有する駆動トランジスタTRD、及び、容量部C1を少なくとも備えており、駆動トランジスタTRDのソース/ドレイン領域を介して発光部ELPに電流が流れる。後で図7を参照して詳しく説明するが、表示素子10は、駆動回路11と、この駆動回路11に接続された発光部ELPとが積層された構造を有する。
駆動回路11は、駆動トランジスタTRDに加えて、更に、書込みトランジスタTRWを備えている。駆動トランジスタTRDと書込みトランジスタTRWは、nチャネル型のTFTから成る。尚、例えば書込みトランジスタTRWがpチャネル型のTFTから成る構成とすることもできる。また、駆動回路11は更に別のトランジスタを備えていてもよい。
容量部C1は、駆動トランジスタTRDのソース領域に対するゲート電極の電圧(所謂ゲート−ソース間電圧)を保持するために用いられる。この場合の「ソース領域」とは、発光部ELPが発光するときに「ソース領域」として働く側のソース/ドレイン領域を意味する。表示素子10の発光状態においては、駆動トランジスタTRDの一方のソース/ドレイン領域(図2において給電線PS1に接続されている側)はドレイン領域として働き、他方のソース/ドレイン領域(発光部ELPの一端、具体的には、アノード電極に接続されている側)はソース領域として働く。容量部C1を構成する一方の電極と他方の電極は、それぞれ、駆動トランジスタTRDの他方のソース/ドレイン領域とゲート電極に接続されている。
書込みトランジスタTRWは、走査線SCLに接続されたゲート電極と、データ線DTLに接続された一方のソース/ドレイン領域と、駆動トランジスタTRDのゲート電極に接続された他方のソース/ドレイン領域とを有する。
駆動トランジスタTRDのゲート電極は、書込みトランジスタTRWの他方のソース/ドレイン領域と容量部C1の他方の電極とが接続された、第1ノードND1を構成する。駆動トランジスタTRDの他方のソース/ドレイン領域は、容量部C1の一方の電極と発光部ELPのアノード電極とが接続された、第2ノードND2を構成する。
発光部ELPの他端(具体的には、カソード電極)は、第2の給電線PS2に接続されている。尚、図1に示すように、第2の給電線PS2は、全ての表示素子10において共通である。
発光部ELPのカソード電極には、第2の給電線PS2から、後述する所定の電圧VCatが印加される。発光部ELPの容量を符号CELで表す。また、発光部ELPの発光に必要とされる閾値電圧をVth-ELとする。即ち、発光部ELPのアノード電極とカソード電極との間にVth-EL以上の電圧が印加されると、発光部ELPは発光する。
発光部ELPは、例えば、アノード電極、正孔輸送層、発光層、電子輸送層、及び、カソード電極等から成る周知の構成や構造を有する。
図2に示す駆動トランジスタTRDは、表示素子10の発光状態においては、飽和領域で動作するように電圧設定されており、以下の式(1)に従ってドレイン電流Idsを流すように駆動される。上述したように、表示素子10の発光状態においては、駆動トランジスタTRDの一方のソース/ドレイン領域はドレイン領域として働き、他方のソース/ドレイン領域はソース領域として働く。説明の都合上、以下、駆動トランジスタTRDの一方のソース/ドレイン領域を単にドレイン領域と呼び、他方のソース/ドレイン領域を単にソース領域と呼ぶ場合がある。尚、
μ :実効的な移動度
L :チャネル長
W :チャネル幅
Vgs:ソース領域に対するゲート電極の電圧
Vth:閾値電圧
Cox:(ゲート絶縁層の比誘電率)×(真空の誘電率)/(ゲート絶縁層の厚さ)
k≡(1/2)・(W/L)・Cox
とする。
μ :実効的な移動度
L :チャネル長
W :チャネル幅
Vgs:ソース領域に対するゲート電極の電圧
Vth:閾値電圧
Cox:(ゲート絶縁層の比誘電率)×(真空の誘電率)/(ゲート絶縁層の厚さ)
k≡(1/2)・(W/L)・Cox
とする。
Ids=k・μ・(Vgs−Vth)2 (1)
このドレイン電流Idsが発光部ELPを流れることで、表示素子10の発光部ELPが発光する。更には、このドレイン電流Idsの値の大小によって、表示素子10の発光部ELPにおける光の強さが制御される。
以下の説明において、電圧あるいは電位の値を以下のとおりとするが、これは、あくまでも説明のための値であり、これらの値に限定されるものではない。
VSig :映像信号電圧
・・・0ボルト〜15ボルト
VOfs :駆動トランジスタTRDのゲート電極(第1ノードND1)に印加する基準電圧
・・・0ボルト
VCC-H :発光部ELPに電流を流すための駆動電圧
・・・20ボルト
VCC-L :駆動トランジスタTRDの他方のソース/ドレイン領域(第2ノードND2)の
電位を初期化するための初期化電圧
・・・−10ボルト
Vth :駆動トランジスタTRDの閾値電圧
・・・3ボルト
VCat :発光部ELPのカソード電極に印加される電圧
・・・0ボルト
Vth-EL:発光部ELPの閾値電圧
・・・4ボルト
・・・0ボルト〜15ボルト
VOfs :駆動トランジスタTRDのゲート電極(第1ノードND1)に印加する基準電圧
・・・0ボルト
VCC-H :発光部ELPに電流を流すための駆動電圧
・・・20ボルト
VCC-L :駆動トランジスタTRDの他方のソース/ドレイン領域(第2ノードND2)の
電位を初期化するための初期化電圧
・・・−10ボルト
Vth :駆動トランジスタTRDの閾値電圧
・・・3ボルト
VCat :発光部ELPのカソード電極に印加される電圧
・・・0ボルト
Vth-EL:発光部ELPの閾値電圧
・・・4ボルト
図7に表示部における表示素子を含む部分の模式的な一部断面図を示す。駆動回路11を構成するトランジスタTRD,TRW及び容量部C1は支持体21上に形成され、発光部ELPは、例えば、層間絶縁層40を介して、駆動回路11を構成するトランジスタTRD,TRW及び容量部C1の上方に形成されている。また、駆動トランジスタTRDの他方のソース/ドレイン領域は、発光部ELPに備えられたアノード電極に、コンタクトホールを介して接続されている。尚、図7においては、駆動トランジスタTRDのみを図示する。その他のトランジスタは隠れて見えない。
図7を参照して、表示素子10の構成を具体的に説明する。駆動トランジスタTRDは、ゲート電極31、ゲート絶縁層32、半導体層33に設けられたソース/ドレイン領域35,35、及び、ソース/ドレイン領域35,35の間の半導体層33の部分が該当するチャネル形成領域34から構成されている。一方、容量部C1は、他方の電極36、ゲート絶縁層32の延在部から構成された誘電体層、及び、一方の電極37から成る。ゲート電極31、ゲート絶縁層32の一部、及び、容量部C1を構成する他方の電極36は、支持体21上に形成されている。駆動トランジスタTRDの一方のソース/ドレイン領域35は配線38(給電線PS1に対応する)に接続され、他方のソース/ドレイン領域35は一方の電極37に接続されている。駆動トランジスタTRD及び容量部C1等は、層間絶縁層40で覆われており、層間絶縁層40上に、アノード電極51、正孔輸送層、発光層、電子輸送層、及び、カソード電極53から成る発光部ELPが設けられている。尚、図面においては、正孔輸送層、発光層、及び、電子輸送層を1層52で表した。発光部ELPが設けられていない層間絶縁層40の部分の上には、第2層間絶縁層54が設けられ、第2層間絶縁層54及びカソード電極53上には透明な基板22が配置されており、発光層にて発光した光は、基板22を通過して、外部に出射される。尚、一方の電極37とアノード電極51とは、層間絶縁層40に設けられたコンタクトホールによって接続されている。また、カソード電極53は、第2層間絶縁層54、層間絶縁層40に設けられたコンタクトホール56,55を介して、ゲート絶縁層32の延在部上に設けられた配線39(第2の給電線PS2に対応する)に接続されている。
[第2の実施形態]
第2の実施形態も、本開示に係る表示装置および表示装置の駆動方法ならびに信号出力回路に関する。
第2の実施形態も、本開示に係る表示装置および表示装置の駆動方法ならびに信号出力回路に関する。
第2の実施形態は、信号出力回路が、電源電圧ノードと出力ノードとの間に設けられた第4スイッチ、第4スイッチが導通状態となる時間の長さを制御することによって出力ノードに接続されるデータ線に印加されるプリチャージ電圧の値を制御するプリチャージ制御回路、及び、階調信号の値に基づいてソースアンプのバイアス電流の値を制御するバイアス制御回路を更に備えている点が、第1の実施形態と主に相違する。
第2の実施形態に係る表示装置2の模式図は、図1において画像表示部1を画像表示部2と、信号出力回路120を信号出力回路220と読み替えればよい。
表示装置2における信号出力回路220を除いた他の構成要素は、第1の実施形態における表示装置1の構成要素と同一である。これらについての説明は省略する。
図8は、第n番目のデータ線の駆動に寄与する信号出力回路の部分の構成を説明するための模式的なブロック図と、信号出力回路および走査回路ならびに電源部と第(m,n)番目の表示素子との接続関係を説明するための模式的な回路図とを示した図である。
信号出力回路220の構成について詳しく説明する。信号出力回路220は、
データ線DTLnが接続される出力ノード126、
基準電圧VOfsが印加される基準電圧ノード122A、
入力される階調信号DTinに応じて映像信号電圧VSigを出力するソースアンプ224、
ソースアンプ224の出力側と出力ノード126との間に設けられた第1スイッチSW1、
基準電圧ノード122Aと出力ノード126との間に設けられた第2スイッチSW2、及び、
ソースアンプ224の電源供給経路に設けられた第3スイッチSW3、
を含んでいる。尚、ソースアンプ224を除く他の構成要素は、第1の実施形態において図2を参照して説明した構成要素と同様である。
データ線DTLnが接続される出力ノード126、
基準電圧VOfsが印加される基準電圧ノード122A、
入力される階調信号DTinに応じて映像信号電圧VSigを出力するソースアンプ224、
ソースアンプ224の出力側と出力ノード126との間に設けられた第1スイッチSW1、
基準電圧ノード122Aと出力ノード126との間に設けられた第2スイッチSW2、及び、
ソースアンプ224の電源供給経路に設けられた第3スイッチSW3、
を含んでいる。尚、ソースアンプ224を除く他の構成要素は、第1の実施形態において図2を参照して説明した構成要素と同様である。
第1スイッチSW1、第2スイッチSW2及び第3スイッチSW3の非導通状態/導通状態は、スイッチ制御回路225からの信号EN1,EN2,EN3に基づいて制御される。これらのスイッチは、第1の実施形態とは異なるタイミングで制御される。
そして、第2の実施形態に係る信号出力回路220は、
所定の電源電圧VDD2が印加される電源電圧ノード222C、及び、
電源電圧ノード222Cと出力ノード126との間に設けられた第4スイッチSW4、を更に備えている。
所定の電源電圧VDD2が印加される電源電圧ノード222C、及び、
電源電圧ノード222Cと出力ノード126との間に設けられた第4スイッチSW4、を更に備えている。
また、信号出力回路220は、第4スイッチSW4が導通状態となる時間の長さを制御することによって出力ノード126に接続されるデータ線DTLに印加されるプリチャージ電圧の値を制御するプリチャージ制御回路227を更に備えている。そして、プリチャージ制御回路227は、階調信号DTinの値に基づいて、第4スイッチSW4が導通状態となる時間の長さを制御する。
また、第2の実施形態に係る信号出力回路220は、階調信号DTinの値に基づいてソースアンプ224のバイアス電流の値を制御するバイアス制御回路228を更に備えている。バイアス制御回路228は、階調信号DTinの値に基づいてソースアンプ224のバイアス電流の値を制御する。
ソースアンプ224の構成は、基本的には、第1の実施形態において説明したソースアンプ124の構成と同様である。符号224Aは差動増幅段、符号224Bは利得段を示す。但し、第1の実施形態とは異なり、ソースアンプ224に流すバイアス電流の値を設定するためのトランジスタのゲートには、バイアス制御回路228からの信号Vbiasが入力される。
第1の実施形態において図3ないし図5を参照して説明したソースアンプに対応する構成例を、図9ないし図11を参照して説明する。
図9は、ソースアンプの構造を説明するための模式的な回路図である。
差動増幅段224AにおけるトランジスタQ16のゲートにバイアス制御回路228からの信号Vbiasが入力される点が相違する他は、図3を参照して説明した構成と同様である。
図10は、ソースアンプの他の構成例を説明するための模式的な回路図である。
差動増幅段224AにおけるトランジスタQ26のゲートにバイアス制御回路228からの信号Vbiasが入力される点が相違する他は、図4を参照して説明した構成と同様である。
図5は、ソースアンプの更に他の構成例を説明するための模式的な回路図である。
差動増幅段224AにおけるトランジスタQ35のゲートにバイアス制御回路228からの信号Vbiasが入力される点が相違する他は、図5を参照して説明した構成と同様である。
以上、信号出力回路220の構成について説明した。次いで、信号出力回路220の動作について詳しく説明する。
図12は、信号出力回路の動作を説明するための模式的なタイミングチャートである。
図12は、第1の実施形態において参照した図6に対応する。図12に示すデータ線DTLnの波形は、基本的には、図18に示すデータ線DTLnの波形に対応する。尚、説明の都合上、図18に示す波形は模式化されており、波形の鈍りや、プリチャージ電圧の供給による波形変化といったことは省略されている。
第1の実施形態において説明した信号出力回路120と同様に、信号出力回路220においても、行単位で表示素子10を走査する走査期間内(即ち、水平走査期間内)において、第1スイッチSW1が非導通であり且つ第2スイッチSW2が導通する状態と第1スイッチSW1が導通し且つ第2スイッチSW2が非導通である状態とが切り替えられる。従って、出力ノード126に接続されたデータ線DTLnには、基準電圧VOfsと映像信号電圧VSigとが交互に供給される。そして、第3スイッチSW3は、第1スイッチSW1が導通状態とされる場合には導通状態とされ、第1スイッチSW1が非導通状態とされる場合には非導通状態とされる。
従って、第1の実施形態において説明したのと同様に、ソースアンプ224を動作させる必要がないときにはソースアンプ224の電源供給路が遮断され、ソースアンプ224の消費電力を抑えることができる。
しかしながら、基準電圧VOfsと映像信号電圧VSigとをデータ線DTLに交互に供給する場合、データ線DTLなどの負荷容量に応じて、ソースアンプ224からデータ線DTLに電流が流れる。このとき、ソースアンプ224では、データ線DTLに流れる電流とソースアンプ224内のトランジスタのオン抵抗等によって発熱が生ずる。
上述した発熱は、ソースアンプ224の出力における電圧変化を小さくすることによって抑制することができる。
そこで、信号出力回路220にあっては、行単位で表示素子10を走査する走査期間内において、第1スイッチSW1が非導通であり且つ第2スイッチSW2が導通する状態と第1スイッチSW1が導通し且つ第2スイッチSW2が非導通である状態との間に、第1スイッチSW1及び第2スイッチSW2が非導通の状態で第4スイッチSW4が導通状態とされる。プリチャージ制御回路227は、第4スイッチSW4が導通状態となる時間の長さを制御することによって出力ノード126に接続されるデータ線DTLに印加されるプリチャージ電圧の値を制御する。
基準電圧VOfsが0[ボルト]であるとすれば、プリチャージ電圧レベルVpcgは、以下の式(2)で与えられる。尚、
t :第4スイッチSW4が導通状態となる時間の長さ
τ :データ線DTLの負荷容量と負荷抵抗の積
とする。
t :第4スイッチSW4が導通状態となる時間の長さ
τ :データ線DTLの負荷容量と負荷抵抗の積
とする。
Vpcg=VDD2×{1−exp(−t/τ)} (2)
プリチャージ制御回路227は、階調信号DTinの値に基づいて、第4スイッチSW4が導通状態となる時間の長さを制御する。プリチャージ制御回路227には、階調信号DTinの値に対応したルックアップテーブルが備えられている。
図13は、プリチャージ電圧を設定するためのルックアップテーブルの構造を説明するための表である。
図13に示す例では、プリチャージ電圧の最大値は、映像信号電圧VSigの設計上の最大値の半分程度の値に設定されている。そして、映像信号電圧VSigが設計上の最大値の半分程度を下回る場合には、プリチャージ電圧は映像信号電圧VSigと同じ値になるように設定され、映像信号電圧VSigが設計上の最大値の半分程度を上回る場合には、プリチャージ電圧の最大値は、映像信号電圧VSigの設計上の最大値の半分程度の値となるように設定されている。
図8に示す電源電圧VDD2の値や、ルックアップテーブルにおける符号T1-0ないし符号T2-MAXの値は、上述したプリチャージ動作が支障なく行えるように、表示装置などの仕様に応じて適宜設定すればよい。例えば、VDD2=VDD1といった設定であってもよいし、VDD2<VDD1といった設定であってもよい。表示装置の仕様にもよるが、VDD2≒VDD1/2といった設定であってもよい。
上述したプリチャージ電圧を供給することによってソースアンプ224の出力における電圧変化を小さくすることができるので、ソースアンプ224の発熱が抑制される。尚、第4スイッチSW4を含む部分においては、プリチャージに伴う充放電電流による発熱が生ずるが、信号出力回路全体としては、発熱部がVDD1系統とVDD2系統とに分散するので熱設計上の余裕が増す。従って、信号出力回路を構成する半導体装置の高集積化およびコストダウンを図ることもできる。尚、黒表示時(例えば、VSig=0[ボルト])などの充放電電流が生じずプリチャージを必要としない場合は、スイッチSW4のオン時間を0秒としてプリチャージをしないといったことも可能である。
また、信号出力回路220にあっては、ソースアンプ224のバイアス電流の値が、階調信号DTinの値に基づいて制御される。
バイアス制御回路228には、階調信号DTinの値と、階調信号DTinの値とに対応したルックアップテーブルが備えられている。
図14は、バイアス電流を設定するためのルックアップテーブルの構造を説明するための表である。
図14に示す例では、バイアス電流は、映像信号電圧VSigが設計上の最大値であるときの値を100パーセント(Hレベル)として、75パーセント、50パーセント、25パーセント、0パーセント(Lレベル)の5段階で制御される。尚、図12ではこれを簡略化して、「H/…/L」と示した。
定性的には、映像信号電圧VSigの値が大きくなるほどデータ線に書き込む電流量が増えるので、バイアス電流が大きくなるように制御される。
これによって、表示素子10に映像信号電圧VSigを書き込む際のバイアスレベルが好適に制御されるので、階調信号DTinの値に関わらず一定のバイアスレベルに固定したといった構成に対して、ソースアンプによる電力消費を抑制することができる。
[第3の実施形態]
第3の実施形態も、本開示に係る表示装置および表示装置の駆動方法ならびに信号出力回路に関する。
第3の実施形態も、本開示に係る表示装置および表示装置の駆動方法ならびに信号出力回路に関する。
通常、表示装置は、外部から伝送されるデータに基づいて画像を表示する。第3の実施形態の信号出力回路は、外部のタイミングコントローラから送られるデータを受信する差動受信部を備えると共に、受信したデータに基づいて階調信号を生成するように構成されている。そして、差動受信部が有する差動増幅器の電源供給経路は、外部のタイミングコントローラが画像表示に寄与するデータを送信しているか否かを示す信号に基づいて、導通状態/非導通状態が制御される。
より具体的には、外部のタイミングコントローラが画像表示に寄与するデータを送信しているときに差動増幅器の電源供給経路を導通状態とし、そうでないときには非導通状態とする。これにより、差動受信部における消費電力を削減することができる。
第3の実施形態に係る表示装置3の模式図は、図1において画像表示部1を画像表示部3と、信号出力回路120を信号出力回路320と読み替えればよい。
表示装置3における信号出力回路320を除いた他の構成要素は、第1の実施形態における表示装置1の構成要素と同一である。これらについての説明は省略する。また、第n番目のデータ線の駆動に寄与する信号出力回路の部分は、図2を参照して説明した第1の実施の形態の構成とすることもできるし、図8を参照して説明した第2の実施の形態の構成とすることもできる。従って、第n番目のデータ線の駆動に関する説明は省略する。
図15は、第3の実施形態に係る信号出力回路の構成を説明するための模式的なブロック図である。
信号出力回路320には、例えば、外部のタイミングコントローラTxから、データが送信される。信号出力回路320は、外部のタイミングコントローラTxからのデータを受信する差動受信部321(Rxと呼ぶ場合もある)、差動受信部321のシリアル信号をパラレル信号に変換するシリアル/パラレル変換部320、シリアル/パラレル変換部320からのパラレルデータが入力されるシフトレジスタ部323、シフトレジスタ部323からの信号を保持するラッチ部324、ラッチ部が保持するデジタルデータを変換するD/Aコンバータ325、D/Aコンバータ325の出力を増幅してデータ線DTLに出力する出力部326から構成されている。
ここで、理解を助けるため、参考例について説明する。
図16Aは、タイミングコントローラと参考例の差動受信部との接続を説明するための模式的な回路図である。図16Bは、参考例の差動受信部の回路図である。
タイミングコントローラTxから参考例の差動受信部321’までは、差動信号伝送路を伝わってデータが伝送される。尚、符号Roは終端抵抗を示す。
図16Bに示すように、差動受信部321’は、例えば電界効果トランジスタ(FET)から成るトランジスタ等から構成されている。尚、図16Bでは、差動受信部321’における利得段は図示が省略されている。差動受信部321’は、pチャネル型のトランジスタT1及びT2並びにnチャネル型のトランジスタT3及びT4から成るカレントミラー回路から構成されており、トランジスタT3,T4のゲートに差動信号伝送路からの信号が印加される。トランジスタT5はバイアス電流を設定するトランジスタである。差動受信部321’を高速に動作させるほどバイアス電流を大きく設定する必要があり、バイアス電流に伴う消費電力も増加する。
図17Aは、タイミングコントローラと第3の実施形態に係る差動受信部との接続を説明するための模式的な回路図である。図17Bは、第3の実施形態に係る差動受信部の回路図である。
タイミングコントローラTxから画像表示に寄与するデータが送信されているときには、差動受信部は正常な動作をする必要がある。しかしながら、タイミングコントローラTxから有効なデータが送られていないときに、差動受信部をそのまま動作状態とすると、無駄に電力を消費することとなる。
そこで、図17Aに示すように、タイミングコントローラTxは、画像表示に寄与するデータを送信しているか否かを示す信号IF_ENを、差動受信部に送信する。
図17Bに示すように、第3の実施形態に係る差動受信部321にあっては、差動増幅器の電源供給経路にトランジスタT6が直列に接続されており、信号IF_ENは、そのゲートに入力される。そして、タイミングコントローラTxから画像表示に寄与するデータが送信されているときには、トランジスタT6は導通状態とされ、それ以外の場合には、非導通状態とされる。これによって、差動受信部321における消費電力の低減を図ることができる。
尚、図17Bに示す差動受信部321の構成は例示に過ぎない。例えば、図4に符号124Aで示す作動増幅段のような構成であってもよい。
以上、信号出力回路320の動作について詳しく説明した。次いで、第1の実施形態ないし第3の実施形態に共通する表示装置全体の動作の詳細を、図18、図19A及び19B、図20A及び20B、図21A及び21B、図22A及び22B、図23A及び23B、並びに、図24を参照して詳細に説明する。尚、データ線DTLへのプリチャージ電圧の印加は表示素子10の動作に影響を与えないので、説明の都合上、データ線DTLへのプリチャージ電圧の印加は省略して説明する。
[期間−TP(2)-1](図18、図19A参照)
この[期間−TP(2)-1]は、例えば、前の表示フレームにおける動作であり、前回の各種の処理完了後に第(n,m)番目の表示素子10が発光状態にある期間である。即ち、第(n,m)番目の画素を構成する表示素子10における発光部ELPには、後述する式(5’)に基づくドレイン電流Ids’が流れており、第(n,m)番目の画素を構成する表示素子10の輝度は、係るドレイン電流Ids’に対応した値である。ここで、書込みトランジスタTRWは非導通状態であり、駆動トランジスタTRDは導通状態である。第(n,m)番目の表示素子10の発光状態は、第(m+m’)行目に配列された表示素子10の水平走査期間の開始直前まで継続される。
この[期間−TP(2)-1]は、例えば、前の表示フレームにおける動作であり、前回の各種の処理完了後に第(n,m)番目の表示素子10が発光状態にある期間である。即ち、第(n,m)番目の画素を構成する表示素子10における発光部ELPには、後述する式(5’)に基づくドレイン電流Ids’が流れており、第(n,m)番目の画素を構成する表示素子10の輝度は、係るドレイン電流Ids’に対応した値である。ここで、書込みトランジスタTRWは非導通状態であり、駆動トランジスタTRDは導通状態である。第(n,m)番目の表示素子10の発光状態は、第(m+m’)行目に配列された表示素子10の水平走査期間の開始直前まで継続される。
上述したように、各水平走査期間に対応して、データ線DTLnには、基準電圧VOfsと映像信号電圧VSigとが供給される。しかしながら、書込みトランジスタTRWは非導通状態であるので、[期間−TP(2)-1]においてデータ線DTLnの電位(電圧)が変化しても、第1ノードND1と第2ノードND2の電位は変化しない(実際には、寄生容量等の静電結合による電位変化が生じ得るが、通常、これらは無視することができる)。後述する[期間−TP(2)0]においても同様である。
図18に示す[期間−TP(2)0]〜[期間−TP(2)6]は、前回の各種の処理完了後の発光状態が終了した後から、次の書込み処理が行われる直前までの動作期間である。[期間−TP(2)0]〜[期間−TP(2)7]において、第(n,m)番目の表示素子10は原則として非発光状態にある。図18に示すように、[期間−TP(2)5]、[期間−TP(2)6]及び[期間−TP(2)7]は第m番目の水平走査期間Hmに包含される。
また、[期間−TP(2)3]及び[期間−TP(2)5]において、走査線SCLからの走査信号に基づいて導通状態とされた書込みトランジスタTRWを介してデータ線DTLnから駆動トランジスタTRDのゲート電極に基準電圧VOfsを印加した状態で、給電線PS1から駆動電圧VCC-Hを駆動トランジスタTRDの一方のソース/ドレイン領域に印加し、以て、駆動トランジスタTRDの他方のソース/ドレイン領域の電位を基準電圧VOfsから駆動トランジスタTRDの閾値電圧を減じた電位に向かって近づける閾値電圧キャンセル処理を行う。
以下の説明においては、閾値電圧キャンセル処理を複数の水平走査期間、より具体的には、第(m−1)番目の水平走査期間Hm-1と第m番目の水平走査期間Hmにおいて行うとして説明するが、これに限定するものではない。
また、[期間−TP(2)1]において、基準電圧VOfsとの差が駆動トランジスタTRDの閾値電圧を超える初期化電圧VCC-Lを給電線PS1から駆動トランジスタTRDの一方のソース/ドレイン領域に印加し、走査線SCLmからの走査信号に基づいて導通状態とされた書込みトランジスタTRWを介してデータ線DTLnから駆動トランジスタTRDのゲート電極に基準電圧VOfsを印加し、以て、駆動トランジスタTRDのゲート電極の電位と駆動トランジスタTRDの他方のソース/ドレイン領域の電位とを初期化する。
図18において、[期間−TP(2)1]は、第(m−2)番目の水平走査期間Hm-2における基準電圧期間(データ線DTLに基準電圧VOfsが印加される期間)に一致し、[期間−TP(2)3]は、第(m−1)番目の水平走査期間Hm-1における基準電圧期間に一致し、[期間−TP(2)5]は、第m番目の水平走査期間Hmにおける基準電圧期間に一致するとする。
引き続き、図18等を参照して、[期間−TP(2)0]〜[期間−TP(2)8]の各期間の動作について説明する。
[期間−TP(2)0](図18、図19B参照)
この[期間−TP(2)0]は、例えば、前の表示フレームから現表示フレームにおける動作である。即ち、この[期間−TP(2)0]は、前の表示フレームにおける第(m+m’)番目の水平走査期間Hm+m'の始期から、現表示フレームにおける第(m−3)番目の水平走査期間の終期までの期間である。そして、この[期間−TP(2)0]において、第(n,m)番目の表示素子10は、原則として非発光状態にある。[期間−TP(2)0]の始期において、電源部100から給電線PS1mに供給する電圧を駆動電圧VCC-Hから初期化電圧VCC-Lに切り替える。その結果、第2ノードND2の電位はVCC-Lまで低下し、発光部ELPのアノード電極とカソード電極との間に逆方向電圧が印加され、発光部ELPは非発光状態となる。また、第2ノードND2の電位低下に倣うように、浮遊状態の第1ノードND1(駆動トランジスタTRDのゲート電極)の電位も低下する。
この[期間−TP(2)0]は、例えば、前の表示フレームから現表示フレームにおける動作である。即ち、この[期間−TP(2)0]は、前の表示フレームにおける第(m+m’)番目の水平走査期間Hm+m'の始期から、現表示フレームにおける第(m−3)番目の水平走査期間の終期までの期間である。そして、この[期間−TP(2)0]において、第(n,m)番目の表示素子10は、原則として非発光状態にある。[期間−TP(2)0]の始期において、電源部100から給電線PS1mに供給する電圧を駆動電圧VCC-Hから初期化電圧VCC-Lに切り替える。その結果、第2ノードND2の電位はVCC-Lまで低下し、発光部ELPのアノード電極とカソード電極との間に逆方向電圧が印加され、発光部ELPは非発光状態となる。また、第2ノードND2の電位低下に倣うように、浮遊状態の第1ノードND1(駆動トランジスタTRDのゲート電極)の電位も低下する。
[期間−TP(2)1](図18、図20A参照)
そして、現表示フレームにおける第(m−2)番目の水平走査期間Hm-2が開始する。この[期間−TP(2)1]において、走査線SCLmをハイレベルとして表示素子10の書込みトランジスタTRWを導通状態とする。信号出力回路220からデータ線DTLnに供給される電圧は基準電圧VOfsである。その結果、第1ノードND1の電位は、VOfs(0ボルト)となる。電源部100の動作に基づき、給電線PS1mから初期化電圧VCC-Lを第2ノードND2に印加しているので、第2ノードND2の電位はVCC-L(−10ボルト)を保持する。
そして、現表示フレームにおける第(m−2)番目の水平走査期間Hm-2が開始する。この[期間−TP(2)1]において、走査線SCLmをハイレベルとして表示素子10の書込みトランジスタTRWを導通状態とする。信号出力回路220からデータ線DTLnに供給される電圧は基準電圧VOfsである。その結果、第1ノードND1の電位は、VOfs(0ボルト)となる。電源部100の動作に基づき、給電線PS1mから初期化電圧VCC-Lを第2ノードND2に印加しているので、第2ノードND2の電位はVCC-L(−10ボルト)を保持する。
第1ノードND1と第2ノードND2との間の電位差は10ボルトであり、駆動トランジスタTRDの閾値電圧Vthは3ボルトであるので、駆動トランジスタTRDは導通状態である。尚、第2ノードND2と発光部ELPに備えられたカソード電極との間の電位差は−10ボルトであり、発光部ELPの閾値電圧Vth-ELを超えない。これにより、第1ノードND1の電位及び第2ノードND2の電位が初期化される。
[期間−TP(2)2](図18、図20B参照)
この[期間−TP(2)2]において走査線SCLmをローレベルとする。表示素子10の書込みトランジスタTRWは非導通状態となる。第1ノードND1及び第2ノードND2の電位は、基本的には従前の状態を維持する。
この[期間−TP(2)2]において走査線SCLmをローレベルとする。表示素子10の書込みトランジスタTRWは非導通状態となる。第1ノードND1及び第2ノードND2の電位は、基本的には従前の状態を維持する。
[期間−TP(2)3](図18、図21A参照)
この[期間−TP(2)3]において、第1回目の閾値電圧キャンセル処理を行う。走査線SCLmをハイレベルとし表示素子10の書込みトランジスタTRWを導通状態とする。信号出力回路220からデータ線DTLnに供給される電圧は基準電圧VOfsである。第1ノードND1の電位は、VOfs(0ボルト)である。
この[期間−TP(2)3]において、第1回目の閾値電圧キャンセル処理を行う。走査線SCLmをハイレベルとし表示素子10の書込みトランジスタTRWを導通状態とする。信号出力回路220からデータ線DTLnに供給される電圧は基準電圧VOfsである。第1ノードND1の電位は、VOfs(0ボルト)である。
次いで、電源部100から給電線PS1mに供給される電圧を、電圧VCC-Lから駆動電圧VCC-Hに切り替える。その結果、第1ノードND1の電位は変化しないが(VOfs=0ボルトを維持)、基準電圧VOfsから駆動トランジスタTRDの閾値電圧Vthを減じた電位に向かって、第2ノードND2の電位は変化する。即ち、第2ノードND2の電位が上昇する。
この[期間−TP(2)3]が充分長ければ、駆動トランジスタTRDのゲート電極と他方のソース/ドレイン領域との間の電位差がVthに達し、駆動トランジスタTRDは非導通状態となる。即ち、第2ノードND2の電位が(VOfs−Vth)に近づき、最終的に(VOfs−Vth)となる。しかしながら、図18に示す例では、[期間−TP(2)3]の長さは、第2ノードND2の電位を充分変化させるには足りない長さであり、[期間−TP(2)3]の終期において、第2ノードND2の電位は、VCC-L<V1<(VOfs−Vth)という関係を満たす或る電位V1に達する。
[期間−TP(2)4](図18、図21B参照)
この[期間−TP(2)4]においては、走査線SCLmをローレベルとし、表示素子10の書込みトランジスタTRWは非導通状態となる。その結果、第1ノードND1は浮遊状態となる。
この[期間−TP(2)4]においては、走査線SCLmをローレベルとし、表示素子10の書込みトランジスタTRWは非導通状態となる。その結果、第1ノードND1は浮遊状態となる。
電源部100から駆動トランジスタTRDの一方のソース/ドレイン領域に駆動電圧VCC-Hが印加されているので、第2ノードND2の電位は、電位V1から或る電位V2に上昇する。一方、駆動トランジスタTRDのゲート電極は浮遊状態であり、容量部C1が存在するが故に、ブートストラップ動作が駆動トランジスタTRDのゲート電極に生ずる。従って、第1ノードND1の電位は、第2ノードND2の電位変化に倣って上昇する。
次の[期間−TP(2)5]における動作の前提として、[期間−TP(2)5]の始期において、第2ノードND2の電位が(VOfs−Vth)よりも低いことが必要となる。[期間−TP(2)4]の長さは、基本的には、V2<(VOfs-L−Vth)の条件を満たすように決定されている。
[期間−TP(2)5](図18、図22A及び22B参照)
この[期間−TP(2)5]において、第2回目の閾値電圧キャンセル処理を行う。走査線SCLmからの走査信号に基づいて、表示素子10の書込みトランジスタTRWを導通状態とする。信号出力回路220からデータ線DTLnに供給される電圧は基準電圧VOfsである。第1ノードND1の電位は、ブートストラップ動作によって上昇した電位から、再度VOfs(0ボルト)となる(図22A参照)。
この[期間−TP(2)5]において、第2回目の閾値電圧キャンセル処理を行う。走査線SCLmからの走査信号に基づいて、表示素子10の書込みトランジスタTRWを導通状態とする。信号出力回路220からデータ線DTLnに供給される電圧は基準電圧VOfsである。第1ノードND1の電位は、ブートストラップ動作によって上昇した電位から、再度VOfs(0ボルト)となる(図22A参照)。
ここで、容量部C1の値を値c1とし、発光部ELPの容量CELの値を値cELとする。そして、駆動トランジスタTRDのゲート電極と他方のソース/ドレイン領域との間の寄生容量の値をcgsとする。第1ノードND1と第2ノードND2との間の容量値を符号cAで表せば、cA=c1+cgsである。また、第2ノードND2と第2の給電線PS2との間の容量値を符号cBと表せば、cB=cELである。尚、発光部ELPの両端に、追加の容量部が並列に接続されている構成であってもよいが、その場合には、cBには更に追加の容量部の容量値が加算される。
第1ノードND1の電位が変化すると、第1ノードND1と第2ノードND2との間の電位も変化する。即ち、第1ノードND1の電位の変化分に基づく電荷が、第1ノードND1と第2ノードND2との間の容量値と、第2ノードND2と第2の給電線PS2との間の容量値に応じて、振り分けられる。然るに、値cb(=cEL)が、値cA(=c1+cgs)と比較して充分に大きな値であれば、第2ノードND2の電位の変化は小さい。そして、一般に、発光部ELPの容量CELの値cELは、容量部C1の値c1及び駆動トランジスタTRDの寄生容量の値cgsよりも大きい。以下、第1ノードND1の電位変化により生ずる第2ノードND2の電位変化は考慮せずに説明を行う。尚、図18に示した駆動のタイミングチャートにおいては、第1ノードND1の電位変化により生ずる第2ノードND2の電位変化を考慮せずに示した。
電源部100から駆動トランジスタTRDの一方のソース/ドレイン領域に駆動電圧VCC-Hが印加されているので、基準電圧VOfsから駆動トランジスタTRDの閾値電圧Vthを減じた電位に向かって、第2ノードND2の電位は変化する。即ち、第2ノードND2の電位は、電位V2から上昇し、基準電圧VOfsから駆動トランジスタTRDの閾値電圧Vthを減じた電位に向かって変化する。そして、駆動トランジスタTRDのゲート電極と他方のソース/ドレイン領域との間の電位差がVthに達すると、駆動トランジスタTRDが非導通状態となる(図22B参照)。この状態にあっては、第2ノードND2の電位は、概ね(VOfs−Vth)である。ここで、以下の式(3)が保証されていれば、云い換えれば、式(3)を満足するように電位を選択、決定しておけば、発光部ELPが発光することはない。
(VOfs−Vth)<(Vth-EL+VCat) (3)
この[期間−TP(2)5]にあっては、第2ノードND2の電位は、最終的に、(VOfs−Vth)となる。即ち、駆動トランジスタTRDの閾値電圧Vth、及び、基準電圧VOfsのみに依存して、第2ノードND2の電位は決定される。そして、発光部ELPの閾値電圧Vth-ELとは無関係である。[期間−TP(2)5]の終期において、走査線SCLmからの走査信号に基づいて、書込みトランジスタTRWを導通状態から非導通状態とする。
[期間−TP(2)6](図18、図23A参照)
書込みトランジスタTRWの非導通状態を維持した状態で、信号出力回路220からデータ線DTLnの一端に基準電圧VOfsに替えて映像信号電圧VSig_mが供給される。[期間−TP(2)5]において駆動トランジスタTRDが非導通状態に達しているとすれば、実質上、第1ノードND1と第2ノードND2の電位は変化しない(実際には、寄生容量等の静電結合による電位変化が生じ得るが、通常、これらは無視することができる)。尚、[期間−TP(2)5]で行う閾値電圧キャンセル処理において駆動トランジスタTRDが非導通状態に達していない場合には、[期間−TP(2)6]においてブートストラップ動作が生じ、第1ノードND1と第2ノードND2の電位は多少上昇する。
書込みトランジスタTRWの非導通状態を維持した状態で、信号出力回路220からデータ線DTLnの一端に基準電圧VOfsに替えて映像信号電圧VSig_mが供給される。[期間−TP(2)5]において駆動トランジスタTRDが非導通状態に達しているとすれば、実質上、第1ノードND1と第2ノードND2の電位は変化しない(実際には、寄生容量等の静電結合による電位変化が生じ得るが、通常、これらは無視することができる)。尚、[期間−TP(2)5]で行う閾値電圧キャンセル処理において駆動トランジスタTRDが非導通状態に達していない場合には、[期間−TP(2)6]においてブートストラップ動作が生じ、第1ノードND1と第2ノードND2の電位は多少上昇する。
[期間−TP(2)7](図18、図23B参照)
この[期間−TP(2)7]において、走査線SCLmの走査信号に基づいて、表示素子10の書込みトランジスタTRWを導通状態とする。データ線DTLnから書込みトランジスタTRWのゲート電極に映像信号電圧VSig_mを印加する。
この[期間−TP(2)7]において、走査線SCLmの走査信号に基づいて、表示素子10の書込みトランジスタTRWを導通状態とする。データ線DTLnから書込みトランジスタTRWのゲート電極に映像信号電圧VSig_mを印加する。
上述した書込み処理にあっては、駆動トランジスタTRDの一方のソース/ドレイン領域には電源部100から駆動電圧VCC-Hが印加している状態で、駆動トランジスタTRDのゲート電極に映像信号電圧VSigを印加する。このため、図18に示すように、表示素子10にあっては[期間−TP(2)7]において第2ノードND2の電位が変化する。具体的には、第2ノードND2の電位が上昇する。この電位の上昇量を符号ΔVで表す。
駆動トランジスタTRDのゲート電極(第1ノードND1)の電位をVg、駆動トランジスタTRDの他方のソース/ドレイン領域(第2ノードND2)の電位をVsとしたとき、上述した第2ノードND2の電位の上昇を考慮しなければ、Vgの値、Vsの値は以下のとおりとなる。第1ノードND1と第2ノードND2の電位差、即ち、駆動トランジスタTRDのゲート電極とソース領域として働く他方のソース/ドレイン領域との間の電位差Vgsは、以下の式(4)で表すことができる。
Vg =VSig_m
Vs ≒VOfs−Vth
Vgs≒VSig_m−(VOfs−Vth) (4)
Vs ≒VOfs−Vth
Vgs≒VSig_m−(VOfs−Vth) (4)
即ち、駆動トランジスタTRDに対する書込み処理において得られたVgsは、発光部ELPにおける輝度を制御するための映像信号電圧VSig_m、駆動トランジスタTRDの閾値電圧Vth、及び、基準電圧VOfsのみに依存している。そして、発光部ELPの閾値電圧Vth-ELとは無関係である。
次いで、上述した第2ノードND2の電位の上昇量(ΔV)について説明する。上述した駆動方法にあっては、表示素子10の駆動トランジスタTRDの一方のソース/ドレイン領域に駆動電圧VCC-Hを印加している状態で書込み処理を行う。これにより、表示素子10の駆動トランジスタTRDの他方のソース/ドレイン領域の電位を変化させる移動度補正処理が併せて行われる。
駆動トランジスタTRDを薄膜トランジスタ等から作製した場合、トランジスタ間で移動度μにばらつきが生ずることは避け難い。従って、移動度μに差異がある複数の駆動トランジスタTRDのゲート電極に同じ値の映像信号電圧VSigを印加したとしても、移動度μの大きい駆動トランジスタTRDを流れるドレイン電流Idsと、移動度μの小さい駆動トランジスタTRDを流れるドレイン電流Idsとの間に、差異が生じてしまう。そして、このような差異が生ずると、表示装置1の画面の均一性(ユニフォーミティ)が損なわれてしまう。
上述した駆動方法にあっては、駆動トランジスタTRDの一方のソース/ドレイン領域には電源部100から駆動電圧VCC-Hが印加された状態で、駆動トランジスタTRDのゲート電極に映像信号電圧VSigが印加される。このため、図18に示すように、書込み処理において第2ノードND2の電位が上昇する。駆動トランジスタTRDの移動度μの値が大きい場合、駆動トランジスタTRDの他方のソース/ドレイン領域における電位(即ち、第2ノードND2の電位)の上昇量ΔV(電位補正値)は大きくなる。逆に、駆動トランジスタTRDの移動度μの値が小さい場合、駆動トランジスタTRDの他方のソース/ドレイン領域における電位の上昇量ΔVは小さくなる。ここで、駆動トランジスタTRDのゲート電極とソース領域として働く他方のソース/ドレイン領域との間の電位差Vgsは、式(4)から以下の式(5)のように変形される。
Vgs≒VSig_m−(VOfs−Vth)−ΔV (5)
尚、映像信号電圧VSigの書込みを行う走査信号の期間の長さは、表示素子10や表示装置1の設計に応じて決定すればよい。また、このときの駆動トランジスタTRDの他方のソース/ドレイン領域における電位(VOfs−Vth+ΔV)が以下の式(3’)を満足するように、走査信号の期間の長さは決定されているとする。
表示素子10にあっては、[期間−TP(2)7]において発光部ELPが発光することはない。この移動度補正処理によって、係数k(≡(1/2)・(W/L)・Cox)のばらつきの補正も同時に行われる。
(VOfs−Vth+ΔV)<(Vth-EL+VCat) (3’)
[期間−TP(2)8](図18、及び、図24参照)
駆動トランジスタTRDの一方のソース/ドレイン領域に電源部100から駆動電圧VCC-Hが印加された状態を維持する。表示素子10にあっては、書込み処理によって容量部C1に映像信号電圧VSig_mに応じた電圧が保持されている。走査線からの走査信号は終了しているので、書込みトランジスタTRWは非導通状態となる。従って、映像信号電圧VSig_mの駆動トランジスタTRDのゲート電極への印加が停止されることによって、書込み処理によって容量部C1に保持された電圧の値に応じた電流が駆動トランジスタTRDを介して発光部ELPに流れて発光部ELPが発光する。
駆動トランジスタTRDの一方のソース/ドレイン領域に電源部100から駆動電圧VCC-Hが印加された状態を維持する。表示素子10にあっては、書込み処理によって容量部C1に映像信号電圧VSig_mに応じた電圧が保持されている。走査線からの走査信号は終了しているので、書込みトランジスタTRWは非導通状態となる。従って、映像信号電圧VSig_mの駆動トランジスタTRDのゲート電極への印加が停止されることによって、書込み処理によって容量部C1に保持された電圧の値に応じた電流が駆動トランジスタTRDを介して発光部ELPに流れて発光部ELPが発光する。
表示素子10の動作について、より具体的に説明する。駆動トランジスタTRDの一方のソース/ドレイン領域に電源部100から駆動電圧VCC-Hが印加された状態を維持しており、第1ノードND1は、データ線DTLnから電気的に切り離されている。従って、以上の結果として、第2ノードND2の電位は上昇する。
ここで、上述したとおり、駆動トランジスタTRDのゲート電極は浮遊状態にあり、しかも、容量部C1が存在するが故に、所謂ブートストラップ回路におけると同様の現象が駆動トランジスタTRDのゲート電極に生じ、第1ノードND1の電位も上昇する。その結果、駆動トランジスタTRDのゲート電極とソース領域として働く他方のソース/ドレイン領域との間の電位差Vgsは、式(5)の値を保持する。
また、第2ノードND2の電位が上昇し、(Vth-EL+VCat)を超えるので、発光部ELPは発光を開始する。このとき、発光部ELPを流れる電流は、駆動トランジスタTRDのドレイン領域からソース領域へと流れるドレイン電流Idsであるので、式(1)で表すことができる。ここで、式(1)と式(5)から、式(1)は、以下の式(6)のように変形することができる。
Ids=k・μ・(VSig_m−VOfs−ΔV)2 (6)
従って、発光部ELPを流れる電流Idsは、基準電圧VOfsを0ボルトに設定したとした場合、発光部ELPにおける輝度を制御するための映像信号電圧VSig_mの値から、駆動トランジスタTRDの移動度μに起因した電位補正値ΔVの値を減じた値の2乗に比例する。云い換えれば、発光部ELPを流れる電流Idsは、発光部ELPの閾値電圧Vth-EL、及び、駆動トランジスタTRDの閾値電圧Vthには依存しない。即ち、発光部ELPの発光量(輝度)は、発光部ELPの閾値電圧Vth-ELの影響、及び、駆動トランジスタTRDの閾値電圧Vthの影響を受けない。そして、第(n,m)番目を構成する表示素子10の輝度は、係る電流Idsに対応した値である。
しかも、移動度μの大きな駆動トランジスタTRDほど電位補正値ΔVが大きくなるので、式(5)の左辺のVgsの値が小さくなる。従って、式(6)において、移動度μの値が大きくとも、(VSig_m−VOfs−ΔV)2の値が小さくなる結果、駆動トランジスタTRDの移動度μのばらつき(更には、kのばらつき)に起因するドレイン電流Idsのばらつきを補正することができる。これにより、移動度μのばらつき(更には、kのばらつき)に起因する発光部ELPの輝度のばらつきを補正することができる。
そして、発光部ELPの発光状態を第(m+m’−1)番目の水平走査期間まで継続する。この第(m+m’−1)番目の水平走査期間の終期は、[期間−TP(2)-1]の終期に相当する。ここで、「m’」は、1<m’<Mの関係を満たし、表示装置1において所定の値である。換言すれば、発光部ELPは、[期間−TP(2)8]の始期から第(m+m’)番目の水平走査期間Hm+m'の直前まで駆動され、この期間が発光期間となる。
以上、本開示の実施形態について具体的に説明したが、本開示は、上述の実施形態に限定されるものではなく、本開示の技術的思想に基づく各種の変形が可能である。例えば、上述の実施形態において挙げた数値、構造、基板、原料、プロセスなどはあくまでも例に過ぎず、必要に応じて、これらと異なる数値、構造、基板、原料、プロセスなどを用いてもよい。
例えば駆動トランジスタをpチャネル型トランジスタとする場合には、図25のように駆動トランジスタと発光部ELPとの結線関係を入れ替えればよい。この回路においても、閾値電圧キャンセル処理、書込み処理およびブートストラップ動作を支障なく行うことができる。
なお、本開示の技術は以下のような構成も取ることができる。
[1]
電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子が、行方向に延びる走査線と列方向に延びるデータ線とに接続された状態で2次元マトリクス状に配列された表示部、及び、
基準電圧と映像信号電圧とをデータ線に交互に供給する信号出力回路、
を備えており、
信号出力回路は、
データ線が接続される出力ノード、
基準電圧が印加される基準電圧ノード、
入力される階調信号に応じて映像信号電圧を出力するソースアンプ、
ソースアンプの出力側と出力ノードとの間に設けられた第1スイッチ、
基準電圧ノードと出力ノードとの間に設けられた第2スイッチ、及び、
ソースアンプの電源供給経路に設けられた第3スイッチ、
を含んでおり、
行単位で表示素子を走査する走査期間内において、第1スイッチが非導通であり且つ第2スイッチが導通する状態と第1スイッチが導通し且つ第2スイッチが非導通である状態とが切り替えられ、
第3スイッチは、第1スイッチが導通状態とされる場合には導通状態とされ、第1スイッチが非導通状態とされる場合には非導通状態とされる表示装置。
[2]
信号出力回路は、
所定の電源電圧が印加される電源電圧ノード、及び、
電源電圧ノードと出力ノードとの間に設けられた第4スイッチ、
を更に備えており、
行単位で表示素子を走査する走査期間内において、第1スイッチが非導通であり且つ第2スイッチが導通する状態と第1スイッチが導通し且つ第2スイッチが非導通である状態との間に、第1スイッチ及び第2スイッチが非導通の状態で第4スイッチが導通状態とされる上記[1]に記載の表示装置。
[3]
信号出力回路は、
第4スイッチが導通状態となる時間の長さを制御することによって出力ノードに接続されるデータ線に印加されるプリチャージ電圧の値を制御するプリチャージ制御回路を更に備えている上記[3]に記載の表示装置。
[4]
プリチャージ制御回路は、階調信号の値に基づいて、第4スイッチが導通状態となる時間の長さを制御する上記[3]に記載の表示装置。
[5]
信号出力回路は、
階調信号の値に基づいてソースアンプのバイアス電流の値を制御するバイアス制御回路を更に備えている上記[1]ないし[4]のいずれかに記載の表示装置。
[6]
バイアス制御回路は、階調信号の値に基づいてソースアンプのバイアス電流の値を制御する上記[5]に記載の表示装置。
[7]
信号出力回路は、外部のタイミングコントローラから送られるデータを受信する差動受信部を備えると共に、受信したデータに基づいて階調信号を生成するように構成されており、
差動受信部が有する差動増幅器の電源供給経路は、外部のタイミングコントローラが画像表示に寄与するデータを送信しているか否かを示す信号に基づいて、導通状態/非導通状態が制御される上記[1]ないし[6]のいずれかに記載の表示装置。
[8]
電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子が、行方向に延びる走査線と列方向に延びるデータ線とに接続された状態で2次元マトリクス状に配列された表示部のデータ線に基準電圧と映像信号電圧とを交互に供給するために用いられる信号出力回路であって、
データ線が接続される出力ノード、
基準電圧が印加される基準電圧ノード、
入力される階調信号に応じて映像信号電圧を出力するソースアンプ、
ソースアンプの出力側と出力ノードとの間に設けられた第1スイッチ、
基準電圧ノードと出力ノードとの間に設けられた第2スイッチ、及び、
ソースアンプの電源供給経路に設けられた第3スイッチ、
を含んでおり、
行単位で表示素子を走査する走査期間内において、第1スイッチが導通し且つ第2スイッチが非導通である状態と第2スイッチが非導通であり且つ第2スイッチが導通する状態とが切り替えられ、
第3スイッチは、第1スイッチが導通状態とされる場合には導通状態とされ、第1スイッチが非導通状態とされる場合には非導通状態とされる、
信号出力回路。
[9]
電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子が、行方向に延びる走査線と列方向に延びるデータ線とに接続された状態で2次元マトリクス状に配列された表示部、及び、
基準電圧と映像信号電圧とをデータ線に交互に供給する信号出力回路、
を備えており、
信号出力回路は、
データ線が接続される出力ノード、
基準電圧が印加される基準電圧ノード、
入力される階調信号に応じて映像信号電圧を出力するソースアンプ、
ソースアンプの出力側と出力ノードとの間に設けられた第1スイッチ、
基準電圧ノードと出力ノードとの間に設けられた第2スイッチ、及び、
ソースアンプの電源供給経路に設けられた第3スイッチ、
を含んでいる、
表示装置の駆動方法であって、
行単位で表示素子を走査する走査期間内において、第1スイッチが導通し且つ第2スイッチが非導通である状態と第2スイッチが非導通であり且つ第2スイッチが導通する状態とを切り替え、
第1スイッチが導通状態とされる場合には第3スイッチを導通状態とし、第1スイッチが非導通状態とされる場合には第3スイッチを非導通状態とする、
表示装置の駆動方法。
[1]
電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子が、行方向に延びる走査線と列方向に延びるデータ線とに接続された状態で2次元マトリクス状に配列された表示部、及び、
基準電圧と映像信号電圧とをデータ線に交互に供給する信号出力回路、
を備えており、
信号出力回路は、
データ線が接続される出力ノード、
基準電圧が印加される基準電圧ノード、
入力される階調信号に応じて映像信号電圧を出力するソースアンプ、
ソースアンプの出力側と出力ノードとの間に設けられた第1スイッチ、
基準電圧ノードと出力ノードとの間に設けられた第2スイッチ、及び、
ソースアンプの電源供給経路に設けられた第3スイッチ、
を含んでおり、
行単位で表示素子を走査する走査期間内において、第1スイッチが非導通であり且つ第2スイッチが導通する状態と第1スイッチが導通し且つ第2スイッチが非導通である状態とが切り替えられ、
第3スイッチは、第1スイッチが導通状態とされる場合には導通状態とされ、第1スイッチが非導通状態とされる場合には非導通状態とされる表示装置。
[2]
信号出力回路は、
所定の電源電圧が印加される電源電圧ノード、及び、
電源電圧ノードと出力ノードとの間に設けられた第4スイッチ、
を更に備えており、
行単位で表示素子を走査する走査期間内において、第1スイッチが非導通であり且つ第2スイッチが導通する状態と第1スイッチが導通し且つ第2スイッチが非導通である状態との間に、第1スイッチ及び第2スイッチが非導通の状態で第4スイッチが導通状態とされる上記[1]に記載の表示装置。
[3]
信号出力回路は、
第4スイッチが導通状態となる時間の長さを制御することによって出力ノードに接続されるデータ線に印加されるプリチャージ電圧の値を制御するプリチャージ制御回路を更に備えている上記[3]に記載の表示装置。
[4]
プリチャージ制御回路は、階調信号の値に基づいて、第4スイッチが導通状態となる時間の長さを制御する上記[3]に記載の表示装置。
[5]
信号出力回路は、
階調信号の値に基づいてソースアンプのバイアス電流の値を制御するバイアス制御回路を更に備えている上記[1]ないし[4]のいずれかに記載の表示装置。
[6]
バイアス制御回路は、階調信号の値に基づいてソースアンプのバイアス電流の値を制御する上記[5]に記載の表示装置。
[7]
信号出力回路は、外部のタイミングコントローラから送られるデータを受信する差動受信部を備えると共に、受信したデータに基づいて階調信号を生成するように構成されており、
差動受信部が有する差動増幅器の電源供給経路は、外部のタイミングコントローラが画像表示に寄与するデータを送信しているか否かを示す信号に基づいて、導通状態/非導通状態が制御される上記[1]ないし[6]のいずれかに記載の表示装置。
[8]
電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子が、行方向に延びる走査線と列方向に延びるデータ線とに接続された状態で2次元マトリクス状に配列された表示部のデータ線に基準電圧と映像信号電圧とを交互に供給するために用いられる信号出力回路であって、
データ線が接続される出力ノード、
基準電圧が印加される基準電圧ノード、
入力される階調信号に応じて映像信号電圧を出力するソースアンプ、
ソースアンプの出力側と出力ノードとの間に設けられた第1スイッチ、
基準電圧ノードと出力ノードとの間に設けられた第2スイッチ、及び、
ソースアンプの電源供給経路に設けられた第3スイッチ、
を含んでおり、
行単位で表示素子を走査する走査期間内において、第1スイッチが導通し且つ第2スイッチが非導通である状態と第2スイッチが非導通であり且つ第2スイッチが導通する状態とが切り替えられ、
第3スイッチは、第1スイッチが導通状態とされる場合には導通状態とされ、第1スイッチが非導通状態とされる場合には非導通状態とされる、
信号出力回路。
[9]
電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子が、行方向に延びる走査線と列方向に延びるデータ線とに接続された状態で2次元マトリクス状に配列された表示部、及び、
基準電圧と映像信号電圧とをデータ線に交互に供給する信号出力回路、
を備えており、
信号出力回路は、
データ線が接続される出力ノード、
基準電圧が印加される基準電圧ノード、
入力される階調信号に応じて映像信号電圧を出力するソースアンプ、
ソースアンプの出力側と出力ノードとの間に設けられた第1スイッチ、
基準電圧ノードと出力ノードとの間に設けられた第2スイッチ、及び、
ソースアンプの電源供給経路に設けられた第3スイッチ、
を含んでいる、
表示装置の駆動方法であって、
行単位で表示素子を走査する走査期間内において、第1スイッチが導通し且つ第2スイッチが非導通である状態と第2スイッチが非導通であり且つ第2スイッチが導通する状態とを切り替え、
第1スイッチが導通状態とされる場合には第3スイッチを導通状態とし、第1スイッチが非導通状態とされる場合には第3スイッチを非導通状態とする、
表示装置の駆動方法。
1,2,3・・・表示装置、10・・・表示素子、11・・・駆動回路、20・・・表示部、21・・・支持体、22・・・基板、31・・・ゲート電極、32・・・ゲート絶縁層、33・・・半導体層、34・・・チャネル形成領域、35,35・・・ソース/ドレイン領域、36・・・他方の電極、37・・・一方の電極、38,39・・・配線、40・・・層間絶縁層、51・・・アノード電極、52・・・正孔輸送層、発光層及び電子輸送層、53・・・カソード電極、54・・・第2層間絶縁層、55,56・・・コンタクトホール、100・・・電源部、110・・・走査回路、120,220,320・・・信号出力回路、121・・・階調信号入力部、122A,122B,222C・・・電源端子、123・・・D/Aコンバータ、124,224・・・ソースアンプ、124A,224A・・・差動増幅段、124B,224B・・・利得段、125,225・・・スイッチ制御回路、126・・・出力端子、227・・・プリチャージ制御回路、228・・・バイアス制御回路、321,321’・・・差動受信部、322・・・シリアル/パラレル変換部、323・・・シフトレジスタ部、324・・・ラッチ部、325・・・D/Aコンバータ、326・・・出力部、TRW・・・書込みトランジスタ、TRD・・・駆動トランジスタ、C1・・・容量部、ELP・・・有機エレクトロルミネッセンス発光部、CEL・・・発光部ELPの容量、ND1・・・第1ノード、ND2・・・第2ノード、SCL・・・走査線、DTL・・・データ線、PS1・・・給電線、PS2・・・第2の給電線、Q11〜Q18,Q21〜Q28,Q31〜Q39,T1〜T6・・・トランジスタ(FET)、CG・・・コンデンサ、SW1・・・第1スイッチ、SW2・・・第2スイッチ、SW3(SW31,SW32)・・・第3スイッチ、SW4・・・第4スイッチ
Claims (9)
- 電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子が、行方向に延びる走査線と列方向に延びるデータ線とに接続された状態で2次元マトリクス状に配列された表示部、及び、
基準電圧と映像信号電圧とをデータ線に交互に供給する信号出力回路、
を備えており、
信号出力回路は、
データ線が接続される出力ノード、
基準電圧が印加される基準電圧ノード、
入力される階調信号に応じて映像信号電圧を出力するソースアンプ、
ソースアンプの出力側と出力ノードとの間に設けられた第1スイッチ、
基準電圧ノードと出力ノードとの間に設けられた第2スイッチ、及び、
ソースアンプの電源供給経路に設けられた第3スイッチ、
を含んでおり、
行単位で表示素子を走査する走査期間内において、第1スイッチが非導通であり且つ第2スイッチが導通する状態と第1スイッチが導通し且つ第2スイッチが非導通である状態とが切り替えられ、
第3スイッチは、第1スイッチが導通状態とされる場合には導通状態とされ、第1スイッチが非導通状態とされる場合には非導通状態とされる表示装置。 - 信号出力回路は、
所定の電源電圧が印加される電源電圧ノード、及び、
電源電圧ノードと出力ノードとの間に設けられた第4スイッチ、
を更に備えており、
行単位で表示素子を走査する走査期間内において、第1スイッチが非導通であり且つ第2スイッチが導通する状態と第1スイッチが導通し且つ第2スイッチが非導通である状態との間に、第1スイッチ及び第2スイッチが非導通の状態で第4スイッチが導通状態とされる請求項1に記載の表示装置。 - 信号出力回路は、
第4スイッチが導通状態となる時間の長さを制御することによって出力ノードに接続されるデータ線に印加されるプリチャージ電圧の値を制御するプリチャージ制御回路を更に備えている請求項2に記載の表示装置。 - プリチャージ制御回路は、階調信号の値に基づいて、第4スイッチが導通状態となる時間の長さを制御する請求項3に記載の表示装置。
- 信号出力回路は、
階調信号の値に基づいてソースアンプのバイアス電流の値を制御するバイアス制御回路を更に備えている請求項1に記載の表示装置。 - バイアス制御回路は、階調信号の値に基づいてソースアンプのバイアス電流の値を制御する請求項5に記載の表示装置。
- 信号出力回路は、外部のタイミングコントローラから送られるデータを受信する差動受信部を備えると共に、受信したデータに基づいて階調信号を生成するように構成されており、
差動受信部が有する差動増幅器の電源供給経路は、外部のタイミングコントローラが画像表示に寄与するデータを送信しているか否かを示す信号に基づいて、導通状態/非導通状態が制御される請求項1に記載の表示装置。 - 電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子が、行方向に延びる走査線と列方向に延びるデータ線とに接続された状態で2次元マトリクス状に配列された表示部のデータ線に基準電圧と映像信号電圧とを交互に供給するために用いられる信号出力回路であって、
データ線が接続される出力ノード、
基準電圧が印加される基準電圧ノード、
入力される階調信号に応じて映像信号電圧を出力するソースアンプ、
ソースアンプの出力側と出力ノードとの間に設けられた第1スイッチ、
基準電圧ノードと出力ノードとの間に設けられた第2スイッチ、及び、
ソースアンプの電源供給経路に設けられた第3スイッチ、
を含んでおり、
行単位で表示素子を走査する走査期間内において、第1スイッチが導通し且つ第2スイッチが非導通である状態と第2スイッチが非導通であり且つ第2スイッチが導通する状態とが切り替えられ、
第3スイッチは、第1スイッチが導通状態とされる場合には導通状態とされ、第1スイッチが非導通状態とされる場合には非導通状態とされる、
信号出力回路。 - 電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子が、行方向に延びる走査線と列方向に延びるデータ線とに接続された状態で2次元マトリクス状に配列された表示部、及び、
基準電圧と映像信号電圧とをデータ線に交互に供給する信号出力回路、
を備えており、
信号出力回路は、
データ線が接続される出力ノード、
基準電圧が印加される基準電圧ノード、
入力される階調信号に応じて映像信号電圧を出力するソースアンプ、
ソースアンプの出力側と出力ノードとの間に設けられた第1スイッチ、
基準電圧ノードと出力ノードとの間に設けられた第2スイッチ、及び、
ソースアンプの電源供給経路に設けられた第3スイッチ、
を含んでいる、
表示装置の駆動方法であって、
行単位で表示素子を走査する走査期間内において、第1スイッチが導通し且つ第2スイッチが非導通である状態と第2スイッチが非導通であり且つ第2スイッチが導通する状態とを切り替え、
第1スイッチが導通状態とされる場合には第3スイッチを導通状態とし、第1スイッチが非導通状態とされる場合には第3スイッチを非導通状態とする、
表示装置の駆動方法。
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