JP2001313568A - 内挿式ｄ−ａ変換器 - Google Patents
内挿式ｄ−ａ変換器Info
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Abstract
(57)【要約】
【課題】 内挿技術によってＴＦＴ−ＬＣＤのソースド
ライバの製造コスト及び占有面積を効果的に低減する。 【解決手段】 ＴＦＴ−ＬＣＤのソースドライバに応用
される内挿式Ｄ−Ａ変換器であって、複数の基準電圧を
受け、デジタル画像信号の複数の高ビットに基づいて複
数の基準電圧から二つの基準電圧（Ｖ１，Ｖ２）を選択
するデコーディングスイッチ８１，８２と、デコーディ
ングスイッチ８１，８２に接続され、デジタル画像信号
の二つの低ビットに基づいて第１基準電圧Ｖ１’と第２
基準電圧Ｖ２’を選択するルーチングスイッチ８３と、
ルーチングスイッチ８３に接続され、第１基準電圧と第
２基準電圧に基づいて補間アナログ信号ＶＯＵＴを生成
する内挿式バッファ８４と、を備える。
ライバの製造コスト及び占有面積を効果的に低減する。 【解決手段】 ＴＦＴ−ＬＣＤのソースドライバに応用
される内挿式Ｄ−Ａ変換器であって、複数の基準電圧を
受け、デジタル画像信号の複数の高ビットに基づいて複
数の基準電圧から二つの基準電圧（Ｖ１，Ｖ２）を選択
するデコーディングスイッチ８１，８２と、デコーディ
ングスイッチ８１，８２に接続され、デジタル画像信号
の二つの低ビットに基づいて第１基準電圧Ｖ１’と第２
基準電圧Ｖ２’を選択するルーチングスイッチ８３と、
ルーチングスイッチ８３に接続され、第１基準電圧と第
２基準電圧に基づいて補間アナログ信号ＶＯＵＴを生成
する内挿式バッファ８４と、を備える。
Description
【０００１】
【発明の属する技術分野】本発明は大量のディジタル−
アナログ（Ｄ−Ａ）変換器をシングルチップに集積化し
た内挿式Ｄ−Ａ変換器に係わり、特に、薄膜トランジス
タ液晶表示器（ＴＦＴ−ＬＣＤ）のソースドライバに応
用される内挿式Ｄ−Ａ変換器に係わる。
アナログ（Ｄ−Ａ）変換器をシングルチップに集積化し
た内挿式Ｄ−Ａ変換器に係わり、特に、薄膜トランジス
タ液晶表示器（ＴＦＴ−ＬＣＤ）のソースドライバに応
用される内挿式Ｄ−Ａ変換器に係わる。
【０００２】
【従来の技術】ＴＦＴ−ＬＣＤのソースドライバは画像
信号を提供することによって、ＬＣＤの画素アレイを駆
動する回路である。
信号を提供することによって、ＬＣＤの画素アレイを駆
動する回路である。
【０００３】図１に、従来のＴＦＴ−ＬＣＤのソースド
ライバ１０の構成を示す。
ライバ１０の構成を示す。
【０００４】ＴＦＴ−ＬＣＤソースドライバ１０は、３
８４個の出力チャンネル１０１を有し、それぞれのチャ
ンネルに８ビットの解像度を有する。シフト制御レジス
タ１０８は２方向のシフトレジスタであり、ＤＩＯＬ又
はＤＩＯＲ信号に基づいて、左側から又は右側から順次
にデータレジスタ１０４をイネーブルする。
８４個の出力チャンネル１０１を有し、それぞれのチャ
ンネルに８ビットの解像度を有する。シフト制御レジス
タ１０８は２方向のシフトレジスタであり、ＤＩＯＬ又
はＤＩＯＲ信号に基づいて、左側から又は右側から順次
にデータレジスタ１０４をイネーブルする。
【０００５】システムクロックＳＣＬＫ信号１０９が立
ち上がるとき、データは、４８ビットの入力バスＤＩＮ
[１−４８]を経由して、順次に、３８４個のデータレジ
スタ１０４に送られ、６個のデータレジスタ１０４が充
填される。すべてのデータレジスタ１０４にデータが充
填された後、ラッチングＬＡＴ信号１０７が立ち上がる
際に、データレジスタ１０４に一時保存されるデータが
データラッチ１０５に送信される。データラッチ１０５
の出力が３８４個の８ビットＤ−Ａ変換器１０２によっ
てアナログ電圧信号に変換され、画素アレイ１０６を駆
動する。
ち上がるとき、データは、４８ビットの入力バスＤＩＮ
[１−４８]を経由して、順次に、３８４個のデータレジ
スタ１０４に送られ、６個のデータレジスタ１０４が充
填される。すべてのデータレジスタ１０４にデータが充
填された後、ラッチングＬＡＴ信号１０７が立ち上がる
際に、データレジスタ１０４に一時保存されるデータが
データラッチ１０５に送信される。データラッチ１０５
の出力が３８４個の８ビットＤ−Ａ変換器１０２によっ
てアナログ電圧信号に変換され、画素アレイ１０６を駆
動する。
【０００６】このように、従来のＴＦＴ−ＬＣＤのソー
スドライバ１０は大量のＤ−Ａ変換器１０２を必要とし
ていたので、Ｄ−Ａ変換器１０２がソースドライバ１０
の面積とコストの大部分を占めていた。
スドライバ１０は大量のＤ−Ａ変換器１０２を必要とし
ていたので、Ｄ−Ａ変換器１０２がソースドライバ１０
の面積とコストの大部分を占めていた。
【０００７】図２に従来のＤ−Ａ変換器１０２の詳細な
構成を示す。
構成を示す。
【０００８】このＤ−Ａ変換器１０２は、基準電圧生成
器２１と、デコーディングスイッチ２２と、出力バッフ
ァ１０３と、を含む。
器２１と、デコーディングスイッチ２２と、出力バッフ
ァ１０３と、を含む。
【０００９】基準電圧生成器２１は、図３に示すよう
に、２５５個の抵抗Ｒ０−Ｒ２５４を含み、２５６個の
基準電圧ＲＶ１−ＲＶ２５６を生成する。２５５個の抵
抗Ｒ０−Ｒ２５４の抵抗値は全て同一であるとは限らな
い。一般に、抵抗値はガンマ補正トランスファカーブに
適合するように選ばれる。これらの２５６個のグローバ
ル基準電圧ＲＶ１−ＲＶ２５６は、一般に、２５６本の
水平金属線を介してデコーディングスイッチ２２に印可
される。
に、２５５個の抵抗Ｒ０−Ｒ２５４を含み、２５６個の
基準電圧ＲＶ１−ＲＶ２５６を生成する。２５５個の抵
抗Ｒ０−Ｒ２５４の抵抗値は全て同一であるとは限らな
い。一般に、抵抗値はガンマ補正トランスファカーブに
適合するように選ばれる。これらの２５６個のグローバ
ル基準電圧ＲＶ１−ＲＶ２５６は、一般に、２５６本の
水平金属線を介してデコーディングスイッチ２２に印可
される。
【００１０】デコーディングスイッチ２２は、図４に示
すように、２５６個のスイッチ列３１を有しており、そ
れぞれのスイッチ列３１は８個のシリアルトランジスタ
３２を有している。２５６個のスイッチ列３１の中の一
列は選ばれた基準電圧値を出力バッファ１０３に出力す
る。
すように、２５６個のスイッチ列３１を有しており、そ
れぞれのスイッチ列３１は８個のシリアルトランジスタ
３２を有している。２５６個のスイッチ列３１の中の一
列は選ばれた基準電圧値を出力バッファ１０３に出力す
る。
【００１１】従来の出力バッファ１０３の回路構成の一
例を図５に示す。
例を図５に示す。
【００１２】
【発明が解決しようとする課題】前述の説明により、従
来のソースドライバ１０の主要な課題は、デコーディン
グスイッチ２２が複雑であり、かつ、その占有面積が大
きいという点である。すなわち、デコーディングスイッ
チ２２中には、水平金属線とシリアルスイッチ３２とが
数多く存在するので、それらがダイ領域の大部分の面積
を占め、チップコストを上昇させる原因となっていた。
来のソースドライバ１０の主要な課題は、デコーディン
グスイッチ２２が複雑であり、かつ、その占有面積が大
きいという点である。すなわち、デコーディングスイッ
チ２２中には、水平金属線とシリアルスイッチ３２とが
数多く存在するので、それらがダイ領域の大部分の面積
を占め、チップコストを上昇させる原因となっていた。
【００１３】また、出力極性制御を有する従来の薄膜ト
ランジスタ（ＴＦＴ）は、８ビット解像度の場合、２組
の基準電圧を要するため、５１２本の金属線を必要とし
ていた。この場合、単にＤ−Ａ変換器の部分でもチップ
全体の面積の１／３を占めるという問題点があった。
ランジスタ（ＴＦＴ）は、８ビット解像度の場合、２組
の基準電圧を要するため、５１２本の金属線を必要とし
ていた。この場合、単にＤ−Ａ変換器の部分でもチップ
全体の面積の１／３を占めるという問題点があった。
【００１４】そこで、本発明は、ＴＦＴ−ＬＣＤのソー
スドライバの出力バッファ段に内挿技術を導入すること
によって、解像度の劣化を防止しつつ、Ｄ−Ａ変換器の
基準線の数を減少させることを可能にする、ＴＦＴ−Ｌ
ＣＤのソースドライバに応用される内挿式Ｄ−Ａ変換器
を提供することを目的とする。
スドライバの出力バッファ段に内挿技術を導入すること
によって、解像度の劣化を防止しつつ、Ｄ−Ａ変換器の
基準線の数を減少させることを可能にする、ＴＦＴ−Ｌ
ＣＤのソースドライバに応用される内挿式Ｄ−Ａ変換器
を提供することを目的とする。
【００１５】また、本発明は、従来のＤ−Ａ変換器に比
べて、半分の数の基準線と半分の数のトランジスタで構
成されるデコーディングスイッチとで実現できる内挿式
Ｄ−Ａ変換器を提供することを目的とする。
べて、半分の数の基準線と半分の数のトランジスタで構
成されるデコーディングスイッチとで実現できる内挿式
Ｄ−Ａ変換器を提供することを目的とする。
【００１６】また、本発明は、内挿式Ｄ−Ａ変換器に応
用され、補間アナログ信号を生成できる内挿式バッファ
を提供することを目的とする。
用され、補間アナログ信号を生成できる内挿式バッファ
を提供することを目的とする。
【００１７】
【課題を解決するための手段】この目的を達成するた
め、請求項１は、ＴＦＴ−ＬＣＤのソースドライバに用
いる内挿式Ｄ−Ａ変換器であって、複数の基準電圧を生
成する基準電圧生成器と、基準電圧生成期から複数の基
準電圧を受け、デジタル画像信号の複数の高ビットに基
づいて、前記複数の基準電圧から二つの基準電圧を選択
する少なくとも一つのデコーディングスイッチと、前記
デコーディングスイッチに接続され、デジタル画像信号
の複数の低ビットに基づいて、第１基準電圧と第２基準
電圧とを生成するルーチングスイッチと、前記ルーチン
グスイッチに接続され、前記第１基準電圧と前記第２基
準電圧とに基づいて補間アナログ信号を生成する内挿式
バッファと、を備えてなる内挿式Ｄ−Ａ変換器を提供す
る。
め、請求項１は、ＴＦＴ−ＬＣＤのソースドライバに用
いる内挿式Ｄ−Ａ変換器であって、複数の基準電圧を生
成する基準電圧生成器と、基準電圧生成期から複数の基
準電圧を受け、デジタル画像信号の複数の高ビットに基
づいて、前記複数の基準電圧から二つの基準電圧を選択
する少なくとも一つのデコーディングスイッチと、前記
デコーディングスイッチに接続され、デジタル画像信号
の複数の低ビットに基づいて、第１基準電圧と第２基準
電圧とを生成するルーチングスイッチと、前記ルーチン
グスイッチに接続され、前記第１基準電圧と前記第２基
準電圧とに基づいて補間アナログ信号を生成する内挿式
バッファと、を備えてなる内挿式Ｄ−Ａ変換器を提供す
る。
【００１８】請求項２は、ＴＦＴ−ＬＣＤのソースドラ
イバに用いる内挿式Ｄ−Ａ変換器であって、複数の基準
電圧を生成する基準電圧生成器と、基準電圧生成期から
複数の基準電圧を受け、デジタル画像信号の複数の高ビ
ットに基づいて、前記複数の基準電圧から二つの基準電
圧を一つのデコーディングスイッチと、前記デコーディ
ングスイッチに接続され、デジタル画像信号の複数の低
ビットに基づいて、第１乃至第４基準電圧を生成するル
ーチングスイッチと、前記ルーチングスイッチに接続さ
れ、前記第１乃至第４基準電圧に基づいて補間アナログ
信号を生成する内挿式バッファと、を備えてなる内挿式
Ｄ−Ａ変換器を提供する。
イバに用いる内挿式Ｄ−Ａ変換器であって、複数の基準
電圧を生成する基準電圧生成器と、基準電圧生成期から
複数の基準電圧を受け、デジタル画像信号の複数の高ビ
ットに基づいて、前記複数の基準電圧から二つの基準電
圧を一つのデコーディングスイッチと、前記デコーディ
ングスイッチに接続され、デジタル画像信号の複数の低
ビットに基づいて、第１乃至第４基準電圧を生成するル
ーチングスイッチと、前記ルーチングスイッチに接続さ
れ、前記第１乃至第４基準電圧に基づいて補間アナログ
信号を生成する内挿式バッファと、を備えてなる内挿式
Ｄ−Ａ変換器を提供する。
【００１９】請求項３に記載されているように、上述の
内挿式Ｄ−Ａ変換器は、システムクロックに基づいて前
記デジタル画像信号を受ける複数のデータレジスタと、
前記システムクロックに基づいて順次に前記複数のデー
タレジスタをイネーブルすることによって前記デジタル
画像信号を受ける複数のシフト制御レジスタと、ラッチ
ング信号に基づいて前記複数のデータレジスタが出力し
たデジタル画像信号をラッチングするラッチ手段と、を
さらに有することが好ましい。
内挿式Ｄ−Ａ変換器は、システムクロックに基づいて前
記デジタル画像信号を受ける複数のデータレジスタと、
前記システムクロックに基づいて順次に前記複数のデー
タレジスタをイネーブルすることによって前記デジタル
画像信号を受ける複数のシフト制御レジスタと、ラッチ
ング信号に基づいて前記複数のデータレジスタが出力し
たデジタル画像信号をラッチングするラッチ手段と、を
さらに有することが好ましい。
【００２０】本発明に係る内挿式Ｄ−Ａ変換器における
内挿式バッファは種々の構成を選択することができる。
内挿式バッファは種々の構成を選択することができる。
【００２１】例えば、請求項４に記載されているよう
に、内挿式バッファは、それぞれのゲートが複数の基準
電圧の一つを受ける複数のトランジスタと、前記複数の
トランジスタのそれぞれのドレインに接続される第１入
力端を有する負荷回路と、前記負荷回路の出力端に接続
されるゲートと、前記負荷回路の第２入力端に接続され
るドレインと、を有するフィードバックトランジスタ
と、一定の電圧に接続される第１端と、前記複数のトラ
ンジスタのそれぞれのソース及び前記フィードバックト
ランジスタのソースに接続される第２端と、を有する電
流源と、から構成することができる。
に、内挿式バッファは、それぞれのゲートが複数の基準
電圧の一つを受ける複数のトランジスタと、前記複数の
トランジスタのそれぞれのドレインに接続される第１入
力端を有する負荷回路と、前記負荷回路の出力端に接続
されるゲートと、前記負荷回路の第２入力端に接続され
るドレインと、を有するフィードバックトランジスタ
と、一定の電圧に接続される第１端と、前記複数のトラ
ンジスタのそれぞれのソース及び前記フィードバックト
ランジスタのソースに接続される第２端と、を有する電
流源と、から構成することができる。
【００２２】あるいは、請求項５に記載されているよう
に、内挿式バッファは、第一及び第二の電流源と、負荷
回路と、第１乃至第３Ｎ型トランジスタと、第１乃至第
３Ｐ型トランジスタと、からなり、前記第１Ｎ型トラン
ジスタはそのゲートを介して第１基準電圧を受け、前記
第２Ｎ型トランジスタはそのゲートを介して第２基準電
圧を受け、前記第１Ｎ型トランジスタ及び前記第２Ｎ型
トランジスタのドレインは前記負荷回路の第一入力端に
接続され、前記第３Ｎ型トランジスタのゲートは前記負
荷回路の出力端に、ドレインは前記負荷回路の第二入力
端にそれぞれ接続され、前記第１乃至第３Ｎ型トランジ
スタのソースはそれぞれ前記第一電流源に接続され、前
記第１Ｐ型トランジスタはそのゲートを介して前記第１
基準電圧を受け、そのドレインは前記負荷回路の第三入
力端に接続され、前記第２Ｐ型トランジスタはそのゲー
トを介して前記第２基準電圧を受け、そのドレインは前
記負荷回路の第三入力端に接続され、前記第３Ｐ型トラ
ンジスタのゲートは前記負荷回路の出力端に、ドレイン
は前記負荷回路の第四入力端にそれぞれ接続され、前記
第１乃至第３Ｐ型トランジスタのソースはそれぞれ前記
第二電流源に接続されているように構成することもでき
る。
に、内挿式バッファは、第一及び第二の電流源と、負荷
回路と、第１乃至第３Ｎ型トランジスタと、第１乃至第
３Ｐ型トランジスタと、からなり、前記第１Ｎ型トラン
ジスタはそのゲートを介して第１基準電圧を受け、前記
第２Ｎ型トランジスタはそのゲートを介して第２基準電
圧を受け、前記第１Ｎ型トランジスタ及び前記第２Ｎ型
トランジスタのドレインは前記負荷回路の第一入力端に
接続され、前記第３Ｎ型トランジスタのゲートは前記負
荷回路の出力端に、ドレインは前記負荷回路の第二入力
端にそれぞれ接続され、前記第１乃至第３Ｎ型トランジ
スタのソースはそれぞれ前記第一電流源に接続され、前
記第１Ｐ型トランジスタはそのゲートを介して前記第１
基準電圧を受け、そのドレインは前記負荷回路の第三入
力端に接続され、前記第２Ｐ型トランジスタはそのゲー
トを介して前記第２基準電圧を受け、そのドレインは前
記負荷回路の第三入力端に接続され、前記第３Ｐ型トラ
ンジスタのゲートは前記負荷回路の出力端に、ドレイン
は前記負荷回路の第四入力端にそれぞれ接続され、前記
第１乃至第３Ｐ型トランジスタのソースはそれぞれ前記
第二電流源に接続されているように構成することもでき
る。
【００２３】あるいは、請求項６に記載されているよう
に、内挿式バッファは、負荷回路と、電流源と、複数個
のトランジスタと、フィードバックトランジスタと、か
らなり、前記複数個のトランジスタはそのゲートを介し
て複数の基準電圧の一つをそれぞれ受け、前記複数個の
トランジスタのドレインは前記負荷回路の第１入力端に
接続され、前記フィードバックトランジスタのゲートは
前記負荷回路の出力端に、ドレインは前記負荷回路の第
二入力端にそれぞれ接続され、前記電流源は、前記複数
個のトランジスタのソースと前記フィードバックトラン
ジスタのソースとに接続されているように構成すること
ができる。
に、内挿式バッファは、負荷回路と、電流源と、複数個
のトランジスタと、フィードバックトランジスタと、か
らなり、前記複数個のトランジスタはそのゲートを介し
て複数の基準電圧の一つをそれぞれ受け、前記複数個の
トランジスタのドレインは前記負荷回路の第１入力端に
接続され、前記フィードバックトランジスタのゲートは
前記負荷回路の出力端に、ドレインは前記負荷回路の第
二入力端にそれぞれ接続され、前記電流源は、前記複数
個のトランジスタのソースと前記フィードバックトラン
ジスタのソースとに接続されているように構成すること
ができる。
【００２４】あるいは、請求項７に記載されているよう
に、前記内挿式バッファは、正入力端において第１基準
電圧を受け、負入力端が出力端に接続されている第１の
出力アンプと、正入力端において第２基準電圧を受け、
負入力端が出力端に接続されている第２の出力アンプ
と、から構成することもできる。
に、前記内挿式バッファは、正入力端において第１基準
電圧を受け、負入力端が出力端に接続されている第１の
出力アンプと、正入力端において第２基準電圧を受け、
負入力端が出力端に接続されている第２の出力アンプ
と、から構成することもできる。
【００２５】請求項８は、ＴＦＴ−ＬＣＤの画素アレイ
を駆動するＴＦＴ−ＬＣＤのソースドライバであって、
システムクロックに基づいてデジタル画像信号を受ける
複数のデータレジスタと、システムクロックに基づいて
前記複数のデータレジスタを順次にイネーブルすること
によって前記デジタル画像信号を受ける複数のシフト制
御レジスタと、ラッチング信号に基づいて前記複数のデ
ータレジスタが出力した前記デジタル画像信号をラッチ
ングするラッチ手段と、上述の内挿式Ｄ−Ａ変換器と、
を備えてなるＴＦＴ−ＬＣＤのソースドライバを提供す
る。
を駆動するＴＦＴ−ＬＣＤのソースドライバであって、
システムクロックに基づいてデジタル画像信号を受ける
複数のデータレジスタと、システムクロックに基づいて
前記複数のデータレジスタを順次にイネーブルすること
によって前記デジタル画像信号を受ける複数のシフト制
御レジスタと、ラッチング信号に基づいて前記複数のデ
ータレジスタが出力した前記デジタル画像信号をラッチ
ングするラッチ手段と、上述の内挿式Ｄ−Ａ変換器と、
を備えてなるＴＦＴ−ＬＣＤのソースドライバを提供す
る。
【００２６】請求項９に記載されているように、上述の
内挿式バッファは、内挿式Ｄ−Ａ変換器用バッファとし
て、それ単独で使用することも可能である。
内挿式バッファは、内挿式Ｄ−Ａ変換器用バッファとし
て、それ単独で使用することも可能である。
【００２７】請求項１０は、ＴＦＴ−ＬＣＤのソースド
ライバの解像度に基づいて複数の基準電圧を生成するス
テップと、デジタル画像信号の複数の高ビットに基づい
て、前記複数の基準電圧から第１部分集合の基準電圧値
を選択するステップと、前記デジタル画像信号の複数の
低ビットに基づいて、前記第１部分集合の中の基準電圧
を選択することによって、第２部分集合の基準電圧値を
生成するステップと、前記第２部分集合の基準電圧値に
基づいて、補間アナログ信号を出力するステップと、を
有するＴＦＴ−ＬＣＤのソースドライバの補間アナログ
信号の生成方法を提供する。
ライバの解像度に基づいて複数の基準電圧を生成するス
テップと、デジタル画像信号の複数の高ビットに基づい
て、前記複数の基準電圧から第１部分集合の基準電圧値
を選択するステップと、前記デジタル画像信号の複数の
低ビットに基づいて、前記第１部分集合の中の基準電圧
を選択することによって、第２部分集合の基準電圧値を
生成するステップと、前記第２部分集合の基準電圧値に
基づいて、補間アナログ信号を出力するステップと、を
有するＴＦＴ−ＬＣＤのソースドライバの補間アナログ
信号の生成方法を提供する。
【００２８】本発明によれば、内挿技術を用いることに
よって、従来のＤ−Ａ変換器と比較して、半分の数のＤ
−Ａ基準線と半分の数のトランジスタを有するデコーデ
ィングスイッチとで内挿式Ｄ−Ａ変換器を構成すること
が可能になるので、ダイのコスト及び占有面積を十分に
低減することができる。
よって、従来のＤ−Ａ変換器と比較して、半分の数のＤ
−Ａ基準線と半分の数のトランジスタを有するデコーデ
ィングスイッチとで内挿式Ｄ−Ａ変換器を構成すること
が可能になるので、ダイのコスト及び占有面積を十分に
低減することができる。
【００２９】
【発明の実施の形態】ＴＦＴ−ＬＣＤのソースドライバ
のコストは、主に、Ｄ−Ａ基準線の数とＤ−Ａ基準線に
伴ったデコーディングスイッチの複雑さに依存する。こ
のため、Ｄ−Ａ変換器を２段で実現することにより、解
像度を維持しつつ、コストダウンを図ることができる。
のコストは、主に、Ｄ−Ａ基準線の数とＤ−Ａ基準線に
伴ったデコーディングスイッチの複雑さに依存する。こ
のため、Ｄ−Ａ変換器を２段で実現することにより、解
像度を維持しつつ、コストダウンを図ることができる。
【００３０】図６にＤ−Ａ変換器の一実施形態を示す。
【００３１】図６に示すように、このＤ−Ａ変換器は、
デコーディングスイッチ５１と、デコーディングスイッ
チ５１に接続されている出力バッファ５３と、出力バッ
ファ５３に接続されている信号線（ＬＳＢ）５２と、を
備えている。このＤ−Ａ変換器の解像度は８ビットであ
る。
デコーディングスイッチ５１と、デコーディングスイッ
チ５１に接続されている出力バッファ５３と、出力バッ
ファ５３に接続されている信号線（ＬＳＢ）５２と、を
備えている。このＤ−Ａ変換器の解像度は８ビットであ
る。
【００３２】図７は、出力バッファ５３の構成の一例を
示す回路図である。
示す回路図である。
【００３３】図７に示すように、出力バッファ５３は、
負荷回路５４と、第１トランジスタＭ１と、第２トラン
ジスタＭ２と、第３トランジスタＭ３と、第１電流源５
５と、第２電流源５６と、抵抗Ｒと、を備えている。
負荷回路５４と、第１トランジスタＭ１と、第２トラン
ジスタＭ２と、第３トランジスタＭ３と、第１電流源５
５と、第２電流源５６と、抵抗Ｒと、を備えている。
【００３４】第１トランジスタＭ１は、そのゲートを介
して、デコーディングスイッチ５１から出力電圧を受
け、ドレインは負荷回路５４の入力端に、ソースは第１
電流源５５にそれぞれ接続されている。
して、デコーディングスイッチ５１から出力電圧を受
け、ドレインは負荷回路５４の入力端に、ソースは第１
電流源５５にそれぞれ接続されている。
【００３５】第２トランジスタＭ２のゲートは負荷回路
５４の出力端及び第３トランジスタＭ３のドレインに、
ドレインは負荷回路５４の入力端に、ソースは第１電流
源５５にそれぞれ接続されている。
５４の出力端及び第３トランジスタＭ３のドレインに、
ドレインは負荷回路５４の入力端に、ソースは第１電流
源５５にそれぞれ接続されている。
【００３６】第３トランジスタＭ３は、そのゲートを介
して、信号線５２から出力電圧を受け、ドレインは抵抗
Ｒを介して負荷回路５４の出力端に、ソースは第２電流
源５６にそれぞれ接続されている。
して、信号線５２から出力電圧を受け、ドレインは抵抗
Ｒを介して負荷回路５４の出力端に、ソースは第２電流
源５６にそれぞれ接続されている。
【００３７】図６に示したＤ−Ａ変換器においては、デ
コーディングスイッチ５１は、信号線（ＬＳＢ）５２を
出力バッファ５３の出力端における追加の電流源として
用いるので、デコーディングスイッチ５１内の基準線の
数を１２８本に減少させることが可能である。
コーディングスイッチ５１は、信号線（ＬＳＢ）５２を
出力バッファ５３の出力端における追加の電流源として
用いるので、デコーディングスイッチ５１内の基準線の
数を１２８本に減少させることが可能である。
【００３８】従って、１２８本の基準線（ＲＶ２，ＲＶ
４，…）を取り除くことができ、これに伴って省略され
た信号は、信号線（ＬＳＢ）５２を介して、出力バッフ
ァ５３内部における選択によって、内挿することができ
る。
４，…）を取り除くことができ、これに伴って省略され
た信号は、信号線（ＬＳＢ）５２を介して、出力バッフ
ァ５３内部における選択によって、内挿することができ
る。
【００３９】しかしながら、この設計には次のような問
題点がある。
題点がある。
【００４０】まず、信号線（ＬＳＢ）５２の電流源がす
べてのＤ−Ａ変換器においてマッチすることは困難なの
で、出力対出力偏差(output-to-output deviation)が大
きくなる。加えて、ＴＦＴ−ＬＣＤの応用において、信
号線（ＬＳＢ）５２によって選択される電圧値は、ガン
マ補正のため、その間隔が一定ではない。
べてのＤ−Ａ変換器においてマッチすることは困難なの
で、出力対出力偏差(output-to-output deviation)が大
きくなる。加えて、ＴＦＴ−ＬＣＤの応用において、信
号線（ＬＳＢ）５２によって選択される電圧値は、ガン
マ補正のため、その間隔が一定ではない。
【００４１】このため、信号線（ＬＳＢ）５２の電流源
を分割する必要が生じるため、それに応じた余分の電流
スイッチを増やす必要がある。結局、信号線（ＬＳＢ）
５２の電流スイッチの複雑さを増やすことになり、回路
の実現が難しくなる。
を分割する必要が生じるため、それに応じた余分の電流
スイッチを増やす必要がある。結局、信号線（ＬＳＢ）
５２の電流スイッチの複雑さを増やすことになり、回路
の実現が難しくなる。
【００４２】更に、２本の信号線（ＬＳＢ）５２とそれ
に伴った電流スイッチをバッファ増幅段に設けることに
より、基準線の数をさらに６４本に減少することができ
る。しかしながら、このような構成もＤ−Ａ変換器の直
線性（Linearity）に対して大きな影響を与えるととも
に、出力対出力偏差も大きくなる。
に伴った電流スイッチをバッファ増幅段に設けることに
より、基準線の数をさらに６４本に減少することができ
る。しかしながら、このような構成もＤ−Ａ変換器の直
線性（Linearity）に対して大きな影響を与えるととも
に、出力対出力偏差も大きくなる。
【００４３】前述のことに鑑みて、本発明はその一実施
形態として、図８に示すＤ−Ａ変換器を提供する。
形態として、図８に示すＤ−Ａ変換器を提供する。
【００４４】図８に示すように、本実施形態に係る内挿
式Ｄ−Ａ変換器は、二つの６４−１デコーディングスイ
ッチ８１、８２と、６４−１デコーディングスイッチ８
１、８２に接続される２−２ルーチングスイッチ８３
と、２−２ルーチングスイッチ８３に接続され、補間ア
ナログ信号ＶＯＵＴを生成する内挿式出力バッファ８４
と、を有する。
式Ｄ−Ａ変換器は、二つの６４−１デコーディングスイ
ッチ８１、８２と、６４−１デコーディングスイッチ８
１、８２に接続される２−２ルーチングスイッチ８３
と、２−２ルーチングスイッチ８３に接続され、補間ア
ナログ信号ＶＯＵＴを生成する内挿式出力バッファ８４
と、を有する。
【００４５】６４−１デコーディングスイッチ８１、８
２は対になっている。６４−１デコーディングスイッチ
８１は６４本の基準線を介して入力信号（ＲＶ４，ＲＶ
８，…，ＲＶ２５２，ＲＶ２５６）を受け、基準電圧Ｖ
２を生成している。一方、６４−１デコーディングスイ
ッチ８２は６４本の基準線を介して入力信号（ＲＶ１，
ＲＶ５，…，ＲＶ２４９，ＲＶ２５３）を受け、基準電
圧Ｖ１を生成している。これによって、省略された電圧
値（ＲＶ２，ＲＶ６，…、ＲＶ２５０，ＲＶ２５４）と
（ＲＶ３，ＲＶ７，…、ＲＶ２５１，ＲＶ２５５）を内
挿する。
２は対になっている。６４−１デコーディングスイッチ
８１は６４本の基準線を介して入力信号（ＲＶ４，ＲＶ
８，…，ＲＶ２５２，ＲＶ２５６）を受け、基準電圧Ｖ
２を生成している。一方、６４−１デコーディングスイ
ッチ８２は６４本の基準線を介して入力信号（ＲＶ１，
ＲＶ５，…，ＲＶ２４９，ＲＶ２５３）を受け、基準電
圧Ｖ１を生成している。これによって、省略された電圧
値（ＲＶ２，ＲＶ６，…、ＲＶ２５０，ＲＶ２５４）と
（ＲＶ３，ＲＶ７，…、ＲＶ２５１，ＲＶ２５５）を内
挿する。
【００４６】２−２ルーチングスイッチ８３は、対をな
す６４−１デコーディングスイッチ８１、８２の双方に
接続されるため、デコーディングスイッチ８１、８２が
生成した基準電圧値Ｖ１，Ｖ２の双方を受けるととも
に、デジタル画像信号を受信している。
す６４−１デコーディングスイッチ８１、８２の双方に
接続されるため、デコーディングスイッチ８１、８２が
生成した基準電圧値Ｖ１，Ｖ２の双方を受けるととも
に、デジタル画像信号を受信している。
【００４７】２−２ルーチングスイッチ８３は、デジタ
ル画像信号の二つの低ビットD[１]及びD[２]に基づい
て、二つの基準電圧Ｖ１′及びＶ２′を生成する。２−
２ルーチングスイッチ８３が６４−１デコーディングス
イッチ８１、８２から受ける基準電圧はＶ１，Ｖ２の二
つであるため、二つの基準電圧（Ｖ１′，Ｖ２′）は次
の４つの組合せの中の一つとなる。
ル画像信号の二つの低ビットD[１]及びD[２]に基づい
て、二つの基準電圧Ｖ１′及びＶ２′を生成する。２−
２ルーチングスイッチ８３が６４−１デコーディングス
イッチ８１、８２から受ける基準電圧はＶ１，Ｖ２の二
つであるため、二つの基準電圧（Ｖ１′，Ｖ２′）は次
の４つの組合せの中の一つとなる。
【００４８】（Ｖ１，Ｖ１）、（Ｖ１，Ｖ２）、（Ｖ
２，Ｖ１）、（Ｖ２，Ｖ２） 内挿式バッファ８４は、２−２ルーチングスイッチ８３
に接続されているため、２−２ルーチングスイッチ８３
から基準電圧Ｖ１′，Ｖ２′を受け、補間アナログ信号
ＶＯＵＴを生成する。
２，Ｖ１）、（Ｖ２，Ｖ２） 内挿式バッファ８４は、２−２ルーチングスイッチ８３
に接続されているため、２−２ルーチングスイッチ８３
から基準電圧Ｖ１′，Ｖ２′を受け、補間アナログ信号
ＶＯＵＴを生成する。
【００４９】内挿式バッファ８４は、二つの入力トラン
ジスタＭ１、Ｍ２と、フィードバックトランジスタＭＦ
と、電流源ＩＴＡＩＬと、負荷回路８５と、を有する。
ジスタＭ１、Ｍ２と、フィードバックトランジスタＭＦ
と、電流源ＩＴＡＩＬと、負荷回路８５と、を有する。
【００５０】トランジスタＭ１は、そのゲートを介し
て、基準電圧Ｖ１′を受ける。トランジスタＭ２は、そ
のゲートを介して、基準電圧Ｖ２′を受ける。フィード
バックトランジスタＭＦのゲートは負荷回路８５の出力
端に接続されている。負荷回路８５は２つの入力端を有
しており、それぞれトランジスタＭ１とＭ２との共有ド
レイン及びフィードバックトランジスタＭＦのドレイン
に接続され、負荷回路８５の出力端はフィードバックト
ランジスタＭＦのゲートに接続されている。
て、基準電圧Ｖ１′を受ける。トランジスタＭ２は、そ
のゲートを介して、基準電圧Ｖ２′を受ける。フィード
バックトランジスタＭＦのゲートは負荷回路８５の出力
端に接続されている。負荷回路８５は２つの入力端を有
しており、それぞれトランジスタＭ１とＭ２との共有ド
レイン及びフィードバックトランジスタＭＦのドレイン
に接続され、負荷回路８５の出力端はフィードバックト
ランジスタＭＦのゲートに接続されている。
【００５１】負荷回路８５は、電流／電圧変換及び差動
／単端(differential／single-end)変換の二つの機能を
提供する。
／単端(differential／single-end)変換の二つの機能を
提供する。
【００５２】電流源ＩＴＡＩＬの第１端は一定の電圧に
接続され、第２端がトランジスタＭ１、Ｍ２及びフィー
ドバックトランジスタＭＦのソースに接続されている。
接続され、第２端がトランジスタＭ１、Ｍ２及びフィー
ドバックトランジスタＭＦのソースに接続されている。
【００５３】本実施形態における内挿式バッファ８４の
主要な特徴は、フィードバックトランジスタＭＦとトラ
ンジスタＭ１、Ｍ２とが以下の関係を満足する点であ
る。
主要な特徴は、フィードバックトランジスタＭＦとトラ
ンジスタＭ１、Ｍ２とが以下の関係を満足する点であ
る。
【００５４】まず、Ｓ＝Ｗ／Ｌ（Ｌ：トランジスタのチ
ャンネルの長さ、W：トランジスタのチャンネルの幅）
を定義すると、トランジスタＭ１、Ｍ２及びフィードバ
ックトランジスタＭＦの寸法は次式を満足する。
ャンネルの長さ、W：トランジスタのチャンネルの幅）
を定義すると、トランジスタＭ１、Ｍ２及びフィードバ
ックトランジスタＭＦの寸法は次式を満足する。
【００５５】S1+S2=mSF ここで、ｍは任意の正の数である。安定の状態では、負
荷回路８５は式IL=nIRに基づいて設計されている。ここ
で、nは任意の正の数である。即ち、n = m = 1と仮定す
ると、安定の状態では，下記の式が得られる。 表す。 えられる。 ことができる。 式（３）のテイラー級数展開を行えば、下式になる。 従って、 式（５）により、トランジスタＭ１、Ｍ２、ＭＦのゲー
ト駆動電圧が内挿しようとする電圧値同士の差よりもか
なり大きい場合、補間の結果が線形であることがわか
る。さらに、内挿しようとする電圧値はトランジスタの
寸法を調整することによって容易に達成することができ
る。
荷回路８５は式IL=nIRに基づいて設計されている。ここ
で、nは任意の正の数である。即ち、n = m = 1と仮定す
ると、安定の状態では，下記の式が得られる。 表す。 えられる。 ことができる。 式（３）のテイラー級数展開を行えば、下式になる。 従って、 式（５）により、トランジスタＭ１、Ｍ２、ＭＦのゲー
ト駆動電圧が内挿しようとする電圧値同士の差よりもか
なり大きい場合、補間の結果が線形であることがわか
る。さらに、内挿しようとする電圧値はトランジスタの
寸法を調整することによって容易に達成することができ
る。
【００５６】従って、図８に示す本実施形態に係るＤ−
Ａ変換器の構成が二つの基準電圧値Ｖ１、Ｖ２に基づい
て補間アナログ信号ＶＯＵＴを生成することができる。
Ａ変換器の構成が二つの基準電圧値Ｖ１、Ｖ２に基づい
て補間アナログ信号ＶＯＵＴを生成することができる。
【００５７】なお、図９に示すように、２−２ルーチン
グスイッチ８３と内挿式バッファ８４とは四つの組合せ
がある。
グスイッチ８３と内挿式バッファ８４とは四つの組合せ
がある。
【００５８】Ｄ[２]とＤ[１]とがともに０である場合、
ＶＯＵＴはＶ１に等しい。
ＶＯＵＴはＶ１に等しい。
【００５９】一方、Ｄ[２]とＤ[１]とがともに１である
場合、ＶＯＵＴはＶ２に等しい。
場合、ＶＯＵＴはＶ２に等しい。
【００６０】Ｄ[２]とＤ[１]とが等しくない場合、内挿
の方式を用いて、中間電圧を生成することができる。詳
しくは、Ｄ[２]が０であり、Ｄ[１]が１である場合、Ｖ
ＯＵＴの補間電圧値はS2/SF×V1+S1/SF×V2になる。一
方、Ｄ[２]が１で、Ｄ[１]が０である場合、ＶＯＵＴの
補間電圧値はS1/SF×V1+S2/SF×V2になる。
の方式を用いて、中間電圧を生成することができる。詳
しくは、Ｄ[２]が０であり、Ｄ[１]が１である場合、Ｖ
ＯＵＴの補間電圧値はS2/SF×V1+S1/SF×V2になる。一
方、Ｄ[２]が１で、Ｄ[１]が０である場合、ＶＯＵＴの
補間電圧値はS1/SF×V1+S2/SF×V2になる。
【００６１】以上のように、内挿方式により、二つの基
準電圧Ｖ１、Ｖ２から四つの電圧値を生成することがで
きる。デコーディングスイッチ８１、８２はそれぞれ６
ビットの解像度を有する。両者合わせて７ビットの解像
度を達成できる。２−２ルーチングスイッチ８３と内挿
式バッファ８４とは第８ビットの解像度を提供すること
ができる。
準電圧Ｖ１、Ｖ２から四つの電圧値を生成することがで
きる。デコーディングスイッチ８１、８２はそれぞれ６
ビットの解像度を有する。両者合わせて７ビットの解像
度を達成できる。２−２ルーチングスイッチ８３と内挿
式バッファ８４とは第８ビットの解像度を提供すること
ができる。
【００６２】従って、図８に示すＤ−Ａ変換器は基準線
の数を２５６本から１２８本まで減少させることがで
き、かつ、シリアルＭＯＳトランジスタの数を８個から
７個まで減少させることができる。全体的に言えば、本
実施形態に係るＤ−Ａ変換器においては、従来のＤ−Ａ
変換器と比較して、面積及び作動速度が明らかに改善さ
れている。
の数を２５６本から１２８本まで減少させることがで
き、かつ、シリアルＭＯＳトランジスタの数を８個から
７個まで減少させることができる。全体的に言えば、本
実施形態に係るＤ−Ａ変換器においては、従来のＤ−Ａ
変換器と比較して、面積及び作動速度が明らかに改善さ
れている。
【００６３】注意すべきことは、この内挿方法はＮＭＯ
Ｓの入力バッファのみならず、ＰＭＯＳ又はｒａｉｌ−
ｔｏ−ｒａｉｌ方式の入力バッファに応用することも可
能である点である。
Ｓの入力バッファのみならず、ＰＭＯＳ又はｒａｉｌ−
ｔｏ−ｒａｉｌ方式の入力バッファに応用することも可
能である点である。
【００６４】ｒａｉｌ−ｔｏ−ｒａｉｌ入力方式の内挿
式バッファの構成の一例を図１０に示す。
式バッファの構成の一例を図１０に示す。
【００６５】図１０に示すように、出力バッファ９０
は、２つの電流源ＩＴＮ及びＩＴＰと、負荷回路９１
と、トランジスタＭＮ１，ＭＮ２，ＭＮＦからなるトラ
ンジスタ組と、トランジスタＭＰ１，ＭＰ２，ＭＰＦか
らなるトランジスタ組と、を有する。
は、２つの電流源ＩＴＮ及びＩＴＰと、負荷回路９１
と、トランジスタＭＮ１，ＭＮ２，ＭＮＦからなるトラ
ンジスタ組と、トランジスタＭＰ１，ＭＰ２，ＭＰＦか
らなるトランジスタ組と、を有する。
【００６６】トランジスタＭＮ１はそのゲートを介して
基準電圧Ｖ１を受け、トランジスタＭＮ２はそのゲート
を介して基準電圧Ｖ２を受ける。負荷回路９１の入力端
ＩＮ１がトランジスタＭＮ１とトランジスタＭＮ２のド
レインに接続されている。トランジスタＭＮＦのゲート
が負荷回路９１の出力端ＯＵＴ１に接続され、ドレイン
が負荷回路９１の入力端ＩＮ２に接続される。電流源Ｉ
ＴＮの第１端は一定の電圧に接続され、第２端はトラン
ジスタＭＮ１，ＭＮ２，ＭＮＦのソースに接続されてい
る。
基準電圧Ｖ１を受け、トランジスタＭＮ２はそのゲート
を介して基準電圧Ｖ２を受ける。負荷回路９１の入力端
ＩＮ１がトランジスタＭＮ１とトランジスタＭＮ２のド
レインに接続されている。トランジスタＭＮＦのゲート
が負荷回路９１の出力端ＯＵＴ１に接続され、ドレイン
が負荷回路９１の入力端ＩＮ２に接続される。電流源Ｉ
ＴＮの第１端は一定の電圧に接続され、第２端はトラン
ジスタＭＮ１，ＭＮ２，ＭＮＦのソースに接続されてい
る。
【００６７】トランジスタＭＰ１はそのゲートを介して
基準電圧Ｖ１を受け、ドレインは負荷回路９１の入力端
ＩＮ３に接続されている。トランジスタＭＰ２はそのゲ
ートを介して基準電圧Ｖ２を受け、ドレインは負荷回路
９１の入力端ＩＮ３に接続されている。トランジスタＭ
ＰＦのゲートは負荷回路９１の出力端ＯＵＴ１に接続さ
れ、ドレインは負荷回路９１の入力端ＩＮ４に接続され
ている。電流源ＩＴＰの第１端が一定の電圧に接続さ
れ、第２端がトランジスタＭＰ１，ＭＰ２，ＭＰＦのソ
ースに接続されている。
基準電圧Ｖ１を受け、ドレインは負荷回路９１の入力端
ＩＮ３に接続されている。トランジスタＭＰ２はそのゲ
ートを介して基準電圧Ｖ２を受け、ドレインは負荷回路
９１の入力端ＩＮ３に接続されている。トランジスタＭ
ＰＦのゲートは負荷回路９１の出力端ＯＵＴ１に接続さ
れ、ドレインは負荷回路９１の入力端ＩＮ４に接続され
ている。電流源ＩＴＰの第１端が一定の電圧に接続さ
れ、第２端がトランジスタＭＰ１，ＭＰ２，ＭＰＦのソ
ースに接続されている。
【００６８】また、任意の数の基準電圧によって任意の
数の電圧値を内挿することも可能である。
数の電圧値を内挿することも可能である。
【００６９】図１１に示すように、内挿式バッファ１１
は、負荷回路１２と、電流源ＩＴＡＩＬと、Ｋ個のトラ
ンジスタＭ１，Ｍ２，…，ＭＫと、フィードバックトラ
ンジスタＭＦと、を有する。各トランジスタはそのゲー
トを介して複数の基準電圧から選ばれた一つの基準電圧
を受ける。負荷回路１２は、各トランジスタＭ１，Ｍ
２，…，ＭＫのドレインに接続される入力端ＩＮ１を有
する。フィードバックトランジスタＭＦのゲートは負荷
回路１２の出力端ＯＵＴ１に接続され、ドレインは負荷
回路１２の入力端ＩＮ２に接続されている。電流源ＩＴ
ＡＩＬの第１端は一定の電圧に接続され、その第２端は
各トランジスタＭ１，Ｍ２，…，ＭＫとフィードバック
トランジスタＭＦのソースに接続されている。
は、負荷回路１２と、電流源ＩＴＡＩＬと、Ｋ個のトラ
ンジスタＭ１，Ｍ２，…，ＭＫと、フィードバックトラ
ンジスタＭＦと、を有する。各トランジスタはそのゲー
トを介して複数の基準電圧から選ばれた一つの基準電圧
を受ける。負荷回路１２は、各トランジスタＭ１，Ｍ
２，…，ＭＫのドレインに接続される入力端ＩＮ１を有
する。フィードバックトランジスタＭＦのゲートは負荷
回路１２の出力端ＯＵＴ１に接続され、ドレインは負荷
回路１２の入力端ＩＮ２に接続されている。電流源ＩＴ
ＡＩＬの第１端は一定の電圧に接続され、その第２端は
各トランジスタＭ１，Ｍ２，…，ＭＫとフィードバック
トランジスタＭＦのソースに接続されている。
【００７０】内挿式バッファ１１における各トランジス
タＭ１，Ｍ２，…，ＭＫと負荷回路１２との間の位置関
係が図８に示す２入力の内挿式バッファ８４に類似して
いる。安定の状態では、S1+S2+…+SK=mSF、かつ、IL=nI
R、ｎ＝ｍ＝１の場合、下式が得られる。 複数点入力の内挿式バッファを用いるＤ−Ａ変換器の他
の実施形態を図１２に示す。
タＭ１，Ｍ２，…，ＭＫと負荷回路１２との間の位置関
係が図８に示す２入力の内挿式バッファ８４に類似して
いる。安定の状態では、S1+S2+…+SK=mSF、かつ、IL=nI
R、ｎ＝ｍ＝１の場合、下式が得られる。 複数点入力の内挿式バッファを用いるＤ−Ａ変換器の他
の実施形態を図１２に示す。
【００７１】図１２に示すＤ−Ａ変換器は、デコーディ
ングスイッチ１２１と、デコーディングスイッチ１２１
に接続されている２−４ルーチングスイッチ１２２と、
２−４ルーチングスイッチ１２２に接続されている内挿
式バッファ１２３と、を備えている。
ングスイッチ１２１と、デコーディングスイッチ１２１
に接続されている２−４ルーチングスイッチ１２２と、
２−４ルーチングスイッチ１２２に接続されている内挿
式バッファ１２３と、を備えている。
【００７２】このＤ−Ａ変換器においては、デコーディ
ングスイッチ１２１が６５本の基準電圧線ＲＶ１，ＲＶ
５，…，ＲＶ２５３，ＲＶ２５７を受け、２つの出力と
して基準電圧Ｖ１、Ｖ２を生成する。２−４ルーチング
スイッチ１２２はデコーディングスイッチ１２１から基
準電圧Ｖ１、Ｖ２を受け、四つの基準電圧出力Ｖ１′，
Ｖ２′，Ｖ３′，Ｖ４′を生成する。
ングスイッチ１２１が６５本の基準電圧線ＲＶ１，ＲＶ
５，…，ＲＶ２５３，ＲＶ２５７を受け、２つの出力と
して基準電圧Ｖ１、Ｖ２を生成する。２−４ルーチング
スイッチ１２２はデコーディングスイッチ１２１から基
準電圧Ｖ１、Ｖ２を受け、四つの基準電圧出力Ｖ１′，
Ｖ２′，Ｖ３′，Ｖ４′を生成する。
【００７３】内挿式バッファ１２３は四つの入力端を有
しており、各入力端を介して、四つの基準電圧出力Ｖ
１′，Ｖ２′，Ｖ３′，Ｖ４′が各トランジスタＭ１，
Ｍ２，Ｍ３，Ｍ４にゲートを介してそれぞれ印可され
る。この結果として、２−４ルーチングスイッチ１２２
に接続されている内挿式バッファ１２３は補間電圧ＶＯ
ＵＴを生成する。
しており、各入力端を介して、四つの基準電圧出力Ｖ
１′，Ｖ２′，Ｖ３′，Ｖ４′が各トランジスタＭ１，
Ｍ２，Ｍ３，Ｍ４にゲートを介してそれぞれ印可され
る。この結果として、２−４ルーチングスイッチ１２２
に接続されている内挿式バッファ１２３は補間電圧ＶＯ
ＵＴを生成する。
【００７４】仮に、安定の状態では、Ｓ1＝Ｓ2＝Ｓ3＝
Ｓ4＝ＳF／４、かつ、ＩL＝ＩRとすると、２−４ルーチ
ングスイッチ１２２と四つの入力端を有する内挿式バッ
ファ１２３とが生成する補間電圧値ＶＯＵＴは、図１３
に示すように、４通りの組合せを有する。
Ｓ4＝ＳF／４、かつ、ＩL＝ＩRとすると、２−４ルーチ
ングスイッチ１２２と四つの入力端を有する内挿式バッ
ファ１２３とが生成する補間電圧値ＶＯＵＴは、図１３
に示すように、４通りの組合せを有する。
【００７５】内挿式バッファの他の実施形態を図１４に
示す。
示す。
【００７６】図１４に示す内挿式バッファは二つの出力
アンプＯＰ１，ＰＯ２からなり、出力バッファの出力端
において、ワイヤードＯＲの方式により、二つの出力ア
ンプＯＰ１，ＰＯ２の出力が合成される。
アンプＯＰ１，ＰＯ２からなり、出力バッファの出力端
において、ワイヤードＯＲの方式により、二つの出力ア
ンプＯＰ１，ＰＯ２の出力が合成される。
【００７７】出力アンプＯＰ１の正入力端は基準電圧Ｖ
１を受け、その負入力端は出力端に接続されている。出
力アンプＯＰ２の正入力端は基準電圧Ｖ２を受け、その
負入力端は出力端に接続されている。補間出力値ＶＯＵ
Ｔは下式より導出できる。
１を受け、その負入力端は出力端に接続されている。出
力アンプＯＰ２の正入力端は基準電圧Ｖ２を受け、その
負入力端は出力端に接続されている。補間出力値ＶＯＵ
Ｔは下式より導出できる。
【００７８】 ここで、Ａ１とＡ２がそれぞれ出力アンプＯＰ１、ＯＰ
２の開回路のゲインである。
２の開回路のゲインである。
【図１】従来のＴＦＴ−ＬＣＤのソースドライバを示す
ブロック図である。
ブロック図である。
【図２】従来の８ビットＤ−Ａ変換器を示すブロック図
である。
である。
【図３】図２に示したＤ−Ａ変換器における基準電圧生
成器の内部の抵抗を示す図である。
成器の内部の抵抗を示す図である。
【図４】従来の２５６−ｔｏ−１デコーディングスイッ
チのブロック図である。
チのブロック図である。
【図５】従来の出力バッファの回路図である。
【図６】本発明の好適な実施形態に係る２段階Ｄ−Ａ変
換器のブロック図である。
換器のブロック図である。
【図７】図６に示したＤ−Ａ変換器における出力バッフ
ァの回路図である。
ァの回路図である。
【図８】本発明の好適な実施形態に係るＤ−Ａ変換器の
ブロック図である。
ブロック図である。
【図９】図８に示すルーチングスイッチの選択結果を示
す表である。
す表である。
【図１０】ｒａｉｌ−ｔｏ−ｒａｉｌ構成を有する出力
バッファの回路図である。
バッファの回路図である。
【図１１】ｋ個の入力を有する内挿式バッファの回路図
である。
である。
【図１２】四つの入力を有する内挿式バッファを用いた
８ビットＤ−Ａ変換器のブロック図である。
８ビットＤ−Ａ変換器のブロック図である。
【図１３】図１２に示すＤ−Ａ変換器におけるルーチン
グスイッチの選択結果を示す表である。
グスイッチの選択結果を示す表である。
【図１４】内挿式バッファの他の実施形態のブロック図
である。
である。
１０ ＴＦＴ−ＬＣＤソースドライバ １０１ 出力チャンネル １０２ Ｄ−Ａ変換器 １０３ 出力バッファ １０４ データレジスタ １０５ データラッチ １０６ 画素アレイ １０７ ラッチング信号（ＬＡＴ） １０８ シフト制御レジスタ １０９ システムクロック（ＳＣＬＫ） ２１ 基準電圧生成器 ２２ デコーディングスイッチ ３１ スイッチ列 ３２ トランジスタ ５１ デコーディングスイッチ ５２ 信号線（ＬＳＢ） ５３ 出力バッファ ８１、８２ デコーディングスイッチ ８３，１２２ ルーチングスイッチ ８４ 内挿式バッファ ８５ 負荷回路 ９０ 出力バッファ ９１ 負荷回路 １１ 内挿式バッファ １２ 負荷回路 １２１ デコーディングスイッチ １２３ 内挿式バッファ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 楊 存孝 台湾新竹科学園区工業東四路24−２号２Ｆ Ｆターム(参考） 5C006 AA01 AA16 AF83 BB16 BF03 BF04 BF24 BF25 BF26 BF31 BF43 FA41 FA51 FA56 5C080 AA10 BB05 DD22 DD27 EE29 FF11 GG08 JJ02 JJ03 5J022 AB02 BA06 CA08 CD03 CF02 CF04 CF07 CF09
Claims (10)
- 【請求項１】 ＴＦＴ−ＬＣＤのソースドライバに用い
る内挿式Ｄ−Ａ変換器であって、 複数の基準電圧を生成する基準電圧生成器と、 前記基準電圧生成期から複数の基準電圧を受け、デジタ
ル画像信号の複数の高ビットに基づいて、前記複数の基
準電圧から二つの基準電圧を選択する少なくとも一つの
デコーディングスイッチと、 前記デコーディングスイッチに接続され、デジタル画像
信号の複数の低ビットに基づいて、第１基準電圧と第２
基準電圧とを生成するルーチングスイッチと、 前記ルーチングスイッチに接続され、前記第１基準電圧
と前記第２基準電圧とに基づいて補間アナログ信号を生
成する内挿式バッファと、 を備えてなる内挿式Ｄ−Ａ変換器。 - 【請求項２】 ＴＦＴ−ＬＣＤのソースドライバに用い
る内挿式Ｄ−Ａ変換器であって、 複数の基準電圧を生成する基準電圧生成器と、 前記基準電圧生成期から複数の基準電圧を受け、デジタ
ル画像信号の複数の高ビットに基づいて、前記複数の基
準電圧から二つの基準電圧を一つのデコーディングスイ
ッチと、 前記デコーディングスイッチに接続され、デジタル画像
信号の複数の低ビットに基づいて、第１乃至第４基準電
圧を生成するルーチングスイッチと、 前記ルーチングスイッチに接続され、前記第１乃至第４
基準電圧に基づいて補間アナログ信号を生成する内挿式
バッファと、 を備えてなる内挿式Ｄ−Ａ変換器。 - 【請求項３】 システムクロックに基づいて前記デジタ
ル画像信号を受ける複数のデータレジスタと、 前記システムクロックに基づいて順次に前記複数のデー
タレジスタをイネーブルすることによって前記デジタル
画像信号を受ける複数のシフト制御レジスタと、 ラッチング信号に基づいて前記複数のデータレジスタが
出力したデジタル画像信号をラッチングするラッチ手段
と、 をさらに有することを特徴とする請求項１または２に記
載の内挿式Ｄ−Ａ変換器。 - 【請求項４】 前記内挿式バッファは、 それぞれのゲートが複数の基準電圧の一つを受ける複数
のトランジスタと、 前記複数のトランジスタのそれぞれのドレインに接続さ
れる第１入力端を有する負荷回路と、 前記負荷回路の出力端に接続されるゲートと、前記負荷
回路の第２入力端に接続されるドレインと、を有するフ
ィードバックトランジスタと、 一定の電圧に接続される第１端と、前記複数のトランジ
スタのそれぞれのソース及び前記フィードバックトラン
ジスタのソースに接続される第２端と、を有する電流源
と、 からなるものであることを特徴とする請求項１乃至３の
何れか一項に記載の内挿式Ｄ−Ａ変換器。 - 【請求項５】 前記内挿式バッファは、 第一及び第二の電流源と、 負荷回路と、 第１乃至第３Ｎ型トランジスタと、 第１乃至第３Ｐ型トランジスタと、からなり、 前記第１Ｎ型トランジスタはそのゲートを介して第１基
準電圧を受け、 前記第２Ｎ型トランジスタはそのゲートを介して第２基
準電圧を受け、 前記第１Ｎ型トランジスタ及び前記第２Ｎ型トランジス
タのドレインは前記負荷回路の第一入力端に接続され、 前記第３Ｎ型トランジスタのゲートは前記負荷回路の出
力端に、ドレインは前記負荷回路の第二入力端にそれぞ
れ接続され、 前記第１乃至第３Ｎ型トランジスタのソースはそれぞれ
前記第一電流源に接続され、 前記第１Ｐ型トランジスタはそのゲートを介して前記第
１基準電圧を受け、そのドレインは前記負荷回路の第三
入力端に接続され、 前記第２Ｐ型トランジスタはそのゲートを介して前記第
２基準電圧を受け、そのドレインは前記負荷回路の第三
入力端に接続され、 前記第３Ｐ型トランジスタのゲートは前記負荷回路の出
力端に、ドレインは前記負荷回路の第四入力端にそれぞ
れ接続され、 前記第１乃至第３Ｐ型トランジスタのソースはそれぞれ
前記第二電流源に接続されていることを特徴とする請求
項１乃至３の何れか一項に記載の内挿式Ｄ−Ａ変換器。 - 【請求項６】 前記内挿式バッファは、 負荷回路と、 電流源と、 複数個のトランジスタと、 フィードバックトランジスタと、からなり、 前記複数個のトランジスタはそのゲートを介して複数の
基準電圧の一つをそれぞれ受け、 前記複数個のトランジスタのドレインは前記負荷回路の
第１入力端に接続され、 前記フィードバックトランジスタのゲートは前記負荷回
路の出力端に、ドレインは前記負荷回路の第二入力端に
それぞれ接続され、 前記電流源は、前記複数個のトランジスタのソースと前
記フィードバックトランジスタのソースとに接続されて
いることを特徴とする請求項１乃至３の何れか一項に記
載の内挿式Ｄ−Ａ変換器。 - 【請求項７】 前記内挿式バッファは、 正入力端において第１基準電圧を受け、負入力端が出力
端に接続されている第１の出力アンプと、 正入力端において第２基準電圧を受け、負入力端が出力
端に接続されている第２の出力アンプと、 からなるものであることを特徴とする請求項１乃至３の
何れか一項に記載の内挿式Ｄ−Ａ変換器。 - 【請求項８】 ＴＦＴ−ＬＣＤの画素アレイを駆動する
ＴＦＴ−ＬＣＤのソースドライバであって、 システムクロックに基づいてデジタル画像信号を受ける
複数のデータレジスタと、 システムクロックに基づいて前記複数のデータレジスタ
を順次にイネーブルすることによって前記デジタル画像
信号を受ける複数のシフト制御レジスタと、 ラッチング信号に基づいて前記複数のデータレジスタが
出力した前記デジタル画像信号をラッチングするラッチ
手段と、 請求項１、２及び４乃至７の何れか一項に記載の内挿式
Ｄ−Ａ変換器と、 を備えてなるＴＦＴ−ＬＣＤのソースドライバ。 - 【請求項９】 内挿式Ｄ−Ａ変換器に用いられる内挿式
バッファであって、請求項４乃至７の何れか一項に記載
の構成を有する内挿式バッファ。 - 【請求項１０】 ＴＦＴ−ＬＣＤのソースドライバの解
像度に基づいて複数の基準電圧を生成するステップと、 デジタル画像信号の複数の高ビットに基づいて、前記複
数の基準電圧から第１部分集合の基準電圧値を選択する
ステップと、 前記デジタル画像信号の複数の低ビットに基づいて、前
記第１部分集合の中の基準電圧を選択することによっ
て、第２部分集合の基準電圧値を生成するステップと、 前記第２部分集合の基準電圧値に基づいて、補間アナロ
グ信号を出力するステップと、 を有するＴＦＴ−ＬＣＤのソースドライバの補間アナロ
グ信号の生成方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| TW89108237A TW465195B (en) | 2000-04-28 | 2000-04-28 | Interpolation type D/A converter and the TFT-LCD source driver applying the converter |
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| Publication Number | Publication Date |
|---|---|
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-
2000
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- 2000-07-28 JP JP2000228721A patent/JP2001313568A/ja active Pending
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