JP2001313568A - 内挿式d−a変換器 - Google Patents
内挿式d−a変換器Info
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- JP2001313568A JP2001313568A JP2000228721A JP2000228721A JP2001313568A JP 2001313568 A JP2001313568 A JP 2001313568A JP 2000228721 A JP2000228721 A JP 2000228721A JP 2000228721 A JP2000228721 A JP 2000228721A JP 2001313568 A JP2001313568 A JP 2001313568A
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Abstract
(57)【要約】
【課題】 内挿技術によってTFT−LCDのソースド
ライバの製造コスト及び占有面積を効果的に低減する。 【解決手段】 TFT−LCDのソースドライバに応用
される内挿式D−A変換器であって、複数の基準電圧を
受け、デジタル画像信号の複数の高ビットに基づいて複
数の基準電圧から二つの基準電圧(V1,V2)を選択
するデコーディングスイッチ81,82と、デコーディ
ングスイッチ81,82に接続され、デジタル画像信号
の二つの低ビットに基づいて第1基準電圧V1’と第2
基準電圧V2’を選択するルーチングスイッチ83と、
ルーチングスイッチ83に接続され、第1基準電圧と第
2基準電圧に基づいて補間アナログ信号VOUTを生成
する内挿式バッファ84と、を備える。
ライバの製造コスト及び占有面積を効果的に低減する。 【解決手段】 TFT−LCDのソースドライバに応用
される内挿式D−A変換器であって、複数の基準電圧を
受け、デジタル画像信号の複数の高ビットに基づいて複
数の基準電圧から二つの基準電圧(V1,V2)を選択
するデコーディングスイッチ81,82と、デコーディ
ングスイッチ81,82に接続され、デジタル画像信号
の二つの低ビットに基づいて第1基準電圧V1’と第2
基準電圧V2’を選択するルーチングスイッチ83と、
ルーチングスイッチ83に接続され、第1基準電圧と第
2基準電圧に基づいて補間アナログ信号VOUTを生成
する内挿式バッファ84と、を備える。
Description
【0001】
【発明の属する技術分野】本発明は大量のディジタル−
アナログ(D−A)変換器をシングルチップに集積化し
た内挿式D−A変換器に係わり、特に、薄膜トランジス
タ液晶表示器(TFT−LCD)のソースドライバに応
用される内挿式D−A変換器に係わる。
アナログ(D−A)変換器をシングルチップに集積化し
た内挿式D−A変換器に係わり、特に、薄膜トランジス
タ液晶表示器(TFT−LCD)のソースドライバに応
用される内挿式D−A変換器に係わる。
【0002】
【従来の技術】TFT−LCDのソースドライバは画像
信号を提供することによって、LCDの画素アレイを駆
動する回路である。
信号を提供することによって、LCDの画素アレイを駆
動する回路である。
【0003】図1に、従来のTFT−LCDのソースド
ライバ10の構成を示す。
ライバ10の構成を示す。
【0004】TFT−LCDソースドライバ10は、3
84個の出力チャンネル101を有し、それぞれのチャ
ンネルに8ビットの解像度を有する。シフト制御レジス
タ108は2方向のシフトレジスタであり、DIOL又
はDIOR信号に基づいて、左側から又は右側から順次
にデータレジスタ104をイネーブルする。
84個の出力チャンネル101を有し、それぞれのチャ
ンネルに8ビットの解像度を有する。シフト制御レジス
タ108は2方向のシフトレジスタであり、DIOL又
はDIOR信号に基づいて、左側から又は右側から順次
にデータレジスタ104をイネーブルする。
【0005】システムクロックSCLK信号109が立
ち上がるとき、データは、48ビットの入力バスDIN
[1−48]を経由して、順次に、384個のデータレジ
スタ104に送られ、6個のデータレジスタ104が充
填される。すべてのデータレジスタ104にデータが充
填された後、ラッチングLAT信号107が立ち上がる
際に、データレジスタ104に一時保存されるデータが
データラッチ105に送信される。データラッチ105
の出力が384個の8ビットD−A変換器102によっ
てアナログ電圧信号に変換され、画素アレイ106を駆
動する。
ち上がるとき、データは、48ビットの入力バスDIN
[1−48]を経由して、順次に、384個のデータレジ
スタ104に送られ、6個のデータレジスタ104が充
填される。すべてのデータレジスタ104にデータが充
填された後、ラッチングLAT信号107が立ち上がる
際に、データレジスタ104に一時保存されるデータが
データラッチ105に送信される。データラッチ105
の出力が384個の8ビットD−A変換器102によっ
てアナログ電圧信号に変換され、画素アレイ106を駆
動する。
【0006】このように、従来のTFT−LCDのソー
スドライバ10は大量のD−A変換器102を必要とし
ていたので、D−A変換器102がソースドライバ10
の面積とコストの大部分を占めていた。
スドライバ10は大量のD−A変換器102を必要とし
ていたので、D−A変換器102がソースドライバ10
の面積とコストの大部分を占めていた。
【0007】図2に従来のD−A変換器102の詳細な
構成を示す。
構成を示す。
【0008】このD−A変換器102は、基準電圧生成
器21と、デコーディングスイッチ22と、出力バッフ
ァ103と、を含む。
器21と、デコーディングスイッチ22と、出力バッフ
ァ103と、を含む。
【0009】基準電圧生成器21は、図3に示すよう
に、255個の抵抗R0−R254を含み、256個の
基準電圧RV1−RV256を生成する。255個の抵
抗R0−R254の抵抗値は全て同一であるとは限らな
い。一般に、抵抗値はガンマ補正トランスファカーブに
適合するように選ばれる。これらの256個のグローバ
ル基準電圧RV1−RV256は、一般に、256本の
水平金属線を介してデコーディングスイッチ22に印可
される。
に、255個の抵抗R0−R254を含み、256個の
基準電圧RV1−RV256を生成する。255個の抵
抗R0−R254の抵抗値は全て同一であるとは限らな
い。一般に、抵抗値はガンマ補正トランスファカーブに
適合するように選ばれる。これらの256個のグローバ
ル基準電圧RV1−RV256は、一般に、256本の
水平金属線を介してデコーディングスイッチ22に印可
される。
【0010】デコーディングスイッチ22は、図4に示
すように、256個のスイッチ列31を有しており、そ
れぞれのスイッチ列31は8個のシリアルトランジスタ
32を有している。256個のスイッチ列31の中の一
列は選ばれた基準電圧値を出力バッファ103に出力す
る。
すように、256個のスイッチ列31を有しており、そ
れぞれのスイッチ列31は8個のシリアルトランジスタ
32を有している。256個のスイッチ列31の中の一
列は選ばれた基準電圧値を出力バッファ103に出力す
る。
【0011】従来の出力バッファ103の回路構成の一
例を図5に示す。
例を図5に示す。
【0012】
【発明が解決しようとする課題】前述の説明により、従
来のソースドライバ10の主要な課題は、デコーディン
グスイッチ22が複雑であり、かつ、その占有面積が大
きいという点である。すなわち、デコーディングスイッ
チ22中には、水平金属線とシリアルスイッチ32とが
数多く存在するので、それらがダイ領域の大部分の面積
を占め、チップコストを上昇させる原因となっていた。
来のソースドライバ10の主要な課題は、デコーディン
グスイッチ22が複雑であり、かつ、その占有面積が大
きいという点である。すなわち、デコーディングスイッ
チ22中には、水平金属線とシリアルスイッチ32とが
数多く存在するので、それらがダイ領域の大部分の面積
を占め、チップコストを上昇させる原因となっていた。
【0013】また、出力極性制御を有する従来の薄膜ト
ランジスタ(TFT)は、8ビット解像度の場合、2組
の基準電圧を要するため、512本の金属線を必要とし
ていた。この場合、単にD−A変換器の部分でもチップ
全体の面積の1/3を占めるという問題点があった。
ランジスタ(TFT)は、8ビット解像度の場合、2組
の基準電圧を要するため、512本の金属線を必要とし
ていた。この場合、単にD−A変換器の部分でもチップ
全体の面積の1/3を占めるという問題点があった。
【0014】そこで、本発明は、TFT−LCDのソー
スドライバの出力バッファ段に内挿技術を導入すること
によって、解像度の劣化を防止しつつ、D−A変換器の
基準線の数を減少させることを可能にする、TFT−L
CDのソースドライバに応用される内挿式D−A変換器
を提供することを目的とする。
スドライバの出力バッファ段に内挿技術を導入すること
によって、解像度の劣化を防止しつつ、D−A変換器の
基準線の数を減少させることを可能にする、TFT−L
CDのソースドライバに応用される内挿式D−A変換器
を提供することを目的とする。
【0015】また、本発明は、従来のD−A変換器に比
べて、半分の数の基準線と半分の数のトランジスタで構
成されるデコーディングスイッチとで実現できる内挿式
D−A変換器を提供することを目的とする。
べて、半分の数の基準線と半分の数のトランジスタで構
成されるデコーディングスイッチとで実現できる内挿式
D−A変換器を提供することを目的とする。
【0016】また、本発明は、内挿式D−A変換器に応
用され、補間アナログ信号を生成できる内挿式バッファ
を提供することを目的とする。
用され、補間アナログ信号を生成できる内挿式バッファ
を提供することを目的とする。
【0017】
【課題を解決するための手段】この目的を達成するた
め、請求項1は、TFT−LCDのソースドライバに用
いる内挿式D−A変換器であって、複数の基準電圧を生
成する基準電圧生成器と、基準電圧生成期から複数の基
準電圧を受け、デジタル画像信号の複数の高ビットに基
づいて、前記複数の基準電圧から二つの基準電圧を選択
する少なくとも一つのデコーディングスイッチと、前記
デコーディングスイッチに接続され、デジタル画像信号
の複数の低ビットに基づいて、第1基準電圧と第2基準
電圧とを生成するルーチングスイッチと、前記ルーチン
グスイッチに接続され、前記第1基準電圧と前記第2基
準電圧とに基づいて補間アナログ信号を生成する内挿式
バッファと、を備えてなる内挿式D−A変換器を提供す
る。
め、請求項1は、TFT−LCDのソースドライバに用
いる内挿式D−A変換器であって、複数の基準電圧を生
成する基準電圧生成器と、基準電圧生成期から複数の基
準電圧を受け、デジタル画像信号の複数の高ビットに基
づいて、前記複数の基準電圧から二つの基準電圧を選択
する少なくとも一つのデコーディングスイッチと、前記
デコーディングスイッチに接続され、デジタル画像信号
の複数の低ビットに基づいて、第1基準電圧と第2基準
電圧とを生成するルーチングスイッチと、前記ルーチン
グスイッチに接続され、前記第1基準電圧と前記第2基
準電圧とに基づいて補間アナログ信号を生成する内挿式
バッファと、を備えてなる内挿式D−A変換器を提供す
る。
【0018】請求項2は、TFT−LCDのソースドラ
イバに用いる内挿式D−A変換器であって、複数の基準
電圧を生成する基準電圧生成器と、基準電圧生成期から
複数の基準電圧を受け、デジタル画像信号の複数の高ビ
ットに基づいて、前記複数の基準電圧から二つの基準電
圧を一つのデコーディングスイッチと、前記デコーディ
ングスイッチに接続され、デジタル画像信号の複数の低
ビットに基づいて、第1乃至第4基準電圧を生成するル
ーチングスイッチと、前記ルーチングスイッチに接続さ
れ、前記第1乃至第4基準電圧に基づいて補間アナログ
信号を生成する内挿式バッファと、を備えてなる内挿式
D−A変換器を提供する。
イバに用いる内挿式D−A変換器であって、複数の基準
電圧を生成する基準電圧生成器と、基準電圧生成期から
複数の基準電圧を受け、デジタル画像信号の複数の高ビ
ットに基づいて、前記複数の基準電圧から二つの基準電
圧を一つのデコーディングスイッチと、前記デコーディ
ングスイッチに接続され、デジタル画像信号の複数の低
ビットに基づいて、第1乃至第4基準電圧を生成するル
ーチングスイッチと、前記ルーチングスイッチに接続さ
れ、前記第1乃至第4基準電圧に基づいて補間アナログ
信号を生成する内挿式バッファと、を備えてなる内挿式
D−A変換器を提供する。
【0019】請求項3に記載されているように、上述の
内挿式D−A変換器は、システムクロックに基づいて前
記デジタル画像信号を受ける複数のデータレジスタと、
前記システムクロックに基づいて順次に前記複数のデー
タレジスタをイネーブルすることによって前記デジタル
画像信号を受ける複数のシフト制御レジスタと、ラッチ
ング信号に基づいて前記複数のデータレジスタが出力し
たデジタル画像信号をラッチングするラッチ手段と、を
さらに有することが好ましい。
内挿式D−A変換器は、システムクロックに基づいて前
記デジタル画像信号を受ける複数のデータレジスタと、
前記システムクロックに基づいて順次に前記複数のデー
タレジスタをイネーブルすることによって前記デジタル
画像信号を受ける複数のシフト制御レジスタと、ラッチ
ング信号に基づいて前記複数のデータレジスタが出力し
たデジタル画像信号をラッチングするラッチ手段と、を
さらに有することが好ましい。
【0020】本発明に係る内挿式D−A変換器における
内挿式バッファは種々の構成を選択することができる。
内挿式バッファは種々の構成を選択することができる。
【0021】例えば、請求項4に記載されているよう
に、内挿式バッファは、それぞれのゲートが複数の基準
電圧の一つを受ける複数のトランジスタと、前記複数の
トランジスタのそれぞれのドレインに接続される第1入
力端を有する負荷回路と、前記負荷回路の出力端に接続
されるゲートと、前記負荷回路の第2入力端に接続され
るドレインと、を有するフィードバックトランジスタ
と、一定の電圧に接続される第1端と、前記複数のトラ
ンジスタのそれぞれのソース及び前記フィードバックト
ランジスタのソースに接続される第2端と、を有する電
流源と、から構成することができる。
に、内挿式バッファは、それぞれのゲートが複数の基準
電圧の一つを受ける複数のトランジスタと、前記複数の
トランジスタのそれぞれのドレインに接続される第1入
力端を有する負荷回路と、前記負荷回路の出力端に接続
されるゲートと、前記負荷回路の第2入力端に接続され
るドレインと、を有するフィードバックトランジスタ
と、一定の電圧に接続される第1端と、前記複数のトラ
ンジスタのそれぞれのソース及び前記フィードバックト
ランジスタのソースに接続される第2端と、を有する電
流源と、から構成することができる。
【0022】あるいは、請求項5に記載されているよう
に、内挿式バッファは、第一及び第二の電流源と、負荷
回路と、第1乃至第3N型トランジスタと、第1乃至第
3P型トランジスタと、からなり、前記第1N型トラン
ジスタはそのゲートを介して第1基準電圧を受け、前記
第2N型トランジスタはそのゲートを介して第2基準電
圧を受け、前記第1N型トランジスタ及び前記第2N型
トランジスタのドレインは前記負荷回路の第一入力端に
接続され、前記第3N型トランジスタのゲートは前記負
荷回路の出力端に、ドレインは前記負荷回路の第二入力
端にそれぞれ接続され、前記第1乃至第3N型トランジ
スタのソースはそれぞれ前記第一電流源に接続され、前
記第1P型トランジスタはそのゲートを介して前記第1
基準電圧を受け、そのドレインは前記負荷回路の第三入
力端に接続され、前記第2P型トランジスタはそのゲー
トを介して前記第2基準電圧を受け、そのドレインは前
記負荷回路の第三入力端に接続され、前記第3P型トラ
ンジスタのゲートは前記負荷回路の出力端に、ドレイン
は前記負荷回路の第四入力端にそれぞれ接続され、前記
第1乃至第3P型トランジスタのソースはそれぞれ前記
第二電流源に接続されているように構成することもでき
る。
に、内挿式バッファは、第一及び第二の電流源と、負荷
回路と、第1乃至第3N型トランジスタと、第1乃至第
3P型トランジスタと、からなり、前記第1N型トラン
ジスタはそのゲートを介して第1基準電圧を受け、前記
第2N型トランジスタはそのゲートを介して第2基準電
圧を受け、前記第1N型トランジスタ及び前記第2N型
トランジスタのドレインは前記負荷回路の第一入力端に
接続され、前記第3N型トランジスタのゲートは前記負
荷回路の出力端に、ドレインは前記負荷回路の第二入力
端にそれぞれ接続され、前記第1乃至第3N型トランジ
スタのソースはそれぞれ前記第一電流源に接続され、前
記第1P型トランジスタはそのゲートを介して前記第1
基準電圧を受け、そのドレインは前記負荷回路の第三入
力端に接続され、前記第2P型トランジスタはそのゲー
トを介して前記第2基準電圧を受け、そのドレインは前
記負荷回路の第三入力端に接続され、前記第3P型トラ
ンジスタのゲートは前記負荷回路の出力端に、ドレイン
は前記負荷回路の第四入力端にそれぞれ接続され、前記
第1乃至第3P型トランジスタのソースはそれぞれ前記
第二電流源に接続されているように構成することもでき
る。
【0023】あるいは、請求項6に記載されているよう
に、内挿式バッファは、負荷回路と、電流源と、複数個
のトランジスタと、フィードバックトランジスタと、か
らなり、前記複数個のトランジスタはそのゲートを介し
て複数の基準電圧の一つをそれぞれ受け、前記複数個の
トランジスタのドレインは前記負荷回路の第1入力端に
接続され、前記フィードバックトランジスタのゲートは
前記負荷回路の出力端に、ドレインは前記負荷回路の第
二入力端にそれぞれ接続され、前記電流源は、前記複数
個のトランジスタのソースと前記フィードバックトラン
ジスタのソースとに接続されているように構成すること
ができる。
に、内挿式バッファは、負荷回路と、電流源と、複数個
のトランジスタと、フィードバックトランジスタと、か
らなり、前記複数個のトランジスタはそのゲートを介し
て複数の基準電圧の一つをそれぞれ受け、前記複数個の
トランジスタのドレインは前記負荷回路の第1入力端に
接続され、前記フィードバックトランジスタのゲートは
前記負荷回路の出力端に、ドレインは前記負荷回路の第
二入力端にそれぞれ接続され、前記電流源は、前記複数
個のトランジスタのソースと前記フィードバックトラン
ジスタのソースとに接続されているように構成すること
ができる。
【0024】あるいは、請求項7に記載されているよう
に、前記内挿式バッファは、正入力端において第1基準
電圧を受け、負入力端が出力端に接続されている第1の
出力アンプと、正入力端において第2基準電圧を受け、
負入力端が出力端に接続されている第2の出力アンプ
と、から構成することもできる。
に、前記内挿式バッファは、正入力端において第1基準
電圧を受け、負入力端が出力端に接続されている第1の
出力アンプと、正入力端において第2基準電圧を受け、
負入力端が出力端に接続されている第2の出力アンプ
と、から構成することもできる。
【0025】請求項8は、TFT−LCDの画素アレイ
を駆動するTFT−LCDのソースドライバであって、
システムクロックに基づいてデジタル画像信号を受ける
複数のデータレジスタと、システムクロックに基づいて
前記複数のデータレジスタを順次にイネーブルすること
によって前記デジタル画像信号を受ける複数のシフト制
御レジスタと、ラッチング信号に基づいて前記複数のデ
ータレジスタが出力した前記デジタル画像信号をラッチ
ングするラッチ手段と、上述の内挿式D−A変換器と、
を備えてなるTFT−LCDのソースドライバを提供す
る。
を駆動するTFT−LCDのソースドライバであって、
システムクロックに基づいてデジタル画像信号を受ける
複数のデータレジスタと、システムクロックに基づいて
前記複数のデータレジスタを順次にイネーブルすること
によって前記デジタル画像信号を受ける複数のシフト制
御レジスタと、ラッチング信号に基づいて前記複数のデ
ータレジスタが出力した前記デジタル画像信号をラッチ
ングするラッチ手段と、上述の内挿式D−A変換器と、
を備えてなるTFT−LCDのソースドライバを提供す
る。
【0026】請求項9に記載されているように、上述の
内挿式バッファは、内挿式D−A変換器用バッファとし
て、それ単独で使用することも可能である。
内挿式バッファは、内挿式D−A変換器用バッファとし
て、それ単独で使用することも可能である。
【0027】請求項10は、TFT−LCDのソースド
ライバの解像度に基づいて複数の基準電圧を生成するス
テップと、デジタル画像信号の複数の高ビットに基づい
て、前記複数の基準電圧から第1部分集合の基準電圧値
を選択するステップと、前記デジタル画像信号の複数の
低ビットに基づいて、前記第1部分集合の中の基準電圧
を選択することによって、第2部分集合の基準電圧値を
生成するステップと、前記第2部分集合の基準電圧値に
基づいて、補間アナログ信号を出力するステップと、を
有するTFT−LCDのソースドライバの補間アナログ
信号の生成方法を提供する。
ライバの解像度に基づいて複数の基準電圧を生成するス
テップと、デジタル画像信号の複数の高ビットに基づい
て、前記複数の基準電圧から第1部分集合の基準電圧値
を選択するステップと、前記デジタル画像信号の複数の
低ビットに基づいて、前記第1部分集合の中の基準電圧
を選択することによって、第2部分集合の基準電圧値を
生成するステップと、前記第2部分集合の基準電圧値に
基づいて、補間アナログ信号を出力するステップと、を
有するTFT−LCDのソースドライバの補間アナログ
信号の生成方法を提供する。
【0028】本発明によれば、内挿技術を用いることに
よって、従来のD−A変換器と比較して、半分の数のD
−A基準線と半分の数のトランジスタを有するデコーデ
ィングスイッチとで内挿式D−A変換器を構成すること
が可能になるので、ダイのコスト及び占有面積を十分に
低減することができる。
よって、従来のD−A変換器と比較して、半分の数のD
−A基準線と半分の数のトランジスタを有するデコーデ
ィングスイッチとで内挿式D−A変換器を構成すること
が可能になるので、ダイのコスト及び占有面積を十分に
低減することができる。
【0029】
【発明の実施の形態】TFT−LCDのソースドライバ
のコストは、主に、D−A基準線の数とD−A基準線に
伴ったデコーディングスイッチの複雑さに依存する。こ
のため、D−A変換器を2段で実現することにより、解
像度を維持しつつ、コストダウンを図ることができる。
のコストは、主に、D−A基準線の数とD−A基準線に
伴ったデコーディングスイッチの複雑さに依存する。こ
のため、D−A変換器を2段で実現することにより、解
像度を維持しつつ、コストダウンを図ることができる。
【0030】図6にD−A変換器の一実施形態を示す。
【0031】図6に示すように、このD−A変換器は、
デコーディングスイッチ51と、デコーディングスイッ
チ51に接続されている出力バッファ53と、出力バッ
ファ53に接続されている信号線(LSB)52と、を
備えている。このD−A変換器の解像度は8ビットであ
る。
デコーディングスイッチ51と、デコーディングスイッ
チ51に接続されている出力バッファ53と、出力バッ
ファ53に接続されている信号線(LSB)52と、を
備えている。このD−A変換器の解像度は8ビットであ
る。
【0032】図7は、出力バッファ53の構成の一例を
示す回路図である。
示す回路図である。
【0033】図7に示すように、出力バッファ53は、
負荷回路54と、第1トランジスタM1と、第2トラン
ジスタM2と、第3トランジスタM3と、第1電流源5
5と、第2電流源56と、抵抗Rと、を備えている。
負荷回路54と、第1トランジスタM1と、第2トラン
ジスタM2と、第3トランジスタM3と、第1電流源5
5と、第2電流源56と、抵抗Rと、を備えている。
【0034】第1トランジスタM1は、そのゲートを介
して、デコーディングスイッチ51から出力電圧を受
け、ドレインは負荷回路54の入力端に、ソースは第1
電流源55にそれぞれ接続されている。
して、デコーディングスイッチ51から出力電圧を受
け、ドレインは負荷回路54の入力端に、ソースは第1
電流源55にそれぞれ接続されている。
【0035】第2トランジスタM2のゲートは負荷回路
54の出力端及び第3トランジスタM3のドレインに、
ドレインは負荷回路54の入力端に、ソースは第1電流
源55にそれぞれ接続されている。
54の出力端及び第3トランジスタM3のドレインに、
ドレインは負荷回路54の入力端に、ソースは第1電流
源55にそれぞれ接続されている。
【0036】第3トランジスタM3は、そのゲートを介
して、信号線52から出力電圧を受け、ドレインは抵抗
Rを介して負荷回路54の出力端に、ソースは第2電流
源56にそれぞれ接続されている。
して、信号線52から出力電圧を受け、ドレインは抵抗
Rを介して負荷回路54の出力端に、ソースは第2電流
源56にそれぞれ接続されている。
【0037】図6に示したD−A変換器においては、デ
コーディングスイッチ51は、信号線(LSB)52を
出力バッファ53の出力端における追加の電流源として
用いるので、デコーディングスイッチ51内の基準線の
数を128本に減少させることが可能である。
コーディングスイッチ51は、信号線(LSB)52を
出力バッファ53の出力端における追加の電流源として
用いるので、デコーディングスイッチ51内の基準線の
数を128本に減少させることが可能である。
【0038】従って、128本の基準線(RV2,RV
4,…)を取り除くことができ、これに伴って省略され
た信号は、信号線(LSB)52を介して、出力バッフ
ァ53内部における選択によって、内挿することができ
る。
4,…)を取り除くことができ、これに伴って省略され
た信号は、信号線(LSB)52を介して、出力バッフ
ァ53内部における選択によって、内挿することができ
る。
【0039】しかしながら、この設計には次のような問
題点がある。
題点がある。
【0040】まず、信号線(LSB)52の電流源がす
べてのD−A変換器においてマッチすることは困難なの
で、出力対出力偏差(output-to-output deviation)が大
きくなる。加えて、TFT−LCDの応用において、信
号線(LSB)52によって選択される電圧値は、ガン
マ補正のため、その間隔が一定ではない。
べてのD−A変換器においてマッチすることは困難なの
で、出力対出力偏差(output-to-output deviation)が大
きくなる。加えて、TFT−LCDの応用において、信
号線(LSB)52によって選択される電圧値は、ガン
マ補正のため、その間隔が一定ではない。
【0041】このため、信号線(LSB)52の電流源
を分割する必要が生じるため、それに応じた余分の電流
スイッチを増やす必要がある。結局、信号線(LSB)
52の電流スイッチの複雑さを増やすことになり、回路
の実現が難しくなる。
を分割する必要が生じるため、それに応じた余分の電流
スイッチを増やす必要がある。結局、信号線(LSB)
52の電流スイッチの複雑さを増やすことになり、回路
の実現が難しくなる。
【0042】更に、2本の信号線(LSB)52とそれ
に伴った電流スイッチをバッファ増幅段に設けることに
より、基準線の数をさらに64本に減少することができ
る。しかしながら、このような構成もD−A変換器の直
線性(Linearity)に対して大きな影響を与えるととも
に、出力対出力偏差も大きくなる。
に伴った電流スイッチをバッファ増幅段に設けることに
より、基準線の数をさらに64本に減少することができ
る。しかしながら、このような構成もD−A変換器の直
線性(Linearity)に対して大きな影響を与えるととも
に、出力対出力偏差も大きくなる。
【0043】前述のことに鑑みて、本発明はその一実施
形態として、図8に示すD−A変換器を提供する。
形態として、図8に示すD−A変換器を提供する。
【0044】図8に示すように、本実施形態に係る内挿
式D−A変換器は、二つの64−1デコーディングスイ
ッチ81、82と、64−1デコーディングスイッチ8
1、82に接続される2−2ルーチングスイッチ83
と、2−2ルーチングスイッチ83に接続され、補間ア
ナログ信号VOUTを生成する内挿式出力バッファ84
と、を有する。
式D−A変換器は、二つの64−1デコーディングスイ
ッチ81、82と、64−1デコーディングスイッチ8
1、82に接続される2−2ルーチングスイッチ83
と、2−2ルーチングスイッチ83に接続され、補間ア
ナログ信号VOUTを生成する内挿式出力バッファ84
と、を有する。
【0045】64−1デコーディングスイッチ81、8
2は対になっている。64−1デコーディングスイッチ
81は64本の基準線を介して入力信号(RV4,RV
8,…,RV252,RV256)を受け、基準電圧V
2を生成している。一方、64−1デコーディングスイ
ッチ82は64本の基準線を介して入力信号(RV1,
RV5,…,RV249,RV253)を受け、基準電
圧V1を生成している。これによって、省略された電圧
値(RV2,RV6,…、RV250,RV254)と
(RV3,RV7,…、RV251,RV255)を内
挿する。
2は対になっている。64−1デコーディングスイッチ
81は64本の基準線を介して入力信号(RV4,RV
8,…,RV252,RV256)を受け、基準電圧V
2を生成している。一方、64−1デコーディングスイ
ッチ82は64本の基準線を介して入力信号(RV1,
RV5,…,RV249,RV253)を受け、基準電
圧V1を生成している。これによって、省略された電圧
値(RV2,RV6,…、RV250,RV254)と
(RV3,RV7,…、RV251,RV255)を内
挿する。
【0046】2−2ルーチングスイッチ83は、対をな
す64−1デコーディングスイッチ81、82の双方に
接続されるため、デコーディングスイッチ81、82が
生成した基準電圧値V1,V2の双方を受けるととも
に、デジタル画像信号を受信している。
す64−1デコーディングスイッチ81、82の双方に
接続されるため、デコーディングスイッチ81、82が
生成した基準電圧値V1,V2の双方を受けるととも
に、デジタル画像信号を受信している。
【0047】2−2ルーチングスイッチ83は、デジタ
ル画像信号の二つの低ビットD[1]及びD[2]に基づい
て、二つの基準電圧V1′及びV2′を生成する。2−
2ルーチングスイッチ83が64−1デコーディングス
イッチ81、82から受ける基準電圧はV1,V2の二
つであるため、二つの基準電圧(V1′,V2′)は次
の4つの組合せの中の一つとなる。
ル画像信号の二つの低ビットD[1]及びD[2]に基づい
て、二つの基準電圧V1′及びV2′を生成する。2−
2ルーチングスイッチ83が64−1デコーディングス
イッチ81、82から受ける基準電圧はV1,V2の二
つであるため、二つの基準電圧(V1′,V2′)は次
の4つの組合せの中の一つとなる。
【0048】(V1,V1)、(V1,V2)、(V
2,V1)、(V2,V2) 内挿式バッファ84は、2−2ルーチングスイッチ83
に接続されているため、2−2ルーチングスイッチ83
から基準電圧V1′,V2′を受け、補間アナログ信号
VOUTを生成する。
2,V1)、(V2,V2) 内挿式バッファ84は、2−2ルーチングスイッチ83
に接続されているため、2−2ルーチングスイッチ83
から基準電圧V1′,V2′を受け、補間アナログ信号
VOUTを生成する。
【0049】内挿式バッファ84は、二つの入力トラン
ジスタM1、M2と、フィードバックトランジスタMF
と、電流源ITAILと、負荷回路85と、を有する。
ジスタM1、M2と、フィードバックトランジスタMF
と、電流源ITAILと、負荷回路85と、を有する。
【0050】トランジスタM1は、そのゲートを介し
て、基準電圧V1′を受ける。トランジスタM2は、そ
のゲートを介して、基準電圧V2′を受ける。フィード
バックトランジスタMFのゲートは負荷回路85の出力
端に接続されている。負荷回路85は2つの入力端を有
しており、それぞれトランジスタM1とM2との共有ド
レイン及びフィードバックトランジスタMFのドレイン
に接続され、負荷回路85の出力端はフィードバックト
ランジスタMFのゲートに接続されている。
て、基準電圧V1′を受ける。トランジスタM2は、そ
のゲートを介して、基準電圧V2′を受ける。フィード
バックトランジスタMFのゲートは負荷回路85の出力
端に接続されている。負荷回路85は2つの入力端を有
しており、それぞれトランジスタM1とM2との共有ド
レイン及びフィードバックトランジスタMFのドレイン
に接続され、負荷回路85の出力端はフィードバックト
ランジスタMFのゲートに接続されている。
【0051】負荷回路85は、電流/電圧変換及び差動
/単端(differential/single-end)変換の二つの機能を
提供する。
/単端(differential/single-end)変換の二つの機能を
提供する。
【0052】電流源ITAILの第1端は一定の電圧に
接続され、第2端がトランジスタM1、M2及びフィー
ドバックトランジスタMFのソースに接続されている。
接続され、第2端がトランジスタM1、M2及びフィー
ドバックトランジスタMFのソースに接続されている。
【0053】本実施形態における内挿式バッファ84の
主要な特徴は、フィードバックトランジスタMFとトラ
ンジスタM1、M2とが以下の関係を満足する点であ
る。
主要な特徴は、フィードバックトランジスタMFとトラ
ンジスタM1、M2とが以下の関係を満足する点であ
る。
【0054】まず、S=W/L(L:トランジスタのチ
ャンネルの長さ、W:トランジスタのチャンネルの幅)
を定義すると、トランジスタM1、M2及びフィードバ
ックトランジスタMFの寸法は次式を満足する。
ャンネルの長さ、W:トランジスタのチャンネルの幅)
を定義すると、トランジスタM1、M2及びフィードバ
ックトランジスタMFの寸法は次式を満足する。
【0055】S1+S2=mSF ここで、mは任意の正の数である。安定の状態では、負
荷回路85は式IL=nIRに基づいて設計されている。ここ
で、nは任意の正の数である。即ち、n = m = 1と仮定す
ると、安定の状態では,下記の式が得られる。 表す。 えられる。 ことができる。 式(3)のテイラー級数展開を行えば、下式になる。 従って、 式(5)により、トランジスタM1、M2、MFのゲー
ト駆動電圧が内挿しようとする電圧値同士の差よりもか
なり大きい場合、補間の結果が線形であることがわか
る。さらに、内挿しようとする電圧値はトランジスタの
寸法を調整することによって容易に達成することができ
る。
荷回路85は式IL=nIRに基づいて設計されている。ここ
で、nは任意の正の数である。即ち、n = m = 1と仮定す
ると、安定の状態では,下記の式が得られる。 表す。 えられる。 ことができる。 式(3)のテイラー級数展開を行えば、下式になる。 従って、 式(5)により、トランジスタM1、M2、MFのゲー
ト駆動電圧が内挿しようとする電圧値同士の差よりもか
なり大きい場合、補間の結果が線形であることがわか
る。さらに、内挿しようとする電圧値はトランジスタの
寸法を調整することによって容易に達成することができ
る。
【0056】従って、図8に示す本実施形態に係るD−
A変換器の構成が二つの基準電圧値V1、V2に基づい
て補間アナログ信号VOUTを生成することができる。
A変換器の構成が二つの基準電圧値V1、V2に基づい
て補間アナログ信号VOUTを生成することができる。
【0057】なお、図9に示すように、2−2ルーチン
グスイッチ83と内挿式バッファ84とは四つの組合せ
がある。
グスイッチ83と内挿式バッファ84とは四つの組合せ
がある。
【0058】D[2]とD[1]とがともに0である場合、
VOUTはV1に等しい。
VOUTはV1に等しい。
【0059】一方、D[2]とD[1]とがともに1である
場合、VOUTはV2に等しい。
場合、VOUTはV2に等しい。
【0060】D[2]とD[1]とが等しくない場合、内挿
の方式を用いて、中間電圧を生成することができる。詳
しくは、D[2]が0であり、D[1]が1である場合、V
OUTの補間電圧値はS2/SF×V1+S1/SF×V2になる。一
方、D[2]が1で、D[1]が0である場合、VOUTの
補間電圧値はS1/SF×V1+S2/SF×V2になる。
の方式を用いて、中間電圧を生成することができる。詳
しくは、D[2]が0であり、D[1]が1である場合、V
OUTの補間電圧値はS2/SF×V1+S1/SF×V2になる。一
方、D[2]が1で、D[1]が0である場合、VOUTの
補間電圧値はS1/SF×V1+S2/SF×V2になる。
【0061】以上のように、内挿方式により、二つの基
準電圧V1、V2から四つの電圧値を生成することがで
きる。デコーディングスイッチ81、82はそれぞれ6
ビットの解像度を有する。両者合わせて7ビットの解像
度を達成できる。2−2ルーチングスイッチ83と内挿
式バッファ84とは第8ビットの解像度を提供すること
ができる。
準電圧V1、V2から四つの電圧値を生成することがで
きる。デコーディングスイッチ81、82はそれぞれ6
ビットの解像度を有する。両者合わせて7ビットの解像
度を達成できる。2−2ルーチングスイッチ83と内挿
式バッファ84とは第8ビットの解像度を提供すること
ができる。
【0062】従って、図8に示すD−A変換器は基準線
の数を256本から128本まで減少させることがで
き、かつ、シリアルMOSトランジスタの数を8個から
7個まで減少させることができる。全体的に言えば、本
実施形態に係るD−A変換器においては、従来のD−A
変換器と比較して、面積及び作動速度が明らかに改善さ
れている。
の数を256本から128本まで減少させることがで
き、かつ、シリアルMOSトランジスタの数を8個から
7個まで減少させることができる。全体的に言えば、本
実施形態に係るD−A変換器においては、従来のD−A
変換器と比較して、面積及び作動速度が明らかに改善さ
れている。
【0063】注意すべきことは、この内挿方法はNMO
Sの入力バッファのみならず、PMOS又はrail−
to−rail方式の入力バッファに応用することも可
能である点である。
Sの入力バッファのみならず、PMOS又はrail−
to−rail方式の入力バッファに応用することも可
能である点である。
【0064】rail−to−rail入力方式の内挿
式バッファの構成の一例を図10に示す。
式バッファの構成の一例を図10に示す。
【0065】図10に示すように、出力バッファ90
は、2つの電流源ITN及びITPと、負荷回路91
と、トランジスタMN1,MN2,MNFからなるトラ
ンジスタ組と、トランジスタMP1,MP2,MPFか
らなるトランジスタ組と、を有する。
は、2つの電流源ITN及びITPと、負荷回路91
と、トランジスタMN1,MN2,MNFからなるトラ
ンジスタ組と、トランジスタMP1,MP2,MPFか
らなるトランジスタ組と、を有する。
【0066】トランジスタMN1はそのゲートを介して
基準電圧V1を受け、トランジスタMN2はそのゲート
を介して基準電圧V2を受ける。負荷回路91の入力端
IN1がトランジスタMN1とトランジスタMN2のド
レインに接続されている。トランジスタMNFのゲート
が負荷回路91の出力端OUT1に接続され、ドレイン
が負荷回路91の入力端IN2に接続される。電流源I
TNの第1端は一定の電圧に接続され、第2端はトラン
ジスタMN1,MN2,MNFのソースに接続されてい
る。
基準電圧V1を受け、トランジスタMN2はそのゲート
を介して基準電圧V2を受ける。負荷回路91の入力端
IN1がトランジスタMN1とトランジスタMN2のド
レインに接続されている。トランジスタMNFのゲート
が負荷回路91の出力端OUT1に接続され、ドレイン
が負荷回路91の入力端IN2に接続される。電流源I
TNの第1端は一定の電圧に接続され、第2端はトラン
ジスタMN1,MN2,MNFのソースに接続されてい
る。
【0067】トランジスタMP1はそのゲートを介して
基準電圧V1を受け、ドレインは負荷回路91の入力端
IN3に接続されている。トランジスタMP2はそのゲ
ートを介して基準電圧V2を受け、ドレインは負荷回路
91の入力端IN3に接続されている。トランジスタM
PFのゲートは負荷回路91の出力端OUT1に接続さ
れ、ドレインは負荷回路91の入力端IN4に接続され
ている。電流源ITPの第1端が一定の電圧に接続さ
れ、第2端がトランジスタMP1,MP2,MPFのソ
ースに接続されている。
基準電圧V1を受け、ドレインは負荷回路91の入力端
IN3に接続されている。トランジスタMP2はそのゲ
ートを介して基準電圧V2を受け、ドレインは負荷回路
91の入力端IN3に接続されている。トランジスタM
PFのゲートは負荷回路91の出力端OUT1に接続さ
れ、ドレインは負荷回路91の入力端IN4に接続され
ている。電流源ITPの第1端が一定の電圧に接続さ
れ、第2端がトランジスタMP1,MP2,MPFのソ
ースに接続されている。
【0068】また、任意の数の基準電圧によって任意の
数の電圧値を内挿することも可能である。
数の電圧値を内挿することも可能である。
【0069】図11に示すように、内挿式バッファ11
は、負荷回路12と、電流源ITAILと、K個のトラ
ンジスタM1,M2,…,MKと、フィードバックトラ
ンジスタMFと、を有する。各トランジスタはそのゲー
トを介して複数の基準電圧から選ばれた一つの基準電圧
を受ける。負荷回路12は、各トランジスタM1,M
2,…,MKのドレインに接続される入力端IN1を有
する。フィードバックトランジスタMFのゲートは負荷
回路12の出力端OUT1に接続され、ドレインは負荷
回路12の入力端IN2に接続されている。電流源IT
AILの第1端は一定の電圧に接続され、その第2端は
各トランジスタM1,M2,…,MKとフィードバック
トランジスタMFのソースに接続されている。
は、負荷回路12と、電流源ITAILと、K個のトラ
ンジスタM1,M2,…,MKと、フィードバックトラ
ンジスタMFと、を有する。各トランジスタはそのゲー
トを介して複数の基準電圧から選ばれた一つの基準電圧
を受ける。負荷回路12は、各トランジスタM1,M
2,…,MKのドレインに接続される入力端IN1を有
する。フィードバックトランジスタMFのゲートは負荷
回路12の出力端OUT1に接続され、ドレインは負荷
回路12の入力端IN2に接続されている。電流源IT
AILの第1端は一定の電圧に接続され、その第2端は
各トランジスタM1,M2,…,MKとフィードバック
トランジスタMFのソースに接続されている。
【0070】内挿式バッファ11における各トランジス
タM1,M2,…,MKと負荷回路12との間の位置関
係が図8に示す2入力の内挿式バッファ84に類似して
いる。安定の状態では、S1+S2+…+SK=mSF、かつ、IL=nI
R、n=m=1の場合、下式が得られる。 複数点入力の内挿式バッファを用いるD−A変換器の他
の実施形態を図12に示す。
タM1,M2,…,MKと負荷回路12との間の位置関
係が図8に示す2入力の内挿式バッファ84に類似して
いる。安定の状態では、S1+S2+…+SK=mSF、かつ、IL=nI
R、n=m=1の場合、下式が得られる。 複数点入力の内挿式バッファを用いるD−A変換器の他
の実施形態を図12に示す。
【0071】図12に示すD−A変換器は、デコーディ
ングスイッチ121と、デコーディングスイッチ121
に接続されている2−4ルーチングスイッチ122と、
2−4ルーチングスイッチ122に接続されている内挿
式バッファ123と、を備えている。
ングスイッチ121と、デコーディングスイッチ121
に接続されている2−4ルーチングスイッチ122と、
2−4ルーチングスイッチ122に接続されている内挿
式バッファ123と、を備えている。
【0072】このD−A変換器においては、デコーディ
ングスイッチ121が65本の基準電圧線RV1,RV
5,…,RV253,RV257を受け、2つの出力と
して基準電圧V1、V2を生成する。2−4ルーチング
スイッチ122はデコーディングスイッチ121から基
準電圧V1、V2を受け、四つの基準電圧出力V1′,
V2′,V3′,V4′を生成する。
ングスイッチ121が65本の基準電圧線RV1,RV
5,…,RV253,RV257を受け、2つの出力と
して基準電圧V1、V2を生成する。2−4ルーチング
スイッチ122はデコーディングスイッチ121から基
準電圧V1、V2を受け、四つの基準電圧出力V1′,
V2′,V3′,V4′を生成する。
【0073】内挿式バッファ123は四つの入力端を有
しており、各入力端を介して、四つの基準電圧出力V
1′,V2′,V3′,V4′が各トランジスタM1,
M2,M3,M4にゲートを介してそれぞれ印可され
る。この結果として、2−4ルーチングスイッチ122
に接続されている内挿式バッファ123は補間電圧VO
UTを生成する。
しており、各入力端を介して、四つの基準電圧出力V
1′,V2′,V3′,V4′が各トランジスタM1,
M2,M3,M4にゲートを介してそれぞれ印可され
る。この結果として、2−4ルーチングスイッチ122
に接続されている内挿式バッファ123は補間電圧VO
UTを生成する。
【0074】仮に、安定の状態では、S1=S2=S3=
S4=SF/4、かつ、IL=IRとすると、2−4ルーチ
ングスイッチ122と四つの入力端を有する内挿式バッ
ファ123とが生成する補間電圧値VOUTは、図13
に示すように、4通りの組合せを有する。
S4=SF/4、かつ、IL=IRとすると、2−4ルーチ
ングスイッチ122と四つの入力端を有する内挿式バッ
ファ123とが生成する補間電圧値VOUTは、図13
に示すように、4通りの組合せを有する。
【0075】内挿式バッファの他の実施形態を図14に
示す。
示す。
【0076】図14に示す内挿式バッファは二つの出力
アンプOP1,PO2からなり、出力バッファの出力端
において、ワイヤードORの方式により、二つの出力ア
ンプOP1,PO2の出力が合成される。
アンプOP1,PO2からなり、出力バッファの出力端
において、ワイヤードORの方式により、二つの出力ア
ンプOP1,PO2の出力が合成される。
【0077】出力アンプOP1の正入力端は基準電圧V
1を受け、その負入力端は出力端に接続されている。出
力アンプOP2の正入力端は基準電圧V2を受け、その
負入力端は出力端に接続されている。補間出力値VOU
Tは下式より導出できる。
1を受け、その負入力端は出力端に接続されている。出
力アンプOP2の正入力端は基準電圧V2を受け、その
負入力端は出力端に接続されている。補間出力値VOU
Tは下式より導出できる。
【0078】 ここで、A1とA2がそれぞれ出力アンプOP1、OP
2の開回路のゲインである。
2の開回路のゲインである。
【図1】従来のTFT−LCDのソースドライバを示す
ブロック図である。
ブロック図である。
【図2】従来の8ビットD−A変換器を示すブロック図
である。
である。
【図3】図2に示したD−A変換器における基準電圧生
成器の内部の抵抗を示す図である。
成器の内部の抵抗を示す図である。
【図4】従来の256−to−1デコーディングスイッ
チのブロック図である。
チのブロック図である。
【図5】従来の出力バッファの回路図である。
【図6】本発明の好適な実施形態に係る2段階D−A変
換器のブロック図である。
換器のブロック図である。
【図7】図6に示したD−A変換器における出力バッフ
ァの回路図である。
ァの回路図である。
【図8】本発明の好適な実施形態に係るD−A変換器の
ブロック図である。
ブロック図である。
【図9】図8に示すルーチングスイッチの選択結果を示
す表である。
す表である。
【図10】rail−to−rail構成を有する出力
バッファの回路図である。
バッファの回路図である。
【図11】k個の入力を有する内挿式バッファの回路図
である。
である。
【図12】四つの入力を有する内挿式バッファを用いた
8ビットD−A変換器のブロック図である。
8ビットD−A変換器のブロック図である。
【図13】図12に示すD−A変換器におけるルーチン
グスイッチの選択結果を示す表である。
グスイッチの選択結果を示す表である。
【図14】内挿式バッファの他の実施形態のブロック図
である。
である。
10 TFT−LCDソースドライバ 101 出力チャンネル 102 D−A変換器 103 出力バッファ 104 データレジスタ 105 データラッチ 106 画素アレイ 107 ラッチング信号(LAT) 108 シフト制御レジスタ 109 システムクロック(SCLK) 21 基準電圧生成器 22 デコーディングスイッチ 31 スイッチ列 32 トランジスタ 51 デコーディングスイッチ 52 信号線(LSB) 53 出力バッファ 81、82 デコーディングスイッチ 83,122 ルーチングスイッチ 84 内挿式バッファ 85 負荷回路 90 出力バッファ 91 負荷回路 11 内挿式バッファ 12 負荷回路 121 デコーディングスイッチ 123 内挿式バッファ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 楊 存孝 台湾新竹科学園区工業東四路24−2号2F Fターム(参考) 5C006 AA01 AA16 AF83 BB16 BF03 BF04 BF24 BF25 BF26 BF31 BF43 FA41 FA51 FA56 5C080 AA10 BB05 DD22 DD27 EE29 FF11 GG08 JJ02 JJ03 5J022 AB02 BA06 CA08 CD03 CF02 CF04 CF07 CF09
Claims (10)
- 【請求項1】 TFT−LCDのソースドライバに用い
る内挿式D−A変換器であって、 複数の基準電圧を生成する基準電圧生成器と、 前記基準電圧生成期から複数の基準電圧を受け、デジタ
ル画像信号の複数の高ビットに基づいて、前記複数の基
準電圧から二つの基準電圧を選択する少なくとも一つの
デコーディングスイッチと、 前記デコーディングスイッチに接続され、デジタル画像
信号の複数の低ビットに基づいて、第1基準電圧と第2
基準電圧とを生成するルーチングスイッチと、 前記ルーチングスイッチに接続され、前記第1基準電圧
と前記第2基準電圧とに基づいて補間アナログ信号を生
成する内挿式バッファと、 を備えてなる内挿式D−A変換器。 - 【請求項2】 TFT−LCDのソースドライバに用い
る内挿式D−A変換器であって、 複数の基準電圧を生成する基準電圧生成器と、 前記基準電圧生成期から複数の基準電圧を受け、デジタ
ル画像信号の複数の高ビットに基づいて、前記複数の基
準電圧から二つの基準電圧を一つのデコーディングスイ
ッチと、 前記デコーディングスイッチに接続され、デジタル画像
信号の複数の低ビットに基づいて、第1乃至第4基準電
圧を生成するルーチングスイッチと、 前記ルーチングスイッチに接続され、前記第1乃至第4
基準電圧に基づいて補間アナログ信号を生成する内挿式
バッファと、 を備えてなる内挿式D−A変換器。 - 【請求項3】 システムクロックに基づいて前記デジタ
ル画像信号を受ける複数のデータレジスタと、 前記システムクロックに基づいて順次に前記複数のデー
タレジスタをイネーブルすることによって前記デジタル
画像信号を受ける複数のシフト制御レジスタと、 ラッチング信号に基づいて前記複数のデータレジスタが
出力したデジタル画像信号をラッチングするラッチ手段
と、 をさらに有することを特徴とする請求項1または2に記
載の内挿式D−A変換器。 - 【請求項4】 前記内挿式バッファは、 それぞれのゲートが複数の基準電圧の一つを受ける複数
のトランジスタと、 前記複数のトランジスタのそれぞれのドレインに接続さ
れる第1入力端を有する負荷回路と、 前記負荷回路の出力端に接続されるゲートと、前記負荷
回路の第2入力端に接続されるドレインと、を有するフ
ィードバックトランジスタと、 一定の電圧に接続される第1端と、前記複数のトランジ
スタのそれぞれのソース及び前記フィードバックトラン
ジスタのソースに接続される第2端と、を有する電流源
と、 からなるものであることを特徴とする請求項1乃至3の
何れか一項に記載の内挿式D−A変換器。 - 【請求項5】 前記内挿式バッファは、 第一及び第二の電流源と、 負荷回路と、 第1乃至第3N型トランジスタと、 第1乃至第3P型トランジスタと、からなり、 前記第1N型トランジスタはそのゲートを介して第1基
準電圧を受け、 前記第2N型トランジスタはそのゲートを介して第2基
準電圧を受け、 前記第1N型トランジスタ及び前記第2N型トランジス
タのドレインは前記負荷回路の第一入力端に接続され、 前記第3N型トランジスタのゲートは前記負荷回路の出
力端に、ドレインは前記負荷回路の第二入力端にそれぞ
れ接続され、 前記第1乃至第3N型トランジスタのソースはそれぞれ
前記第一電流源に接続され、 前記第1P型トランジスタはそのゲートを介して前記第
1基準電圧を受け、そのドレインは前記負荷回路の第三
入力端に接続され、 前記第2P型トランジスタはそのゲートを介して前記第
2基準電圧を受け、そのドレインは前記負荷回路の第三
入力端に接続され、 前記第3P型トランジスタのゲートは前記負荷回路の出
力端に、ドレインは前記負荷回路の第四入力端にそれぞ
れ接続され、 前記第1乃至第3P型トランジスタのソースはそれぞれ
前記第二電流源に接続されていることを特徴とする請求
項1乃至3の何れか一項に記載の内挿式D−A変換器。 - 【請求項6】 前記内挿式バッファは、 負荷回路と、 電流源と、 複数個のトランジスタと、 フィードバックトランジスタと、からなり、 前記複数個のトランジスタはそのゲートを介して複数の
基準電圧の一つをそれぞれ受け、 前記複数個のトランジスタのドレインは前記負荷回路の
第1入力端に接続され、 前記フィードバックトランジスタのゲートは前記負荷回
路の出力端に、ドレインは前記負荷回路の第二入力端に
それぞれ接続され、 前記電流源は、前記複数個のトランジスタのソースと前
記フィードバックトランジスタのソースとに接続されて
いることを特徴とする請求項1乃至3の何れか一項に記
載の内挿式D−A変換器。 - 【請求項7】 前記内挿式バッファは、 正入力端において第1基準電圧を受け、負入力端が出力
端に接続されている第1の出力アンプと、 正入力端において第2基準電圧を受け、負入力端が出力
端に接続されている第2の出力アンプと、 からなるものであることを特徴とする請求項1乃至3の
何れか一項に記載の内挿式D−A変換器。 - 【請求項8】 TFT−LCDの画素アレイを駆動する
TFT−LCDのソースドライバであって、 システムクロックに基づいてデジタル画像信号を受ける
複数のデータレジスタと、 システムクロックに基づいて前記複数のデータレジスタ
を順次にイネーブルすることによって前記デジタル画像
信号を受ける複数のシフト制御レジスタと、 ラッチング信号に基づいて前記複数のデータレジスタが
出力した前記デジタル画像信号をラッチングするラッチ
手段と、 請求項1、2及び4乃至7の何れか一項に記載の内挿式
D−A変換器と、 を備えてなるTFT−LCDのソースドライバ。 - 【請求項9】 内挿式D−A変換器に用いられる内挿式
バッファであって、請求項4乃至7の何れか一項に記載
の構成を有する内挿式バッファ。 - 【請求項10】 TFT−LCDのソースドライバの解
像度に基づいて複数の基準電圧を生成するステップと、 デジタル画像信号の複数の高ビットに基づいて、前記複
数の基準電圧から第1部分集合の基準電圧値を選択する
ステップと、 前記デジタル画像信号の複数の低ビットに基づいて、前
記第1部分集合の中の基準電圧を選択することによっ
て、第2部分集合の基準電圧値を生成するステップと、 前記第2部分集合の基準電圧値に基づいて、補間アナロ
グ信号を出力するステップと、 を有するTFT−LCDのソースドライバの補間アナロ
グ信号の生成方法。
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