KR20080104989A - 반도체 기억 장치 - Google Patents
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Abstract
Description
Claims (5)
- 복수의 평행하게 배치된 비트선 및 이들 비트선과 직교하는 복수의 워드선을 따라 매트릭스 형상으로 배치되고 상기 비트선에 데이터가 판독되는 복수의 메모리 셀로 이루어지는 메모리 셀 어레이와,상기 비트선의 전압 또는 전류를 검출해서 상기 각 메모리 셀로부터의 판독 데이터를 판정하는 센스 앰프와,상기 센스 앰프와 상기 비트선 사이에 접속되고 게이트에 인가되는 클램프 전압에 의해 상기 비트선의 충전시의 전압을 결정하는 클램프용 트랜지스터와,상기 클램프 전압을, 상기 센스 앰프로부터 선택되는 상기 메모리 셀까지의 거리가 길수록 커지도록 생성하는 클램프 전압 생성 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서,상기 메모리 셀 어레이는, 상기 비트선이 연장되는 방향으로 복수의 블록으로 분할되고,상기 클램프 전압 생성 회로는, 상기 선택되는 메모리 셀이 속하는 블록의 어드레스에 기초하여 상기 클램프 전압을 결정하는것을 특징으로 하는 반도체 기억 장치.
- 제1항 또는 제2항에 있어서,상기 센스 앰프 및 상기 클램프용 트랜지스터는, 상기 메모리 셀 어레이의 상기 비트선이 연장되는 방향의 양측에 절반씩 분산 배치되고,상기 클램프 전압 생성 회로는, 상기 메모리 셀 어레이의 일 측의 클램프용 트랜지스터에 제1 클램프 전압을 공급하고, 상기 메모리 셀 어레이의 다른 측의 클램프용 트랜지스터에 제2 클램프 전압을 공급하는것을 특징으로 하는 반도체 기억 장치.
- 비트선을 따라 복수의 메모리 셀을 직렬 접속하여 이루어지는 메모리 셀 열의 일단이 제1 선택 게이트 트랜지스터를 통해 상기 비트선에 접속되고, 상기 메모리 셀 열의 타단이 제2 선택 게이트 트랜지스터를 통해 소스선에 접속되어 이루어지는 NAND 스트링을 상기 비트선 및 이것과 직교하는 워드선을 따라 매트릭스 형상으로 배치하여 이루어지는 메모리 셀 어레이와,선택된 상기 메모리 셀에 상기 비트선을 통해 흐르는 전류의 대소에 의해 상기 선택된 메모리 셀로부터의 판독 데이터를 판정하는 센스 앰프와,상기 센스 앰프와 상기 비트선 사이에 접속되어 게이트에 인가되는 클램프 전압에 의해 상기 비트선의 충전시의 전압을 결정하는 클램프용 트랜지스터와,상기 클램프 전압을, 상기 센스 앰프로부터 선택된 NAND 스트링까지의 거리가 길수록 커지도록 생성하는 클램프 전압 생성 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
- 제4항에 있어서,상기 클램프 전압 생성 회로는, 판독 어드레스의 적어도 일부를 입력받고, 상기 입력된 값에 따른 크기의 상기 클램프 전압을 생성하는 것을 특징으로 하는 반도체 기억 장치.
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