KR20080104989A - 반도체 기억 장치 - Google Patents

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Abstract

선택 셀의 위치에 의한 셀 전류의 변동을 방지하여 데이터 판독시의 신뢰성을 향상시킨다. 복수의 평행하게 배치된 비트선 BL 및 이들 비트선과 직교하는 복수의 워드선 WL을 따라 매트릭스 형상으로 배치된 복수의 메모리 셀 M으로 이루어지는 메모리 셀 어레이(10)와, 비트선 BL의 전압 또는 전류를 검출해서 각 메모리 셀 M으로부터의 판독 데이터를 판정하는 센스 앰프(11)와, 센스 앰프(11)와 비트선 BL 사이에 접속되고 게이트에 인가되는 클램프 전압 Vclamp에 의해 비트선 BL의 충전시의 전압을 결정하는 클램프용 트랜지스터 Q1과, 클램프 전압 Vclamp를, 센스 앰프(11)로부터 선택되는 메모리 셀 M까지의 거리가 길수록 커지도록 생성하는 클램프 전압 생성 회로(12)를 구비한다.
비트선, 워드선, 데이터, 메모리 셀 어레이, 반도체 기억 장치, 블록, 클램프 전압, 센스 앰프

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 NAND 셀, NOR 셀, DINOR(Divided bit line NOR) 셀 및 AND 셀형 EEPROM 등의 반도체 기억 장치에 관한 것으로, 특히 센스 앰프에서의 검출 정밀도의 향상을 도모할 수 있도록 한 반도체 기억 장치에 관한 것이다.
플래시 메모리 등의 반도체 기억 장치의 센스 앰프는, 기본적으로 메모리 셀의 데이터에 따라 흐르는 셀 전류의 유무 또는 대소를 검출함으로써, 데이터의 값을 판정한다. 센스 앰프는, 통상적으로 다수의 메모리 셀이 접속된 비트선(데이터선)에 접속되는데, 그 센스 방식에는 크게 나누어 전압 검출형과 전류 검출형이 있다.
전압 검출형 센스 앰프는, 예를 들면 메모리 셀로부터 분리된 상태의 비트선을 소정 전압으로 프리차지한 후, 선택 메모리 셀에 의해 비트선을 방전시키고, 그 비트선의 방전 상태를 비트선에 연결하는 센스 노드에서 검출한다. 데이터 센스시, 비트선은 전류원 부하로부터 분리되어, 셀 데이터에 의해 결정되는 비트선 전압을 검출하게 된다. NAND형 플래시 메모리에서는, 통상적으로 이 센스 앰프 방식이 이용된다(예를 들면, 특허 문헌 1 참조).
한편, 전류 검출형 센스 앰프는, 비트선을 통해서 메모리 셀에 판독 전류를 흘려서 데이터 센스를 행한다. 단, 이 경우에도 셀 데이터에 의해 비트선 전압이 결정되며, 최종적으로 비트선에 연결되는 센스 노드에서의 데이터 판정은, 셀 전류의 상위에 기초하는 전압의 상위를 검출하게 된다(예를 들면, 특허 문헌 2 참조).
전압 검출형 센스 앰프와 전류 검출형 센스 앰프는, 일반적으로, 다음과 같은 이해 득실이 있다. 전압 검출형은, 비트선의 전하 충방전을 이용하기 때문에 소비 전력이 적어도 되지만, 비트선 용량이 큰 대용량 메모리에서는 그 충방전에 시간이 걸리기 때문에 고속 센스가 어렵게 된다. 또한, 셀 데이터에 따라서 비트선 전압을 비교적 크게 진폭시키기 때문에, 인접 비트선간의 노이즈가 문제로 된다.
이에 대하여 전류 검출형 센스 앰프는, 비트선을 통해서 메모리 셀에 판독 전류를 흘리면서 데이터 센스함으로써, 고속 센스가 가능하다. 또한, 비트선과 센스 노드 사이에 배치하는 클램프용 트랜지스터(프리센스 앰프)에 의해, 셀 데이터에 따른 비트선 전압의 진폭은 작게 억제할 수 있어, 비트선간 노이즈가 문제로 되기 어렵다. 그러나, 전류 검출형 센스 앰프에서는, 전류를 흘리면서 센스하는 만큼, 전압 검출형 센스 앰프에 비하여 소비 전력이 커진다.
대용량화한 NAND형 플래시 메모리에서는, 이제까지 전압 검출형 센스 앰프가 널리 이용되어 왔다. 그러나, 더욱 대용량화가 진행된 경우, 소비 전력을 억제하면서 어떻게 고속 센스를 행할지는 중요한 해결 과제로 된다. 또한, 미세화, 대용량화가 진행되면 비트선의 저항값에 의한 전류의 변동도 문제로 된다.
즉, NAND형 플래시 메모리에서는, NAND 접속된 복수의 메모리 셀 중 데이터를 판독하는 선택 셀의 제어 게이트에 데이터의 내용에 의해 온 또는 오프로 되는 판독 전압 Vcg를 인가함과 함께, 그 밖의 비선택 셀의 제어 게이트에 데이터의 내용에 상관없이 온하는 패스 전압 Vread를 인가하고, 이들 메모리 셀을 통해서 비트선에 전류가 흐르는지의 여부에 의해 선택 셀의 데이터의 내용을 판정한다. 비트선의 전압은 센스 앰프와 비트선 사이에 삽입된 비트선 클램프용 트랜지스터의 게이트에 공급되는 전압 Vclamp에 의해 결정되고, 비트선에는 Vclamp-Vthn(단, Vthn은 클램프용 트랜지스터의 임계값 전압)의 전압이 충전된다. 셀은 선형 영역에서 동작하기 때문에, 셀 전류는 선택 셀의 드레인-소스간의 전압 Vds에 의존하는 경향을 갖는다. 선택 셀의 드레인측의 전압은 비트선의 전압, 비트선의 저항값, 및 메모리 셀 어레이 내의 선택 셀로부터 비트선측의 비선택 셀의 저항값 등에 의해 결정되며, 선택 셀의 소스측의 전압은 소스선(SRC)의 부유, 및 메모리 셀 어레이 내의 선택 셀로부터 셀 소스측의 비선택 셀의 저항값 등에 의해 결정된다. 따라서, 선택 셀과 소스선 사이의 비선택 셀에 공급하는 패스 전압 Vread를 이들 비선택 셀의 수에 따라서 제어함으로써, 셀 전류를 줄이는 방법도 제안되어 있다(특허 문헌 3 참조).
금후 한층 더 미세화, 대용량화가 진행되면 비트선의 저항값이 점점 증대할 것이 예상된다. 비트선의 저항값이 증가하면, 센스 앰프로부터 가까운 메모리 셀이 선택된 경우와, 먼 메모리 셀이 선택된 경우에서, 선택 셀의 드레인측의 전압에 변동이 생기고, 그 변동에 의해 셀 전류의 변동이 발생한다. 즉, 선택 셀이 센스 앰프로부터 먼 경우, 비트선 저항에 의한 IR-DROP이 생겨서 선택 셀의 Vds가 감소하고, 그 결과 셀 전류가 작아지며, 최악의 경우 판독 데이터를 오판정하게 된다고 하는 문제가 있다.
[특허 문헌 1] 일본 특허 공개 제2000-076882호 공보
[특허 문헌 2] 일본 특허 공개 평10-228792호 공보
[특허 문헌 3] 일본 특허 공개 제2005-327409호 공보
본 발명은 선택 셀의 위치에 의한 셀 전류의 변동을 방지해서 데이터 판독시의 신뢰성을 향상시킬 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 양태에 따른 반도체 기억 장치는, 복수의 평행하게 배치된 비트선 및 이들 비트선과 직교하는 복수의 워드선을 따라 매트릭스 형상으로 배치되고 상기 비트선에 데이터가 판독되는 복수의 메모리 셀로 이루어지는 메모리 셀 어레이와, 상기 비트선의 전압 또는 전류를 검출해서 상기 각 메모리 셀로부터의 판독 데이터를 판정하는 센스 앰프와, 상기 센스 앰프와 상기 비트선 사이에 접속되고 게이트에 인가되는 클램프 전압에 의해 상기 비트선의 충전시의 전압을 결정하는 클램프용 트랜지스터와, 상기 클램프 전압을, 상기 센스 앰프로부터 선택되는 상기 메모리 셀까지의 거리가 길어질수록 커지도록 생성하는 클램프 전압 생성 회로를 구비한 것을 특징으로 한다.
본 발명의 다른 양태에 따른 반도체 기억 장치는, 비트선을 따라 복수의 메모리 셀을 직렬 접속하여 이루어지는 메모리 셀 열의 일단이 제1 선택 게이트 트랜지스터를 통해서 상기 비트선에 접속되고, 상기 메모리 셀 열의 타단이 제2 선택 게이트 트랜지스터를 통해서 소스선에 접속되어 이루어지는 NAND 스트링을 상기 비트선 및 이것과 직교하는 워드선을 따라 매트릭스 형상으로 배치하여 이루어지는 메모리 셀 어레이와, 선택된 상기 메모리 셀에 상기 비트선을 통해서 흐르는 전류의 대소에 의해 상기 선택된 메모리 셀로부터의 판독 데이터를 판정하는 센스 앰프와, 상기 센스 앰프와 상기 비트선 사이에 접속되고 게이트에 인가되는 클램프 전압에 의해 상기 비트선의 충전시의 전압을 결정하는 클램프용 트랜지스터와, 상기 클램프 전압을, 상기 센스 앰프로부터 선택된 NAND 스트링까지의 거리가 길수록 커지도록 생성하는 클램프 전압 생성 회로를 구비한 것을 특징으로 한다.
본 발명에 의하면, 선택 셀의 위치에 의한 셀 전류의 변동을 방지해서 데이터 판독시의 신뢰성을 향상시킬 수 있다.
이하, 도면을 참조하여, 본 발명의 실시 형태를 설명한다.
<제1 실시 형태>
도 1은, 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리의 주요부의 회로도이다.
도면 중 세로 방향으로 비트선 BL이, 가로 방향으로 워드선 WL이 각각 형성 되고, 이들 비트선 BL 및 워드선 WL을 따라 복수의 NAND 스트링 NS가 매트릭스 형상으로 배치되어 메모리 셀 어레이(10)가 구성되어 있다. 각 NAND 스트링 NS는, 복수개의 메모리 셀 M0∼Mn을 인접하는 것끼리 불순물 영역(소스/드레인)이 공용되는 형태로 직렬 접속하여 이루어지는 메모리 셀 열과, 이 메모리 셀 열의 양단에 각각 접속된 제1 선택 게이트 트랜지스터 S1 및 제2 선택 게이트 트랜지스터 S2를 구비하여 구성된다. 각 메모리 셀 M0∼Mn은, 채널 영역으로 되는 반도체 기판 위에 절연막을 개재하여 부유 게이트(전하 축적층)와 제어 게이트(CG)가 적층된 MOSFET로 이루어진다. 제1 선택 게이트 트랜지스터 S1의 드레인은, 메모리 셀 M0∼Mn의 배열 방향과 평행하게 연장되는 비트선 BL에 접속되고, 제2 선택 게이트 트랜지스터 S2의 소스는, 소스선 SRC에 접속되어 있다. 각 메모리 셀 M0∼Mn의 제어 게이트는 비트선 BL과 직교하는 워드선 WL을 구성하고, 선택 게이트 트랜지스터 S1, S2의 게이트는 비트선 BL과 직교하는 선택 게이트 SGD, SGS를 구성하고 있다. 이와 같이 어레이 형상으로 배치된 복수의 NAND 스트링 NS는, 워드선 WL 방향으로 배열되는 것끼리 1개의 블록으로서 그룹화되어 있다. 즉, 메모리 셀 어레이(10)는, 비트선 BL 방향으로 m개의 블록(Block0∼Blockm)으로 분할되어 있다.
센스 앰프(11)는, 선택된 메모리 셀 Mi에 비트선 BL을 통해서 흐르는 전류의 크기를, 센스 노드 N1의 전압으로부터 검출하고, 선택된 메모리 셀 Mi의 판독 데이터를 판정하는 것으로서, 전류 검출형 및 전압 검출형 중의 어느 것을 이용하여도 무방하다. 센스 앰프(11)는, 비트선 용량 결합 노이즈를 저감하기 위해, 인접하는 2개의 비트선 BLa, BLb에서 공용되고 있다. 센스 앰프(11)의 센스 노드 N1은, 클 램프용 트랜지스터 Q1 및 비트 선택 트랜지스터 Q2a를 직렬로 경유하여 비트선 BLa에 접속됨과 함께, 클램프용 트랜지스터 Q1 및 비트 선택 트랜지스터 Q2b를 직렬로 경유하여 비트선 BLb에 접속되어 있다. 클램프용 트랜지스터 Q1은, 비트선 BLa, BLb의 충전시의 전위를 결정하는 트랜지스터로서, 제어 신호 BLC로서 게이트에 인가된 클램프 전압 Vclamp로부터 트랜지스터 Q1의 임계값 Vthn을 뺀 전압을, 비트선 BLa, BLb의 센스 앰프(11)측의 단부에 공급한다. Vclamp 생성 회로(12)는, 선택 셀이 포함되는 블록의 어드레스 신호 BLAD에 기초하여 클램프 전압 Vclamp를 생성하고, 클램프용 트랜지스터 Q1의 게이트에 게이트 제어 신호 BLC로서 공급한다. 비트선 선택 트랜지스터 Q2a, Q2b는, 비트선 선택 신호 BLSa, BLSb로서 Vreadh, /Vreadh를 각각 게이트에 입력해서 비트선 BLa, BLb 중의 어느 한쪽을 센스 앰프(11)에 접속한다.
다음으로, 이와 같이 구성된 NAND형 플래시 메모리의 데이터 판독시의 동작을 도 2 및 도 3을 참조하면서 설명한다. 또한, 도 2 및 도 3은, 비트선 선택 트랜지스터 Q2a에 의해 비트선 BLa가 선택되어 있는 상태를 도시하고, 비트선 BLb 및 그에 접속되는 NAND 스트링 NS는 생략하고 있다.
도 2는, 센스 앰프(11)에 가장 가까운 Block0이 선택되고, 그 Block0 내의 워드선 WL2에 대응하는 메모리 셀 M2로부터 데이터가 판독되는 경우를 도시하고 있다. 이 경우, 클램프용 트랜지스터 Q1의 게이트 제어 신호 BLC에는 클램프 전압 Vclamp(1)이 인가되기 때문에, 비트선 BLa는 전압 (Vclamp(1)-Vthn)까지 충전된다.
선택된 Block0 내의 메모리 셀 M2로부터 데이터를 판독하는 경우에는, 선택 된 메모리 셀 M2의 제어 게이트에, 기억 데이터에 의해 온 또는 오프로 되는 판독 전압 Vcg(예를 들면 0 V)를 인가하고, 그 이외의 메모리 셀 M0, M1, M3, …, Mn의 제어 게이트에, 기억 데이터에 상관없이 온으로 되는 판독 전압 Vread(예를 들면 4 V 정도)를 인가하고, 선택 트랜지스터 S1, S2의 게이트에 온으로 되는 전압 Vsg(예를 들면 4 V 정도)를 인가한다. 소스선 SRC는 0 V로 한다. 또한, 비선택 블록(Block1∼m)의 메모리 셀 M0∼Mn의 제어 게이트는 모두 부유 상태로 하고, 선택 트랜지스터 S12, S2는 오프 상태로 된다.
선택 블록 Block0의 선택 메모리 셀 M2에 "0" 데이터가 기입되어 있는 경우에는, 메모리 셀 M2는 Vcg보다도 높은 임계값으로 되어 있기 때문에, 메모리 셀 M2는 오프 상태를 유지하고, 비트선 BLa에는 전류가 흐르지 않거나, 또는 흘러도 약간으로 된다. 한편, 선택 메모리 셀 M2에 "1" 데이터가 기입되어 있는 경우에는, 메모리 셀 M2는 Vcg보다도 낮은 임계값으로 되어 있기 때문에, 메모리 셀 M2는 온으로 되어, 비트선 BLa에 큰 전류가 흐른다. 이에 의해 센스 노드 N1의 전위가 저하한다. 따라서, 센스 노드 N1의 전위가 저하하면 판독 데이터는 "1", 센스 노드 N1의 전위가 크게 저하하지 않았다면 판독 데이터는 "0"이라고 판별된다.
여기에서, 선택 메모리 셀 M2는 선형 영역에서 동작하기 때문에, 선택 메모리 셀 M2에 흐르는 전류 Icell1은 선택 메모리 셀 M2의 드레인-소스간의 전압 Vds에 의해 결정된다. 선택 메모리 셀 M2의 드레인측의 전압은 비트선 BLa의 전압, 비트선 BLa의 저항값, NAND 스트링 NS 내의 선택 메모리 셀 M2로부터 비트선측의 비선택 셀 M0, M1의 저항값 등에 의해 결정되고, 선택 메모리 셀 M2의 소스측의 전 압은 소스선(SRC)의 부유, NAND 스트링 NS 내의 선택 메모리 셀 M2로부터 소스선측의 비선택 메모리 셀 M3∼Mn의 저항값 등에 의해 결정된다. 도 2의 예의 경우, 센스 앰프(11)로부터 가장 가까운 블록 Block0이 선택되어 있기 때문에, 비트선 BLa에서의 저항값에 의한 IR-DROP은 거의 없다. 따라서, 선택 메모리 셀 M2의 Vds는 충분히 큰 값으로 된다. 이 경우에는, 소비 전력을 고려하여 전류값 Icell1을 제한하도록 클램프 전압 Vclamp(1)을 결정하면 된다.
한편, 도 3은, 센스 앰프(11)로부터 가장 먼 Blockm이 선택되고, 그 Blockm 내의 워드선 WL2에 대응하는 메모리 셀 M2로부터 데이터가 판독되는 경우를 도시하고 있다. 이 경우, 클램프용 트랜지스터 Q1의 게이트 제어 신호 BLC에는 클램프 전압 Vclamp(2)가 인가되기 때문에, 비트선 BLa는 전압 (Vclamp(2)-Vthn)까지 충전된다. 또한, 여기에서, Vclamp(2)>Vclamp(1)이다.
선택 메모리 셀 M2의 데이터를 판독하는 동작은, 상기한 바와 마찬가지이다. 도 3의 예의 경우, 센스 앰프(11)로부터 가장 먼 Blockm이 선택되어 있기 때문에, 비트선 BLa의 저항값 RBL은 최대로 된다. 이 경우에는, 오판독이 생기지 않도록 하는 충분한 비트선 전류 Icell2를 흘리도록 클램프 전압 Vclamp2를 결정한다. 결과적으로 Vclamp(2)>Vclamp(1)로 된다.
본 실시 형태에 의하면, 선택 블록의 위치에 의한 비트선의 전류값의 변동을 억제할 수 있어, 소비 전력의 저감과 오판독의 방지를 도모할 수 있다.
<제2 실시 형태>
도 4는, 본 발명의 제2 실시 형태에 따른 NAND형 플래시 메모리의 주요부의 회로도이다.
본 실시 형태에서는 센스 앰프(110, 113) 및 센스 앰프(111, 112)를 메모리 셀 어레이(10)의 비트선 BL 방향의 양측에 각각 배치하고 있다. 즉, 센스 앰프(110, 111, …)는, 비트선(BL0, BL1, …)의 도면 중 상단측 및 하단측에 2개 걸러 교대로 배치되어 있다. 또한, 실제로는 1개의 센스 앰프(11)를 2개의 비트선 BL에서 공유하지만, 설명을 간단히 하기 위해 쌍으로 되는 2개의 비트선 중의 1개와 그것에 연결되는 NAND 스트링 NU는 도면에서는 생략하고 있다.
본 실시 형태에서는 비트선 BL의 상단측의 센스 앰프(110, 113, …)와 비트선(BL0, BL3, … ) 사이에 접속된 클램프용 트랜지스터(Q10, Q13, …)에는 게이트 제어 신호 BLC로서 클램프 전압 Vclamp1이 공급되고, 비트선 BL의 하단측의 센스 앰프(111, 112, …)와 비트선(BL1, BL2, …) 사이에 접속된 클램프용 트랜지스터(Q11, Q12, …)에는 게이트 제어 신호 BLC로서 클램프 전압 Vclamp2가 공급된다.
본 실시 형태에 의하면, 예를 들면 Block0의 메모리 셀 M2로부터 데이터를 판독하는 경우, Block0은 센스 앰프(110, 113, …)로부터의 거리가 가장 가깝고, 센스 앰프(111, 112, …)로부터의 거리가 가장 멀기 때문에 클램프 전압 Vclamp1<Vclamp2로 설정된다. 만약, 비트선 BL의 상하단의 중앙 위치의 block(m/2)이 선택된 경우에는 클램프 전압 Vclamp1=Vclamp2로 설정되고, 비트선 BL의 하단 근방의 Blockm이 선택된 경우에는 클램프 전압 Vclamp1>Vclamp2로 설정 된다.
이에 의해, 선택 블록의 위치에 의한 비트선 전류값의 변동을 억제할 수 있어, 소비 전력의 저감과 오판독의 방지를 도모할 수 있다.
도 5는, 본 실시 형태에 따른 NAND형 플래시 메모리의 전체 구성을 도시하는 블록도이다.
Block0∼Blockm으로 이루어지는 메모리 셀 어레이(10)의 비트선 방향 양측에는, 센스 앰프/데이터 레지스터 회로(21, 22)가 각각 배치되어 있다. 이들 센스 앰프/데이터 레지스터 회로(21, 22)는, 전술한 센스 앰프(11)와, 클램프용 트랜지스터 Q1과, 비트선 선택 트랜지스터 Q2와, 데이터 레지스터를 포함한다. 이들 센스 앰프/데이터 레지스터 회로(21, 22)는, I/O 버퍼(23)를 통해서 외부와 데이터의 교환을 행한다. 외부로부터 공급되는 메모리의 어드레스 신호는, I/O 버퍼(23)를 통해서 어드레스 레지스터(24)에 저장된다. 어드레스 레지스터(24)에 저장된 어드레스 신호 중, 상위 비트로 이루어지는 블록 어드레스 신호 BLAD는, 블록 선택 디코더(25)에 공급됨과 함께, Vclamp 생성 회로(26)에 공급된다. 블록 선택 디코더(25)는, 공급된 블록 어드레스 신호 BLAD를 디코드하여 m개의 워드선 드라이버(27) 중의 하나를 액티브로 한다. Vclamp 생성 회로(26)는, 제어 회로(28)로부터 공급되는 제어 신호에 기초하여, 블록 어드레스 신호 BLAD에 대응한 클램프 전압 Vclamp1, Vclamp2를 생성하여 센스 앰프/데이터 레지스터(21)의 클램프용 트랜지스터에 공급한다. 어드레스 레지스터(24)에 저장된 어드레스 신호 중 하위의 어드레스 신호 중의 더욱 상위의 어드레스 신호는 페이지 선택 디코더(29)에 공급되 고, 하위의 어드레스 신호는 컬럼 디코더(30)에 공급된다. 페이지 선택 디코더(29)는, 1개의 블록 내의 n개의 메모리 셀 M0∼Mn 중의 1개의 워드선 WL을 액티브로 한다. 또한, 컬럼 디코더(30)는, 하위의 어드레스 신호에 따라서 액세스하는 비트선 BL을 선택한다.
도 6에 Vclamp 생성 회로(26)의 구성예를 도시한다. 이 예는 1개의 비트선 BL에 16개의 Block0∼Block15가 접속되어 있는 예이다. 또한, 도 6은 도 5의 클램프 전압 Vclamp1을 생성하는 부분만을 도시하고, Vclamp1을 Vclamp로 표기한다.
정전류 IREF를 흘리는 게이트와 드레인이 접속된 트랜지스터로 이루어지는 정전압 회로(41)는, 그 게이트 전압을 클램프 전압 Vclamp로서 출력한다. 이 정전압 회로(41)와, 가변 저항 RBCL과, 15개의 저항 RB가 직렬로 접속되어 있다. 15 개의 저항 RB는 각각 동일한 저항값을 갖는다. 각 저항 RB의 접속단 및 저항열의 양단에는, 복수의 트랜지스터 Q3을 매트릭스 형상으로 접속하여 이루어지는 스위치 회로(42)가 접속되어 있다. 스위치 회로(42)는, 블록 어드레스 신호 BLAD로서 4비트의 상위 로우 어드레스 신호 AROW0∼3 및 /AROW0∼3을 입력받고, 이 상위 로우 어드레스 신호 AROW0∼3 및 /AROW0∼3에 따라서 저항 RB의 접속단 중의 어느 하나를 접지한다.
예를 들면, 도 7에 도시하는 바와 같이, 센스 앰프/데이터 레지스터(21)에 가장 가까운 Block0이 선택된 경우, 상위 로우 어드레스 AROW0∼3에 "1111"이 입력되기 때문에, 스위치 회로(42)의 가장 상단의 4개의 트랜지스터 Q3이 동시에 온 상태로 되고, 클램프 전압 Vclamp로서 IREF×RBCL에 상당하는 전압이 출력된다. 이 것은 클램프 전압 Vclamp로서 가장 낮은 전압을 생성하는 예이다. 한편, 센스 업/데이터 레지스터(21)로부터 가장 먼 Block15가 선택된 경우에는, 상위 로우 어드레스 AROW0∼3에 "0000"이 입력되기 때문에, 스위치 회로(42)의 가장 하단의 4개의 트랜지스터 Q3이 동시에 온 상태로 되고, 클램프 전압 Vclamp로서 IREF×RBCL+15×RB에 상당하는 전압이 출력된다. 이것은 클램프 전압 Vclamp로서 가장 높은 전압을 생성하는 예이다. 또한, 클램프 전압 Vclamp2를 생성하는 회로는, 이것과는 논리가 전혀 반대이며, Block0이 선택되었을 때에 생성하는 클램프 전압이 가장 높고, Block15가 선택되었을 때에 생성하는 클램프 전압이 가장 낮은 값으로 되도록 구성된다.
본 실시 형태에 의하면, 16개의 블록의 각각에 대하여, 서로 다른 클램프 전압 Vclamp를 할당하도록 하고 있기 때문에, 비트선 BL의 전류값을 세세하게 제어할 수 있다.
그러나, 이러한 세세한 전류 제어가 불필요한 경우에는, 예를 들면 도 8에 도시하는 바와 같이, 간이한 Vclamp 생성 회로(26)를 구성할 수도 있다. 이 예에서는, 스위치 회로(43)가 2비트의 상위 로우 어드레스 AROW2, AROW3을 입력받고, 클램프 전압 Vclamp를 Block0∼3, 4∼7, 8∼11, 12∼15를 선택한 경우의 4단계로 절환하도록 하고 있다. 사용하는 저항 RB'는, 도 6의 회로에서의 저항 RB의 4배의 저항값을 갖는다.
본 실시 형태에서는, 비트선 BL의 저항 성분을 캔슬하는 제어성은 앞서의 실시 형태보다도 떨어지지만 간이한 회로로 구성할 수 있다고 하는 이점이 있다.
또한, 이상의 실시 형태에서는 클램프 전압 Vclamp를 블록 어드레스에 기초하여 리니어로 변화시키도록 하고 있지만, 비선형으로 변화시킬 수도 있다. 이 경우에는 사용하는 저항열의 각 저항값을 서로 다르게 하거나, 스위치 회로에 의한 저항의 선택 방법을 비선형으로 하면 된다.
상기 각 실시 형태에 이용되는 센스 앰프는 전류 검출형, 전압 검출형의 어느 것이라도 무방하지만, 전류 제어가 가능하다고 하는 점에서, 전류 제어형의 센스 앰프를 이용하면 보다 효과가 크다.
또한, 상기 각 실시 형태에서는 NAND형 플래시 메모리를 예로 들어서 설명하였지만, 본 발명은 NAND형 플래시 메모리에 한정되는 것은 아니며, NOR형, DINOR(Divided bit line NOR)형 및 AND형 EEPROM 등의 반도체 기억 장치에도 적용 가능하다.
도 1은, 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리의 주요부의 회로도.
도 2는, 상기 메모리의 동작을 설명하기 위한 회로도.
도 3은, 상기 메모리의 동작을 설명하기 위한 회로도.
도 4는, 본 발명의 제2 실시 형태에 따른 NAND형 플래시 메모리의 주요부의 회로도.
도 5는, 상기 메모리의 전체 구성을 도시하는 블록도.
도 6은, 상기 메모리에서의 Vclamp 생성 회로의 일례의 회로도.
도 7은, 상기 Vclamp 생성 회로에 입력되는 어드레스와 선택되는 블록의 관계를 나타내는 도면.
도 8은, 상기 메모리에서의 Vclamp 생성 회로의 다른 예의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
10: 메모리 셀 어레이
11, 110, 111, 112, 113: 센스 앰프
12, 26: Vclamp 생성 회로
21, 22: 센스 앰프/데이터 레지스터 회로
Q1, Q10, Q11, Q12, Q13: 클램프용 트랜지스터

Claims (5)

  1. 복수의 평행하게 배치된 비트선 및 이들 비트선과 직교하는 복수의 워드선을 따라 매트릭스 형상으로 배치되고 상기 비트선에 데이터가 판독되는 복수의 메모리 셀로 이루어지는 메모리 셀 어레이와,
    상기 비트선의 전압 또는 전류를 검출해서 상기 각 메모리 셀로부터의 판독 데이터를 판정하는 센스 앰프와,
    상기 센스 앰프와 상기 비트선 사이에 접속되고 게이트에 인가되는 클램프 전압에 의해 상기 비트선의 충전시의 전압을 결정하는 클램프용 트랜지스터와,
    상기 클램프 전압을, 상기 센스 앰프로부터 선택되는 상기 메모리 셀까지의 거리가 길수록 커지도록 생성하는 클램프 전압 생성 회로
    를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 메모리 셀 어레이는, 상기 비트선이 연장되는 방향으로 복수의 블록으로 분할되고,
    상기 클램프 전압 생성 회로는, 상기 선택되는 메모리 셀이 속하는 블록의 어드레스에 기초하여 상기 클램프 전압을 결정하는
    것을 특징으로 하는 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 센스 앰프 및 상기 클램프용 트랜지스터는, 상기 메모리 셀 어레이의 상기 비트선이 연장되는 방향의 양측에 절반씩 분산 배치되고,
    상기 클램프 전압 생성 회로는, 상기 메모리 셀 어레이의 일 측의 클램프용 트랜지스터에 제1 클램프 전압을 공급하고, 상기 메모리 셀 어레이의 다른 측의 클램프용 트랜지스터에 제2 클램프 전압을 공급하는
    것을 특징으로 하는 반도체 기억 장치.
  4. 비트선을 따라 복수의 메모리 셀을 직렬 접속하여 이루어지는 메모리 셀 열의 일단이 제1 선택 게이트 트랜지스터를 통해 상기 비트선에 접속되고, 상기 메모리 셀 열의 타단이 제2 선택 게이트 트랜지스터를 통해 소스선에 접속되어 이루어지는 NAND 스트링을 상기 비트선 및 이것과 직교하는 워드선을 따라 매트릭스 형상으로 배치하여 이루어지는 메모리 셀 어레이와,
    선택된 상기 메모리 셀에 상기 비트선을 통해 흐르는 전류의 대소에 의해 상기 선택된 메모리 셀로부터의 판독 데이터를 판정하는 센스 앰프와,
    상기 센스 앰프와 상기 비트선 사이에 접속되어 게이트에 인가되는 클램프 전압에 의해 상기 비트선의 충전시의 전압을 결정하는 클램프용 트랜지스터와,
    상기 클램프 전압을, 상기 센스 앰프로부터 선택된 NAND 스트링까지의 거리가 길수록 커지도록 생성하는 클램프 전압 생성 회로
    를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서,
    상기 클램프 전압 생성 회로는, 판독 어드레스의 적어도 일부를 입력받고, 상기 입력된 값에 따른 크기의 상기 클램프 전압을 생성하는 것을 특징으로 하는 반도체 기억 장치.
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