JP4901204B2 - 半導体集積回路装置 - Google Patents
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Description
図1は、この発明の第1実施形態に係る半導体集積回路装置の一例を示すブロック図である。第1実施形態は、半導体集積回路装置の一例とし、NAND型フラッシュメモリを示すが、この発明はNAND型フラッシュメモリ以外のメモリにも適用することができる。
図4は、電荷転送型センスアンプの概念を示す図である。図4には、シングルエンド型の電荷転送型センスアンプを示す。
ビット線クランプ電圧BLCLAMPは、ビット線クランプ電圧生成回路14において生成される。この発明の第1実施形態に係る半導体集積回路装置が備えるビット線クランプ電圧生成回路14の一構成例を図6に示し、その回路の一例を図7に示す。
図11は、この発明の第2実施形態に係る半導体集積回路装置が備えるビット線クランプ電圧生成回路の一構成例を示す回路図である。
Claims (6)
- ビット線と、
センスアンプと、
前記ビット線と前記センスアンプとの間に設けられた電荷転送トランジスタと、
前記電荷転送トランジスタのゲートに与えるビット線クランプ電圧を生成するビット線クランプ電圧生成回路と、を備え、
前記ビット線クランプ電圧生成回路は、
入力段、及び出力段を有するカレントミラー回路と、
前記カレントミラー回路の入力段と第1基準電位との間に設けられた抵抗分割回路と、
前記抵抗分割回路の出力と前記カレントミラー回路の出力段との間に設けられた電位設定回路と、
前記カレントミラー回路の入力段の電位と参照電位とを比較して前記カレントミラー回路を制御し、イントリンシック型トランジスタ以外のトランジスタを用いて構成されるオペレーショナルアンプと、を含み、
前記ビット線クランプ電圧を、前記カレントミラー回路の出力段から取得し、
前記電位設定回路は、第1の抵抗、及び前記第1の抵抗に直列に接続された第1のトランジスタを含む第1の回路と、第2の抵抗、及び前記第2の抵抗に直列に接続された第2のトランジスタを含む第2の回路と、を備え、
前記第1のトランジスタは、読み出し動作時において、前記ビット線を充電するときにオン状態にされ、それによって前記第1の抵抗に第1の電圧降下が引き起こされ、前記抵抗分割回路の出力ノードの電位に前記第1の電圧降下が加えられ、
前記第2のトランジスタは、メモリセルからデータが読み出された後に、前記センスアンプに前記データに対応する電荷が転送されるときにオン状態にされ、それによって、前記第2の抵抗に前記第1の電圧降下とは異なる第2の電圧降下が引き起こされ、前記抵抗分割回路の出力ノードの電位に前記第2の電圧降下が加えられることを特徴とする半導体集積回路装置。 - 前記電位設定回路と前記カレントミラー回路の出力段との間に、前記電荷転送トランジスタのしきい値分の電位を加算するしきい値加算回路を、さらに、備えることを特徴とする請求項1に記載の半導体集積回路装置。
- 前記カレントミラー回路の出力段に、前記ビット線クランプ電圧を前記電荷転送トランジスタのゲートに伝える配線を駆動する駆動回路を、さらに、備えることを特徴とする請求項1または請求項2に記載の半導体集積回路装置。
- 前記カレントミラー回路は、電流通路の一端を第2基準電位に接続し、その他端を前記入力段に接続し、ゲートに前記オペレーショナルアンプの出力を受ける第3のトランジスタと、電流通路の一端を前記第2基準電位に接続し、その他端を前記出力段に接続し、ゲートに前記オペレーショナルアンプの出力を受ける第4のトランジスタとを含むことを特徴とする請求項1乃至請求項3いずれか一項に記載の半導体集積回路装置。
- 前記電位設定回路は、前記抵抗分割回路の出力の電位に、さらに、前記第1の回路または前記第2の回路によって別の電位を加算し、加算する電位を前記第1のトランジスタまたは前記第2のトランジスタによって変更することを特徴とする請求項1乃至請求項3いずれか一項に記載の半導体集積回路装置。
- 前記電位設定回路は、第3の抵抗及びこれに直列に接続された第5のトランジスタからなる第3の回路を更に含み、
前記第5のトランジスタは、前記読み出し動作時に、前記ビット線を充電する時、及び前記メモリセルからデータが読み出された後に前記センスアンプに転送される時以外の場合にオン状態にされ、それによって、前記第1及び第2の電圧降下とは異なる第3の電圧降下が引き起こされ、前記抵抗分割回路の出力ノードの電位に前記第3の電圧降下が加えられることを特徴とする請求項1乃至請求項5のいずれか一項に記載の半導体集積回路装置。
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