KR20120005850A - 불휘발성 메모리 장치의 동작 방법 - Google Patents

불휘발성 메모리 장치의 동작 방법 Download PDF

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Abstract

본 발명은, 메모리 셀 어레이와 접속된 비트라인들 및 상기 비트라인들을 각각 프리차지하는 페이지 버퍼들이 포함된 불휘발성 메모리 장치에 있어서, 상기 페이지 버퍼들에 프로그램 데이터를 입력하는 단계; 상기 비트라인들 중 비선택된 비트라인들을 프리차지하는 단계; 상기 프리차지된 비선택된 비트라인들을 플로팅 시키고, 선택된 비트라인들을 프리차지하여 상기 비선택된 비트라인들의 전위를 상승시키는 단계; 상기 페이지 버퍼들에 입력된 프로그램 데이터에 따라 상기 선택된 비트라인들을 디스차지하거나 프리차지된 상태로 유지시키는 단계; 및 상기 메모리 셀 어레이에 포함된 선택된 메모리 셀들을 프로그램하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법으로 이루어진다.

Description

불휘발성 메모리 장치의 동작 방법{Operating method of non-volatile memory device}
본 발명은 불휘발성 메모리 장치의 동작 방법에 관한 것으로, 특히 프로그램 동작 시 수행하는 비트라인의 프리차지 동작 방법에 관한 것이다.
불휘발성 메모리 장치에 포함되는 메모리 셀 어레이는 다수의 스트링들로 이루어진다. 각각의 스트링들은 서로 직렬로 연결된 드레인 셀렉트 트랜지스터, 다수의 메모리 셀들 및 소오스 셀렉트 트랜지스터로 이루어진다. 또한, 각각의 스트링들에 포함된 드레인 셀렉트 트랜지스터의 드레인은 비트라인을 통해 페이지 버퍼와 연결된다. 각각의 페이지 버퍼는 프로그램 동작 시, 선택된 비트라인에 0V를 인가하고 비선택된 비트라인에는 전원전압 레벨의 프로그램 금지전압을 인가한다.
상술한 불휘발성 메모리 장치의 프로그램 동작을 설명하면 다음과 같다.
프로그램 동작이 시작되면, 페이지 버퍼에는 컬럼 선택 회로로부터 전달된 프로그램 데이터가 입력된다. 프로그램 데이터는 '0' 또는 '1'이 되는데, 선택된 비트라인들에는 '0' 데이터에 따라 0V의 전압이 인가되고, 비선택된 비트라인들에는 '1' 데이터에 따라 프로그램 금지전압이 인가된다.
특히, 프로그램 동작 중, 서로 인접한 스트링들 간의 간섭을 억제시키기 위하여, 스트링들은 이븐(even) 스트링과 오드 스트링(odd)으로 구분된다. 프로그램 동작은, 이븐 또는 오드 스트링들 중 선택된 스트링의 프로그램 동작을 먼저 수행한 후에 나머지 스트링들의 프로그램 동작을 수행하는 방식으로 진행된다. 예를 들어, 이븐 스트링들에 포함된 메모리 셀들이 먼저 프로그램되는 경우, 오드 스트링들에 포함된 메모리 셀들이 프로그램되는 것을 방지하기 위하여 오드 스트링들과 연결된 비트라인(이하, '오드 비트라인'이라 함)들과 이븐 스트링들과 연결된 비트라인(이하, '이븐 비트라인'이라 함)들을 모두 프리차지한 후, 페이지 버퍼에 입력된 프로그램 데이터에 따라 각 비트라인들의 전위를 결정한다. 즉, 이븐 및 오드 비트라인들을 모두 프리차지한 후, 이븐 비트라인들 중 선택된 비트라인들에만 0V를 인가하고, 나머지 비트라인들은 프리차지된 상태를 유지한다. 이때, 오드 비트라인들을 모두 프리차지된 상태를 유지해야 한다.
한편, 이븐 및 오드 비트라인들을 모두 프리차지할 때, 순간적으로 많은 량의 전압이 모든 비트라인들로 공급되어야 하기 때문에, 일부 비트라인들이 충분한 레벨로 프리차지되지 않을 수 있다. 이는, 비트라인들을 프리차지할 때, 모든 비트라인들에 동일한 레벨의 전압을 동시에 인가하기 때문에 서로 인접한 비트라인들 간의 캐패시턴스가 발생하지 않기 때문이다.
이처럼, 비선택된 비트라인들의 프리차지 레벨이 충분하지 않으면, 선택된 비트라인들과 연결된 스트링들의 메모리 셀들을 프로그램하는 동작 시, 비선택된 비트라인들과 연결된 스트링들의 메모리 셀들도 프로그램될 수 있다.
본 발명이 해결하려는 과제는, 프로그램 동작을 위하여 비트라인들을 프리차지 할 때, 비선택된 비트라인들만 먼저 프리차지 한 후에 선택된 비트라인들을 프리차지함으로써, 비선택된 비트라인들의 프리차지 레벨을 상승시키고자 한다.
본 발명의 일 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은, 메모리 셀 어레이와 접속된 비트라인들 및 상기 비트라인들을 각각 프리차지하는 페이지 버퍼들이 포함된 불휘발성 메모리 장치에 있어서, 상기 페이지 버퍼들에 프로그램 데이터를 입력하는 단계; 상기 비트라인들 중 비선택된 비트라인들을 프리차지하는 단계; 상기 프리차지된 비선택된 비트라인들을 플로팅 시키고, 선택된 비트라인들을 프리차지하여 상기 비선택된 비트라인들의 전위를 상승시키는 단계; 상기 페이지 버퍼들에 입력된 프로그램 데이터에 따라 상기 선택된 비트라인들을 디스차지하거나 프리차지된 상태로 유지시키는 단계; 및 상기 메모리 셀 어레이에 포함된 선택된 메모리 셀들을 프로그램하는 단계를 포함한다.
상기 비선택된 비트라인들을 프리차지하는 단계는, 제1 입력단에 로우레벨의 전압을 인가하고, 상기 제1 입력단과 상기 선택된 비트라인들 사이에 각각 접속된 제1 스위치들을 활성화시키는 단계; 및 제2 입력단에 하이레벨의 전압을 인가하고, 상기 제2 입력단과 상기 비선택된 비트라인들 사이에 각각 접속된 제2 스위치들을 활성화시키는 단계를 포함한다.
상기 선택된 비트라인들을 프리차지하는 단계는, 상기 제2 스위치를 비활성화시켜 상기 프리차지된 비선택된 비트라인들을 플로팅(floating) 시키고, 상기 제1 스위치가 활성화된 상태에서 상기 제1 입력단에 하이레벨의 전압을 인가한다.
상기 비선택된 비트라인들을 프리차지하는 단계 이전에, 상기 페이지 버퍼들에 상기 프로그램 데이터를 입력하는 단계를 포함한다.
상기 페이지 버퍼들에 입력된 프로그램 데이터가 '0'이면 상기 선택된 비트라인들은 디스차지되고, 상기 페이지 버퍼들에 입력된 프로그램 데이터가 '1'이면 상기 선택된 비트라인들의 전위는 프리차지 상태를 유지한다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은, 드레인 셀렉트 트랜지스터와 소오스 셀렉트 트랜지스터 사이에 접속된 다수의 메모리 셀들로 각각 이루어진 이븐 스트링 및 오드 스트링, 상기 이븐 스트링과 접속된 이븐 비트라인, 상기 오드 스트링과 접속된 오드 비트라인, 상기 이븐 및 오드 비트라인들과 접속된 페이지 버퍼가 포함된 불휘발성 메모리 장치에 있어서, 상기 드레인 셀렉트 트랜지스터에 제1 레벨의 전압을 인가하여 상기 드레인 셀렉트 트랜지스터를 활성화시키고, 상기 오드 비트라인을 프리차지하는 단계; 상기 프리차지된 오드 비트라인을 플로팅(floating)시키고, 상기 이븐 비트라인을 프리차지하는 단계; 상기 드레인 셀렉트 트랜지스터에 상기 제1 레벨보다 낮은 제2 레벨의 전압을 인가하여 상기 드레인 셀렉트 트랜지스터를 활성화시키고, 상기 페이지 버퍼에 입력된 프로그램 데이터를 상기 이븐 비트라인에 로딩(loading)하는 단계; 및 상기 메모리 셀들 중 프로그램할 메모리 셀과 연결된 워드라인에 프로그램 전압을 인가하여 프로그램 동작을 수행하는 단계를 포함한다.
상기 제2 레벨의 전압은 상기 제1 레벨의 전압의 1/2 레벨을 가지며, 상기 제1 레벨의 전압은 4.5V이다.
상기 오드 비트라인을 프리차지하기 위하여, 로우레벨이 인가되는 제1 입력단과 상기 이븐 비트라인 간에 접속된 제1 스위치를 활성화시키고, 하이레벨이 인가되는 제2 입력다과 상기 오드 비트라인 간에 접속된 제2 스위치를 활성화시킨다.
상기 프리차지된 오드 비트라인을 플로팅(floating)시키고, 상기 이븐 비트라인을 프리차지하기 위하여, 상기 제2 스위치를 비활성화시키고, 상기 제1 입력단에 하이레벨의 전압을 인가한다.
상기 페이지 버퍼에 입력된 프로그램 데이터를 상기 이븐 비트라인에 로딩(loading)하는 단계에서, 상기 프로그램 데이터가 '0'이면 상기 선택된 비트라인의 전위는 로우레벨로 낮아지고, 상기 프로그램 데이터가 '1'이면 상기 선택된 비트라인의 전위는 하이레벨의 프리차지 상태를 유지한다.
상기 프로그램 동작은, 상기 워드라인에 프로그램 전압을 인가하는 동안 나머지 워드라인들에는 프로그램 패스전압을 인가한다.
본 발명에 따라, 비선택된 비트라인들을 충분한 레벨로 프리차지함으로써 프로그램 동작 시 비선택된 메모리 셀들의 문턱전압이 상승하는 것을 방지할 수 있다. 또한, 비트라인들을 프리차지할 때, 순간적인 전류 소모를 감소시킴으로써 불휘발성 메모리 장치가 받는 스트레스를 낮출 수 있다.
도 1은 본 발명에 따른 불휘발성 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 본 발명에 따른 불휘발성 메모리 장치에 포함된 페이지 버퍼를 구체적으로 설명하기 위한 회로도이다.
도 3은 본 발명에 따른 불휘발성 메모리 장치를 이용한 비트라인의 프리차지 방법을 구체적으로 설명하기 위한 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 불휘발성 메모리 장치를 설명하기 위한 블럭도이다.
본 발명의 실시예에 따른 불휘발성 메모리 장치는 메모리 셀 어레이(110), 프로그램 동작이 수행되는 비트라인들의 프리차지 동작을 비선택된 비트라인들을 먼저 프리차지한 후에 나머지 비트라인들을 프리차지하도록 구성된 동작 회로 그룹(130, 140, 150, 160, 170, 180), 및 동작 회로 그룹(130, 140, 150, 160, 170, 180)을 제어하도록 구성된 제어 회로(120)를 포함한다.
NAND 플래시 메모리 장치의 경우, 동작 회로 그룹은 전압 발생 회로(130), 로우 디코더(140), 페이지 버퍼 그룹(150), 열선택 회로(160), 입출력 회로(170), 그리고 패스/페일 판단회로(180)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 도 1에는 그 중 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 다수의 스트링들(ST0 내지 STk)을 포함한다. 각각의 스트링(ST0)은 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ca0 내지 Can), 그리고 비트라인(BL0)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0 내지 Can)의 게이트들은 워드라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST0 내지 STk)은 대응하는 비트라인들(BL0 내지 BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 비트라인들(BL0 내지 BLk)은 배열 순서에 따라 이븐(even) 비트라인 및 오드(odd) 비트라인으로 구분된다. 구체적으로, 'BL0', 'BL2', 'BLk-1'들을 이븐 비트라인이라 하고, 'BL1', 'BL3', 'BLk'들을 오드 비트라인이라 한다.
제어 회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력한다. 특히, 제어 회로(120)는 프로그램 동작을 수행하기 위한 비트라인들의 프리차지 동작 중, 레벨이 서로 다른 제1 및 제2 전압을 페이지 버퍼 그룹(150)으로 발생하며, 비트라인들을 서로 다른 타이밍(timing)에서 프리차지하기 위한 제어 신호들(PB SIGNALS)을 페이지 버퍼 그룹(150)으로 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 제어 회로(120)는 프로그램 검증 동작 시 패스/페일 판단회로(180)에서 출력되는 체크 신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 최소한 목표 전압까지 상승하였는지를 확인하고, 확인 결과에 따라 프로그램 동작의 재실시 또는 완료 여부를 결정한다.
전압 공급 회로(130, 140)는 제어 회로(120)의 신호들(READ, PGM, ERASE, RADD)에 따라 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)으로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.
전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(예, Vpgm, Vpass, Vread)을 글로벌 라인들로 출력한다.
로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 발생된 동작 전압들을 메모리 셀 어레이(110)의 메모리 블록들 중 선택된 메모리 블록의 스트링들(ST0 내지 STk)로 전달한다. 즉, 동작 전압들은 선택된 메모리 블록의 로컬 라인들(DSL, WL[n:0], SSL)로 인가된다.
페이지 버퍼 그룹(150)은 비트라인들(BL0 내지 BLk)과 각각 연결되는 페이지 버퍼들(PB0 내지 PBm)을 포함한다. 페이지 버퍼 그룹(150)은 제어 회로(120)의 제어 신호들(PB SIGNALS)에 응답하여 셀들(Ca0,..., Ck0)에 데이터를 저장하는데 필요한 전압을 비트라인들(BL0 내지 BLk)에 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(150)은 셀들(Ca0,..., Ck0)의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BL0 내지 BLk)을 프리차지하거나, 비트라인들(BL0 내지 BLk)의 전압 변화에 따라 검출된 메모리 셀들(Ca0,..., Ck0)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 특히, 페이지 버퍼 그룹(150)은 제어 신호들(PB SIGNALS)에 응답하여 프로그램 동작 시 오드 비트라인들(BL2, BL4, ...BLk)을 먼저 프리차지한 후, 이븐 비트라인들(BL0, BL2, BLk-1)을 프리차지함으로써, 오드 비트라인들(BL1, BL3, ...BLk)의 프리차지 레벨을 상승시킨다.
컬럼 선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다.
입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 컬럼 선택 회로(160)에 전달한다. 컬럼 선택 회로(160)가 전달된 데이터를 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB0 내지 PBm)에 차례대로 전달하면 페이지 버퍼들(PB0 내지 PBm)은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB0 내지 PBm)로부터 컬럼 선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.
패스/페일 판단회로(180)는 에러 셀 발생 시 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 카운팅 신호(CS)로 출력하는 기능을 수행한다.
도 2는 본 발명에 따른 불휘발성 메모리 장치에 포함된 페이지 버퍼를 구체적으로 설명하기 위한 회로도이다.
도 1에 도시된 다수의 페이지 버퍼들(PB0 내지 PBm)은 서로 동일한 구조로 이루어지므로, 도 2에서는 하나의 페이지 버퍼(PB0)를 구체적으로 설명하도록 한다.
도 2를 참조하면, 페이지 버퍼(PB0)는 비트라인들(BL0 및 BL1) 중 어느 하나의 비트라인을 선택하기 위한 비트라인 선택회로(210)와, 독출 동작시 선택된 비트라인의 전위를 센싱노드(SO)로 전달하기 위한 센싱회로(220)와, 센싱노드(SO)을 프리차지하기 위한 프리차지 회로(230), 데이터를 저장하기 위한 제1 래치(240) 및 제2 래치(250)와, 제1 래치(240)에 저장된 데이터를 센싱노드(SO)로 전달하기 위한 제1 전달회로(260)와, 제2 래치(250)에 저장된 데이터를 센싱노드(SO)로 전달하기 위한 제2 전달회로(270)와, 제1 래치(150)를 셋업(setup) 또는 리셋(reset)하기 위한 제1 셋/리셋 회로(280)와, 제2 래치를 셋업 또는 리셋하기 위한 제2 셋/리셋 회로(290)와, 공통노드(CON)를 디스차지하기 위한 디스차지 회로(300)를 포함한다.
비트라인 선택회로(210)는, 프로그램 동작 중 이븐 비트라인(BL0) 또는 오드 비트라인(BL1)을 각각 프리차지하기 위한 비트라인 프리차지 회로(212)와, 이븐 비트라인(BL0) 또는 오드 비트라인(BL1)을 선택하기 위한 선택회로(214)를 포함한다.
비트라인 프리차지 회로(212)는 이븐 프리차지 신호(PDE)에 응답하여 이븐 비트라인(BL0)을 프리차지하기 위한 제1 스위치(N01)와, 오드 프리차지 신호(PDO)에 응답하여 오드 비트라인(BLO)을 프리차지하기 위한 제2 스위치(N02)를 포함한다. 제1 스위치(N01)는 이븐 비트라인(BL0)과 이븐 버추어파워(VIRPERE)가 인가되는 제1 전압 입력단 사이에 연결되는 NMOS 트랜지스터로 구현되며, 제2 스위치(N02)는 오드 비트라인(BL0)과 오드 버추어파워(VIRPWRO)가 인가되는 제2 전압 입력단 사이에 연결되는 NMOS 트랜지스터로 구현된다. 특히, 이븐 버추어파워(VIRPERE) 및 오드 버추어파워(VIRPWRO)는 제어 회로(도 1의 120)로부터 출력되며 비트라인들의 프리차지 동작 시, 제1 또는 제2 전압 입력단에 하이레벨(VCC) 또는 로우레벨(0V)로 인가된다.
선택회로(214)는 이븐 선택신호(BSLE)에 응답하여 이븐 비트라인(BL0)을 선택하는 제3 스위치(N03)와, 오드 선택신호(BSLO)에 응답하여 오드 비트라인(BL1)을 선택하는 제4 스위치(N04)를 포함한다. 제3 스위치(N03) 및 제4 스위치(N04)는 NMOS 트랜지스터로 구현된다.
센싱회로(220)는 센신신호(PBSENSE)에 응답하여 선택된 비트라인과 센싱노드(SO)를 연결하는 제5 스위치(N05)로 이루어지며, 제5 스위치(N05)는 NMOS 트랜지스터로 구현된다.
프리차지 회로(230)는 프리차지 신호(PRECHb)에 응답하여 전원전압(VDD) 단자와 센싱노드(SO)를 연결하여 센싱노드(SO)를 프리차지하기 위한 제6 스위치(N06)로 이루어지며, 제6 스위치(N06)는 PMOS 트랜지스터로 구현된다.
제1 래치(240)는 제1 및 제2 인터버들(I1 및 I2)로 이루어진다. 제1 인버터(I1)의 출력단과 제2 인버터(I2)의 입력단이 서로 연결되고, 제2 인버터(I2)의 출력단과 제1 인버터(I1)의 입력단이 서로 연결된다.
제2 래치(250)는 제3 및 제4 인터버들(I3 및 I4)로 이루어진다. 제3 인버터(I3)의 출력단과 제4 인버터(I4)의 입력단이 서로 연결되고, 제4 인버터(I4)의 출력단과 제3 인버터(I3)의 입력단이 서로 연결된다. 도 2에 도시된 페이지 버퍼(PB0)에는 두 개의 래치(240 및 250)가 포함되어 있으나, 소자에 따라 두 개 이상의 래치들이 포함될 수 있다.
제1 전달회로(260)는 제1 전달신호(TRAN_A)에 응답하여 제1 인버터(I1)의 입력단과 센싱노드(SO)를 연결하는 제7 스위치(N07)와, 제2 전달신호(TRAN_B)에 응답하여 제1 인버터(I1)의 출력단과 센싱노드(SO)를 연결하는 제8 스위치(N08)를 포함한다. 제7 및 제8 스위치들(N07 및 N08)은 NMOS 트랜지스터로 구현된다.
제2 전달회로(270)는 제3 전달신호(TRAN_C)에 응답하여 제3 인버터(I3)의 입력단과 센싱노드(SO)를 연결하는 제9 스위치(N09)와, 제4 전달신호(TRAN_D)에 응답하여 제3 인버터(I1)의 출력단과 센싱노드(SO)를 연결하는 제10 스위치(N10)를 포함한다. 제9 및 제10 스위치들(N09 및 N10)은 NMOS 트랜지스터로 구현된다.
제1 셋/리셋 회로(280)는 제1 리셋신호(RESET_A)에 응답하여 제2 인버터(I2)의 출력단과 공통노드(CON)를 연결함으로써 제1 래치(240)를 리셋(reset)하는 제11 스위치(N11)와, 제1 셋신호(SET_A)에 응답하여 제2 인버터(I2)의 입력단과 공통노드(CON)를 연결함으로써 제1 래치(240)를 셋업(setup)하는 제12 스위치(N12)를 포함한다. 제11 및 제12 스위치들(N11 및 N12)은 NMOS 트랜지스터로 구현된다.
제2 셋/리셋 회로(290)는 제2 리셋신호(RESET_B)에 응답하여 제4 인버터(I4)의 출력단과 공통노드(CON)를 연결함으로써 제2 래치(250)를 리셋(reset)하는 제13 스위치(N13)와, 제2 셋신호(SET_B)에 응답하여 제4 인버터(I4)의 입력단과 공통노드(CON)를 연결함으로써 제2 래치(250)를 셋업(setup)하는 제14 스위치(N14)를 포함한다. 제13 및 제14 스위치들(N13 및 N14)은 NMOS 트랜지스터로 구현된다.
디스차지 회로(300)는 센싱노드(SO)에 응답하여 공통노드(CON)와 접지단자(Vss)를 연결함으로써 공통노드(CON)를 디스차지하는 제15 스위치(N15)로 이루어지며, 제15 스위치(N15)는 NMOS 트랜지스터로 구현된다.
상술한 불휘발성 메모리 장치를 이용한 비트라인의 프리차지 방법을 설명하면 다음과 같다.
도 3은 본 발명에 따른 불휘발성 메모리 장치를 이용한 비트라인의 프리차지 방법을 구체적으로 설명하기 위한 타이밍도이다.
페이지 버퍼(PB0)의 제1 래치(240)에 프로그램 데이터를 입력한 후, 비트라인 프리차지 구간(T1~T3)이 시작되면, 제1 및 제2 스위치들(N01 및 N02)에 하이레벨의 이븐 프리차지 신호(PDE) 및 오드 프리차지 신호(PDO)를 각각 인가한다. 이븐 프리차지 신호(PDE) 및 오드 프리차지 신호(PDO)는 4.5V의 하이레벨로 인가한다. 드레인 셀렉트 라인(DSL)에는 제1 레벨의 전압(VDSL)을 인가하고, 소오스 셀렉트 라인(SSL)에는 로우레벨(0V)의 전압을 인가한다. 드레인 셀렉트 라인(DSL)에 인가하는 제1 레벨의 전압(VDSL)은 4.0V의 레벨을 갖는다. 이때, 제1 전압 입력단에는 하이레벨(VCC)의 오드 버추어파워(VIRPWRO)를 인가하고, 제2 전압 입력단에는 로우레벨(0V)의 이븐 버추어파워(VIRPWRE)를 인가한다. 이에 따라, 오드 비트라인(BL1)은 하이레벨(VCC)로 프리차지되고, 이븐 비트라인(BL0)은 로우레벨(0V)을 유지하게 된다. 이는, 통상적인 방법과 달리, 이븐 및 오드 비트라인들(BL0 및 BL1)을 동시에 프리차지시키지 않기 때문에 순간적인 전류 소모를 방지할 수 있다.
오드 비트라인(BL1)의 전위를 상승시키기 위한 부스팅 구간(T2~T3)이 시작되면, 프리차지된 오드 비트라인(BL0)의 전위를 상승시키기 위하여, 오드 비트라인(BL0)을 플로팅 시키고 이븐 비트라인(BL1)을 프리차지한다. 이를 위하여, 제2 스위치(N02)에 로우레벨의 오드 프리차지 신호(PDO)를 인가하고, 제1 전압 입력단에 하이레벨(VCC)의 이븐 버추어파워(VIRPWRE)를 인가한다. 제2 스위치(N02)에 로우레벨의 오드 프리차지 신호(PDO)를 인가하면 제2 스위치(N02)가 턴 오프(turn off)되므로, 오드 비트라인(BL1)은 플로팅(floating) 상태가 된다.
이때, 제1 전압 입력단에 하이레벨(VCC)의 이븐 버추어파워(VIRPWRE)를 인가하면 이븐 비트라인(BL0)이 프리차지된다. 이븐 비트라인(BL0)의 전위가 로우레벨에서 하이레벨로 프리차지되는 동안 이븐 비트라인(BL0)과 오드 비트라인(BL1) 간 커플링(coupling)으로 인해 부스팅(boosting)이 발생하면서 프리차지된 오드 비트라인(BL1)의 전위가 상승된다. 비선택된 오드 비트라인(BL1)의 전위가 상승되면, 후속 이븐 비트라인(BL0)에 해당되는 메모리 셀의 프로그램 동작 시, 오드 비트라인(BL1)에 해당되는 메모리 셀이 프로그램되는 것을 방지시킬 수 있다.
프로그램 데이터를 로딩(loading)하는 데이터 로딩 구간(T3~T4)이 시작되면, 드레인 셀렉트 라인(DSL)에 인가하던 제1 레벨의 전압(VDSL)을 낮추어 제2 레벨(1/2VDSL)을 인가한다. 드레인 셀렉트 라인(DSL)에 인가하는 전압 레벨을 낮추는 이유는, 드레인 셀렉트 라인(DSL)은 보통 2V 이상의 전압이 인가되면 턴 온 되지만, 5V 이상의 고전압이 인가되면 드레인 셀렉트 라인(DSL)이 받는 스트레스가 급격히 증가하기 때문에 이를 억제시키기 위하여 전압 레벨을 낮추는 것이 바람직하다. 따라서, 제1 레벨(VDSL)이 4.5V이라면 제2 레벨(1/2VDSL)은 2.3V가 된다.
페이지 버퍼(PB0)의 제1 래치(240)에 저장된 프로그램 데이터를 비트라인에 로딩(loading)하기 위하여, 제3 스위치(N03), 제5 스위치(N05) 및 제8 스위치(N08)에 하이레벨의 이븐 선택신호(BSLE), 센싱신호(PBSENSE) 및 제2 전달신호(TRAN_B)를 각각 인가한다. 제1 래치(240)에 저장된 데이터가 '1'이면 이븐 비트라인(BL0)은 프리차지 상태(ER)를 계속 유지하고, 제2 래치(240)에 저장된 데이터가 '0'이면 이븐 비트라인(BL0)의 전위는 0V로 낮아진다(PGM).
프로그램 구간(T4~T5)이 시작되면 선택된 워드라인(Sel. WL)에 프로그램 전압(Vpgm)을 인가하여 선택된 메모리 셀들을 프로그램한다. 이때, 비선택된 나머지 워드라인들에는 프로그램 패스전압을 인가한다.
상술한 바와 같이, 비트라인 프리차지 구간(T1~T3) 중, 비트라인들을 나누어서 프리차지함으로써 전류 소모를 감소시킬 수 있으며, 특히, 비선택된 비트라인들을 먼저 프리차지시킨 후에 선택된 비트라인들을 프리차지함으로써 부스팅을 유발시킬 수 있고, 이로 인해 비선택된 비트라인들의 전위를 상승시킬 수 있다. 따라서, 비선택된 비트라인들에 대응되는 메모리 셀들이 프로그램되는 현상을 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
110 : 메모리 셀 어레이 120 : 제어 회로
130 : 전압 발생 회로 140 : 로우 디코더
150 : 페이지 버퍼 그룹 160 : 컬럼 선택 회로
170 : 입출력 회로 180 : 패스/페일 판단회로

Claims (12)

  1. 메모리 셀 어레이와 접속된 비트라인들 및 상기 비트라인들을 각각 프리차지하는 페이지 버퍼들이 포함된 불휘발성 메모리 장치에 있어서,
    상기 페이지 버퍼들에 프로그램 데이터를 입력하는 단계;
    상기 비트라인들 중 비선택된 비트라인들을 프리차지하는 단계;
    상기 프리차지된 비선택된 비트라인들을 플로팅 시키고, 선택된 비트라인들을 프리차지하여 상기 비선택된 비트라인들의 전위를 상승시키는 단계;
    상기 페이지 버퍼들에 입력된 프로그램 데이터에 따라 상기 선택된 비트라인들을 디스차지하거나 프리차지된 상태로 유지시키는 단계; 및
    상기 메모리 셀 어레이에 포함된 선택된 메모리 셀들을 프로그램하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 비선택된 비트라인들을 프리차지하는 단계는,
    제1 입력단에 로우레벨의 전압을 인가하고, 상기 제1 입력단과 상기 선택된 비트라인들 사이에 각각 접속된 제1 스위치들을 활성화시키는 단계; 및
    제2 입력단에 하이레벨의 전압을 인가하고, 상기 제2 입력단과 상기 비선택된 비트라인들 사이에 각각 접속된 제2 스위치들을 활성화시키는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 선택된 비트라인들을 프리차지하는 단계는,
    상기 제2 스위치를 비활성화시켜 상기 프리차지된 비선택된 비트라인들을 플로팅(floating) 시키고, 상기 제1 스위치가 활성화된 상태에서 상기 제1 입력단에 하이레벨의 전압을 인가하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  4. 제1항에 있어서,
    상기 비선택된 비트라인들을 프리차지하는 단계 이전에, 상기 페이지 버퍼들에 상기 프로그램 데이터를 입력하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  5. 제1항에 있어서,
    상기 페이지 버퍼들에 입력된 프로그램 데이터가 '0'이면 상기 선택된 비트라인들은 디스차지되고,
    상기 페이지 버퍼들에 입력된 프로그램 데이터가 '1'이면 상기 선택된 비트라인들의 전위는 프리차지 상태를 유지하는 불휘발성 메모리 장치의 동작 방법.
  6. 드레인 셀렉트 트랜지스터와 소오스 셀렉트 트랜지스터 사이에 접속된 다수의 메모리 셀들로 각각 이루어진 이븐 스트링 및 오드 스트링, 상기 이븐 스트링과 접속된 이븐 비트라인, 상기 오드 스트링과 접속된 오드 비트라인, 상기 이븐 및 오드 비트라인들과 접속된 페이지 버퍼가 포함된 불휘발성 메모리 장치에 있어서,
    상기 드레인 셀렉트 트랜지스터에 제1 레벨의 전압을 인가하여 상기 드레인 셀렉트 트랜지스터를 활성화시키고, 상기 오드 비트라인을 프리차지하는 단계;
    상기 프리차지된 오드 비트라인을 플로팅(floating)시키고, 상기 이븐 비트라인을 프리차지하는 단계;
    상기 드레인 셀렉트 트랜지스터에 상기 제1 레벨보다 낮은 제2 레벨의 전압을 인가하여 상기 드레인 셀렉트 트랜지스터를 활성화시키고, 상기 페이지 버퍼에 입력된 프로그램 데이터를 상기 이븐 비트라인에 로딩(loading)하는 단계; 및
    상기 메모리 셀들 중 프로그램할 메모리 셀과 연결된 워드라인에 프로그램 전압을 인가하여 프로그램 동작을 수행하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  7. 제6항에 있어서,
    상기 제2 레벨의 전압은 상기 제1 레벨의 전압보다 1/2 낮은 레벨을 갖는 불휘발성 메모리 장치의 동작 방법.
  8. 제6항에 있어서,
    상기 제1 레벨의 전압은 4.5V인 불휘발성 메모리 장치의 동작 방법.
  9. 제6항에 있어서,
    상기 오드 비트라인을 프리차지하기 위하여,
    로우레벨이 인가되는 제1 입력단과 상기 이븐 비트라인 간에 접속된 제1 스위치를 활성화시키고, 하이레벨이 인가되는 제2 입력다과 상기 오드 비트라인 간에 접속된 제2 스위치를 활성화시키는 불휘발성 메모리 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 프리차지된 오드 비트라인을 플로팅(floating)시키고, 상기 이븐 비트라인을 프리차지하기 위하여, 상기 제2 스위치를 비활성화시키고, 상기 제1 입력단에 하이레벨의 전압을 인가하는 불휘발성 메모리 장치의 동작 방법.
  11. 제6항에 있어서,
    상기 페이지 버퍼에 입력된 프로그램 데이터를 상기 이븐 비트라인에 로딩(loading)하는 단계에서,
    상기 프로그램 데이터가 '0'이면 상기 선택된 비트라인의 전위는 로우레벨로 낮아지고, 상기 프로그램 데이터가 '1'이면 상기 선택된 비트라인의 전위는 하이레벨의 프리차지 상태를 유지하는 불휘발성 메모리 장치의 동작 방법.
  12. 제6항에 있어서,
    상기 프로그램 동작은, 상기 워드라인에 프로그램 전압을 인가하는 동안 나머지 워드라인들에는 프로그램 패스전압을 인가하는 불휘발성 메모리 장치의 동작 방법.
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