KR20070050493A - 폴리-실리콘-게르마늄 게이트 스택 및 그 제조 방법 - Google Patents

폴리-실리콘-게르마늄 게이트 스택 및 그 제조 방법 Download PDF

Info

Publication number
KR20070050493A
KR20070050493A KR1020077007316A KR20077007316A KR20070050493A KR 20070050493 A KR20070050493 A KR 20070050493A KR 1020077007316 A KR1020077007316 A KR 1020077007316A KR 20077007316 A KR20077007316 A KR 20077007316A KR 20070050493 A KR20070050493 A KR 20070050493A
Authority
KR
South Korea
Prior art keywords
layer
poly
sige
substrate
gate stack
Prior art date
Application number
KR1020077007316A
Other languages
English (en)
Inventor
아지트 파란지페
캉쟌 장
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20070050493A publication Critical patent/KR20070050493A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Thin Film Transistor (AREA)

Abstract

종래의 CMOS 게이트 스택에 비해 반전 용량을 증가시킨 CMOS 게이트 스택이 설명되어 있다. 게이트 유전체 층 근처에 폴리-Si를 사용하는 종래의 방법 대신에, 폴리-SiGe를 사용하는 것에 의해 달성될 수 있는 이온 주입 불순물의 양을 증가시킨다. 이러한 증가는 종래 CMOS 게이트 스택에서 반전 용량을 제한하는 폴리실리콘 고갈 문제점을 해결한다. 게이트 스택 내에 폴리-SiGe 층을 통합시키기 위해, 얇은 Si층이 게이트 유전체 층과 폴리-SiGe층 사이에 증착된다. 적절한 실리사이드의 형성을 보장하기 위해, 폴리-Si층이 상기 폴리-SiGe층 위에 놓인다. 폴리-SiGe층 위에 미세한 입자의 폴리-Si를 얻기 위해, 폴리-Si층과 폴리-SiGe층 사이에 제 2 Si층이 증착된다.

Description

폴리-실리콘-게르마늄 게이트 스택 및 그 제조 방법 {POLY-SILICON-GERMANIUM GATE STACK AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 소자용 폴리-실리콘-게르마늄(poly-SiGe) 게이트 스택 및 그 제조 방법에 관한 것이다.
CMOS(상보성 금속 산화물 반도체) 소자용 트랜지스터 구동 전류 및 그에 따른 스위칭 속도는 반전 용량(inversion capacitance)의 증가에 따라 증가된다. 반전 용량을 제한하는 요인들 중의 하나는 반전 중에 종래의 폴리-실리콘 전극에 있어서의 전하 운반체의 고갈이었다. 고성능 논리 회로에 사용되는 CMOS 소자를 위한 대체 게이트 전극 재료는 폴리-실리콘(또는 poly-Si)의 고갈 문제점을 해결해야 할 필요가 있다.
전하 운반체의 농도가 폴리-실리콘의 전하 운반체 농도보다 적어도 2 배수만큼 큰 금속 게이트의 사용으로 폴리-실리콘의 고갈 현상을 실질적으로 방지할 수 있다. 그러나, 금속 게이트를 종래의 CMOS 공정과의 통합은 공정들의 통합 곤란성으로 인해 복잡하다. 일차적으로, 금속 게이트는 후속 공정인 고온 어닐링 공정을 견뎌내는데 필요한 열적 및 화학적 안정성이 결핍되어 있다. 금속 게이트의 증착 및 패턴화도 현재, 충분히 발전되어 있지 않다.
이와는 다른 해결 방법은 종래의 폴리-실리콘 게리트 대신에 폴리-실리콘-게르마늄 게이트를 사용하는 것이다. 폴리-실리콘과 결합한 게르마늄은 활성화될 수 있는 이온 주입된 불순물의 양을 증가시키기 위한 도핑(doping)을 개선한다. 이는 붕소와 같은 불순물인 경우에 특히 잘 적용된다. 높은 불순물 활성도는 높은 전하 운반체 농도를 초래하며 반전 중에 게이트 전극의 고갈을 감소시킨다. 또한, 실리콘-게르마늄은 미드-갭(mid-gap) 반도체 재료이므로, NMOS 및 PMOS 소자를 위한 임계 전압이 반대 극성에 대해서도 크기가 거의 동일하다. 상보 임계 전압은 적합한 CMOS 회로 작동에 필요하다. 폴리-실리콘-게르마늄 재료의 추가의 장점은 폴리-실리콘과 화학적으로 유사하다는 점이다. 이는 폴리-실리콘-게르마늄 게이트를 제조하기 위한 공정 통합시에 최소한의 조정만을 요구하게 된다. 폴리-실리콘-게르마늄은 열적으로 안정하고 제조 공정 중에 소자가 겪게 되는 열 사이클에 견딜 수 있게 한다.
본 발명은 전하 운반체의 고갈을 감소시킨 CMOS 소자용 폴리-실리콘-게르마늄 게이트를 제공한다.
일 실시예에서, MOS 반도체 소자용 게이트 스택은 MOS 반도체 소자의 반도체 기판 상에 형성되는 유전체 필름, 상기 유전체 필름 상에 형성되는 제 1 α-Si 층, 상기 제 1 α-Si 층 상에 형성되는 폴리-SiGe 층, 상기 폴리-SiGe 층 상에 형성되는 제 2 α-Si 층, 및 상기 제 2 α-Si 층 상에 형성되는 폴리-Si 층을 포함한다.
다른 실시예에서, 기판 상에 α-Si 층을 증착하는 방법은 기판을 챔버 내에 위치시키는 단계, 제 1 Si-함유 소오스 가스를 상기 챔버 내측으로 도입하는 단계, 및 약 50 Å 미만의 α-Si 층이 상기 기판 상에 증착될 때까지 제 2 Si-함유 소오스 가스를 상기 챔버 내측으로 도입하는 단계를 포함한다.
또 다른 실시예에서, 기판 상에 게이트 스택을 형성하는 방법은 기판의 상부에 얇은 유전체 층을 증착하는 단계, 상기 유전체 필름 상에 제 1 α-Si 층을 증착하는 단계, 상기 제 1 α-Si 층 상에 폴리-SiGe 층을 증착하는 단계, 상기 폴리-SiGe 층 상에 제 2 α-Si 층을 증착하는 단계, 및 상기 제 2 α-Si 층 상에 폴리-Si 층을 증착하는 단계를 포함한다.
본 명세서에 기재된 본 발명의 특징들이 달성되고 상세히 이해될 수 있는 방식으로, 위에서 간단히 요약된 본 발명은 첨부 도면들에 도시된 실시예들을 참조하여 더욱 상세히 설명된다. 그러나, 첨부된 도면들은 본 발명의 단지 전형적인 실시예만을 도시하기 때문에, 본 발명의 범주를 한정하는 것으로 간주되서는 않되며 다른 동등한 효과적인 실시예들이 있을 수 있다고 이해해야 한다.
도 1은 본 발명의 실시예에 따른 게이트 스택 구조를 나타내는 도면이며,
도 2a는 얇은 α-Si 층을 증착하기 위한 공정 흐름을 나타내는 도면이며,
도 2b는 얇은 α-Si 층을 증착하기 위한 다른 공정 흐름을 나타내는 도면이며,
도 3은 폴리-SiGe 증착 필름에서 GeH4 : SiH4 흐름비와 상기 필름의 Ge 함량 에 따른 효과를 나타내는 도면이며,
도 4는 폴리-SiGe 필름에 Ge를 첨가에 대한 오오거 분석 결과를 나타내는 도면이며,
도 5는 Ge 함량이 23 원자%일 때, 폴리-SiGe의 등각 증착을 나타내는 도면이며,
도 6a는 Ge 함량이 30 원자%일 때, 열적 SiO2 바로 위에 증착된 800 Å 폴리-SiGe의 표면 거칠기를 나타내는 도면이며,
도 6b는 Ge 함량이 30 원자%일 때, 본 발명에 따른 공정에 의해 증착된 중간의 50 Å α-Si 시드 층을 갖는 800Å 폴리-SiGe의 표면 거칠기를 나타내는 도면이며,
도 7은 Ge 함량이 30 원자%일 때, 필름 결정화도를 나타내는 폴리-SiGe 필름의 θ-2θ XRD 스캔 결과를 보여주는 도면이며,
도 8a는 폴리-SiGe 상에 폴리-실리콘을 바로 증착하기 위한 1000Å 폴리-SiGe/500Å 폴리-실리콘의 표면 거칠기를 나타내는 도면이며,
도 8b는 폴리-SiGe와 폴리-Si 사이의 경계면에 100Å α-Si를 포함하는 스택을 위한 1000Å 폴리-SiGe/500Å 폴리-실리콘의 표면 거칠기를 나타내는 도면이며,
도 9는 Ge 함량과 증착 온도의 함수로서 폴리-SiGe의 표면 거칠기를 나타내는 도면이다.
이해를 촉진시키기 위해, 도면에서 공통인 동일한 구성 요소를 지칭하는데 가능한한 동일한 도면 부호가 사용되었다. 또한, 도면은 축척대로 도시되지 않았음을 주목해야 한다.
Ge 농도가 약 5 원자% 내지 약 40 원자% 범위인 폴리-SiGe 게이트는 반전 중에 게이트 전극의 고갈을 감소시키나, 이들은 휘발성 GeO 형성의 결과로 Ge가 게이트 산화물을 에칭하기 때문에 SiO2-계 게이트 유전체 상에 직접 증착되지 않는다. GeO 형성은 고품질 폴리-SiGe 필름의 성장을 방해한다. 이러한 화학적 불화합성은 얇은 α-Si(비정질 실리콘) 층을 게이트 유전체와 폴리-SiGe 사이에 결합시키는데 바람직할 수 있다.
그러나, 게이트 유전체와 폴리-SiGe 사이에 언도프된 α-Si 층을 삽입하는 것은 불순물 고갈 문제점을 더욱 심화시킬 수 있다. 이러한 문제는 α-Si 층이 충분히 얇아서 다음의 고온 공정 중에 Ge 및 인접 폴리-SiGe 층으로부터의 다른 불순물의 확산에 도프될 때 조절될 수 있다. 실험적으로, α-Si 층은 적어도 30-50Å이 되어야 한다는 것을 알아냈다. 이러한 층이 너무 얇으면 게이트 유전체의 Ge 침식 위험에 노출되는데, 그 이유는 Ge가 다음의 고온 공정 중에 폴리-SiGe 층 내의 취약한 지점을 통해 Ge가 확산할 수 있기 때문이다. 만일, 층이 너무 두꺼우면 폴리-SiGe 게이트 전극을 사용하는 주요 동기 중의 하나인 불순물 고갈 문제가 완화되지 않고 오리려 심화될 수 있다. 또한, 게이트 전극의 일 함수는 게이트 전극에 인접한 재료의 일 함수에 의존한다. α-Si 층이 너무 두꺼우면 어닐링 후에 폴 리-Si의 일 함수를 나타낸다. α-Si가 충분히 얇으면 폴리-SiGe로부터의 Ge가 다음의 열적 어닐링 중에 α-Si의 내부로 확산되며 일 함수가 폴리-SiGe의 일 함수로 변경된다.
미세 입자의 폴리-Si 또는 폴리-SiGe도 바람직하다. 첫째로, 미세 입자크기를 갖는 경우에, 이온 주입된 불순물들이 입자 전체에 걸쳐서 더욱 균일하게 분포된다. 커다란 입자 크기를 갖는 경우에, 불순물들은 입계에서 편석될 수 있다. 둘째로, 미세 입자 필름은 일반적으로 부드러운 에지를 갖는 에칭 라인을 가진다. 게이트 전극을 위한 라인 에지의 표면 거칠기는 고 성능 소자에는 바람직하지 않은 부-임계 슬로프 및 입계 전압 스프래드(spread)를 증가시킨다. 세째로, 실리사이드 형성 및 열적 어닐링 이후의 초기 형성된 고 저항 상으로부터 저 저항 상으로의 실리사이드의 변태는 보다 미세한 입자 크기에 의해 선호된다.
폴리-SiGe 상에 증착된 폴리-Si의 형상(morphology)을 개선하기 위한 하나의 방법은 폴리-SiGe와 폴리-Si 사이에 얇은 α-Si를 삽입하는 것이다. α-Si 층은 폴리-Si의 증착 중에 비정질 미세조직을 유지할 수 있다. α-Si의 중간 층을 갖는 폴리-SiGe 상에서의 폴리-Si의 성장은 헤테로 에픽텍셜 형상(hetero epitaxial)을 갖지 못한다. 그러므로, 폴리-Si 입자 구조는 필름이 SiO2층과 같은 비정질 표면 상에 바로 증착될 때 얻어지는 것과 더욱 유사하다.
도 1은 폴리-SiGe 층을 포함하는 게이트 스택을 도시한다. 실리콘 기판(201) 상에는 얇은 게이트 유전체 층(202)이 이산화 실리콘(202a)을 약 20Å 내 지 약 150Å 범위의 두께로, 그리고 산질화물(oxynitride)을 약 20Å 내지 약 100Å 범위의 두께로 증착함으로써 형성된다. 이와는 달리, 얇은 게이트 유전체 층(202)는 단지 이산화 실리콘 층(202a)만을 포함할 수 있다. 얇은 α-Si층(207)은 약 30Å 내지 약 50Å 범위이다. 얇은 α-Si층(207) 이후에, 폴리-SiGe 층(208)이 약 300Å 내지 약 1000Å 범위의 두께로 증착된다. 폴리-SiGe 층(208)의 상부에는 α-Si층(209)이 약 50Å 내지 약 300Å 범위의 두께로 증착된다. 폴리-실리콘 게이트(204)가 얇은 α-Si층(209)의 상부에 약 300Å 내지 약 1500Å 범위의 두께로 형성된다. 소오스 영역(205)과 드레인 영역(206)이 얇은 유전체 층(202) 아래의 어느 한쪽에 부분적으로 각각 형성된다.
α-Si층(207), 폴리-SiGe 층(208) 및 얇은 α-Si층(209)의 증착은 새로운 시퀀스의 공정 가스 및 대체 공정 가스를 사용하여 신속한 가스 흐름과 온도 사이클로 수정될 수 있는 반응로 내에서 수행될 수 있다. 본 발명은 미국 캘리포니아 산타 클라라 소재의 어플라이드 머티리얼스로부터 상업적으로 이용 가능한 플렉스스타(FlexStar)와 같은 미니-배치식 저압 화학 기상 증착(LPCVD) 시스템을 참조하여 이후에 설명된다. 그러나, 본 발명은 단일 웨이퍼 방식의 LPCVD 시스템 또는 다른 적용가능한 LPCVD 시스템과 같은 다른 시스템에도 이용될 수 있다고 이해해야 한다. 본 명세서에 기재된 모든 실험은 플렉스스타 시스템에서 수행되었다. 플렉스스타 시스템 및 이 시스템을 CVD 공정에 적용하기 위한 세부 사항들은 일반 양도되어 2002년 3월 5일자로 특허 허여된 미국 특허 제 6,353,593호, 2002년 8월 29일자로 출원된 미국 출원번호 10/216,079호를 참조하면 되며, 이들 두 출원은 모두 본 발명에 참조되었다.
이러한 플렉스스타 시스템은 웨이퍼 횡단식 가스 흐름을 사용한다. 즉, 공정 가스들은 웨이퍼의 표면을 횡단하여 흐른다. 웨이퍼 횡단식 가스 흐름은 여러 장점을 가진다. 첫째, 반응물과 불순물 농도가 웨이퍼 표면에 걸쳐서 균일하다. 둘째, 각각의 웨이퍼는 동일한 양의 반응물을 수용하여 웨이퍼 대 웨이퍼에 양호한 균일성을 제공한다. 세째, 웨이퍼 근처에서의 가스 잔류 시간이 가스 흐름을 통해 제어될 수 있다. 가스 잔류 시간의 제어는 박막 증착이 웨이퍼 전체에 걸쳐서 동시에 시작되어야 하는 초박막 증착에 중요하다. 잔류 시간은 가스 상 반응 범위도 결정한다.
웨이퍼 온도는 후속 공정의 상이한 처리 단계에 대해 주기화될 수 있다. 폴리-SiGe/폴리-Si 스택을 위한 처리 공정 온도는 폴리-SiGe의 증착으로부터 폴리-Si로의 변태 중에 약 100℃ 까지 증가되어야 한다. 온도 주기는 종래의 수직 확산노에서 수행하는 것과 상이하나 플렉스스타 시스템은 이를 가능하게 한다.
본 발명에 따른 방법(300)은 도 2a에 도시된 다음 단계들을 포함한다. 첫째, 단계(301)에서 하나 이상의 기판이 공정 챔버 내에 위치된다. 그 후에, N2, Ar, H2 또는 He과 같은 다른 비 반응성 가스로 희석된 Si2H6(Si 함유 소오스 가스) 또는 S2H6의 흐름이 짧은 기간 동안 챔버 내측으로 도입되어 단계(302)에서 기판 표면 상에 α-Si의 핵형성을 시작한다. 핵형성 주기는 도 1에 도시한 얇은 α-Si 필름(207)의 증착이 가능해질 수 있는 5분 미만이어야 한다. 핵형성이 달성된 후에, Si2H6의 흐름이 정지되고 SiH4(Si 함유 소오스 가스) 또는 N2, Ar, H2 또는 He과 같은 다른 가스로 희석된 SiH4의 흐름이 단계(303)에서 α-Si가 바람직한 두께(30-50Å)로 증착될 때까지 도입된다.
이와는 달리, 도 2b에 도시한 바와 같이, 본 발명에 따른 방법(310)은 다음 단계들을 포함한다. 첫째, 하나 이상의 기판들이 단계(311)에서 공정 챔버 내에 위치된다. 그 후에, SiH4/S2H6 가스 혼합물, 또는 N2, Ar, H2 또는 He과 같은 다른 비 반응성 가스로 희석된 SiH4/Si2H6의 흐름이 짧은 기간 동안 챔버 내측으로 도입되어 단계(312)에서 기판 표면 상에 α-Si의 핵형성을 시작한다. 핵형성 주기는 도 1에 도시한 얇은 α-Si 필름(217)의 증착이 가능해질 수 있는 5분 미만이어야 한다. 핵형성이 달성된 후에, Si2H6의 흐름이 정지되고 SiH4(또는 N2, Ar, H2 또는 He과 같은 다른 가스로 희석된 SiH4)의 흐름이 단계(313)에서 α-Si가 바람직한 두께(30-50Å)로 증착될 때까지 도입된다.
전술한 방법을 사용하여, 핵형성 지연이 거의 0으로 감소되며 30-50Å α-Si 필름의 제어 가능한 증착을 위한 적절한 낮은 증착률이 달성된다. 50Å α-Si 시드 층을 증착하기 위한 변형된 공정을 위한 특정 처리 조건의 예가 이후에 설명된다.
예 1 : 50Å α-Si 시드 층을 증착하기 위한 공정
단계 1 : 0.2 slm Si2H6, 2.0 slm SiH4, 0.0 slm 희석 N2, 0.4 Torr, 520℃, 30초간.
단계 2 : 0.0 slm Si2H6, 2.0 slm SiH4, 0.0 slm 희석 N2, 0.4 Torr, 520℃, 150초간.
예 2 : 50Å α-Si 시드 층을 증착하기 위한 공정
단계 1 : 0.15 slm Si2H6, 2.3 slm 희석 N2, 0.4 Torr, 520℃, 30초간.
단계 2 : 2.0 slm SiH4, 0.0 slm 희석 N2, 0.4 Torr, 520℃, 60초간.
단지 핵심 공정 단계들만을 위에 기재했다. 완전한 공정 시퀀스는 증착 이후의 가스 흐름 및 웨이퍼 온도를 안정화하는 단계들과, 증착 이후 그러나 반응로에서 기판을 제거하기 이전에 수행되는 챔버 펌핑/세정 단계들도 포함한다. 또한, 가스 시퀀스 개념이 폭넓은 공정 조건에 걸쳐서 적용될 수 있으며 α-Si를 위한 특정 공정 조건은 반응로의 구성에 일차적으로 의존한다. 또한, 상기 방법이 SiH4/Si2H6를 위해 기재한 것이더라도 이들이 가장 일반적으로 사용되는 폴리-실리콘용 실리콘 함유 소오스 가스이므로, 다른 실리콘 함유 소오스 가스들도 본 발명에 사용될 수 있다.
본 발명에 따른 처리 공정의 결과는 시드 층이 필름의 낮은 표면 거칠기에 의해 증명되듯이 얇지만 아직 연속성을 유지하고 있다. 종래의 공정에서, 본 발명자들은 100Å α-Si의 표면 거칠기(Ra)가 대략 1.3 nm임을 발견했다.높은 표면 거 칠기와 25 nm의 높은 Rmax값은 필름이 반연속적이라는 것을 암시한다. 필름이 연속성을 유지하는 본 발명에 따른 공정에 의해 표면 거칠기가 0.3 nm 미만으로 떨어지고 Rmax가 4 nm 미만으로 떨어진다.
α-Si 시드 층 상에 증착된 폴리-SiGe의 결정 구조와 표면 거칠기 특성은 폴리-SiGe 필름 상의 개선된 α-Si 시드 층의 결과를 부여하는데 사용될 수 있다.
예 3 : α-Si 시드 층 상에 폴리-SiGe 층을 증착하기 위한 공정
2.0 slm SiH4, 0.12 slm GeH4, 0.0 slm 희석 N2, 0.4 Torr, 520℃, 600초간.
GeH4: SiH4흐름비는 순수 α-Si 필름 내의 Ge 함량을 약 50 원자%까지 조절하도록 변경될 수 있다(도 3 참조). 도 3은 GeH4: SiH4흐름비의 함수로서 폴리-SiGe의 Ge 함량과 증착률을 나타낸다.
오오거(Auger) 분석으로 폴리-SiGe 증착 공정에 의해 Ge가 필름 전체에 균일하게 결합되었음을 나타낸다(도 4). 도 4에 도시한 바와 같이, α-Si 시드 층이 산화물과의 경계면에 존재한다. Ge 함량을 추정하기 위한 격자 공간을 사용하는 베가드 법칙(Vegard's law)에 따라 유도되는 Ge 함량은 Ge의 실질적인 점유 위치를 확인할 수 있는 오오거 분석(수 원자% 범위로)과 양호하게 일치된다.
폴리-SiGe 필름도 양호한 등각 구조(도 5 참조)를 가진다. 특유의 병렬식 웨이퍼 처리 반응로는 균일한, 즉 1617Å 필름에 대해 0.70% 두께의 균일도를 제공 한다. 균일도는 두께의 표준 편차를 평균 두께로 나눔으로써 정해진다.
폴리-SiGe의 거칠기에 대한 α-Si 시드 층의 영향은 현저하다. 시드 층이 없는 경우에, 800Å 폴리-SiGe의 표면 거칠기는 약 39Å이다(도 6a 참조). 대조적으로, 800Å 폴리-SiGe이 전술한 50Å α-Si 시드 층상에 증착될 때, 폴리-SiGe 필름의 표면 거칠기는 약 21Å으로 급격히 떨어진다(도 6b 참조). 부드럽고 연속적인 50Å α-Si 시드 층 상에 증착된 폴리-SiGe 필름은 θ-2θ X-선 XRD(X-선 회절) 스캔에 의해 예시화 되듯이 양호한 결정 구조를 가진다(도 7 참조).
폴리-SiGe/폴리-Si 스택을 위해, 폴리-SiGe 상에 증착된 폴리-Si의 구조는 빈약하다. 입도 분포는 게이트 유전체 상에 곧바로 증착된 폴리-Si에 비해 더 넓다. 평균 입도도 더 큰데, 그 이유는 폴리-SiGe 상에 성장된 폴리-Si가 준-헤테로에픽택셜 형상이기 때문이다. 즉 폴리-Si 결정구조의 격자 공간이 하부 폴리-SiGe의 보다 큰 격자 공간을 따르려는 경향이 있기 때문이다.
폴리-SiGe/폴리-Si 스택을 형성하기 위한 본 발명에 따른 방법은 폴리-SiGe와 폴리-Si 층 사이에 얇은 α-Si 층을 삽입하는 단계를 포함한다. α-Si 층은 폴리-Si 증착 온도에서 비정질 미세조직을 유지한다. α-Si의 중간 층을 갖는, 폴리-SiGe 상의 폴리-Si의 성장은 헤테로에피택셜 형상이 아니다. 폴리-Si 입자 구조는 필름이 SiO2층과 같은 비정질 표면 상에 바로 증착될 때 얻어지는 것과 더욱 유사하다.
폴리-Si가 α-Si의 중간 층을 갖는 폴리-SiGe 상에 증착될 때 얻어지는 폴리 -Si의 보다 작은 입자 크기는 스택의 표면 거칠기가 감소되었음을 나타낸다. 예를 들어, 1000Å 폴리-Si가 (α-Si 시드 층이 없는)500Å 폴리-SiGe 상에 바로 증착될 때, 스택의 표면 거칠기는 약 58Å이다(도 8a 참조). 표면 거칠기는 100Å α-Si가 폴리-Si 및 폴리-SiGe 사이에 삽입되어 있을 때 약 34Å으로 감소된다. 이에 비해, 열적 바로 위에 증착된 1500Å폴리-Si의 표면 거칠기는 약 30 Å이다.
이러한 계면 층에 사용되는 α-Si 증착 조건은 이후에 설명된다.
예 4 : 폴리-SiGe와 폴리-Si 사이에 계면 α-Si 층을 증착하는 공정
100 Å의 α-Si를 증착하기 위해 2.0 slm SiH4, 0.0 slm 희석 N2, 0.4 Torr, 520℃, 420초간.
본 예에서, 증착 온도는 폴리-Si 증착을 위한 온도가 증가되기 이전에 α-Si 층, 폴리-SiGe 및 α-Si 계면 층이 모두 동일한 온도에서 모두 증착되도록 폴리-SiGe를 위한 증착 온도와 동일한 온도로 선택된다.
폴리-Si 증착을 위해 다음 공정 조건이 사용된다.
예 5 : 폴리-Si 층을 증착하는 공정
1000 Å의 폴리-Si를 증착하기 위해 2.0 slm SiH4, 0.0 slm 희석 N2, 0.4 Torr, 630℃, 420초간.
상기 계면 층을 위해 α-Si 이외의 재료가 사용될 수 있으나, 이온 주입된 불순물을 활성화하고 확산시키도록 다음의 열적 어닐링이 수행되는 동안에 α-Si가 폴리-Si로 변태되므로 α-Si가 가장 적합한 재료이다. 어닐링 이후에, 폴리-SiGe/폴리-Si 스택이 형성된다. α-Si 시드 층은 폴리-SiGe로부터의 Ge가 α-Si 시드 층 내측으로 확산되므로 어닐링 중에 폴리-SiGe로 변태된다. 다른 장점은 α-Si가 폴리-SiGe와 동일한 반응물을 사용하여 동일한 온도에서 증착될 수 있다는 점이다.
SiGe를 위한 다른 적용예는 반구형 입자 실리콘(HSG)의 증착이다. 반구형 입자 실리콘은 일반적으로 디램 커패시터용 바닥 전극 스택에 사용된다. 부드러운 α-Si 또는 폴리-Si 바닥 전극 스택과 비교하여, HSG Si와 결합된 스택은 1.5 내지 2.5 배 큰 표면적을 가진다. 높은 표면적은 디램 커패시터의 용량을 증가시킨다.
가장 간단한 기술에 있어서, α-Si는 0.5 Torr의 압력과 560 내지 600℃ 범위의 온도에서 SiH4 또는 N2, Ar, H2 또는 He으로 희석된 SiH4으로 증착된다. 560℃ 내지 600℃의 중간 온도에서 α-Si는 부드러운 필름에서 반구형 입자를 갖는 거친 필름으로 변화된다. 이러한 증착 모델을 위한 온도 창은 10℃이며, 이는 일반적으로 제조 환경 내에서 제어하기에 너무 좁다.
전술한 증착 방법은 공정을 더욱 제조가능성 있게 만든다. 핵심 개념은 α-Si를 Ge와 도프시키고 반구형 입자 성장을 달성하도록 증착 온도를 조절하는 것이다. Ge 도핑은 비정질 상을 다결정질 상으로 변태되는 것을 도움으로써 온도 제어에 대한 필요성을 완화시킨다. 이러한 변태 온도는 높은 Ge 함량에서 580℃로부터 480℃로 100℃ 하강될 수 있다. Ge의 첨가는 입자 크기를 증가시켜 반구형 입자의 크기를 증가시킨다. Ge의 공통 소오스는 GeH4이다. GeH4는 SiO2 천연 산화물을 위한 에칭제이므로 성장을 억제시킨다. 천연 산화물은 HSG-Si의 형성을 방해하는 경향이 있다. HSG-SiGe는 공정 통합을 위해 필요하다면 언도프된 α-Si층으로 덮일 수 있다.
이러한 모든 요인들은 증가된 표면적을 갖는 보다 큰 반구형 입자를 형성하는데 기여한다. Ge 도핑은 다른 두 개의 HSG-Si 증착 기술에도 유리하게 사용될 수 있다. 몇몇 가능성 있는 기술은 다음과 같다. 그러한 기술 중의 하나는 Ge 도프된 α-Si층을 증착하고 나서 HSG-SiGe를 형성하도록 H4 또는 GeH4/H2의 분위기 하에서 진공 어닐링 또는 어닐링하는 것이다. GeH4가 사용되면, Ge 증착을 방지하도록 충분히 희석되어야 하나 어닐링 중에 성장할 수 있는 천연 산화물을 에칭하기에 충분히 높아야 한다. 천연 산화물은 표면 확산을 감소시키고 HSG 필름의 형성을 방해하는 경향이 있다. 다른 기술은 순수한 Si 핵 대신에 SiGe로 α-Si 기저 층을 시드(seed)시키는 것이다. GeH4가 사용되면, Ge 증착을 방지하도록 충분히 희석되어야 하나 어닐링 중에 성장할 수 있는 천연 산화물을 에칭하기에 충분히 높아야 한다. 천연 산화물은 표면 확산을 감소시키고 HSG 필름의 형성을 방해하는 경향이 있다.
Ge의 첨가에 따른 표면 거칠기의 증가는 도 9로부터 알 수 있다. 증착 온도를 일정하게 유지하면서 필름 내의 Ge 함량을 낮추면, 필름의 표면 거칠기는 약 30% 미만의 Ge 함량에서 급격히 증가된다. 이러한 약 30% 미만의 임계 Ge 함량에 서, 증착 온도와 변태 온도는 유사하다. 따라서 증착 온도뿐만 아니라 Ge 함량은 HSG-SiGe 상으로의 변태를 제어할 수 있다. 증착 온도가 이러한 임계 Ge 함량에서 증가되면 표면 거칠기는 HSG-SiGe 상으로부터 폴리-SiGe 상으로의 필름 변태에 따라 하락한다.
SiGe을 위한 또 다른 적용예는 인-시츄(in-situ) 도프된 폴리-Si의 증착이다. 인-시츄 도프된 실리콘 필름은 게이트 전극, 워드 라인, 비트 라인, 커패시터 전극 및 커패시터 평판와 같은 메모리 소자에 공통으로 사용된다. 일반적으로, 이들 필름은 인, 붕소 또는 비소로 인-시츄 도프된 α-Si로서 증착된다. 고온 후-증착로 어닐링 또는 급속 열적 어닐링은 불순물을 활성화하고 상기 필름을 커다란 입자의 저저항 폴리-Si로 변태시키도록 수행된다.
광 애시-증착된 도핑 농도가 요구되는 비휘발성 메모리용 플로팅 게이트와 같은 어떤 적용예에서, 임으로 지향된 입자들을 갖는 미세 입자화된 애시 증착된 폴리-Si 미세조직이 필요하다. 초기에, Ge 도핑은 α-Si 대 폴리-Si 변태 온도를 낮춘다고 알려졌다. 환언하면, Ge 도핑은 α-SiGe 대 폴리-SiGe 변태를 선호한다. 따라서 인-시츄 증착된 필름을 위한 애시-증착된(as-deposited) 폴리-Si 미세 조직을 얻기 위한 하나의 신규한 방법은 GeH4 또는 다른 Ge 함유 소오스 가스를 폴리-Si 증착에 사용되는 실리콘 함유 소오스 가스에 첨가하는 것이다. 몇몇 불순물, 특히 붕소에 대해, Ge 도핑은 불순물 활성도를 개선한다. 이러한 방식으로, 인-시츄 도프된 폴리-SiGe 필름이 인-시츄 도프된 α-Si를 정상적으로 형성하는 공정 온도에 서 얻어진다. 이들 폴리-SiGe 필름은 α-Si 또는 폴리-Si로 덮일 수 있다. 전술한 바와 같이, 언도프 또는 인-시츄 도프된 α-Si가 폴리-SiGe 증착을 시작하는데 필요할 수 있다.
인-시츄 도프된 필름을 위한 또 다른 적용예는 MEMS(micromechanical systems) 및 TFT(박막 트랜지스터)이다. 열적 요인은 MEMS 공정에서 심각한 억제 요인이다. 통상적으로 처리 온도는 미세 기계 가공된 부품에 대한 손상을 방지하도록 600℃ 이하로 유지되어야 한다. 이와 같은 적용예에서, 활성화된 불순물을 갖는 저온(600℃ 이하) 인-시츄 도프된 폴리-Si 필름이 바람직하다. 한번 더, Ge 도핑은 그러한 필름을 달성하는데 사용될 수 있다. 먼저 인-시츄 도프된 α-SiGe가 SiGe의 다결정 변태를 위해 비정질 이하(통상적으로 475 내지 550℃)에서 증착된다. 그 후 필름은 필름을 결정화하고 불순물을 활성화하도록 600℃ 이하의 온도에서 인-시츄 어닐링된다. 어닐링 중에, 필름은 고상 재결정화로서 공지된 공정을 통해 비정질 상으로부터 다결정질 상으로 변태된다. Ge 도핑은 α-Si의 고상 재결정화를 위한 온도를 600℃ 이상으로부터 550℃이하로 낮춘다.
이러한 방법으로, 진보된 게이트 전극의 1차 적용을 위해 도입된 폴리-SiGe 증착 기술은 HSG-Si 형성, 인-시츄 도프된 폴리-Si 증착 및 저온 인-시츄 도프된 폴리-Si에도 유리하게 적용될 수 있다.
따라서, 본 발명은 본 발명의 다양한 실시예와 관련하여 설명되었지만, 다음의 청구범위에 정의된 바와 같은 본 발명의 사상과 범주 내에 다른 실시예들도 포 함될 수 있다고 이해해야 한다.

Claims (20)

  1. MOS 반도체 소자용 게이트 스택으로서,
    MOS 반도체 소자의 반도체 기판 상에 형성되는 유전체 필름,
    상기 유전체 필름 상에 형성되는 제 1 α-Si 층,
    상기 제 1 α-Si 층 상에 형성되는 폴리-SiGe 층,
    상기 폴리-SiGe 층 상에 형성되는 제 2 α-Si 층, 및
    상기 제 2 α-Si 층 상에 형성되는 폴리-Si 층을 포함하는,
    MOS 반도체 소자용 게이트 스택.
  2. 제 1 항에 있어서,
    상기 유전체 필름은 상이한 재료의 제 1 및 제 2 유전체 재료를 포함하는,
    MOS 반도체 소자용 게이트 스택.
  3. 제 1 항에 있어서,
    상기 제 2 α-Si 층은 상기 제 1 α-Si 층보다 더 두꺼운,
    MOS 반도체 소자용 게이트 스택.
  4. 제 3 항에 있어서,
    상기 제 1 α-Si 층의 두께는 약 30Å 내지 약 50Å 범위인,
    MOS 반도체 소자용 게이트 스택.
  5. 제 3 항에 있어서,
    상기 폴리-SiGe 층 내의 Ge 함량은 약 5 원자% 내지 약 40 원자% 범위인,
    MOS 반도체 소자용 게이트 스택.
  6. 제 5 항에 있어서,
    상기 폴리-SiGe 층의 두께는 약 300Å 내지 약 1000Å 범위인,
    MOS 반도체 소자용 게이트 스택.
  7. 제 3 항에 있어서,
    상기 제 2 α-Si 층의 두께는 약 50Å 내지 약 300Å 범위인,
    MOS 반도체 소자용 게이트 스택.
  8. 제 3 항에 있어서,
    상기 폴리-Si 층의 두께는 약 300Å 내지 약 1500Å 범위인,
    MOS 반도체 소자용 게이트 스택.
  9. 제 1 항에 있어서,
    상기 유전체 층은 이산화 실리콘과 산질화물을 포함하는,
    MOS 반도체 소자용 게이트 스택.
  10. 기판 상에 α-Si 층을 증착하는 방법으로서,
    상기 기판을 챔버 내에 위치시키는 단계,
    제 1 Si-함유 소오스 가스를 상기 챔버 내측으로 도입하는 단계, 및
    약 50Å 미만의 α-Si 층이 상기 기판 상에 증착될 때까지 제 2 Si-함유 소오스 가스를 상기 챔버 내측으로 도입하는 단계를 포함하는,
    기판 상에 α-Si 층을 증착하는 방법.
  11. 제 10 항에 있어서,
    상기 제 1 Si-함유 가스는 Si2H6인,
    기판 상에 α-Si 층을 증착하는 방법.
  12. 제 11 항에 있어서,
    상기 제 1 Si-함유 가스는 비반응성 가스로 희석되는,
    기판 상에 α-Si 층을 증착하는 방법.
  13. 제 12 항에 있어서,
    상기 비반응성 가스는 N2, Ar, H2 또는 He 또는 이들의 조합물을 포함하는,
    기판 상에 α-Si 층을 증착하는 방법.
  14. 제 10 항에 있어서,
    상기 제 2 Si-함유 가스는 SiH4인,
    기판 상에 α-Si 층을 증착하는 방법.
  15. 제 10 항에 있어서,
    상기 제 1 Si-함유 가스 및 상기 제 2 Si-함유 가스는 혼합물로서 상기 챔버 내측으로 도입되는,
    기판 상에 α-Si 층을 증착하는 방법.
  16. 제 10 항에 있어서,
    상기 2 Si-함유 가스는 상기 제 1 Si-함유 가스가 도입된 후에 예정된 주기로 도입되는,
    기판 상에 α-Si 층을 증착하는 방법.
  17. 기판 상에 게이트 스택을 형성하는 방법으로서,
    상기 기판의 상부에 얇은 유전체 층을 증착하는 단계,
    상기 유전체 필름 상에 제 1 α-Si 층을 증착하는 단계,
    상기 제 1 α-Si 층 상에 폴리-SiGe 층을 증착하는 단계,
    상기 폴리-SiGe 층 상에 제 2 α-Si 층을 증착하는 단계, 및
    상기 제 2 α-Si 층 상에 폴리-Si 층을 증착하는 단계를 포함하는,
    기판 상에 게이트 스택을 형성하는 방법.
  18. 제 17 항에 있어서,
    상기 제 1 α-Si 층, 상기 폴리-SiGe 층 및 상기 제 2 α-Si 층은 동일한 온도에서 증착되는,
    기판 상에 게이트 스택을 형성하는 방법.
  19. 제 18 항에 있어서,
    상기 제 1 α-Si 층의 두께는 약 50Å 내지 약 300Å 범위인,
    기판 상에 게이트 스택을 형성하는 방법.
  20. 제 18 항에 있어서,
    상기 제 2 α-Si 층의 두께는 약 30Å 내지 약 50Å 범위인,
    기판 상에 게이트 스택을 형성하는 방법.
KR1020077007316A 2004-09-17 2005-09-07 폴리-실리콘-게르마늄 게이트 스택 및 그 제조 방법 KR20070050493A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/943,424 2004-09-17
US10/943,424 US20060060920A1 (en) 2004-09-17 2004-09-17 Poly-silicon-germanium gate stack and method for forming the same

Publications (1)

Publication Number Publication Date
KR20070050493A true KR20070050493A (ko) 2007-05-15

Family

ID=36073041

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077007316A KR20070050493A (ko) 2004-09-17 2005-09-07 폴리-실리콘-게르마늄 게이트 스택 및 그 제조 방법

Country Status (6)

Country Link
US (2) US20060060920A1 (ko)
EP (1) EP1805802A2 (ko)
JP (1) JP2008514003A (ko)
KR (1) KR20070050493A (ko)
CN (1) CN101027779A (ko)
WO (1) WO2006033838A2 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7166528B2 (en) * 2003-10-10 2007-01-23 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
KR100618869B1 (ko) * 2004-10-22 2006-09-13 삼성전자주식회사 커패시터를 포함하는 반도체 소자 및 그 제조방법
US7235492B2 (en) * 2005-01-31 2007-06-26 Applied Materials, Inc. Low temperature etchant for treatment of silicon-containing surfaces
US7550381B2 (en) * 2005-07-18 2009-06-23 Applied Materials, Inc. Contact clean by remote plasma and repair of silicide surface
US7811891B2 (en) * 2006-01-13 2010-10-12 Freescale Semiconductor, Inc. Method to control the gate sidewall profile by graded material composition
US7452777B2 (en) * 2006-01-25 2008-11-18 Fairchild Semiconductor Corporation Self-aligned trench MOSFET structure and method of manufacture
CN101359627B (zh) * 2008-09-12 2010-06-09 西安电子科技大学 一种SiN掩蔽技术制备多晶SiGe栅纳米级CMOS集成电路方法
CN101359630B (zh) * 2008-09-12 2010-06-16 西安电子科技大学 一种SiO2掩蔽技术制备纳米级CMOS集成电路的方法
CN101359629B (zh) * 2008-09-12 2010-06-09 西安电子科技大学 基于SiO2掩蔽技术的多晶SiGe栅纳米级CMOS集成电路制备方法
CN101359628B (zh) * 2008-09-12 2010-06-02 西安电子科技大学 基于SiN/SiO2掩蔽技术的纳米级CMOS集成电路制备方法
CN101359631B (zh) * 2008-09-12 2010-06-09 西安电子科技大学 用微米级工艺制备多晶SiGe栅纳米级CMOS集成电路方法
US20100075499A1 (en) * 2008-09-19 2010-03-25 Olsen Christopher S Method and apparatus for metal silicide formation
US7943463B2 (en) * 2009-04-02 2011-05-17 Micron Technology, Inc. Methods of semiconductor processing involving forming doped polysilicon on undoped polysilicon
US8680629B2 (en) 2009-06-03 2014-03-25 International Business Machines Corporation Control of flatband voltages and threshold voltages in high-k metal gate stacks and structures for CMOS devices
US8274116B2 (en) * 2009-11-16 2012-09-25 International Business Machines Corporation Control of threshold voltages in high-k metal gate stack and structures for CMOS devices
US8691638B2 (en) * 2010-12-10 2014-04-08 Globalfoundries Singapore Pte. Ltd. High-K metal gate device
CN102842503B (zh) 2011-06-20 2015-04-01 中芯国际集成电路制造(北京)有限公司 半导体器件的制造方法
CN104183475B (zh) * 2013-05-21 2016-12-28 中芯国际集成电路制造(上海)有限公司 栅极结构及其形成方法
US10923344B2 (en) * 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5291030A (en) * 1992-06-04 1994-03-01 Torrex Equipment Corporation Optoelectronic detector for chemical reactions
JP2871530B2 (ja) * 1995-05-10 1999-03-17 日本電気株式会社 半導体装置の製造方法
US5551985A (en) * 1995-08-18 1996-09-03 Torrex Equipment Corporation Method and apparatus for cold wall chemical vapor deposition
US6069053A (en) * 1997-02-28 2000-05-30 Micron Technology, Inc. Formation of conductive rugged silicon
US6552594B2 (en) 1997-03-27 2003-04-22 Winbond Electronics, Corp. Output buffer with improved ESD protection
US6235652B1 (en) * 1997-08-11 2001-05-22 Torrex Equipment Corporation High rate silicon dioxide deposition at low pressures
US6352593B1 (en) * 1997-08-11 2002-03-05 Torrex Equipment Corp. Mini-batch process chamber
US6352594B2 (en) * 1997-08-11 2002-03-05 Torrex Method and apparatus for improved chemical vapor deposition processes using tunable temperature controlled gas injectors
US6780464B2 (en) * 1997-08-11 2004-08-24 Torrex Equipment Thermal gradient enhanced CVD deposition at low pressure
US6321680B2 (en) * 1997-08-11 2001-11-27 Torrex Equipment Corporation Vertical plasma enhanced process apparatus and method
US6167837B1 (en) * 1998-01-15 2001-01-02 Torrex Equipment Corp. Apparatus and method for plasma enhanced chemical vapor deposition (PECVD) in a single wafer reactor
US6287635B1 (en) * 1997-08-11 2001-09-11 Torrex Equipment Corp. High rate silicon deposition method at low pressures
US6162716A (en) * 1999-03-26 2000-12-19 Taiwan Semiconductor Manufacturing Company Amorphous silicon gate with mismatched grain-boundary microstructure
US6373112B1 (en) * 1999-12-02 2002-04-16 Intel Corporation Polysilicon-germanium MOSFET gate electrodes
US6514810B1 (en) * 2001-08-01 2003-02-04 Texas Instruments Incorporated Buried channel PMOS transistor in dual gate CMOS with reduced masking steps
JP2003086798A (ja) * 2001-09-13 2003-03-20 Nec Corp 半導体装置およびその製造方法
US6552583B1 (en) 2001-10-11 2003-04-22 Pericom Semiconductor Corp. ESD-protection device with active R-C coupling to gate of large output transistor
KR100487525B1 (ko) * 2002-04-25 2005-05-03 삼성전자주식회사 실리콘게르마늄 게이트를 이용한 반도체 소자 및 그 제조방법
KR100446302B1 (ko) * 2002-06-05 2004-08-30 삼성전자주식회사 음의 기울기를 가지는 게이트를 포함하는 반도체 소자 및그 제조방법
US20040067631A1 (en) * 2002-10-03 2004-04-08 Haowen Bu Reduction of seed layer roughness for use in forming SiGe gate electrode
AU2003284272A1 (en) * 2002-10-18 2004-05-04 Applied Materials, Inc. A film stack having a silicon germanium layer and a thin amorphous seed layer
US6838695B2 (en) * 2002-11-25 2005-01-04 International Business Machines Corporation CMOS device structure with improved PFET gate electrode
JP3742906B2 (ja) * 2003-05-08 2006-02-08 シャープ株式会社 半導体装置の製造方法
JP2005079310A (ja) * 2003-08-29 2005-03-24 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
JP4518771B2 (ja) * 2003-09-24 2010-08-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US7354848B2 (en) 2008-04-08
US20060060920A1 (en) 2006-03-23
CN101027779A (zh) 2007-08-29
EP1805802A2 (en) 2007-07-11
US20060231925A1 (en) 2006-10-19
WO2006033838A2 (en) 2006-03-30
JP2008514003A (ja) 2008-05-01
WO2006033838A3 (en) 2006-12-21

Similar Documents

Publication Publication Date Title
US7354848B2 (en) Poly-silicon-germanium gate stack and method for forming the same
RU2199168C2 (ru) Способ изготовления конденсатора интегральной схемы, имеющего улучшенные характеристики электродного и диэлектрического слоя (варианты), и конденсатор, изготавливаемый этим способом
JP3083802B2 (ja) ＵＨＶ−ＣＶＤによるＳｉ及びＳｉＧｅ皮膜中の断続的「デルタ状」ドーピング
US6713359B1 (en) Semiconductor device and method of manufacturing the same including raised source/drain comprising SiGe or SiC
US6162711A (en) In-situ boron doped polysilicon with dual layer and dual grain structure for use in integrated circuits manufacturing
US8035129B2 (en) Integrated circuitry
US6884705B2 (en) Semiconductor device having hetero grain stack gate and method of forming the same
US6048781A (en) Semiconductor processing method for providing large grain polysilicon films
US6905928B2 (en) MOS transistor apparatus and method of manufacturing same
US5858852A (en) Fabrication process of a stack type semiconductor capacitive element
JP3599290B2 (ja) 半導体装置
US20080099820A1 (en) Growth of metallic nanodots using specific precursors
US7235469B2 (en) Semiconductor device and method for manufacturing the same
US10886130B2 (en) Methods of forming crystalline semiconductor material, and methods of forming transistors
US6632721B1 (en) Method of manufacturing semiconductor devices having capacitors with electrode including hemispherical grains
US8822312B2 (en) Method of forming high growth rate, low resistivity germanium film on silicon substrate
JP2002203809A (ja) 半導体装置及びその製造方法
US20020068407A1 (en) MOS transistor fabrication method
US5491107A (en) Semiconductor processing method for providing large grain polysilicon films
US6967384B2 (en) Structure and method for ultra-small grain size polysilicon
US7232774B2 (en) Polycrystalline silicon layer with nano-grain structure and method of manufacture
WO2022227338A1 (zh) 半导体结构的制备方法
KR100650759B1 (ko) 텅스텐실리사이드 박막 형성방법
KR20010066393A (ko) 박막 트랜지스터의 제조방법
JPH04144165A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application