KR100650759B1 - 텅스텐실리사이드 박막 형성방법 - Google Patents

텅스텐실리사이드 박막 형성방법 Download PDF

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Abstract

본 발명은 워드라인 물질로 이용되는 텅스텐실리사이드 박막 형성방법을 개시한다. 개시된 본 발명의 텅스텐실리사이드 박막 형성방법은, 폴리실리콘 상에 Si-소오스가스와 W-소오스가스를 이용한 CVD 공정을 통해 비정질의 텅스텐실리사이드를 증착한 후 상기 비정질의 텅스텐실리사이드를 열처리를 통해 결정질로 상변태시키는 텅스텐실리사이드 박막 형성방법으로서, 상기 텅스텐실리사이드의 초기 증착은 Si-소오스가스/W-소오스가스의 유량비를 높게 하여 Si-리치의 제1텅스텐실리사이드가 제1두께로 증착되도록 하고, 이후의 증착은 Si-소오스가스/W-소오스가스의 유량비를 상기 제1텅스텐실리사이드 증착시 보다 상대적으로 낮게 하여 W-리치의 제2텅스텐실리사이드가 소망하는 제2두께까지 증착되도록 하는 것을 특징으로 한다.

Description

텅스텐실리사이드 박막 형성방법{Method for forming WSix thin film}
도 1a 및 도 1b는 종래 폴리실리콘 단일 구조의 게이트 및 폴리실리콘과 텅스텐실리사이드 적층 구조의 게이트를 도시한 단면도.
도 2a 및 도 2b는 텅스텐실리사이드의 증착시 및 열처리 후의 미세구조를 각각 보여주는 투과전자현미경(SEM) 이미지.
도 3은 게이트 폭 및 SiH4/WF6 비에 따른 폴리실리콘과 텅스텐실리사이드 적층 구조 게이트의 면저항 변화를 보여주는 그래프.
도 4는 본 발명에 따른 텅스텐실리사이드 박막 형성방법을 설명하기 위한 단면도.
도 5a 및 도 5b는 본 발명에 따른 텅스텐실리사이드 박막의 열처리 진행에 따른 결정화 상태를 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
40 : 반도체 기판 41 : 폴리실리콘막
42 : 제1텅스텐실리사이드막 43 : 제2텅스텐실리사이드
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 워드라인 물질로 이용되는 텅스텐실리사이드(이하, WSix) 박막 형성방법에 관한 것이다.
디램(DRAM) 소자에서 워드라인은 모스 트랜지스터의 게이트에 전압을 인가하여 상기 트랜지스터를 턴-온(Turn-On)시키는 역할을 담당하게 된다. 따라서, 워드라인의 저항이 클 경우, 전압인가시 턴-온까지의 시간이 증가하게 되며, 이는 결국 트랜지스터 턴-온이 된 후, 캐패시터와 비트라인간의 전하분재(charge sharing)에 필요한 전체 시간의 증가를 유발하게 된다. 또한, 워드라인의 저항 증가는 RC 지연의 증가를 유발하게 된다.
따라서, 소자의 고속화를 위해서는 워드라인의 저항이 낮아야 하며, 이를 위해 현재의 디램 소자는 모스 트랜지스터에서의 게이트를 포함한 워드라인에 사용되는 재료로서 도 1a에 도시된 바와 같은 폴리실리콘(이하, poly-Si)의 단일 구조에서 도 1b에 도시된 바와 같은 poly-Si과 WSix의 적층 구조를 사용하게 되었다.
도 1a 및 도 1b에서, 도면부호 1은 반도체기판, 2는 게이트산화막, 3은 poly-Si, 4는 WSix, 5a는 poly-Si의 단일 구조 게이트, 5b는 poly-Si과 WSix의 적층 구조 게이트, 6은 게이트 스페이서, 7 및 8은 소오스/드레인을 각각 나타낸다.
이와같은 poly-Si과 WSix의 적층 구조 게이트에 있어서, 상기 WSix는 생산성과 웨이퍼내 균일도가 우수하고 텅스텐과 실리콘간 스토이치오메트리(stoichiometry) 조절이 용이한 CVD법을 이용해 증착하며, 온도는 300∼450℃ 정도로 하고, WF6와 SiH4를 소오스가스로 이용한다. 이때의 반응은 하기와 식1과 같이 표현될 수 있다.
WF6(g) + 2SiH4(g) → WSi2(s) + 6HF(g) + H2(g) ---------- (식1)
여기서, 상기 WSix 박막은 그 증착시에는 비정질 상태로서 비저항이 500∼1000μΩ㎝로 높은 편이며, 후속 열처리를 거치면서 결정질로 상변태가 일어나 비저항이 100μΩ㎝ 이하로 감소하게 된다.
그러나, 워드라인 물질로 WSix를 적용하더라도 다음과 같은 이유로 인해 그 저항을 낮추는데 한계가 있다.
첫번째로, 금속 박막의 두께가 물질내에서 전자의 평균 자유 경로(mean free path; λ) 근처 이하로 감소하는 경우에 금속 박막의 비저항이 급격하게 증가하는 현상이 발생하게 된다. 이것은 상기의 두께를 가진 금속 박막에서는 박막의 표면이 전자의 움직임을 방해하는 요소로 작용하기 때문이며, 이를 싸이즈 이펙트(size effect)라 한다. 이러한 금속 박막의 비저항에 대한 싸이즈 이펙트는 금속 박막이 패터닝된 후에 가지는 폭(width)에 대해서도 동일하게 고려될 수 있으며, 따라서, WSix를 워드라인 물질로 사용할 경우에는, 도 3에서 볼 수 있는 바와 같이, 소자의 크기 감소, 즉, 게이트 폭의 감소에 따라 급격한 워드라인 저항의 증가를 가져올 수 있다.
두번째로, WSix의 비저항이 높은 이유는 Si/W의 조성비가 2이상의 Si-리치(rich)로 증착되기 때문이기도 하다. 이는, 도 3에 도시된 바와 같이, 소오스가스들인 SiH4/WF6의 비가 낮아질수록 증착한 상태에서나, 또는, 후속 열처리를 거친후에도 모두 게이트의 저항이 감소된 것으로부터 이해될 수 있다. 하지만, 이러한 이유에도 불구하고 WSix 박막을 형성함에 있어서 현재는 그 증착 후의 고온 열처리 공정시 WSix와 poly-Si 사이에서 발생될 수 있는 크랙킹(cracking)이나 피링(peeling)을 방지하기 위해서 Si/W의 조성비를 2 이상, 예컨데, 2.2∼2.6 정도로 높게 하여 Si-리치 상태로 증착할 수 밖에 없기 때문에, WSix의 비저항, 다시말해, 워드라인의 저항을 감소시키는데 어려움이 있다.
결국, 전술한 이유들로 인해 현재의 WSix 박막의 형성방법으로는 WSix를 적용한 워드라인의 저항을 낮추는데 그 한계가 있다.
따라서, 본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, WSix를 적용한 워드라인의 저항을 낮출 수 있는 WSix 박막 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 WSix를 적용한 워드라인의 저항을 낮춤으로써 고속 소자를 구현할 수 있도록 하는 WSix 박막 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, poly-Si 상에 Si-소오스가스와 W-소오스가스를 이용한 CVD 공정을 통해 비정질의 WSix를 증착한 후, 상기 비정질의 WSix를 열처리를 통해 결정질로 상변태시키는 WSix 박막 형성방법으로서, 상기 WSix의 초기 증착은 Si-소오스가스/W-소오스가스의 유량비를 높게 하여 Si-리치의 제1WSix가 제1두께로 증착되도록 하고, 이후의 증착은 Si-소오스가스/W-소오스가스의 유량비를 상기 제1WSix 증착시 보다 상대적으로 낮게 하여 W-리치의 제2WSix가 소망하는 제2두께까지 증착되도록 하는 것을 특징으로 하는 WSix 박막 형 성방법을 제공한다.
여기서, 상기 Si-소오스가스로서는 SiH4 또는 SiH2Cl2를 사용하며, 상기 W-소오스가스로서는 WF6를 사용한다.
또한, 상기 제1WSix의 증착은 300∼450℃의 온도에서 Si-소오스가스/W-소오스가스의 유량비를 150∼200으로 하여 진행하고, 상기 제2WSix의 증착은 동일 온도에서 Si-소오스가스/W-소오스가스의 유량비를 상대적으로 낮추어 진행한다.
게다가, 상기 제1WSix는 50∼300Å 두께로 증착하며, 상기 제2WSix는 600∼1000Å 두께로 증착한다.
아울러, 상기 비정질 WSix에 대한 열처리는 700∼1000℃에서의 퍼니스 열처리, 또는, 급속열처리로 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
박막의 비저항이 벌크 재료에 비해 높은 것은 표면 스캐터링(scattering) 효과 이외에도 박막의 결정립이 작은 것에 기인한다. 이는 박막의 표면이 전자 이동의 방해요소로 작용하는 것처럼 결정립과 결정립 사이의 결정립계(grain boundary) 역시 박막의 비저항을 높이는 요소가 되기 때문이다. 이때, 표면 거칠기(surface roughness)의 효과까지 고려할 때 박막의 비저항은 다음의 식2로 표현될 수 있다.
ρf = ρb (1+0.75λ(1-p)S/t + 1.5[R/(1-R)λ/g]) ---------- (식2)
상기 식2에서, S는 표면 벡터(S≥1)로서 평균 표면 거칠기를 나타내며, R은 결정립계에서의 스캐터링 거동을 나타내주는 벡터이고, g는 결정립의 크기를 나타내며, t는 박막의 두께를 나타내고, λ는 평균 자유 경로를 나타내며, ρb는 비저항 상수를 나타낸다.
이러한 식2로부터 결정립의 크기(g)가 증가할수록 박막의 비저항이 감소한다는 것을 알 수 있다.
도 2a 및 도 2b는 WSix의 증착 후 및 열처리 후의 미세구조를 각각 보여주는 투과전자현미경(SEM) 이미지로서, 도 2b에서 볼 수 있는 바와 같이, 결정화된 WSix 박막의 비저항이 벌크값(12∼13μΩ㎝)에 비해 현저히 큰 이유는 결정립의 크기가 작고, 또한, 박막의 두께 방향으로 여러 개의 작은 결정립들이 적층되어 있는 것에 기인한 것임을 알 수 있으며, 결국, 열처리 후 가지게 되는 이러한 미세구조 때문에 WSix의 비저항이 높게 되는 것이다.
따라서, WSix의 비저항을 낮추기 위해서는 박막의 결정립 크기를 증가시킬 수 있는 방법이 모색되어야 한다. 또한, 상기 WSix의 비저항을 낮추기 위해서는 가능한 박막의 두께 방향으로 하나의 결정화된 결정립들이 성장되도록 하는 것이 필요하며, 이를 위해서는 결정화시 핵생성 속도를 조절하는 것과 동시에 결정화가 진행되는 위치를 조절하는 것이 무엇보다 중요하다.
일반적으로 비정질 상태에서 결정질 상태로의 상변태는 비정질 기지내에서 핵생성(spontaneous nucleation)을 통한 것과 박막의 증착단계로부터 생길 수 있는 결정 핵들(crystalline nuclei)이 핵생성의 우선적인 위치로 작용하여 이들로부터 성장하는 두 가지의 방식이 있다. 박막 증착시의 증착조건을 성장시키는 동안 변화시키지 않으면서 저온에서 증착하여 증착단계에서의 결정 핵들이 존재하지 않을 경우, 후속 열처리 과정 중에 박막이 결정화가 일어날 때, 비정질막내의 어느 곳에서나 동일한 조건으로 자발적인 핵생성이 일어나게 되어 도 2a와 같은 모양으로 결정화가 진행된다.
또한, 전술한 바와 같이, 소오스가스로서 SiH4/WF6를 이용한 CVD법에 의해 증착되어 워드라인 재료로 사용되는 WSix는 Si-리치 박막으로 형성되며, 열처리를 통해 결정화가 이루어지면서 Si/W의 비가 ∼2에 근접하는 스토이치메트릭(stoichiometric)한 박막이 된다. 이때, WSix의 결정화 과정 동안에 과잉 Si은 결정화된 WSix의 결정립계나 하부 poly-Si과의 계면쪽으로 이동하게 된다. 이러한 사실은 비정질 WSix의 결정화가 상대적으로 좀 더 Si-리치한 비정질 WSix에서 유발된다는 것을 의미한다.
그러므로, 본 발명은 워드라인 재료로 WSix를 적용함에 있어서 비정질 WSix의 결정화시 핵생성 속도와 결정화가 진행되는 위치를 조절하기 위해서 증착 과정중 Si/W 조성비를 조절하는 방법을 이용하고, 이를 통해, WSix의 비저항을 낮추어 최종 워드라인의 저항을 감소시킨다.
자세하게, 본 발명은 poly-Si 위에 WSix를 증착함에 있어서, 도 4에 도시된 바와 같이, 증착 초기에는 Si-소오스가스인 SiH4과 W-소오스가스인 WF6의 SiH4/WF6의 유량비를 높게 하여 일정 두께만큼만 증착하고, 이후, 상기 SiH4/WF6의 유량비 를 낮추어 최종 원하는 두께만큼을 증착한다. 예컨데, 상기 WSix의 초기 증착은 300∼450℃의 온도에서 SiH4/WF6의 유량비를 150∼200 정도로 하여 50∼300Å 두께를 증착하며, 이후의 증착은 SiH4/WF6의 유량비를 상대적으로 낮추어 600∼1000Å 두께를 증착한다. 이때, 상기 WSix의 2단계 증착은 Si-소오스가스로서 SiH4 대신에 SiH2Cl2를 사용하여 진행하는 것도 가능하다.
이 경우, poly-Si막(41)과 인접한 제1WSix막(42)은 좀 더 Si-리치의 상태로 증착되므로, 후속 열처리를 받을 경우, 그 위에 증착되는 상대적으로 W-리치한 비정질의 제2WSix막(43) 보다 빠르게 핵생성이 일어날 수 있는 조건이 되며, 이때, 상기 비정질 제2WSix막(43) 내에서의 결정화는 상대적으로 억제되게 된다.
여기서, 본 발명은 비정질을 결정질로 상변태시키기 위한 열처리를 700∼1000℃에서의 퍼니스 열처리, 또는, 급속열처리로 수행한다.
이러한 본 발명의 방법을 통해 증착된 WSix에 대한 후속 열처리 후의 결정화 양상은 도 5a 및 도 5b에 도시된 바와 같다. 여기서, 도 5a는 결정화 초기를 나타낸 것이고, 도 5b는 결정화가 완료후를 나타낸 것이다.
도시된 바와 같이, 결정화 후 큰 크기를 가진 결정립들이 두께 방향으로 형성되게 되므로, 종래의 방법에 따라 형성된 WSix 박막에 비해 비저항이 감소하게 된다. 또한, 상기한 바와 같이 계면에서만 Si-리치한 박막을 증착하고, 그 위에서는 상대적으로 W-리치한 박막을 증착하게 되므로, W/Si 조성비에 기인한 비저항 감소 효과도 얻을 수 있으며, 종래의 증착 방법과 동일하게 계면에서의 피링이나 크랙킹의 발생을 억제할 수 있다.
결과적으로, 본 발명은 poly-Si 상에의 CVD법을 이용한 WSix의 증착을 2단계로 나누어 실시하되, 증착 초기에는 SiH4/WF6의 유량비를 높게 하여 Si-리치한 WSix가 증착되도록 하고, 이후에는 SiH4/WF6의 유량비를 낮게 하여 W-리치한 WSix가 증착되도록 함으로써 최종 얻어진 WSix 박막의 비저항을 낮출 수 있음은 물론 이러한 WSix 박막이 적용된 워드라인의 저항을 감소시킬 수 있다.
이상에서와 같이, 본 발명은 Si/W 조성비를 변화시키면서 WSix를 증착함으로써 상기 WSix 박막의 비저항을 낮출 수 있으며, 이에 따라, poly-Si과 WSix의 적층 구조로 이루어진 워드라인의 저항을 낮출 수 있고, 결과적으로, 고속 소자의 제조를 가능하게 할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (6)

  1. 폴리실리콘 상에 Si-소오스가스와 W-소오스가스를 이용한 CVD 공정을 통해 비정질의 텅스텐실리사이드를 증착한 후, 상기 비정질의 텅스텐실리사이드를 열처리를 통해 결정질로 상변태시키는 텅스텐실리사이드 박막 형성방법으로서,
    상기 텅스텐실리사이드의 초기 증착은 Si-소오스가스/W-소오스가스의 유량비를 높게 하여 Si-리치의 제1텅스텐실리사이드가 제1두께로 증착되도록 하고, 이후의 증착은 Si-소오스가스/W-소오스가스의 유량비를 상기 제1텅스텐실리사이드 증착시 보다 상대적으로 낮게 하여 W-리치의 제2텅스텐실리사이드가 소망하는 제2두께까지 증착되도록 하는 것을 특징으로 하는 텅스텐실리사이드 박막 형성방법.
  2. 제 1 항에 있어서, 상기 Si-소오스가스는 SiH4 또는 SiH2Cl2를 사용하는 것을 특징으로 하는 텅스텐실리사이드 박막 형성방법.
  3. 제 1 항에 있어서, 상기 W-소오스가스는 WF6를 사용하는 것을 특징으로 하는 텅스텐실리사이드 박막 형성방법.
  4. 제 1 항에 있어서, 상기 제1텅스텐실리사이드의 증착은 300∼450℃의 온도에서 Si-소오스가스/W-소오스가스의 유량비를 150∼200으로 하여 진행하고, 상기 제2텅스텐실리사이드의 증착은 동일 온도에서 Si-소오스가스/W-소오스가스의 유량비를 상대적으로 낮추어 진행하는 것을 특징으로 하는 텅스텐실리사이드 박막 형성방법.
  5. 제 1 항에 있어서, 상기 제1텅스텐실리사이드는 50∼300Å 두께로 증착하고, 상기 제2텅스텐실리사이드는 600∼1000Å 두께로 증착하는 것을 특징으로 하는 텅스텐실리사이드 박막 형성방법.
  6. 제 1 항에 있어서, 상기 비정질 텅스텐실리사이드에 대한 열처리는 700∼1000℃에서의 퍼니스 열처리, 또는, 급속열처리로 수행하는 것을 특징으로 하는 텅스텐실리사이드 박막 형성방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101019700B1 (ko) 2008-04-28 2011-03-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61248447A (ja) * 1985-04-25 1986-11-05 Fujitsu Ltd 配線層の形成方法
JPS63133672A (ja) 1986-11-26 1988-06-06 Nec Corp 半導体装置
KR970018073A (ko) * 1995-09-29 1997-04-30 김광호 텅스텐 폴리사이드 게이트 전극 형성 방법
KR19990040754A (ko) * 1997-11-19 1999-06-05 김영환 반도체 소자의 금속 배선 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61248447A (ja) * 1985-04-25 1986-11-05 Fujitsu Ltd 配線層の形成方法
JPS63133672A (ja) 1986-11-26 1988-06-06 Nec Corp 半導体装置
KR970018073A (ko) * 1995-09-29 1997-04-30 김광호 텅스텐 폴리사이드 게이트 전극 형성 방법
KR19990040754A (ko) * 1997-11-19 1999-06-05 김영환 반도체 소자의 금속 배선 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101019700B1 (ko) 2008-04-28 2011-03-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법

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