KR20060069525A - 반도체 장치 및 그 제조방법 - Google Patents
반도체 장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR20060069525A KR20060069525A KR1020067008477A KR20067008477A KR20060069525A KR 20060069525 A KR20060069525 A KR 20060069525A KR 1020067008477 A KR1020067008477 A KR 1020067008477A KR 20067008477 A KR20067008477 A KR 20067008477A KR 20060069525 A KR20060069525 A KR 20060069525A
- Authority
- KR
- South Korea
- Prior art keywords
- electrode
- semiconductor device
- semiconductor substrate
- insulating layer
- post
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 726
- 238000000034 method Methods 0.000 title claims description 53
- 239000000758 substrate Substances 0.000 claims abstract description 208
- 238000004519 manufacturing process Methods 0.000 claims abstract description 59
- 238000005530 etching Methods 0.000 claims abstract description 9
- 229910052751 metal Inorganic materials 0.000 claims description 36
- 239000002184 metal Substances 0.000 claims description 36
- 239000010949 copper Substances 0.000 claims description 19
- 238000007747 plating Methods 0.000 claims description 13
- 239000011347 resin Substances 0.000 claims description 12
- 229920005989 resin Polymers 0.000 claims description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052802 copper Inorganic materials 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 10
- 238000005520 cutting process Methods 0.000 claims description 9
- 150000001875 compounds Chemical class 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 7
- 238000009413 insulation Methods 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 5
- 229910045601 alloy Inorganic materials 0.000 claims description 5
- 239000000956 alloy Substances 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 5
- 238000010030 laminating Methods 0.000 claims description 5
- 229910052759 nickel Inorganic materials 0.000 claims description 5
- 239000010936 titanium Substances 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- 238000010309 melting process Methods 0.000 claims 2
- 239000010410 layer Substances 0.000 description 144
- 230000015572 biosynthetic process Effects 0.000 description 12
- 230000010354 integration Effects 0.000 description 11
- 238000010438 heat treatment Methods 0.000 description 8
- 238000003475 lamination Methods 0.000 description 8
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 7
- 238000007689 inspection Methods 0.000 description 7
- 238000013461 design Methods 0.000 description 6
- 239000010931 gold Substances 0.000 description 6
- 229910052737 gold Inorganic materials 0.000 description 6
- 238000007639 printing Methods 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 239000009719 polyimide resin Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000523 sample Substances 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 241000587161 Gomphocarpus Species 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000007664 blowing Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 238000000018 DNA microarray Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- VYQRBKCKQCRYEE-UHFFFAOYSA-N ctk1a7239 Chemical compound C12=CC=CC=C2N2CC=CC3=NC=CC1=C32 VYQRBKCKQCRYEE-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000012776 electronic material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000013100 final test Methods 0.000 description 1
- 230000002209 hydrophobic effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05655—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05666—Titanium [Ti] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05684—Tungsten [W] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0616—Random array, i.e. array with no symmetry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1401—Structure
- H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
- H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
- H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
- H01L2224/171—Disposition
- H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/17181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12044—OLED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/146—Mixed devices
- H01L2924/1461—MEMS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Geometry (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
Claims (46)
- 하면에 외부전극단자를 가지는 제1의 반도체 장치와, 상기 제1의 반도체 장치와 전기적으로 접속되어 상기 제1의 반도체 장치상에 고정되는 제2의 반도체 장치로 이루어지는 적층형 반도체 장치이며,상기 제1의 반도체 장치는반도체 기판과,상기 반도체 기판의 제1의 주면측에 형성된 복수의 회로소자 및 상기 회로소자에 접속하는 배선을 포함하는 다층배선부와,상기 다층배선부를 피복하는 제1의 절연층과,상기 반도체 기판의 제1의 주면의 반대면이 되는 제2의 주면을 피복하는 제2의 절연층과,상기 다층배선부의 각각 소정의 배선상에 형성되어 상기 제1의 절연층의 표면에 노출하는 복수의 포스트전극과,상기 다층배선부의 소정 깊이에서 상기 반도체 기판 및 상기 제2의 절연층을 관통해 설치되며, 상기 반도체 기판에 절연막을 개재해서 접촉하고, 또한 상기 다층배선부의 각각 소정의 배선에 접속되는 복수의 관통전극과,상기 관통전극에 접속하는 상기 외부전극단자를 가지며,상기 제2의 반도체 장치는반도체 기판과,상기 반도체 기판의 제1의 주면측에 형성된 복수의 회로소자 및 상기 회로소자에 접속하는 배선을 포함하는 다층배선부와,상기 다층배선부를 피복하는 제1의 절연층과,상기 반도체 기판의 제1의 주면의 반대면이 되는 제2의 주면을 피복하는 제2의 절연층과,상기 다층배선부의 각각 소정의 배선상에 형성되어 상기 제1의 절연층의 표면에 노출하는 포스트전극, 또는 상기 다층배선부의 소정 깊이에서 상기 반도체 기판 및 상기 제2의 절연층을 관통해 설치되며, 상기 반도체 기판에 절연막을 개재해서 접촉하고, 또한 상기 다층배선부의 각각 소정의 배선에 접속되는 복수의 관통전극을 적어도 가지고,상기 제1의 반도체 장치는 상기 포스트전극 또는 상기 관통전극이 하면이 되며, 상기 하면의 상기 포스트전극 또는 상기 관통전극에는 상기 외부전극단자가 설치되며, 상기 제1의 반도체 장치의 상면의 상기 포스트전극 또는 상기 관통전극에 상기 제2의 반도체 장치의 하면의 상기 관통전극 또는 상기 포스트전극이 접합체를 통해서 전기적으로 접속되어 있는 것을 특징으로 하는 적층형 반도체 장치.
- 제1항에 있어서, 상기 제1의 반도체 장치와 상기 제2의 반도체 장치와의 사이에 1 내지 복수단(複數段)에 걸쳐서 적층 고정되는 제3의 반도체 장치를 가지고,상기 제3의 반도체 장치는반도체 기판과,상기 반도체 기판의 제1의 주면측에 형성된 복수의 회로소자 및 상기 회로소자에 접속하는 배선을 포함하는 다층배선부와,상기 다층배선부를 피복하는 제1의 절연층과,상기 반도체 기판의 제1의 주면의 반대면이 되는 제2의 주면을 피복하는 제2의 절연층과,상기 다층배선부의 각각 소정의 배선상에 형성되어 상기 제1의 절연층의 표면에 노출하는 복수의 포스트전극과,상기 다층배선부의 소정 깊이에서 상기 반도체 기판 및 상기 제2의 절연층을 관통해 설치되며, 상기 반도체 기판에 절연막을 개재해서 접촉하고, 또한 상기 다층배선부의 각각 소정의 배선에 접속되는 복수의 관통전극을 가지고,상기 제3의 반도체 장치의 상하면의 포스트전극 또는 관통전극은, 상단측의 반도체 장치 및 하단측의 반도체 장치의 포스트전극 또는 관통전극에 접합체를 통해서 전기적으로 접속되어 있는 것을 특징으로 하는 적층형 반도체 장치.
- 제1항에 있어서, 상기 각 단의 반도체 장치는 단체로 이루어지며, 각 반도체 장치는 동일 치수로 되어 일치하여 서로 겹쳐 있는 것을 특징으로 하는 적층형 반도체 장치.
- 제1항에 있어서, 상기 제1의 반도체 장치상에 상기 제1의 반도체 장치보다도 작은 제2의 반도체 장치가 복수개 병렬 배치 고정되어 있는 것을 특징으로 하는 적 층형 반도체 장치.
- 제1항에 있어서, 상기 제1의 반도체 장치의 상면의 각 관통전극 또는 각 포스트전극은, 상기 제2의 반도체 장치의 하면의 각 관통전극 또는 각 포스트전극에 대응하고, 상기 접합체를 통해서 각각 전기적으로 접속되어 있는 것을 특징으로 하는 적층형 반도체 장치.
- 제1항에 있어서, 상기 제1의 반도체 장치의 상면의 각 관통전극 또는 각 포스트전극과, 상기 제2의 반도체 장치의 하면의 각 관통전극 또는 각 포스트전극과의 접합은 상기 접합체는 사용되지 않고,상기 일방의 반도체 장치의 상기 접합에 관여하는 상기 포스트전극 또는 상기 관통전극이 돌출하고, 이 돌출부분이 금속접합에 의해서 대면하는 반도체 장치의 상기 포스트전극 또는 상기 관통전극에 접속되어 있는 것을 특징으로 하는 적층형 반도체 장치.
- 제1항에 있어서, 상기 포스트전극은 도금막 또는 스터드범프 전극 혹은 CVD막으로 형성되어 있는 것을 특징으로 하는 적층형 반도체 장치.
- 제1항에 있어서, 상기 제1의 반도체 장치와 상기 제2의 반도체 장치의 사이에 절연용 구멍을 가지는 금속판이 개재되며, 상기 절연용 구멍 부분에서는 상기 금속판에 비접촉의 상태에서 상기 제1의 반도체 장치의 상면의 상기 관통전극 또는 상기 포스트전극과, 상기 제2의 반도체 장치의 하면의 상기 관통전극 또는 상기 포스트전극이 상기 접합체를 통해서 전기적으로 접속되며, 상기 제1의 반도체 장치 및 상기 제2의 반도체 장치의 상기 금속판에 대면하는 상기 관통전극 및 상기 포스트전극이 상기 금속판에 상기 접합체를 통해서 전기적으로 접속되어 있는 것을 특징으로 하는 적층형 반도체 장치.
- 제8항에 있어서, 상기 금속판에 상기 반도체 장치의 전원 전위 또는 그라운드 전위가 되는 상기 관통전극 또는 상기 포스트전극이 접속되어 있는 것을 특징으로 하는 적층형 반도체 장치.
- 제1항에 있어서, 상기 제1 및 제2의 반도체 장치 중, 하나의 반도체 장치의 상기 반도체 기판은 실리콘 기판이며, 다른 하나의 반도체 장치의 상기 반도체 기판은 화합물 반도체 기판인 것을 특징으로 하는 적층형 반도체 장치.
- 제1항에 있어서, 상기 관통전극 및 상기 포스트전극은 동, 텅스텐, 티탄, 니켈, 알루미늄 혹은 그들의 합금으로 형성되어 있는 것을 특징으로 하는 적층형 반도체 장치.
- 제1항에 있어서, 상기 제1의 반도체 장치와 상기 제2의 반도체 장치의 사이 의 틈사이에는 절연성 수지가 충전되어 있는 것을 특징으로 하는 적층형 반도체 장치.
- 제1항에 있어서, 상기 제2의 반도체 장치는 상기 제1의 반도체 장치와 동일하게 상기 제1의 절연층의 표면에 노출하는 복수의 포스트전극과, 상기 제2의 절연층의 표면에 노출하는 복수의 관통전극을 가지고, 상면에 위치하는 소정의 상기 포스트전극 또는 상기 관통전극의 노출단에는 돌기전극이 형성되어 있는 것을 특징으로 하는 적층형 반도체 장치.
- 제1항에 있어서, 상기 포스트전극은, 상기 관통전극보다도 직경이 큰 것을 특징으로 하는 적층형 반도체 장치.
- 제1항에 있어서, 상기 회로소자는 능동소자 및 수동소자인 것을 특징으로 하는 적층형 반도체 장치.
- 제1항에 있어서, 상기 각 반도체 장치의 상기 반도체 기판은 5~50㎛정도의 두께이며, 상기 제1의 절연층의 두께는 20~100㎛정도의 두께인 것을 특징으로 하는 적층형 반도체 장치.
- 반도체 기판과,상기 반도체 기판의 제1의 주면측에 형성된 복수의 회로소자 및 상기 회로소자에 접속하는 배선을 포함하는 다층배선부와,상기 다층배선부를 피복하는 제1의 절연층과,상기 반도체 기판의 제1의 주면의 반대면이 되는 제2의 주면을 피복하는 제2의 절연층과,상기 다층배선부의 각각 소정의 배선상에 형성되어 상기 제1의 절연층의 표면에 노출하는 복수의 포스트전극과,상기 다층배선부의 소정 깊이에서 상기 반도체 기판 및 상기 제2의 절연층을 관통해 설치되며, 상기 반도체 기판에 절연막을 개재해서 접촉하고, 또한 상기 다층배선부의 각각 소정의 배선에 접속되는 복수의 관통전극을 가지는 것을 특징으로 하는 반도체 장치.
- 제17항에 있어서, 소정의 상기 포스트전극 및 상기 관통전극의 노출단에는 돌기전극이 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제17항에 있어서, 상기 포스트전극은 상기 관통전극의 직경보다도 큰 것을 특징으로 하는 반도체 장치.
- 제17항에 있어서, 상기 포스트전극은 도금막 또는 스터드범프 전극 혹은 CVD막으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제17항에 있어서, 상기 관통전극 및 상기 포스트전극은 동, 텅스텐, 티탄, 니켈, 알루미늄 혹은 그들의 합금으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제17항에 있어서, 상기 회로소자는 능동소자 및 수동소자인 것을 특징으로 하는 반도체 장치.
- 제17항에 있어서, 상기 각 반도체 장치의 상기 반도체 기판은 5~50㎛정도의 두께이며, 상기 제1의 절연층의 두께는 20~100㎛정도의 두께인 것을 특징으로 하는 반도체 장치.
- 하면에 외부전극단자를 가지는 제1의 반도체 장치와, 상기 제1의 반도체 장치상에 적층 고정되는 제2의 반도체 장치를 가지고, 상기 양반도체 장치가 전기적으로 접속되는 적층형 반도체 장치의 제조방법이며,(a)반도체 기판의 제1의 주면에 소정 회로소자를 포함하는 제품형성부를 복수 정렬배치 형성하는 공정과,(b)상기 각 제품형성부에 상기 회로소자에 전기적으로 연결되는 배선 및 절연층을 순차 소정 패턴으로 적층 형성해 다층배선부를 형성하는 공정과,(c)상기 다층배선부를 형성하는 단계에 있어서, 상기 다층배선부의 소정 깊 이에서 상기 반도체 기판의 상기 제1의 주면의 반대면이 되는 제2의 주면을 향해, 또한 표면에 절연막을 가지는 구멍을 복수 형성하는 동시에, 이 구멍에 도체를 충전해 상기 다층배선부의 소정의 배선에 전기적으로 접속되는 충전전극을 형성하는 공정과,(d)상기 다층배선부의 각각 소정의 배선상에 포스트전극을 형성하는 공정과,(e)상기 반도체 기판의 제1의 주면에 상기 포스트전극을 피복하는 제1의 절연층을 형성하는 공정과,(f)상기 제1의 절연층의 표면을 소정 두께 제거해 상기 포스트전극을 노출시키는 공정과,(g)상기 반도체 기판의 제2의 주면을 그 표면에서 소정 두께 제거해 상기 충전전극을 노출시켜서 관통전극을 형성하는 공정과,(h)상기 반도체 기판의 제2의 주면을 소정 두께 에칭 제거해 상기 관통전극을 소정의 깊이 돌출시키는 공정과,(i)상기 관통전극의 선단을 노출시키는 상태에서 상기 반도체 기판의 제2의 주면에 소정의 두께의 제2의 절연층을 형성하는 공정과,(j)상기 반도체 기판을 상기 제1 및 제2의 절연층을 포함시켜 종횡(縱橫)으로 절단해 상기 각 제품형성부를 분할하는 공정과,(k)상기 공정(i) 후, 또는 상기 공정(j) 후에, 상기 관통전극 및 상기 포스트전극 중의 소정의 노출단에 돌기전극을 형성하는 공정을 가지고,상기 공정(a) 내지 공정(k)에 의해서 상기 제1의 반도체 장치를 형성하고,상기 공정(a) 내지 공정(k)에 있어서의 공정의 선택에 의해서, 상기 관통전극 또는 상기 포스트전극을 적어도 가지는 상기 제2의 반도체 장치를 형성하고,다음으로, 상기 제1의 반도체 장치를 상기 관통전극 또는 상기 포스트전극이 하면이 되게끔 해서 상기 외부전극단자로 한 후, 상기 제2의 반도체 장치의 하면의 상기 관통전극 또는 상기 포스트전극과, 상기 제1의 반도체 장치의 상면의 상기 관통전극 또는 상기 포스트전극을 상기 돌기전극의 일시적 용융처리에 의해서 전기적으로 접속해 적층형 반도체 장치를 제조하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
- 제24항에 있어서, 상기 관통전극만을 가지는 상기 제2의 반도체 장치는,상기 반도체 기판의 제1의 주면에 소정 회로소자를 포함하는 제품형성부를 복수 정렬배치 형성하는 공정과,상기 각 제품형성부에 상기 회로소자에 전기적으로 연결되는 배선 및 절연층을 순차 소정 패턴으로 적층 형성해 다층배선부를 형성하는 공정과,상기 다층배선부를 형성하는 단계에 있어서, 상기 다층배선부의 소정 깊이에서 상기 반도체 기판의 상기 제1의 주면의 반대면이 되는 제2의 주면을 향해, 또한 표면에 절연막을 가지는 구멍을 복수 형성하는 동시에, 이 구멍에 도체를 충전해 상기 다층배선부의 소정의 배선에 전기적으로 접속되는 충전전극을 형성하는 공정과,상기 반도체 기판의 제1의 주면에 제1의 절연층을 형성하는 공정과,상기 반도체 기판의 제2의 주면을 그 표면에서 소정 두께 제거해 상기 충전전극을 노출시켜서 관통전극을 형성하는 공정과,상기 반도체 기판의 제2의 주면을 소정 두께 에칭 제거해 상기 관통전극을 소정의 길이 돌출시키는 공정과,상기 관통전극의 선단을 노출시키는 상태에서 상기 반도체 기판의 제2의 주면에 소정의 두께로 제2의 절연층을 형성하는 공정과,상기 관통전극의 노출부분에 돌기전극을 형성하는 공정과,상기 반도체 기판을 상기 제1 및 제2의 절연층을 포함시켜 종횡으로 절단해 상기 각 제품형성부를 분할하는 공정에 의해서 형성하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
- 제24항에 있어서, 상기 포스트전극만을 가지는 상기 제2의 반도체 장치는반도체 기판의 제1의 주면에 소정 회로소자를 포함하는 제품형성부를 복수 정렬배치 형성하는 공정과,상기 각 제품형성부에 상기 회로소자에 전기적으로 연결되는 배선 및 절연층을 순차 소정 패턴으로 적층 형성해 다층배선부를 형성하는 공정과,상기 다층배선부의 각각 소정의 배선상에 포스트전극을 형성하는 공정과,상기 반도체 기판의 제1의 주면에 상기 포스트전극을 피복하는 제1의 절연층을 형성하는 공정과,상기 제1의 절연층의 표면을 소정 두께 제거해 상기 포스트전극을 노출시키 는 공정과,상기 반도체 기판의 제2의 주면을 그 표면에서 소정 두께 제거해 상기 반도체 기판을 얇게 하는 공정과,상기 반도체 기판의 제2의 주면에 소정의 두께의 제2의 절연층을 형성하는 공정과,상기 포스트전극의 노출부분에 돌기전극을 형성하는 공정과,상기 반도체 기판을 상기 제1 및 제2의 절연층을 포함시켜 종횡으로 절단해 상기 각 제품형성부를 분할하는 공정에 의해서 형성하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
- 제24항에 있어서, 상기 공정(a) 내지 공정(k)에 의해서 상기 제1의 반도체 장치와 상기 제2의 반도체 장치와의 사이에 적층 고정되는 1 내지 복수의 제3의 반도체 장치를 적층 고정하는 공정을 가지고,상기 제3의 반도체 장치의 일면에 설치되는 충전전극은 대면하는 반도체 장치의 충전전극 또는 포스트전극에 대응하게끔 형성하고,상기 제3의 반도체 장치의 타면에 설치되는 포스트전극은 대면하는 반도체 장치의 충전전극 또는 포스트전극에 대응하게끔 형성하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
- 제24항에 있어서, 상기 제1의 반도체 장치상에 상기 제1의 반도체 장치보다 도 작은 제2의 반도체 장치를 복수개 병렬배치 고정하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
- 제24항에 있어서, 상기 제1의 반도체 장치의 상면의 각 충전전극 또는 각 포스트전극이, 상기 제2의 반도체 장치의 하면의 각 충전전극 또는 각 포스트전극에 대응하게끔 형성하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
- 제24항에 있어서, 상기 공정(e)에 있어서, 상기 제1의 절연층을 형성할 때, 수지의 경화처리를 불충분한 제1차 경화처리로 하고,상기 공정(f)에 있어서, 상기 제1의 절연층의 표면에 상기 포스트전극을 노출시킨 후, 상기 제1의 절연층의 경화수축을 수반하는 제2차 경화처리를 행하고, 상기 제1의 절연층의 표면에 상기 포스트전극의 선단을 돌출시켜며,상기 제1의 반도체 장치상에 상기 제2의 반도체 장치를 적층 고정할 때, 상기 포스트전극의 돌출부분에 초음파 진동을 가하고, 대면하는 상기 충전전극 또는 상기 포스트전극에 금속 접합에 의해서 접속시키는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
- 제24항에 있어서, 상기 포스트전극을 도금막 또는 스터드범프 전극 혹은 CVD막으로 형성하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
- 제24항에 있어서, 상기 제1의 반도체 장치와 상기 제2의 반도체 장치의 사이에 절연용 구멍을 가지는 금속판을 개재시키고,상기 절연용 구멍 부분에서는 상기 금속판에 비접촉의 상태에서 상기 제1의 반도체 장치의 상면의 상기 충전전극 또는 상기 포스트전극과, 상기 제2의 반도체 장치의 하면의 상기 충전전극 또는 상기 포스트전극을 상기 돌기전극의 일시적 용융처리에 의해서 전기적으로 접속하고, 상기 제1의 반도체 장치 및 상기 제2의 반도체 장치의 상기 금속판에 대면하는 상기 관통전극 및 상기 포스트전극을 상기 돌기전극의 일시적 용융처리에 의해서 상기 금속판에 전기적으로 접속하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
- 제32항에 있어서, 상기 금속판에 상기 반도체 장치의 전원 전위 또는 그라운드 전위가 되는 상기 충전전극 또는 상기 포스트전극을 접속하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
- 제24항에 있어서, 상기 제1의 반도체 장치와 상기 제2의 반도체 장치의 사이의 틈사이에 절연성 수지를 충전하고 또한 경화시키는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
- 제24항에 있어서, 상기 제1 및 제2의 반도체 장치 중, 하나의 반도체 장치는 상기 반도체 기판으로서 실리콘 기판을 사용해서 상기 회로소자를 형성하고, 다른 하나의 반도체 장치는 상기 반도체 기판으로서 화합물 반도체 기판을 사용해서 상기 회로소자를 형성하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
- 제24항에 있어서, 상기 제2의 반도체 장치의 제조에 있어서는 상기 제1의 반도체 장치와 동일하게 상기 제1의 절연층의 표면에 노출하는 복수의 포스트전극과, 상기 제2의 절연층의 표면에 노출하는 복수의 관통전극을 형성하고, 상면이 되는 상기 포스트전극 또는 상기 관통전극의 소정의 노출단에 돌기전극을 설치하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
- 제24항에 있어서, 상기 포스트전극을 상기 관통전극보다도 직경이 커지게끔 형성하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
- 제24항에 있어서, 상기 회로소자로서 능동소자 및 수동소자를 형성하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
- 제24항에 있어서, 상기 공정(e)에 있어서, 20~100㎛정도의 두께로 상기 제1의 절연층을 형성하고,상기 공정(c)에 있어서, 5~50㎛정도의 깊이의 상기 구멍을 형성하고,상기 공정(f)에 있어서, 20~100㎛정도의 두께의 상기 포스트전극을 형성하고,상기 공정(g)에 있어서, 5~50㎛정도의 두께의 관통전극을 형성하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
- (a)반도체 기판의 제1의 주면에 소정 회로소자를 포함하는 제품형성부를 복수 정렬배치 형성하는 공정과,(b)상기 각 제품형성부에 상기 회로소자에 전기적으로 연결되는 배선 및 절연층을 순차 소정 패턴으로 적층 형성해 다층배선부를 형성하는 공정과,(c)상기 다층배선부를 형성하는 단계에 있어서, 상기 다층배선부의 소정 깊이에서 상기 반도체 기판의 상기 제1의 주면의 반대면이 되는 제2의 주면을 향해, 또한 표면에 절연막을 가지는 구멍을 복수 형성하는 동시에, 이 구멍에 도체를 충전해 상기 다층배선부의 소정의 배선에 전기적으로 접속되는 충전전극을 형성하는 공정과,(d)상기 다층배선부의 각각 소정의 배선상에 포스트전극을 형성하는 공정과,(e)상기 반도체 기판의 제1의 주면에 상기 포스트전극을 피복하는 제1의 절연층을 형성하는 공정과,(f)상기 제1의 절연층의 표면을 소정 두께 제거해 상기 포스트전극을 노출시키는 공정과,(g)상기 반도체 기판의 제2의 주면을 그 표면에서 소정 두께 제거해 상기 충전전극을 노출시켜서 관통전극을 형성하는 공정과,(h)상기 반도체 기판의 제2의 주면을 소정 두께 에칭 제거해 상기 관통전극 을 소정의 깊이 돌출시키는 공정과,(i)상기 반도체 기판의 제2의 주면에 소정의 두께의 제2의 절연층을 형성해 상기 관통전극의 선단을 노출시키는 공정과,(j)상기 반도체 기판을 상기 제1 및 제2의 절연층을 포함시켜 종횡으로 절단해 상기 각 제품형성부를 분할하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제40항에 있어서, 상기 공정(e)에 있어서, 상기 제1의 절연층을 형성할 때, 수지의 경화처리를 불충분한 제1차 경화처리로 하고,상기 공정(f)에 있어서, 상기 제1의 절연층의 표면에 상기 포스트전극을 노출시킨 후, 상기 제1의 절연층의 경화수축을 수반하는 제2차 경화처리를 행하고, 상기 제1의 절연층의 표면에 상기 포스트전극의 선단을 돌출시키는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제40항에 있어서, 상기 공정(i) 후, 또는 상기 공정(j) 후, 상기 관통전극 및 상기 포스트전극의 소정의 노출부분에 돌기전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제40항에 있어서, 상기 포스트전극을 상기 관통전극보다도 직경이 커지게끔 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제40항에 있어서, 상기 포스트전극을 도금막 또는 스터드범프 전극 혹은 CVD막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제40항에 있어서, 상기 회로소자는 능동소자 및 수동소자인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제40항에 있어서, 상기 공정(e)에 있어서, 20~100㎛정도의 두께로 상기 제1의 절연층을 형성하고,상기 공정(c)에 있어서, 5~50㎛정도의 깊이의 상기 구멍을 형성하고,상기 공정(f)에 있어서, 20~100㎛정도의 두께의 상기 포스트전극을 형성하고,상기 공정(g)에 있어서, 5~50㎛정도의 두께의 관통전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JPJP-P-2003-00370651 | 2003-10-30 | ||
JP2003370651A JP4340517B2 (ja) | 2003-10-30 | 2003-10-30 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060069525A true KR20060069525A (ko) | 2006-06-21 |
KR100814177B1 KR100814177B1 (ko) | 2008-03-14 |
Family
ID=34543886
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020067008477A KR100814177B1 (ko) | 2003-10-30 | 2004-08-10 | 반도체 장치 및 그 제조방법 |
Country Status (7)
Country | Link |
---|---|
US (8) | US7944058B2 (ko) |
EP (1) | EP1686623B1 (ko) |
JP (1) | JP4340517B2 (ko) |
KR (1) | KR100814177B1 (ko) |
CN (1) | CN1875481B (ko) |
TW (1) | TWI408795B (ko) |
WO (1) | WO2005043622A1 (ko) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100761468B1 (ko) * | 2006-07-13 | 2007-09-27 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
KR100818088B1 (ko) * | 2006-06-29 | 2008-03-31 | 주식회사 하이닉스반도체 | 반도체 패키지 및 그 제조 방법 |
KR101126143B1 (ko) * | 2009-08-20 | 2012-03-22 | 도쿄엘렉트론가부시키가이샤 | 검사용 접촉 구조체 |
KR101243304B1 (ko) * | 2011-07-20 | 2013-03-13 | 전자부품연구원 | 인터포저 및 그의 제조 방법 |
KR20170091686A (ko) * | 2015-01-13 | 2017-08-09 | 데쿠세리아루즈 가부시키가이샤 | 다층 기판 |
KR20170093171A (ko) * | 2015-01-13 | 2017-08-14 | 데쿠세리아루즈 가부시키가이샤 | 다층 기판 |
Families Citing this family (59)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7576413B2 (en) * | 2004-11-30 | 2009-08-18 | Kyushu Institute Of Technology | Packaged stacked semiconductor device and method for manufacturing the same |
US7544605B2 (en) * | 2006-11-21 | 2009-06-09 | Freescale Semiconductor, Inc. | Method of making a contact on a backside of a die |
JP2010515275A (ja) * | 2006-12-29 | 2010-05-06 | キューファー アセット リミテッド. エル.エル.シー. | スルーチップ接続を有するフロントエンドプロセス済ウェハ |
JP5143451B2 (ja) * | 2007-03-15 | 2013-02-13 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
US8367471B2 (en) * | 2007-06-15 | 2013-02-05 | Micron Technology, Inc. | Semiconductor assemblies, stacked semiconductor devices, and methods of manufacturing semiconductor assemblies and stacked semiconductor devices |
JP2009010178A (ja) | 2007-06-28 | 2009-01-15 | Disco Abrasive Syst Ltd | ウェーハの加工方法 |
JP2009021462A (ja) | 2007-07-13 | 2009-01-29 | Disco Abrasive Syst Ltd | ウェーハの加工方法 |
JP2009049051A (ja) | 2007-08-14 | 2009-03-05 | Elpida Memory Inc | 半導体基板の接合方法及びそれにより製造された積層体 |
JP2009071095A (ja) | 2007-09-14 | 2009-04-02 | Spansion Llc | 半導体装置の製造方法 |
JP5044353B2 (ja) * | 2007-10-10 | 2012-10-10 | 株式会社テラミクロス | 半導体装置の製造方法 |
JP2008113045A (ja) * | 2008-02-04 | 2008-05-15 | Texas Instr Japan Ltd | 半導体装置の製造方法 |
EP2096115A1 (en) * | 2008-02-26 | 2009-09-02 | Nestec S.A. | Oligosaccharide ingredient |
US7791174B2 (en) * | 2008-03-07 | 2010-09-07 | Advanced Inquiry Systems, Inc. | Wafer translator having a silicon core isolated from signal paths by a ground plane |
US20090224410A1 (en) * | 2008-03-07 | 2009-09-10 | Advanced Inquiry Systems, Inc. | Wafer translator having a silicon core fabricated with printed circuit board manufacturing techniques |
WO2009136495A1 (ja) | 2008-05-09 | 2009-11-12 | 国立大学法人九州工業大学 | チップサイズ両面接続パッケージ及びその製造方法 |
US8298914B2 (en) * | 2008-08-19 | 2012-10-30 | International Business Machines Corporation | 3D integrated circuit device fabrication using interface wafer as permanent carrier |
JP4766143B2 (ja) | 2008-09-15 | 2011-09-07 | 株式会社デンソー | 半導体装置およびその製造方法 |
WO2010035379A1 (ja) * | 2008-09-26 | 2010-04-01 | パナソニック株式会社 | 半導体装置及びその製造方法 |
JP5331427B2 (ja) | 2008-09-29 | 2013-10-30 | 株式会社日立製作所 | 半導体装置 |
US7998860B2 (en) * | 2009-03-12 | 2011-08-16 | Micron Technology, Inc. | Method for fabricating semiconductor components using maskless back side alignment to conductive vias |
US8329578B2 (en) * | 2009-03-27 | 2012-12-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Via structure and via etching process of forming the same |
WO2010114687A1 (en) | 2009-03-30 | 2010-10-07 | Megica Corporation | Integrated circuit chip using top post-passivation technology and bottom structure technology |
CN102473684B (zh) * | 2009-07-30 | 2014-09-17 | 高通股份有限公司 | ***级封装 |
JP2011040511A (ja) * | 2009-08-10 | 2011-02-24 | Disco Abrasive Syst Ltd | ウエーハの研削方法 |
US8252665B2 (en) * | 2009-09-14 | 2012-08-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Protection layer for adhesive material at wafer edge |
US8907457B2 (en) * | 2010-02-08 | 2014-12-09 | Micron Technology, Inc. | Microelectronic devices with through-substrate interconnects and associated methods of manufacturing |
JP5902102B2 (ja) * | 2010-02-22 | 2016-04-13 | インターポーザーズ ゲーエムベーハー | 半導体モジュールを製造するための方法およびシステム |
JP5601079B2 (ja) | 2010-08-09 | 2014-10-08 | 三菱電機株式会社 | 半導体装置、半導体回路基板および半導体回路基板の製造方法 |
JP2012064891A (ja) * | 2010-09-17 | 2012-03-29 | Toshiba Corp | 半導体装置及びその製造方法 |
US8441112B2 (en) * | 2010-10-01 | 2013-05-14 | Headway Technologies, Inc. | Method of manufacturing layered chip package |
JP2012209497A (ja) | 2011-03-30 | 2012-10-25 | Elpida Memory Inc | 半導体装置 |
JP2013065835A (ja) * | 2011-08-24 | 2013-04-11 | Sumitomo Bakelite Co Ltd | 半導体装置の製造方法、ブロック積層体及び逐次積層体 |
JP5912616B2 (ja) * | 2012-02-08 | 2016-04-27 | 株式会社ジェイデバイス | 半導体装置及びその製造方法 |
JP2013183120A (ja) | 2012-03-05 | 2013-09-12 | Elpida Memory Inc | 半導体装置 |
JP5874481B2 (ja) * | 2012-03-22 | 2016-03-02 | 富士通株式会社 | 貫通電極の形成方法 |
JP2014022652A (ja) | 2012-07-20 | 2014-02-03 | Elpida Memory Inc | 半導体装置及びそのテスト装置、並びに、半導体装置のテスト方法 |
USD758372S1 (en) * | 2013-03-13 | 2016-06-07 | Nagrastar Llc | Smart card interface |
USD759022S1 (en) * | 2013-03-13 | 2016-06-14 | Nagrastar Llc | Smart card interface |
JP5827277B2 (ja) * | 2013-08-02 | 2015-12-02 | 株式会社岡本工作機械製作所 | 半導体装置の製造方法 |
US9443758B2 (en) * | 2013-12-11 | 2016-09-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Connecting techniques for stacked CMOS devices |
WO2015198865A1 (ja) * | 2014-06-23 | 2015-12-30 | 株式会社村田製作所 | 樹脂基板組合せ構造体 |
KR102298728B1 (ko) | 2014-08-19 | 2021-09-08 | 삼성전자주식회사 | 반도체 패키지 |
KR102254104B1 (ko) * | 2014-09-29 | 2021-05-20 | 삼성전자주식회사 | 반도체 패키지 |
USD864968S1 (en) | 2015-04-30 | 2019-10-29 | Echostar Technologies L.L.C. | Smart card interface |
WO2017039275A1 (ko) * | 2015-08-31 | 2017-03-09 | 한양대학교 산학협력단 | 반도체 패키지 구조체, 및 그 제조 방법 |
KR102497205B1 (ko) * | 2016-03-03 | 2023-02-09 | 삼성전자주식회사 | 관통전극을 갖는 반도체 소자 및 그 제조방법 |
EP3290399B1 (en) * | 2016-08-29 | 2022-03-02 | Infineon Technologies AG | Method for producing a metal-ceramic substrate with a least one via |
JP6707291B2 (ja) | 2016-10-14 | 2020-06-10 | 株式会社ディスコ | ウェーハの加工方法 |
CN108123142B (zh) | 2016-11-28 | 2022-01-04 | 财团法人工业技术研究院 | 抗腐蚀结构及包含其抗腐蚀结构的燃料电池 |
JP6862820B2 (ja) * | 2016-12-26 | 2021-04-21 | セイコーエプソン株式会社 | 超音波デバイス及び超音波装置 |
US10181447B2 (en) | 2017-04-21 | 2019-01-15 | Invensas Corporation | 3D-interconnect |
CN112164688B (zh) * | 2017-07-21 | 2023-06-13 | 联华电子股份有限公司 | 芯片堆叠结构及管芯堆叠结构的制造方法 |
US11183765B2 (en) | 2020-02-05 | 2021-11-23 | Samsung Electro-Mechanics Co., Ltd. | Chip radio frequency package and radio frequency module |
US11101840B1 (en) * | 2020-02-05 | 2021-08-24 | Samsung Electro-Mechanics Co., Ltd. | Chip radio frequency package and radio frequency module |
TWI733331B (zh) * | 2020-02-11 | 2021-07-11 | 華邦電子股份有限公司 | 半導體元件及其製造方法 |
JP2021136514A (ja) * | 2020-02-25 | 2021-09-13 | 株式会社村田製作所 | 高周波モジュール及び通信装置 |
JP7357288B2 (ja) * | 2020-03-06 | 2023-10-06 | 本田技研工業株式会社 | 半導体装置の製造方法 |
US11309267B2 (en) | 2020-07-15 | 2022-04-19 | Winbond Electronics Corp. | Semiconductor device including uneven contact in passivation layer and method of manufacturing the same |
US12040284B2 (en) | 2021-11-12 | 2024-07-16 | Invensas Llc | 3D-interconnect with electromagnetic interference (“EMI”) shield and/or antenna |
Family Cites Families (62)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3746934A (en) * | 1971-05-06 | 1973-07-17 | Siemens Ag | Stack arrangement of semiconductor chips |
US4661202A (en) * | 1984-02-14 | 1987-04-28 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
US5382827A (en) * | 1992-08-07 | 1995-01-17 | Fujitsu Limited | Functional substrates for packaging semiconductor chips |
DE4314907C1 (de) * | 1993-05-05 | 1994-08-25 | Siemens Ag | Verfahren zur Herstellung von vertikal miteinander elektrisch leitend kontaktierten Halbleiterbauelementen |
US5627106A (en) * | 1994-05-06 | 1997-05-06 | United Microelectronics Corporation | Trench method for three dimensional chip connecting during IC fabrication |
US5783870A (en) * | 1995-03-16 | 1998-07-21 | National Semiconductor Corporation | Method for connecting packages of a stacked ball grid array structure |
JPH1027824A (ja) * | 1996-02-23 | 1998-01-27 | Matsushita Electric Ind Co Ltd | 突起電極を有する半導体装置及びその製造方法 |
EP0821407A3 (en) * | 1996-02-23 | 1998-03-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor devices having protruding contacts and method for making the same |
US6809421B1 (en) * | 1996-12-02 | 2004-10-26 | Kabushiki Kaisha Toshiba | Multichip semiconductor device, chip therefor and method of formation thereof |
JP4011695B2 (ja) * | 1996-12-02 | 2007-11-21 | 株式会社東芝 | マルチチップ半導体装置用チップおよびその形成方法 |
JP3920399B2 (ja) * | 1997-04-25 | 2007-05-30 | 株式会社東芝 | マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置 |
JPH11307689A (ja) * | 1998-02-17 | 1999-11-05 | Seiko Epson Corp | 半導体装置、半導体装置用基板及びこれらの製造方法並びに電子機器 |
JP3563604B2 (ja) * | 1998-07-29 | 2004-09-08 | 株式会社東芝 | マルチチップ半導体装置及びメモリカード |
DE19853703A1 (de) * | 1998-11-20 | 2000-05-25 | Giesecke & Devrient Gmbh | Verfahren zur Herstellung eines beidseitig prozessierten integrierten Schaltkreises |
EP1041624A1 (en) * | 1999-04-02 | 2000-10-04 | Interuniversitair Microelektronica Centrum Vzw | Method of transferring ultra-thin substrates and application of the method to the manufacture of a multilayer thin film device |
JP2001102523A (ja) * | 1999-09-28 | 2001-04-13 | Sony Corp | 薄膜デバイスおよびその製造方法 |
JP2001127243A (ja) * | 1999-10-26 | 2001-05-11 | Sharp Corp | 積層半導体装置 |
JP2001177051A (ja) * | 1999-12-20 | 2001-06-29 | Toshiba Corp | 半導体装置及びシステム装置 |
JP2001250913A (ja) | 1999-12-28 | 2001-09-14 | Mitsumasa Koyanagi | 3次元半導体集積回路装置及びその製造方法 |
JP3548082B2 (ja) * | 2000-03-30 | 2004-07-28 | 三洋電機株式会社 | 半導体装置及びその製造方法 |
JP3736789B2 (ja) * | 2000-04-10 | 2006-01-18 | Necトーキン栃木株式会社 | 密閉型電池 |
KR100364635B1 (ko) * | 2001-02-09 | 2002-12-16 | 삼성전자 주식회사 | 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법 |
JP2002305282A (ja) * | 2001-04-06 | 2002-10-18 | Shinko Electric Ind Co Ltd | 半導体素子とその接続構造及び半導体素子を積層した半導体装置 |
JP2003004657A (ja) | 2001-06-25 | 2003-01-08 | Hitachi Ltd | 観察作業支援システム |
BR0211321A (pt) * | 2001-07-02 | 2004-07-13 | Virtek Laser Systems Inc | Método e aparelho de ablação de uma abertura em um substrato não metálico, duro e peça de trabalho não metálica, dura, lìmpida |
JP3725453B2 (ja) | 2001-07-27 | 2005-12-14 | 株式会社東芝 | 半導体装置 |
JP4917225B2 (ja) * | 2001-09-28 | 2012-04-18 | ローム株式会社 | 半導体装置 |
JP3655242B2 (ja) * | 2002-01-04 | 2005-06-02 | 株式会社東芝 | 半導体パッケージ及び半導体実装装置 |
TW200302685A (en) * | 2002-01-23 | 2003-08-01 | Matsushita Electric Ind Co Ltd | Circuit component built-in module and method of manufacturing the same |
JP4005813B2 (ja) * | 2002-01-28 | 2007-11-14 | 株式会社東芝 | 半導体装置 |
US20030183943A1 (en) * | 2002-03-28 | 2003-10-02 | Swan Johanna M. | Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme |
JP2003297956A (ja) * | 2002-04-04 | 2003-10-17 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
JP4212293B2 (ja) * | 2002-04-15 | 2009-01-21 | 三洋電機株式会社 | 半導体装置の製造方法 |
JP2003318178A (ja) * | 2002-04-24 | 2003-11-07 | Seiko Epson Corp | 半導体装置及びその製造方法、回路基板並びに電子機器 |
JP3908147B2 (ja) * | 2002-10-28 | 2007-04-25 | シャープ株式会社 | 積層型半導体装置及びその製造方法 |
JP4035034B2 (ja) * | 2002-11-29 | 2008-01-16 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
JP4181893B2 (ja) | 2003-02-24 | 2008-11-19 | 株式会社神戸製鋼所 | 溶銑の精錬方法 |
JP4248928B2 (ja) * | 2003-05-13 | 2009-04-02 | ローム株式会社 | 半導体チップの製造方法、半導体装置の製造方法、半導体チップ、および半導体装置 |
KR100537892B1 (ko) * | 2003-08-26 | 2005-12-21 | 삼성전자주식회사 | 칩 스택 패키지와 그 제조 방법 |
JP4120562B2 (ja) * | 2003-10-31 | 2008-07-16 | 沖電気工業株式会社 | 受動素子チップ、高集積モジュール、受動素子チップの製造方法、及び高集積モジュールの製造方法。 |
KR100621992B1 (ko) * | 2003-11-19 | 2006-09-13 | 삼성전자주식회사 | 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지 |
JP3990347B2 (ja) * | 2003-12-04 | 2007-10-10 | ローム株式会社 | 半導体チップおよびその製造方法、ならびに半導体装置 |
JP4074862B2 (ja) * | 2004-03-24 | 2008-04-16 | ローム株式会社 | 半導体装置の製造方法、半導体装置、および半導体チップ |
JP4441328B2 (ja) * | 2004-05-25 | 2010-03-31 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
WO2005122230A1 (ja) * | 2004-06-07 | 2005-12-22 | Kyushu Institute Of Technology | 銅表面の処理方法及び銅パターン配線形成方法、並びに該方法を用いて作成された半導体装置 |
JP4365750B2 (ja) * | 2004-08-20 | 2009-11-18 | ローム株式会社 | 半導体チップの製造方法、および半導体装置の製造方法 |
JP4813035B2 (ja) * | 2004-10-01 | 2011-11-09 | 新光電気工業株式会社 | 貫通電極付基板の製造方法 |
US20070262470A1 (en) * | 2004-10-21 | 2007-11-15 | Matsushita Electric Industrial Co., Ltd. | Module With Built-In Semiconductor And Method For Manufacturing The Module |
US7576413B2 (en) * | 2004-11-30 | 2009-08-18 | Kyushu Institute Of Technology | Packaged stacked semiconductor device and method for manufacturing the same |
JP4504798B2 (ja) * | 2004-12-16 | 2010-07-14 | パナソニック株式会社 | 多段構成半導体モジュール |
JP4507101B2 (ja) * | 2005-06-30 | 2010-07-21 | エルピーダメモリ株式会社 | 半導体記憶装置及びその製造方法 |
JP4553813B2 (ja) * | 2005-08-29 | 2010-09-29 | Okiセミコンダクタ株式会社 | 半導体装置の製造方法 |
KR100621438B1 (ko) * | 2005-08-31 | 2006-09-08 | 삼성전자주식회사 | 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법 |
JP2007123524A (ja) * | 2005-10-27 | 2007-05-17 | Shinko Electric Ind Co Ltd | 電子部品内蔵基板 |
US20070126085A1 (en) * | 2005-12-02 | 2007-06-07 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
JP4753725B2 (ja) * | 2006-01-20 | 2011-08-24 | エルピーダメモリ株式会社 | 積層型半導体装置 |
JP2007234881A (ja) * | 2006-03-01 | 2007-09-13 | Oki Electric Ind Co Ltd | 半導体チップを積層した半導体装置及びその製造方法 |
KR100753415B1 (ko) * | 2006-03-17 | 2007-08-30 | 주식회사 하이닉스반도체 | 스택 패키지 |
US8124429B2 (en) * | 2006-12-15 | 2012-02-28 | Richard Norman | Reprogrammable circuit board with alignment-insensitive support for multiple component contact types |
JP5143451B2 (ja) * | 2007-03-15 | 2013-02-13 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
KR100874926B1 (ko) * | 2007-06-07 | 2008-12-19 | 삼성전자주식회사 | 스택 모듈, 이를 포함하는 카드 및 이를 포함하는 시스템 |
TWI422009B (zh) * | 2010-07-08 | 2014-01-01 | Nat Univ Tsing Hua | 多晶片堆疊結構 |
-
2003
- 2003-10-30 JP JP2003370651A patent/JP4340517B2/ja not_active Expired - Lifetime
-
2004
- 2004-07-29 TW TW093122757A patent/TWI408795B/zh active
- 2004-08-10 KR KR1020067008477A patent/KR100814177B1/ko active IP Right Grant
- 2004-08-10 EP EP04771441.5A patent/EP1686623B1/en active Active
- 2004-08-10 CN CN2004800324876A patent/CN1875481B/zh active Active
- 2004-08-10 WO PCT/JP2004/011454 patent/WO2005043622A1/ja active Application Filing
-
2005
- 2005-11-21 US US10/577,863 patent/US7944058B2/en active Active
-
2011
- 2011-04-25 US US13/093,220 patent/US8664666B2/en active Active
-
2014
- 2014-01-16 US US14/157,093 patent/US9093431B2/en active Active
-
2015
- 2015-06-18 US US14/743,103 patent/US9559041B2/en active Active
-
2016
- 2016-12-20 US US15/384,658 patent/US9887147B2/en active Active
-
2017
- 2017-12-22 US US15/852,388 patent/US10199310B2/en active Active
-
2018
- 2018-12-19 US US16/224,846 patent/US10559521B2/en active Active
-
2020
- 2020-01-21 US US16/748,020 patent/US11127657B2/en active Active
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100818088B1 (ko) * | 2006-06-29 | 2008-03-31 | 주식회사 하이닉스반도체 | 반도체 패키지 및 그 제조 방법 |
US7652347B2 (en) | 2006-06-29 | 2010-01-26 | Hynix Semiconductor Inc. | Semiconductor package having embedded passive elements and method for manufacturing the same |
KR100761468B1 (ko) * | 2006-07-13 | 2007-09-27 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
US7696615B2 (en) | 2006-07-13 | 2010-04-13 | Samsung Electronics Co., Ltd. | Semiconductor device having pillar-shaped terminal |
KR101126143B1 (ko) * | 2009-08-20 | 2012-03-22 | 도쿄엘렉트론가부시키가이샤 | 검사용 접촉 구조체 |
KR101243304B1 (ko) * | 2011-07-20 | 2013-03-13 | 전자부품연구원 | 인터포저 및 그의 제조 방법 |
KR20170091686A (ko) * | 2015-01-13 | 2017-08-09 | 데쿠세리아루즈 가부시키가이샤 | 다층 기판 |
KR20170093171A (ko) * | 2015-01-13 | 2017-08-14 | 데쿠세리아루즈 가부시키가이샤 | 다층 기판 |
US10199358B2 (en) | 2015-01-13 | 2019-02-05 | Dexerials Corporation | Multilayer substrate |
US11901325B2 (en) | 2015-01-13 | 2024-02-13 | Dexerials Corporation | Multilayer substrate |
Also Published As
Publication number | Publication date |
---|---|
US9559041B2 (en) | 2017-01-31 |
US20140131891A1 (en) | 2014-05-15 |
US9887147B2 (en) | 2018-02-06 |
CN1875481B (zh) | 2010-04-28 |
EP1686623A1 (en) | 2006-08-02 |
CN1875481A (zh) | 2006-12-06 |
US20180122722A1 (en) | 2018-05-03 |
JP4340517B2 (ja) | 2009-10-07 |
US10199310B2 (en) | 2019-02-05 |
US7944058B2 (en) | 2011-05-17 |
US8664666B2 (en) | 2014-03-04 |
KR100814177B1 (ko) | 2008-03-14 |
EP1686623B1 (en) | 2020-02-19 |
TW200515586A (en) | 2005-05-01 |
US11127657B2 (en) | 2021-09-21 |
JP2005136187A (ja) | 2005-05-26 |
EP1686623A4 (en) | 2007-07-11 |
US20170103938A1 (en) | 2017-04-13 |
US20110201178A1 (en) | 2011-08-18 |
US20150287663A1 (en) | 2015-10-08 |
US10559521B2 (en) | 2020-02-11 |
WO2005043622A1 (ja) | 2005-05-12 |
TWI408795B (zh) | 2013-09-11 |
US20200161223A1 (en) | 2020-05-21 |
US20190122961A1 (en) | 2019-04-25 |
US9093431B2 (en) | 2015-07-28 |
US20080265430A1 (en) | 2008-10-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100814177B1 (ko) | 반도체 장치 및 그 제조방법 | |
US6762488B2 (en) | Light thin stacked package semiconductor device and process for fabrication thereof | |
KR101041011B1 (ko) | 전자 부품 실장 구조 및 그 제조 방법 | |
JP4409455B2 (ja) | 半導体装置の製造方法 | |
KR100520660B1 (ko) | 반도체 웨이퍼와 반도체장치 및 그 제조방법 | |
US8153516B2 (en) | Method of ball grid array package construction with raised solder ball pads | |
KR20010098592A (ko) | 반도체패키지 및 그 제조방법 | |
KR20050007394A (ko) | 반도체장치 및 그 제조방법 | |
JP2001250836A (ja) | 半導体装置およびその製造方法 | |
EP1187211A2 (en) | Stacked Semiconductor Device | |
JP2015523740A (ja) | 再構成されたウェハレベル超小型電子パッケージ | |
JP2004172322A (ja) | 半導体パッケージ及び積層型半導体パッケージ | |
JP2001024089A (ja) | システム半導体装置及びシステム半導体装置の製造方法 | |
JP2004146728A (ja) | 半導体装置とその製造方法 | |
TW202238829A (zh) | 半導體裝置及其製造方法 | |
US20230098054A1 (en) | Electronic substrate stacking | |
JP2000068271A (ja) | ウエハ装置およびチップ装置並びにチップ装置の製造方法 | |
JP2004221292A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
N231 | Notification of change of applicant | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130201 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20140213 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20150206 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20160218 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20170221 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20180220 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20190219 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
Payment date: 20200219 Year of fee payment: 13 |