JP2005136187A - 半導体装置及びその製造方法 - Google Patents
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- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract
【解決手段】 半導体基板の一面に所定回路を複数整列配置形成し、回路に電気的に繋がる配線及び絶縁層を順次所定パターンに積層形成して多層配線部を形成し、多層配線部を形成する段階で半導体基板に表面が絶縁膜で覆われる充填電極を形成し、多層配線部の所定の配線上にポスト電極を形成し、半導体基板の一面に第1の絶縁層を形成し、第1の絶縁層の表面を所定厚さ除去してポスト電極を露出させ、半導体基板の他の一面を研削して充填電極を露出させて貫通電極を形成し、半導体基板の一面をエッチングして貫通電極を先端を突出させ、貫通電極の先端を露出させる状態で半導体基板の一面に第2の絶縁層を形成し、両電極に突起電極を形成し、半導体基板を分割して半導体装置を形成する。この方法で得た複数の半導体装置を突起電極で積層固定して積層型半導体装置を製造する。
【選択図】 図1
Description
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
(1)本発明の積層型半導体装置は、下面に外部電極端子を有する第1の半導体装置と、前記第1の半導体装置と接合体を介して電気的に接続され前記第1の半導体装置上に固定される第2の半導体装置と、前記第1の半導体装置と第2の半導体装置との間に接合体を介して順次積層固定される第3の半導体装置を有する積層型半導体装置であって、
前記第1の半導体装置は、
半導体基板と、
前記半導体基板の第1の主面側に形成された複数の回路素子及び前記回路素子に接続する配線を含む多層配線部と、
前記多層配線部を覆う第1の絶縁層と、
前記半導体基板の第1の主面の反対面になる第2の主面を覆う第2の絶縁層と、
前記多層配線部のそれぞれ所定の配線上に形成され前記第1の絶縁層の表面に露出する複数のポスト電極と、
前記多層配線部の所定深さから前記半導体基板及び前記第2の絶縁層を貫通して設けられ、前記半導体基板に絶縁膜を介して接触し、かつ前記多層配線部のそれぞれ所定の配線に接続される複数の貫通電極とを有し、
前記第2の半導体装置は、
半導体基板と、
前記半導体基板の第1の主面側に形成された複数の回路素子及び前記回路素子に接続する配線を含む多層配線部と、
前記多層配線部を覆う第1の絶縁層と、
前記半導体基板の第1の主面の反対面になる第2の主面を覆う第2の絶縁層と、
前記多層配線部のそれぞれ所定の配線上に形成され前記第1の絶縁層の表面に露出するポスト電極、または前記多層配線部の所定深さから前記半導体基板及び前記第2の絶縁層を貫通して設けられ、前記半導体基板に絶縁膜を介して接触し、かつ前記多層配線部のそれぞれ所定の配線に接続される複数の貫通電極とを少なくとも有し、
前記第3の半導体装置は、
半導体基板と、
前記半導体基板の第1の主面側に形成された複数の回路素子及び前記回路素子に接続する配線を含む多層配線部と、
前記多層配線部を覆う第1の絶縁層と、
前記半導体基板の第1の主面の反対面になる第2の主面を覆う第2の絶縁層と、
前記多層配線部のそれぞれ所定の配線上に形成され前記第1の絶縁層の表面に露出する複数のポスト電極と、
前記多層配線部の所定深さから前記半導体基板及び前記第2の絶縁層を貫通して設けられ、前記半導体基板に絶縁膜を介して接触し、かつ前記多層配線部のそれぞれ所定の配線に接続される複数の貫通電極とを有し
前記第1の半導体装置は前記ポスト電極または前記貫通電極が下面になり、該下面のポスト電極または貫通電極には前記外部電極端子が設けられ、
前記第1の半導体装置の上面の前記ポスト電極または前記貫通電極に、前記第3の半導体装置の下面の前記貫通電極または前記ポスト電極が前記接合体を介して電気的に接続され、
前記第3の半導体装置の上面の前記ポスト電極または前記貫通電極上に、前記第2の半導体装置の下面の前記ポスト電極または前記貫通電極が前記貫通電極を介して電気的に接続されている。
(a)半導体基板の第1の主面に所定回路素子を含む製品形成部を複数整列配置形成する工程と、
(b)前記各製品形成部に前記回路素子に電気的に繋がる配線及び絶縁層を順次所定パターンに積層形成して多層配線部を形成する工程と、
(c)前記多層配線部を形成する段階において、前記多層配線部の所定深さから前記半導体基板の前記第1の主面の反対面になる第2の主面に向かい、かつ表面に絶縁膜を有する孔を複数形成するとともに、この孔に導体を充填して前記多層配線部の所定の配線に電気的に接続される充填電極を形成する工程と、
(d)前記多層配線部のそれぞれ所定の配線上にポスト電極を形成する工程と、
(e)前記半導体基板の第1の主面に前記ポスト電極を覆う第1の絶縁層を形成する工程と、
(f)前記第1の絶縁層の表面を所定厚さ除去して前記ポスト電極を露出させる工程と、(g)前記半導体基板の第2の主面をその表面から所定厚さ除去して前記充填電極を露出させて貫通電極を形成する工程と、
(h)前記半導体基板の第2の主面を所定厚さエッチング除去して前記貫通電極を所定の長さ突出させる工程と、
(i)前記貫通電極の先端を露出させる状態で前記半導体基板の第2の主面に所定の厚さの第2の絶縁層を形成する工程と、
(j)前記半導体基板を前記第1及び第2の絶縁層を含めて縦横に切断して前記各製品形成部を分割する工程と、
を有し、
(k)前記工程(i)の後、または前記工程(j)の後に、前記貫通電極及び前記ポスト電極のうちの所定の露出端に突起電極を形成する工程とを有し、
前記工程(a)乃至工程(k)によって、前記第1の半導体装置及び第3の半導体装置を形成し、
前記工程(a)乃至工程(k)における工程の選択によって、前記貫通電極のみまたは前記ポスト電極のみを下面に有する第2の半導体装置を形成し、
つぎに、前記第1の半導体装置を前記貫通電極または前記ポスト電極が下面になるようにして下面の前記電極を前記外部電極端子とし、その後、前記第3の半導体装置の下面の前記貫通電極または前記ポスト電極を前記第1の半導体装置の上面の前記貫通電極または前記ポスト電極に重ねて前記突起電極の一時的加熱処理によって接続し、
つぎに、前記第2の半導体装置の下面の前記貫通電極または前記ポスト電極を前記第3の半導体装置の上面の前記貫通電極または前記ポスト電極に重ねて前記突起電極の一時的加熱処理によって接続して積層型半導体装置を製造する。
前記貫通電極のみを有する前記第2の半導体装置は、
前記半導体基板の第1の主面に所定回路素子を含む製品形成部を複数整列配置形成する工程と、
前記各製品形成部に前記回路素子に電気的に繋がる配線及び絶縁層を順次所定パターンに積層形成して多層配線部を形成する工程と、
前記多層配線部を形成する段階において、前記多層配線部の所定深さから前記半導体基板の前記第1の主面の反対面になる第2の主面に向かい、かつ表面に絶縁膜を有する孔を複数形成するとともに、この孔に導体を充填して前記多層配線部の所定の配線に電気的に接続される充填電極を形成する工程と、
前記半導体基板の第1の主面に第1の絶縁層を形成する工程と、
前記半導体基板の第2の主面をその表面から所定厚さ除去して前記充填電極を露出させて貫通電極を形成する工程と、
前記半導体基板の第2の主面を所定厚さエッチング除去して前記貫通電極を所定の長さ突出させる工程と、
前記半導体基板の第2の主面に所定の厚さの第2の絶縁層を形成して前記貫通電極の先端を露出させる工程と、
前記半導体基板を前記第1及び第2の絶縁層を含めて縦横に切断して前記各製品形成部を分割する工程と、
前記分割する工程の前後に前記貫通電極の露出部分に突起電極を形成する工程とによって形成する。
前記ポスト電極のみを有する前記第2の半導体装置は、
半導体基板の第1の主面に所定回路素子を含む製品形成部を複数整列配置形成する工程と、
前記各製品形成部に前記回路素子に電気的に繋がる配線及び絶縁層を順次所定パターンに積層形成して多層配線部を形成する工程と、
前記多層配線部のそれぞれ所定の配線上にポスト電極を形成する工程と、
前記半導体基板の第1の主面に前記ポスト電極を覆う第1の絶縁層を形成する工程と、
前記第1の絶縁層の表面を所定厚さ除去して前記ポスト電極を露出させる工程と、
前記半導体基板の第2の主面をその表面から所定厚さ除去して前記半導体基板を薄くする工程と、
前記半導体基板の第2の主面に所定の厚さの第2の絶縁層を形成する工程と、
前記半導体基板を前記第1及び第2の絶縁層を含めて縦横に切断して前記各製品形成部を分割する工程と、
前記分割する工程の前後に前記ポスト電極の露出部分に突起電極を形成する工程とによって形成する。
前記(1)の手段によれば、(a)第1及び第3並びに第2の半導体装置は、その製造において、半導体基板の第1の主面側に第1の絶縁層を形成した後、半導体基板の第2の主面を所定厚さ除去するが、前記第1の絶縁層が強度部材として作用することから、半導体基板を5〜50μm程度と薄くすることができる。また、絶縁層の厚さも20〜100μm程度と薄くできることから、突起電極の厚さを考慮しない状態では、各半導体装置は、例えば、40〜100μm程度の厚さにすることができ、積層型半導体装置の薄型化が達成できる。半導体基板及び絶縁層の厚さを下限の数値とすれば、さらに薄型化が図れる。
(2)上記構成(1)によれば、前記第1の半導体装置上に前記第1の半導体装置よりも小さい第2の半導体装置を複数個並列配置固定することから、更なる集積度向上を図ることができる。
以上の方法によって第1の半導体装置2が製造される。
(1)第1・第2・第3の半導体装置2,3,4の積層固定によって形成された積層型半導体装置1は、その製造において、各半導体装置2,3,4は、半導体基板6a,6b,6cの第1の主面側に第1の絶縁層8a,8b,8cを形成した後、半導体基板6a,6b,6cの第2の主面を所定厚さ除去するが、前記第1の絶縁層8a,8b,8cが強度部材として作用することから、半導体基板6a,6b,6cを5〜50μm程度と薄くすることができる。また、絶縁層8a,8b,8cの厚さも20〜100μm程度と薄くできる。従って、積層固定した積層型半導体装置1は、ボールバンプ電極の場合ではその高さ(厚さ)が200〜380μm程度となり、印刷による突起電極の場合ではその高さ(厚さ)が150〜330μm程度と薄くすることができる。従って、多層積層構造の半導体装置(集積回路装置:三次元集積回路装置)の薄型化を図ることができる。
本実施例8によれば、更なる高集積化が達成される。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。実施例では、ポスト電極をメッキで形成したが、スタッドバンプで形成してもよい。スタッドバンプ法は、金ワイヤを熱圧着法(ボールボンディング法)で電極パッドに接続してネイルヘッドを形成し、その後このネイルヘッドの付け根部分でワイヤを切断して形成する突起電極を幾段も重ねて形成する方式である。
Claims (46)
- 下面に外部電極端子を有する第1の半導体装置と、前記第1の半導体装置と電気的に接続され前記第1の半導体装置上に固定される第2の半導体装置とからなる積層型半導体装置であって、
前記第1の半導体装置は、
半導体基板と、
前記半導体基板の第1の主面側に形成された複数の回路素子及び前記回路素子に接続する配線を含む多層配線部と、
前記多層配線部を覆う第1の絶縁層と、
前記半導体基板の第1の主面の反対面になる第2の主面を覆う第2の絶縁層と、
前記多層配線部のそれぞれ所定の配線上に形成され前記第1の絶縁層の表面に露出する複数のポスト電極と、
前記多層配線部の所定深さから前記半導体基板及び前記第2の絶縁層を貫通して設けられ、前記半導体基板に絶縁膜を介して接触し、かつ前記多層配線部のそれぞれ所定の配線に接続される複数の貫通電極と、
前記貫通電極に接続される前記外部電極端子を有し、
前記第2の半導体装置は、
半導体基板と、
前記半導体基板の第1の主面側に形成された複数の回路素子及び前記回路素子に接続する配線を含む多層配線部と、
前記多層配線部を覆う第1の絶縁層と、
前記半導体基板の第1の主面の反対面になる第2の主面を覆う第2の絶縁層と、
前記多層配線部のそれぞれ所定の配線上に形成され前記第1の絶縁層の表面に露出するポスト電極、または前記多層配線部の所定深さから前記半導体基板及び前記第2の絶縁層を貫通して設けられ、前記半導体基板に絶縁膜を介して接触し、かつ前記多層配線部のそれぞれ所定の配線に接続される複数の貫通電極とを少なくとも有し、
前記第1の半導体装置は前記ポスト電極または前記貫通電極が下面になり、該下面の前記ポスト電極または前記貫通電極には前記外部電極端子が設けられ、前記第1の半導体装置の上面の前記ポスト電極または前記貫通電極に前記第2の半導体装置の下面の前記貫通電極または前記ポスト電極が接合体を介して電気的に接続されていることを特徴とする積層型半導体装置。 - 前記第1の半導体装置と前記第2の半導体装置との間に1乃至複数段に亘って積層固定される第3の半導体装置を有し、
前記第3の半導体装置は、
半導体基板と、
前記半導体基板の第1の主面側に形成された複数の回路素子及び前記回路素子に接続する配線を含む多層配線部と、
前記多層配線部を覆う第1の絶縁層と、
前記半導体基板の第1の主面の反対面になる第2の主面を覆う第2の絶縁層と、
前記多層配線部のそれぞれ所定の配線上に形成され前記第1の絶縁層の表面に露出する複数のポスト電極と、
前記多層配線部の所定深さから前記半導体基板及び前記第2の絶縁層を貫通して設けられ、前記半導体基板に絶縁膜を介して接触し、かつ前記多層配線部のそれぞれ所定の配線に接続される複数の貫通電極とを有し、
前記第3の半導体装置の上下面のポスト電極または貫通電極は、上段側の半導体装置及び下段側の半導体装置のポスト電極または貫通電極に接合体を介して電気的に接続されていることを特徴とする請求項1に記載の積層型半導体装置。 - 前記各段の半導体装置は単体となり、各半導体装置は同一寸法になって一致して重なりあっていることを特徴とする請求項1に記載の積層型半導体装置。
- 前記第1の半導体装置上に前記第1の半導体装置よりも小さい第2の半導体装置が複数個並列配置固定されていることを特徴とする請求項1に記載の積層型半導体装置。
- 前記第1の半導体装置の上面の各貫通電極または各ポスト電極は、前記第2の半導体装置の下面の各貫通電極または各ポスト電極に対応し、前記接合体を介してそれぞれ電気的に接続されていることを特徴とする請求項1に記載の積層型半導体装置。
- 前記第1の半導体装置の上面の各貫通電極または各ポスト電極と、前記第2の半導体装置の下面の各貫通電極または各ポスト電極との接合は前記接合体は使用されず、
前記一方の半導体装置の前記接合に関与する前記ポスト電極または前記貫通電極が突出し、この突出部分が金属接合によって対面する半導体装置の前記ポスト電極または前記貫通電極に接続されていることを特徴とする請求項1に記載の積層型半導体装置。 - 前記ポスト電極はメッキ膜またはスタッドバンプ電極もしくはCVD膜で形成されていることを特徴とする請求項1に記載の積層型半導体装置。
- 前記第1の半導体装置と前記第2の半導体装置の間に絶縁用穴を有する金属板が介在され、前記絶縁用穴部分では、前記金属板に非接触の状態で前記第1の半導体装置の上面の前記貫通電極または前記ポスト電極と、前記第2の半導体装置の下面の前記貫通電極または前記ポスト電極が前記接合体を介して電気的に接続され、前記第1の半導体装置及び前記第2の半導体装置の前記金属板に対面する前記貫通電極及び前記ポスト電極が前記金属板に前記接合体を介して電気的に接続されていることを特徴とする請求項1に記載の積層型半導体装置。
- 前記金属板に前記半導体装置の電源電位またはグランド電位になる前記貫通電極または前記ポスト電極が接続されていることを特徴とする請求項8に記載の積層型半導体装置。
- 前記第1及び第2の半導体装置のうち、一つの半導体装置の前記半導体基板はシリコン基板であり、他の一つの半導体装置の前記半導体基板は化合物半導体基板であることを特徴とする請求項1に記載の積層型半導体装置。
- 前記貫通電極及び前記ポスト電極は銅,タングステン,チタン,ニッケル,アルミニウムあるいはそれらの合金で形成されていることを特徴とする請求項1に記載の積層型半導体装置。
- 前記第1の半導体装置と前記第2の半導体装置との間の隙間には絶縁性樹脂が充填されていることを特徴とする請求項1に記載の積層型半導体装置。
- 前記第2の半導体装置は、前記第1の半導体装置と同様に前記第1の絶縁層の表面に露出する複数のポスト電極と、前記第2の絶縁層の表面に露出する複数の貫通電極を有し、上面に位置する所定の前記ポスト電極または前記貫通電極の露出端には突起電極が形成されていることを特徴とする請求項1に記載の積層型半導体装置。
- 前記ポスト電極は、前記貫通電極よりも直径が大きいことを特徴とする請求項1に記載の積層型半導体装置。
- 前記回路素子は能動素子及び受動素子であることを特徴とする請求項1に記載の積層型半導体装置。
- 前記各半導体装置の前記半導体基板は5〜50μm程度の厚さであり、前記第1の絶縁層の厚さは20〜100μm程度の厚さであることを特徴とする請求項1に記載の積層型半導体装置。
- 半導体基板と、
前記半導体基板の第1の主面側に形成された複数の回路素子及び前記回路素子に接続する配線を含む多層配線部と、
前記多層配線部を覆う第1の絶縁層と、
前記半導体基板の第1の主面の反対面になる第2の主面を覆う第2の絶縁層と、
前記多層配線部のそれぞれ所定の配線上に形成され前記第1の絶縁層の表面に露出する複数のポスト電極と、
前記多層配線部の所定深さから前記半導体基板及び前記第2の絶縁層を貫通して設けられ、前記半導体基板に絶縁膜を介して接触し、かつ前記多層配線部のそれぞれ所定の配線に接続される複数の貫通電極とを有することを特徴とする半導体装置。 - 所定の前記ポスト電極及び前記貫通電極の露出端には突起電極が形成されていることを特徴とする請求項17に記載の半導体装置。
- 前記ポスト電極は前記貫通電極の直径よりも大きいことを特徴とする請求項17に記載の半導体装置。
- 前記ポスト電極はメッキ膜またはスタッドバンプ電極もしくはCVD膜で形成されていることを特徴とする請求項17に記載の半導体装置。
- 前記貫通電極及び前記ポスト電極は銅,タングステン,チタン,ニッケル,アルミニウムあるいはそれらの合金で形成されていることを特徴とする請求項17に記載の半導体装置。
- 前記回路素子は能動素子及び受動素子であることを特徴とする請求項17に記載の半導体装置。
- 前記各半導体装置の前記半導体基板は5〜50μm程度の厚さであり、前記第1の絶縁層の厚さは20〜100μm程度の厚さであることを特徴とする請求項17に記載の半導体装置。
- 下面に外部電極端子を有する第1の半導体装置と、前記第1の半導体装置上に積層固定される第2の半導体装置を有し、前記両半導体装置が電気的に接続される積層型半導体装置の製造方法であって、
(a)半導体基板の第1の主面に所定回路素子を含む製品形成部を複数整列配置形成する工程と、
(b)前記各製品形成部に前記回路素子に電気的に繋がる配線及び絶縁層を順次所定パターンに積層形成して多層配線部を形成する工程と、
(c)前記多層配線部を形成する段階において、前記多層配線部の所定深さから前記半導体基板の前記第1の主面の反対面になる第2の主面に向かい、かつ表面に絶縁膜を有する孔を複数形成するとともに、この孔に導体を充填して前記多層配線部の所定の配線に電気的に接続される充填電極を形成する工程と、
(d)前記多層配線部のそれぞれ所定の配線上にポスト電極を形成する工程と、
(e)前記半導体基板の第1の主面に前記ポスト電極を覆う第1の絶縁層を形成する工程と、
(f)前記第1の絶縁層の表面を所定厚さ除去して前記ポスト電極を露出させる工程と、(g)前記半導体基板の第2の主面をその表面から所定厚さ除去して前記充填電極を露出させて貫通電極を形成する工程と、
(h)前記半導体基板の第2の主面を所定厚さエッチング除去して前記貫通電極を所定の長さ突出させる工程と、
(i)前記貫通電極の先端を露出させる状態で前記半導体基板の第2の主面に所定の厚さの第2の絶縁層を形成する工程と、
(j)前記半導体基板を前記第1及び第2の絶縁層を含めて縦横に切断して前記各製品形成部を分割する工程と、
(k)前記工程(i)の後、または前記工程(j)の後に、前記貫通電極及び前記ポスト電極のうちの所定の露出端に突起電極を形成する工程とを有し、
前記工程(a)乃至工程(k)によって前記第1の半導体装置を形成し、
前記工程(a)乃至工程(k)における工程の選択によって、前記貫通電極または前記ポスト電極を少なくとも有する前記第2の半導体装置を形成し、
つぎに、前記第1の半導体装置を前記貫通電極または前記ポスト電極が下面になるようにして前記外部電極端子とした後、前記第2の半導体装置の下面の前記貫通電極または前記ポスト電極と、前記第1の半導体装置の上面の前記貫通電極または前記ポスト電極を前記突起電極の一時的溶融処理によって電気的に接続して積層型半導体装置を製造することを特徴とする積層型半導体装置の製造方法。 - 前記貫通電極のみを有する前記第2の半導体装置は、
前記半導体基板の第1の主面に所定回路素子を含む製品形成部を複数整列配置形成する工程と、
前記各製品形成部に前記回路素子に電気的に繋がる配線及び絶縁層を順次所定パターンに積層形成して多層配線部を形成する工程と、
前記多層配線部を形成する段階において、前記多層配線部の所定深さから前記半導体基板の前記第1の主面の反対面になる第2の主面に向かい、かつ表面に絶縁膜を有する孔を複数形成するとともに、この孔に導体を充填して前記多層配線部の所定の配線に電気的に接続される充填電極を形成する工程と、
前記半導体基板の第1の主面に第1の絶縁層を形成する工程と、
前記半導体基板の第2の主面をその表面から所定厚さ除去して前記充填電極を露出させて貫通電極を形成する工程と、
前記半導体基板の第2の主面を所定厚さエッチング除去して前記貫通電極を所定の長さ突出させる工程と、
前記貫通電極の先端を露出させる状態で前記半導体基板の第2の主面に所定の厚さに第2の絶縁層を形成する工程と、
前記貫通電極の露出部分に突起電極を形成する工程と、
前記半導体基板を前記第1及び第2の絶縁層を含めて縦横に切断して前記各製品形成部を分割する工程とによって形成することを特徴とする請求項24に記載の積層型半導体装置の製造方法。 - 前記ポスト電極のみを有する前記第2の半導体装置は、
半導体基板の第1の主面に所定回路素子を含む製品形成部を複数整列配置形成する工程と、
前記各製品形成部に前記回路素子に電気的に繋がる配線及び絶縁層を順次所定パターンに積層形成して多層配線部を形成する工程と、
前記多層配線部のそれぞれ所定の配線上にポスト電極を形成する工程と、
前記半導体基板の第1の主面に前記ポスト電極を覆う第1の絶縁層を形成する工程と、
前記第1の絶縁層の表面を所定厚さ除去して前記ポスト電極を露出させる工程と、
前記半導体基板の第2の主面をその表面から所定厚さ除去して前記半導体基板を薄くする工程と、
前記半導体基板の第2の主面に所定の厚さの第2の絶縁層を形成する工程と、
前記ポスト電極の露出部分に突起電極を形成する工程と、
前記半導体基板を前記第1及び第2の絶縁層を含めて縦横に切断して前記各製品形成部を分割する工程とによって形成することを特徴とする請求項24に記載の積層型半導体装置の製造方法。 - 前記工程(a)乃至工程(k)によって前記第1の半導体装置と前記第2の半導体装置との間に積層固定される1乃至複数の第3の半導体装置を積層固定する工程を有し、
前記第3の半導体装置の一面に設けられる充填電極は対面する半導体装置の充填電極またはポスト電極に対応するように形成し、
前記第3の半導体装置の他面に設けられるポスト電極は対面する半導体装置の充填電極またはポスト電極に対応するように形成することを特徴とする請求項24に記載の積層型半導体装置の製造方法。 - 前記第1の半導体装置上に前記第1の半導体装置よりも小さい第2の半導体装置を複数個並列配置固定することを特徴とする請求項24に記載の積層型半導体装置の製造方法。
- 前記第1の半導体装置の上面の各充填電極または各ポスト電極が、前記第2の半導体装置の下面の各充填電極または各ポスト電極に対応するように形成することを特徴とする請求項24に記載の積層型半導体装置の製造方法。
- 前記工程(e)において、前記第1の絶縁層を形成する際、樹脂の硬化処理を不十分な第1次硬化処理とし、
前記工程(f)において、前記第1の絶縁層の表面に前記ポスト電極を露出させた後、前記第1の絶縁層の硬化収縮を伴う第2次硬化処理を行い、前記第1の絶縁層の表面に前記ポスト電極の先端を突出させ、
前記第1の半導体装置上に前記第2の半導体装置を積層固定する際、前記ポスト電極の突出部分に超音波振動を加え、対面する前記充填電極または前記ポスト電極に金属接合によって接続させることを特徴とする請求項24に記載の積層型半導体装置の製造方法。 - 前記ポスト電極をメッキ膜またはスタッドバンプ電極もしくはCVD膜で形成することを特徴とする請求項24に記載の積層型半導体装置の製造方法。
- 前記第1の半導体装置と前記第2の半導体装置の間に絶縁用穴を有する金属板を介在させ、
前記絶縁用穴部分では、前記金属板に非接触の状態で前記第1の半導体装置の上面の前記充填電極または前記ポスト電極と、前記第2の半導体装置の下面の前記充填電極または前記ポスト電極を前記突起電極の一時的溶融処理によって電気的に接続し、前記第1の半導体装置及び前記第2の半導体装置の前記金属板に対面する前記貫通電極及び前記ポスト電極を前記突起電極の一時的溶融処理によって前記金属板に電気的に接続することを特徴とする請求項24に記載の積層型半導体装置の製造方法。 - 前記金属板に前記半導体装置の電源電位またはグランド電位になる前記充填電極または前記ポスト電極を接続することを特徴とする請求項32に記載の積層型半導体装置の製造方法。
- 前記第1の半導体装置と前記第2の半導体装置との間の隙間に絶縁性樹脂を充填しかつ硬化させることを特徴とする請求項24に記載の積層型半導体装置の製造方法。
- 前記第1及び第2の半導体装置のうち、一つの半導体装置は前記半導体基板としてシリコン基板を使用して前記回路素子を形成し、他の一つの半導体装置は前記半導体基板として化合物半導体基板を使用して前記回路素子を形成することを特徴とする請求項24に記載の積層型半導体装置の製造方法。
- 前記第2の半導体装置の製造においては、前記第1の半導体装置と同様に前記第1の絶縁層の表面に露出する複数のポスト電極と、前記第2の絶縁層の表面に露出する複数の貫通電極を形成し、上面となる前記ポスト電極または前記貫通電極の所定の露出端に突起電極を設けることを特徴とする請求項24に記載の積層型半導体装置。
- 前記ポスト電極を前記貫通電極よりも直径が大きくなるように形成することを特徴とする請求項24に記載の積層型半導体装置。
- 前記回路素子として、能動素子及び受動素子を形成することを特徴とする請求項24に記載の積層型半導体装置の製造方法。
- 前記工程(e)において、20〜100μm程度の厚さに前記第1の絶縁層を形成し、
前記工程(c)において、5〜50μm程度の深さの前記孔を形成し、
前記工程(f)において、20〜100μm程度の厚さの前記ポスト電極を形成し、
前記工程(g)において、5〜50μm程度の厚さの貫通電極を形成することを特徴とする請求項24に記載の積層型半導体装置の製造方法。 - (a)半導体基板の第1の主面に所定回路素子を含む製品形成部を複数整列配置形成する工程と、
(b)前記各製品形成部に前記回路素子に電気的に繋がる配線及び絶縁層を順次所定パターンに積層形成して多層配線部を形成する工程と、
(c)前記多層配線部を形成する段階において、前記多層配線部の所定深さから前記半導体基板の前記第1の主面の反対面になる第2の主面に向かい、かつ表面に絶縁膜を有する孔を複数形成するとともに、この孔に導体を充填して前記多層配線部の所定の配線に電気的に接続される充填電極を形成する工程と、
(d)前記多層配線部のそれぞれ所定の配線上にポスト電極を形成する工程と、
(e)前記半導体基板の第1の主面に前記ポスト電極を覆う第1の絶縁層を形成する工程と、
(f)前記第1の絶縁層の表面を所定厚さ除去して前記ポスト電極を露出させる工程と、(g)前記半導体基板の第2の主面をその表面から所定厚さ除去して前記充填電極を露出させて貫通電極を形成する工程と、
(h)前記半導体基板の第2の主面を所定厚さエッチング除去して前記貫通電極を所定の長さ突出させる工程と、
(i)前記半導体基板の第2の主面に所定の厚さの第2の絶縁層を形成して前記貫通電極の先端を露出させる工程と、
(j)前記半導体基板を前記第1及び第2の絶縁層を含めて縦横に切断して前記各製品形成部を分割する工程とを有することを特徴とする半導体装置の製造方法。 - 前記工程(e)において、前記第1の絶縁層を形成する際、樹脂の硬化処理を不十分な第1次硬化処理とし、
前記工程(f)において、前記第1の絶縁層の表面に前記ポスト電極を露出させた後、前記第1の絶縁層の硬化収縮を伴う第2次硬化処理を行い、前記第1の絶縁層の表面に前記ポスト電極の先端を突出させることを特徴とする請求項40に記載の半導体装置の製造方法。 - 前記工程(i)の後、または前記工程(j)の後、前記貫通電極及び前記ポスト電極の所定の露出部分に突起電極を形成することを特徴とする請求項40に記載の半導体装置の製造方法。
- 前記ポスト電極を前記貫通電極よりも直径が大きくなるように形成することを特徴とする請求項40に記載の半導体装置の製造方法。
- 前記ポスト電極をメッキ膜またはスタッドバンプ電極もしくはCVD膜で形成することを特徴とする請求項40に記載の半導体装置の製造方法。
- 前記回路素子は能動素子及び受動素子であることを特徴とする請求項40に記載の半導体装置の製造方法。
- 前記工程(e)において、20〜100μm程度の厚さに前記第1の絶縁層を形成し、
前記工程(c)において、5〜50μm程度の深さの前記孔を形成し、
前記工程(f)において、20〜100μm程度の厚さの前記ポスト電極を形成し、
前記工程(g)において、5〜50μm程度の厚さの貫通電極を形成することを特徴とする請求項40に記載の半導体装置の製造方法。
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