JP2005136187A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2005136187A
JP2005136187A JP2003370651A JP2003370651A JP2005136187A JP 2005136187 A JP2005136187 A JP 2005136187A JP 2003370651 A JP2003370651 A JP 2003370651A JP 2003370651 A JP2003370651 A JP 2003370651A JP 2005136187 A JP2005136187 A JP 2005136187A
Authority
JP
Japan
Prior art keywords
semiconductor device
electrode
insulating layer
semiconductor substrate
post
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003370651A
Other languages
English (en)
Other versions
JP4340517B2 (ja
Inventor
Masamichi Ishihara
政道 石原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Science and Technology Agency
Original Assignee
Japan Science and Technology Agency
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2003370651A priority Critical patent/JP4340517B2/ja
Application filed by Japan Science and Technology Agency filed Critical Japan Science and Technology Agency
Priority to TW093122757A priority patent/TWI408795B/zh
Priority to CN2004800324876A priority patent/CN1875481B/zh
Priority to EP04771441.5A priority patent/EP1686623B1/en
Priority to KR1020067008477A priority patent/KR100814177B1/ko
Priority to PCT/JP2004/011454 priority patent/WO2005043622A1/ja
Publication of JP2005136187A publication Critical patent/JP2005136187A/ja
Priority to US10/577,863 priority patent/US7944058B2/en
Application granted granted Critical
Publication of JP4340517B2 publication Critical patent/JP4340517B2/ja
Priority to US13/093,220 priority patent/US8664666B2/en
Priority to US14/157,093 priority patent/US9093431B2/en
Priority to US14/743,103 priority patent/US9559041B2/en
Priority to US15/384,658 priority patent/US9887147B2/en
Priority to US15/852,388 priority patent/US10199310B2/en
Priority to US16/224,846 priority patent/US10559521B2/en
Priority to US16/748,020 priority patent/US11127657B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0616—Random array, i.e. array with no symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】 三次元積層型半導体装置の薄型化及び電気特性向上。
【解決手段】 半導体基板の一面に所定回路を複数整列配置形成し、回路に電気的に繋がる配線及び絶縁層を順次所定パターンに積層形成して多層配線部を形成し、多層配線部を形成する段階で半導体基板に表面が絶縁膜で覆われる充填電極を形成し、多層配線部の所定の配線上にポスト電極を形成し、半導体基板の一面に第１の絶縁層を形成し、第１の絶縁層の表面を所定厚さ除去してポスト電極を露出させ、半導体基板の他の一面を研削して充填電極を露出させて貫通電極を形成し、半導体基板の一面をエッチングして貫通電極を先端を突出させ、貫通電極の先端を露出させる状態で半導体基板の一面に第２の絶縁層を形成し、両電極に突起電極を形成し、半導体基板を分割して半導体装置を形成する。この方法で得た複数の半導体装置を突起電極で積層固定して積層型半導体装置を製造する。
【選択図】 図１

Description

本発明は、薄型化及び高速動作化が図れる半導体装置及びその製造方法に係わり、特に、複数の半導体装置を順次積層する積層型半導体装置の製造技術に適用して有効な技術に関する。
各種電子装置の多機能・小型化に伴い、電子装置に組み込まれる半導体装置も小型のうちにも多くの回路素子を内蔵する構造になってきている。半導体装置（集積回路装置）の集積密度を向上させる方法として、三次元積層型半導体装置が知られている。
例えば、インターポーザ上に複数段に亘って貫通電極を有するＬＳＩチップを積層固定して高集積化を図る構造が提案されている（例えば、特許文献１、非特許文献１）。
また、集積回路を形成した第１乃至第３の半導体基板を積層した３次元半導体装置が知られている。この３次元半導体装置においては、第３の半導体装置はＳＯＩ基板を使用している（例えば、特許文献２）。
また、３次元積層ＬＳＩの製造に必須な技術として、半導体基板に貫通電極を形成する技術がある。シリコン（Ｓｉ）ウエハに貫通電極を形成する現状のプロセスはまだ工程数が多い（例えば、非特許文献２）。
特開２００3 −４６０５７号公報 特開２００１−２５０９１３号公報 電気学会電子材料研究会資料、VOL.EFM-02-6,No.1-8 ,P31-35 表面技術、VOL.52,No.7,2001,P479-483
従来の３次元積層型半導体装置では以下のような問題がある。
（１）ＬＳＩチップを多層に積層（例えば３チップ以上）する構造では、主に個別にインターポーザを設けて、そのインターポーザを介して積層することが多い。この場合、特性面から個別フリップチップ工法が採用されることが多い。フリップチップ実装はコストが高くなる。また、個別にインターポーザを介するためにチップ間の接続経路が長くなり特性面でも劣化する。
（２）フリップチップに代えるボンディングワイヤによる接続は３層もしくは４層くらいまで可能である。しかし、ワイヤ本数の増加と共に工程数が長くなる。また、ワイヤ故に接続経路が長くなりインピーダンスの増加によって特性劣化（高速動作化）に繋がる。さらに、薄型ベアチップのハンドリングに問題があり、全体の薄型化には限界がある。
（３）完成品の歩留まりを上げるためには、実装（積層）前にベアチップで最終テストを実施しておかなければならないが、ベアチップでの最終テスト、所謂ＫＧＤ（Known Good Die）での最終テストのコストは現状ではハンドリングの難しさで非常に高い。
（４）１チップ上に複数箇所で積層する場合は精々２段までが限界であり、またこの場合でも接続経路が長くなり特性に影響を与え易い。
システム・イン・パッケージ（ＳｉＰ）は、システム・オン・チップ（ＳｏＣ）に比べ開発コスト、開発期間が圧倒的に小さく、これからの高性能半導体の一角を担う技術である。ＳｉＰはすでに携帯電話やデジタルカメラ等で使われているが、さらに高集積化の要求が高まっている。このため近い将来は４層、５層の積層の要求も出てくると予想され、さらにその組み合わせはフレキシビリティが要求されるものと想定される。
本発明の一つの目的は、半導体装置間の接続経路が短くできる特性の優れた積層型半導体装置を提供することにある。
本発明の一つの目的は、構成の異なる多種の半導体装置を複数段に亘って積層できる薄型の積層型半導体装置を提供することにある。
本発明の一つの目的は、生産性が良好で信頼性が高い薄型の積層型半導体装置を安価に製造できる半導体装置の製造方法を提供することにある。
本発明の一つの目的は、構成の異なる多種の半導体装置を含む電子部品を複数段に亘って容易に積層できる積層型半導体装置の製造方法を提供することにある。
本発明の一つの目的は、外部との接続経路が短くでき、薄型でかつ製造コストが安価になる半導体装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）本発明の積層型半導体装置は、下面に外部電極端子を有する第１の半導体装置と、前記第１の半導体装置と接合体を介して電気的に接続され前記第１の半導体装置上に固定される第２の半導体装置と、前記第１の半導体装置と第２の半導体装置との間に接合体を介して順次積層固定される第３の半導体装置を有する積層型半導体装置であって、
前記第１の半導体装置は、
半導体基板と、
前記半導体基板の第１の主面側に形成された複数の回路素子及び前記回路素子に接続する配線を含む多層配線部と、
前記多層配線部を覆う第１の絶縁層と、
前記半導体基板の第１の主面の反対面になる第２の主面を覆う第２の絶縁層と、
前記多層配線部のそれぞれ所定の配線上に形成され前記第１の絶縁層の表面に露出する複数のポスト電極と、
前記多層配線部の所定深さから前記半導体基板及び前記第２の絶縁層を貫通して設けられ、前記半導体基板に絶縁膜を介して接触し、かつ前記多層配線部のそれぞれ所定の配線に接続される複数の貫通電極とを有し、
前記第２の半導体装置は、
半導体基板と、
前記半導体基板の第１の主面側に形成された複数の回路素子及び前記回路素子に接続する配線を含む多層配線部と、
前記多層配線部を覆う第１の絶縁層と、
前記半導体基板の第１の主面の反対面になる第２の主面を覆う第２の絶縁層と、
前記多層配線部のそれぞれ所定の配線上に形成され前記第１の絶縁層の表面に露出するポスト電極、または前記多層配線部の所定深さから前記半導体基板及び前記第２の絶縁層を貫通して設けられ、前記半導体基板に絶縁膜を介して接触し、かつ前記多層配線部のそれぞれ所定の配線に接続される複数の貫通電極とを少なくとも有し、
前記第３の半導体装置は、
半導体基板と、
前記半導体基板の第１の主面側に形成された複数の回路素子及び前記回路素子に接続する配線を含む多層配線部と、
前記多層配線部を覆う第１の絶縁層と、
前記半導体基板の第１の主面の反対面になる第２の主面を覆う第２の絶縁層と、
前記多層配線部のそれぞれ所定の配線上に形成され前記第１の絶縁層の表面に露出する複数のポスト電極と、
前記多層配線部の所定深さから前記半導体基板及び前記第２の絶縁層を貫通して設けられ、前記半導体基板に絶縁膜を介して接触し、かつ前記多層配線部のそれぞれ所定の配線に接続される複数の貫通電極とを有し
前記第１の半導体装置は前記ポスト電極または前記貫通電極が下面になり、該下面のポスト電極または貫通電極には前記外部電極端子が設けられ、
前記第１の半導体装置の上面の前記ポスト電極または前記貫通電極に、前記第３の半導体装置の下面の前記貫通電極または前記ポスト電極が前記接合体を介して電気的に接続され、
前記第３の半導体装置の上面の前記ポスト電極または前記貫通電極上に、前記第２の半導体装置の下面の前記ポスト電極または前記貫通電極が前記貫通電極を介して電気的に接続されている。
このような積層型半導体装置は、
（ａ）半導体基板の第１の主面に所定回路素子を含む製品形成部を複数整列配置形成する工程と、
（ｂ）前記各製品形成部に前記回路素子に電気的に繋がる配線及び絶縁層を順次所定パターンに積層形成して多層配線部を形成する工程と、
（ｃ）前記多層配線部を形成する段階において、前記多層配線部の所定深さから前記半導体基板の前記第１の主面の反対面になる第２の主面に向かい、かつ表面に絶縁膜を有する孔を複数形成するとともに、この孔に導体を充填して前記多層配線部の所定の配線に電気的に接続される充填電極を形成する工程と、
（ｄ）前記多層配線部のそれぞれ所定の配線上にポスト電極を形成する工程と、
（ｅ）前記半導体基板の第１の主面に前記ポスト電極を覆う第１の絶縁層を形成する工程と、
（ｆ）前記第１の絶縁層の表面を所定厚さ除去して前記ポスト電極を露出させる工程と、（ｇ）前記半導体基板の第２の主面をその表面から所定厚さ除去して前記充填電極を露出させて貫通電極を形成する工程と、
（ｈ）前記半導体基板の第２の主面を所定厚さエッチング除去して前記貫通電極を所定の長さ突出させる工程と、
（ｉ）前記貫通電極の先端を露出させる状態で前記半導体基板の第２の主面に所定の厚さの第２の絶縁層を形成する工程と、
（ｊ）前記半導体基板を前記第１及び第２の絶縁層を含めて縦横に切断して前記各製品形成部を分割する工程と、
を有し、
（ｋ）前記工程（ｉ）の後、または前記工程（ｊ）の後に、前記貫通電極及び前記ポスト電極のうちの所定の露出端に突起電極を形成する工程とを有し、
前記工程（ａ）乃至工程（ｋ）によって、前記第１の半導体装置及び第３の半導体装置を形成し、
前記工程（ａ）乃至工程（ｋ）における工程の選択によって、前記貫通電極のみまたは前記ポスト電極のみを下面に有する第２の半導体装置を形成し、
つぎに、前記第１の半導体装置を前記貫通電極または前記ポスト電極が下面になるようにして下面の前記電極を前記外部電極端子とし、その後、前記第３の半導体装置の下面の前記貫通電極または前記ポスト電極を前記第１の半導体装置の上面の前記貫通電極または前記ポスト電極に重ねて前記突起電極の一時的加熱処理によって接続し、
つぎに、前記第２の半導体装置の下面の前記貫通電極または前記ポスト電極を前記第３の半導体装置の上面の前記貫通電極または前記ポスト電極に重ねて前記突起電極の一時的加熱処理によって接続して積層型半導体装置を製造する。
前記貫通電極のみを有する前記第２の半導体装置は、
前記半導体基板の第１の主面に所定回路素子を含む製品形成部を複数整列配置形成する工程と、
前記各製品形成部に前記回路素子に電気的に繋がる配線及び絶縁層を順次所定パターンに積層形成して多層配線部を形成する工程と、
前記多層配線部を形成する段階において、前記多層配線部の所定深さから前記半導体基板の前記第１の主面の反対面になる第２の主面に向かい、かつ表面に絶縁膜を有する孔を複数形成するとともに、この孔に導体を充填して前記多層配線部の所定の配線に電気的に接続される充填電極を形成する工程と、
前記半導体基板の第１の主面に第１の絶縁層を形成する工程と、
前記半導体基板の第２の主面をその表面から所定厚さ除去して前記充填電極を露出させて貫通電極を形成する工程と、
前記半導体基板の第２の主面を所定厚さエッチング除去して前記貫通電極を所定の長さ突出させる工程と、
前記半導体基板の第２の主面に所定の厚さの第２の絶縁層を形成して前記貫通電極の先端を露出させる工程と、
前記半導体基板を前記第１及び第２の絶縁層を含めて縦横に切断して前記各製品形成部を分割する工程と、
前記分割する工程の前後に前記貫通電極の露出部分に突起電極を形成する工程とによって形成する。
前記ポスト電極のみを有する前記第２の半導体装置は、
半導体基板の第１の主面に所定回路素子を含む製品形成部を複数整列配置形成する工程と、
前記各製品形成部に前記回路素子に電気的に繋がる配線及び絶縁層を順次所定パターンに積層形成して多層配線部を形成する工程と、
前記多層配線部のそれぞれ所定の配線上にポスト電極を形成する工程と、
前記半導体基板の第１の主面に前記ポスト電極を覆う第１の絶縁層を形成する工程と、
前記第１の絶縁層の表面を所定厚さ除去して前記ポスト電極を露出させる工程と、
前記半導体基板の第２の主面をその表面から所定厚さ除去して前記半導体基板を薄くする工程と、
前記半導体基板の第２の主面に所定の厚さの第２の絶縁層を形成する工程と、
前記半導体基板を前記第１及び第２の絶縁層を含めて縦横に切断して前記各製品形成部を分割する工程と、
前記分割する工程の前後に前記ポスト電極の露出部分に突起電極を形成する工程とによって形成する。
（２）上記（１）の構成において、前記第１の半導体装置上に前記第１の半導体装置よりも小さい第２の半導体装置が複数個並列配置固定されていることを特徴とする。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
前記（１）の手段によれば、（ａ）第１及び第３並びに第２の半導体装置は、その製造において、半導体基板の第１の主面側に第１の絶縁層を形成した後、半導体基板の第２の主面を所定厚さ除去するが、前記第１の絶縁層が強度部材として作用することから、半導体基板を５〜５０μｍ程度と薄くすることができる。また、絶縁層の厚さも２０〜１００μｍ程度と薄くできることから、突起電極の厚さを考慮しない状態では、各半導体装置は、例えば、４０〜１００μｍ程度の厚さにすることができ、積層型半導体装置の薄型化が達成できる。半導体基板及び絶縁層の厚さを下限の数値とすれば、さらに薄型化が図れる。
（ｂ）第１及び第３並びに第２の半導体装置において、下段側の半導体装置と上段側の半導体装置の接続は、第１の絶縁層に貫通して設けられる柱状になるポスト電極や半導体基板に貫通して設けられる柱状になる貫通電極を利用して接続されるため、電流経路が短くなり、インダクタンスの低減が達成でき、積層型半導体装置の電気特性が良好になる。第１の絶縁層や半導体基板に設けられるポスト電極や貫通電極は、その長さが５〜５０μｍ程度と短く、ワイヤ接続によるボンディングワイヤの数百μｍ以上の長さに比較して充分短くなる。これにより、積層型半導体装置の高速動作が可能になる。
（ｃ）半導体基板に設ける貫通電極は、回路素子を形成する領域から外れた領域に形成する制約はあるものの配線領域等比較的自由に配置位置を選択することができる。また、多層配線部の所定の配線に接続するポスト電極は、配線の引き回しによって比較的自由に配置位置を決定できる。従って、貫通電極及びポスト電極を設ける位置を選択することによって、２次元方向の集積密度向上を図ることができる。
（ｄ）本発明の積層型半導体装置は、インターポーザを使用することなく下段側の半導体装置と上段側の半導体装置の電気的接続が可能になる。この結果、組立部品点数の低減を図ることができるとともに、積層型半導体装置の薄型化が図れる。インターポーザの使用は、半導体チップ間または半導体装置間の接続経路（電流経路）を長くしてしまうが、インターポーザを使用しないことで電流経路の短縮が可能になり、電気特性の向上が図れるようになる。
（ｅ）本発明の積層型半導体装置の製造において、第１及び第３並びに第２の半導体装置は、その製造において、半導体ウエハを使用して製造し、最終段階で絶縁層と共に切断して第１及び第３並びに第２の半導体装置を製造する。従って、第１及び第３並びに第２の半導体装置の積層固定以外の必要なプロセスはウエハレベルで実施されるため、工程を通してハンドリング性がよく無駄な作業が少なくなる。この結果、生産コストの低減を図ることができる。
（２）上記構成（１）によれば、前記第１の半導体装置上に前記第１の半導体装置よりも小さい第２の半導体装置を複数個並列配置固定することから、更なる集積度向上を図ることができる。
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１乃至図２０は本発明の実施例１である積層型半導体装置に係わる図である。図１乃至図３は積層型半導体装置の構造に係わる図であり、図４乃至図１９は積層型半導体装置の製造に係わる図であり、図２０は積層型半導体装置の実装状態を示す図である。
本発明の製造方法によって製造された積層型半導体装置１は、図２に示すように、下段となる四角形状の第１の半導体装置２と、この第１の半導体装置２の上面に積層固定される中段の第３の半導体装置４と、この第３の半導体装置４の上面に積層固定される上段の第２の半導体装置３とからなっている。実施例１の積層型半導体装置１は、第１・第２・第３の半導体装置２，３，４は平面的な寸法が同一となり、かつ一致して重なっている。図３は積層型半導体装置１の底面を示す図であるが、第１の半導体装置２の下面に設けられた突起電極によって外部電極端子５が形成されている。
第１・第２・第３の半導体装置２，３，４において、各半導体装置は積層固定される面側に貫通電極やポスト電極があるか否か、また貫通電極とポスト電極を接続するための接合体があるか否かの違いであることから、各部の名称は同じ名称とし、符号は、第１の半導体装置２では数字の末尾にａを付し、第２の半導体装置３では数字の末尾にｂを付し、第３の半導体装置４では数字の末尾にｃを付して説明することにする。前記接合体は貫通電極やポスト電極の露出端に設けた突起電極（バンプ電極）を一時的に加熱処理して形成されるものである。
第１の半導体装置２は、四角形状の半導体基板６ａを有している。半導体基板６ａは、例えば、シリコン（Ｓｉ）からなり、その第１の主面（ＩＣ等の回路が形成される面であり、図１では上面）側には多層配線部７ａが形成され、かつこの多層配線部７ａ上には絶縁性樹脂からなる第１の絶縁層８ａが設けられている。絶縁層は、一般に半導体装置の製造に使用される樹脂、例えば、ポリイミド樹脂，エポキシ樹脂等の絶縁性の有機樹脂で形成されている。半導体基板６ａは、例えば２０μｍ程度の厚さになっている。半導体基板６ａは５〜５０μｍ程度の厚さとしてもよい。絶縁層は半導体装置を製造するときの強度部材となることから、比較的厚く、例えば５０μｍ程度である。なお、絶縁層は２０〜１００μｍ程度であってもよい。
また、第１の絶縁層８ａを貫通し、多層配線部７ａの所定の配線に電気的に接続される柱状の銅（Ｃｕ）からなるポスト電極９ａが設けられている。ポスト電極９ａは第１の絶縁層８ａの表面に露出している。ポスト電極９ａの露出部分には突起電極１０ａが設けられている。突起電極１０ａは、例えば、半田ボール，金ボール，表面が金メッキされた銅ボール等からなるバンプ電極である。
半導体基板６ａの第１の主面には、各種構造のトランジスタやダイオード等の能動素子や、抵抗素子，容量素子，インダクタ層等の受動素子が必要に応じて形成されている。ポスト電極９ａの直径は１０μｍ程度であり、厚さは５０μｍである。ポスト電極９ａは直径が１０〜５０μｍ程度とし、厚さが２０〜１００μｍ程度としてもよい。また、突起電極１０ａは接続前の大きさで、例えば、６０μｍ程度の直径のボールで形成され、厚さは４０μｍ程度となる。突起電極１０ａは直径が４０〜８０μｍ程度のボールを使用して形成してもよい。
半導体基板６ａの前記第１の主面の裏側になる第２の主面（図１では下面）には絶縁性樹脂からなる第２の絶縁層１１ａが設けられている。第２の絶縁層１１ａは、例えば、ポリイミド樹脂で形成されている。第２の絶縁層１１ａは、電気的絶縁性を確保できればよい厚さであり、例えば、数μｍ〜１０μｍ程度である。本実施例では５μｍ程度になっている。
また、多層配線部７ａの所定深さから半導体基板６ａ及び第２の絶縁層１１ａを貫通する貫通電極１２ａが設けられている。この貫通電極１２ａは多層配線部７ａの所定の配線に電気的に接続されている。貫通電極１２ａは、柱状の銅メッキで形成されている。貫通電極１２ａは、例えば直径１０μｍ程度である。貫通電極１２ａは直径数μｍ〜３０μｍ程度であってもよい。貫通電極１２ａは後述するが、その周面を絶縁膜を介して半導体基板６ａに接し、半導体基板６ａから電気的に独立している。
また、貫通電極１２ａは第２の絶縁層１１ａの表面に露出している。この貫通電極１２ａの露出部分には突起電極１３ａが設けられている。突起電極１３ａは、例えば、金ボール、表面が金メッキされた銅ボール、半田ボール等からなるボールバンプ電極である。突起電極１３ａも突起電極１０ａと同じ程度のボールである。なお、メッキや印刷（スクリーン印刷）で突起電極を形成してもよい。この場合、突起電極の厚さを１０μｍ前後にすることができる。
実施例１の積層型半導体装置１では、第１・第２・第３の半導体装置２，３，４はいずれも第１の絶縁層８ａ，８ｂ，８ｃが上になり、半導体基板６ａ，６ｂ，６ｃが下になる構造になっている。
中段の第３の半導体装置４においては、ポスト電極９ｃ及び貫通電極１２ｃのパターンは第１の半導体装置２とは異なるが、他の部分は第１の半導体装置２と略同じ構造になっている。なお、第３の半導体装置４では突起電極は設けていない。これは積層固定において、積層される相手側の半導体装置の突起電極を接続に使用することによるものである。しかし、突起電極をポスト電極９ｃ，貫通電極１２ｃにそれぞれ設け、突起電極同士の接続によって積層固定する方法を採用することもできる。
中段の第３の半導体装置４は、半導体基板６ｃの第１の主面（上面）に多層配線部７ｃ及び第１の絶縁層８ｃを有し、第２の主面に第２の絶縁層１１ａを有している。そして、第１の絶縁層８ａには多層配線部７ｃの所定の配線に電気的に接続される複数のポスト電極９ｃが設けられている。また、半導体基板６ｃから第２の絶縁層１１ｃを貫通し多層配線部７ｃの所定配線に電気的に接続される複数の貫通電極１２ｃを有している。この貫通電極１２ｃもその周面に絶縁膜を有し、半導体基板６ｃに対して絶縁分離されている。
中段の第３の半導体装置４の下面側の貫通電極１２ｃと、下段の第１の半導体装置２の上面側のポスト電極９ａはそれぞれ対面し、突起電極１０ａを介して電気的に接続されている。突起電極１０ａは一時的加熱処理によって接合体となり、接続部分を接続するようになる。この接続によって第１の半導体装置２上に第３の半導体装置４が積層固定されることになる。
上段の第２の半導体装置３は、第１の半導体装置２において、上面のポスト電極を設けない構成になっている。即ち、第２の半導体装置３は半導体基板６ｂの第１の主面（上面）に多層配線部７ｂ及び第１の絶縁層８ｂを有し、第２の主面に第２の絶縁層１１ｂを有する構造になっている。また、半導体基板６ｂから第２の絶縁層１１ｂを貫通する貫通電極１２ｂを有している。貫通電極１２ｂは多層配線部７ｂの所定配線に電気的に接続されている。第２の絶縁層１１ｂの表面に露出する貫通電極１２ｂには突起電極１３ｂが設けられている。
上段の第３の半導体装置４の下面側の貫通電極１２ｂと、中段の第３の半導体装置４の上面側のポスト電極９ｃはそれぞれ対面し、突起電極１３ｂを介して電気的に接続されている。この接続によって第３の半導体装置４上に第２の半導体装置３が積層固定されることになる。
第１の半導体装置２と第３の半導体装置４を接続する突起電極１０ａが接合体となり、第３の半導体装４と第２の半導体装置３を接続する突起電極１３ｂが接合体となる。直径６０μｍ程度のボールで突起電極を形成すると、厚さ４０μｍ程度の突起電極を形成することができる。また突起電極で前記接合体を形成すると、接合体の厚さは２０μｍ程度の厚さになる。なお、ポスト電極や貫通電極に突起電極を形成する場合、直接突起電極を形成し難いときは、貫通電極や突起電極の露出する面に所望のメッキ膜を形成しておけばよい。
各半導体装置は、実施例で示した寸法域の所定の寸法をそれぞれ選択することによって、その厚さを４０〜１００μｍ程度とすることができることから、３段に積層固定した積層型半導体装置１は、ボールバンプ電極の場合では２００〜３８０μｍ程度になり、印刷による突起電極の場合では１５０〜３３０μｍ程度と極めて薄くなる。この積層型半導体装置１の高さはボールバンプ電極や印刷による突起電極の大きさ（厚さ）によって変化するものである。
積層固定によって製造された積層型半導体装置１では、半導体基板６ａの下面に設けられた突起電極１３ａが外部電極端子５になる。第１の絶縁層８ａを下面とするように第１の半導体装置２を使用する場合には、突起電極１０ａが外部電極端子５になる。
つぎに、本実施例１の積層型半導体装置１の製造方法について説明する。図４は積層型半導体装置１の製造方法を示すフローチャートである。このフローチャートは、ステップ１１（Ｓ１１）からステップ２１（Ｓ２１）に至る段階では、下段の第１の半導体装置２，中段の第３の半導体装置４及び上段の第２の半導体装置３の製造段階を別々のフローチャートで示し、Ｓ２２の段階で下段，中段及び上段の半導体装置を積層固定する内容になっている。
下段の第１の半導体装置２は、半導体基板への回路素子形成（Ｓ１１）、多層配線部形成段階での充填電極及び電極パッド形成（Ｓ１２）、ポスト電極形成（Ｓ１３）、第１の絶縁層形成（ポスト電極埋め込み：Ｓ１４）、第１の絶縁層表面除去（ポスト電極露出：Ｓ１５）、基板表面除去（貫通電極形成：Ｓ１６）、基板表面エッチング（貫通電極突出：Ｓ１７）、第２の絶縁層形成（貫通電極露出：Ｓ１８）、突起電極形成（貫通電極・ポスト電極：Ｓ１９）、分割（個片化：Ｓ２０）、特性検査（Ｓ２１）の各工程を経て形成される。
中段の第３の半導体装置４は、前記下段の第１の半導体装置２の製造段階と同じ段階を経て製造するが、下面になる貫通電極１２ｃが下段の第１の半導体装置２の上面のポスト電極９ａと対面するパターンで形成される。
上段の第２の半導体装置３は、ポスト電極を形成しないことから、Ｓ１３の段階が不要になる。また、ポスト電極を設けないことから、Ｓ１４では第１の絶縁層形成、Ｓ１５では第１の絶縁層表面除去となり、ポスト電極との係わりは考えなくともよくなる。
Ｓ２１の段階で形成された第１・第３・第２の半導体装置２，４，３を、積層固定段階（Ｓ２２）では順次重ね、例えばリフロー炉を通して積層固定して、図１乃至図３に示す積層型半導体装置１を製造する。
実施例１の積層型半導体装置１のいずれの半導体装置もシリコン基板を使用した半導体装置である。しかし、ＧａＡｓやＩｎＰ等の化合物半導体を使用した半導体装置とシリコン基板を使用した半導体装置の組み合わせであってもよい。この場合、半導体部分には材料に適した回路素子が形成される。
つぎに、下段の第１の半導体装置２の製造について説明する。図５は積層型半導体装置１の製造において、ＩＣ等を形成した半導体基板（シリコン基板）に充填電極を形成した模式的断面図である。
半導体装置の製造においては、一般に、面積が広い半導体ウエハが用意され、その後このウエハの第１の主面に所定の回路素子を含む単位回路が形成される。この単位回路はウエハの第１の主面に縦横に整列配置形成される。その後、各処理を経て、最終的には縦横に切断分離して多数の半導体素子（半導体チップ）を形成する。この単位回路が形成される四角形状の領域（部分）を本明細書では製品形成部と呼称する。製品形成部と製品形成部との間には分割するためのスクライブラインあるいは切断されるダイシング領域が位置している。最終的にはこのダイシング領域で切断される。図５以降では、単一の製品形成部のみを示すことにする。従って、特に支障がない限り、名称の多くは完成品状態の名称で説明することにする。
図５に示すように、厚さ数１００μｍの半導体基板６ａを用意した後、この半導体基板６ａの第１の主面に回路（回路素子）を形成する（Ｓ１１）。また、半導体基板６ａの第１の主面上には多層配線部７ａが形成される。この多層配線部７ａの形成の段階で半導体基板６ａの第１の主面に孔を形成する。その後孔の表面を酸化させ、ついでこの孔内にメッキ膜を充填形成する。このメッキ膜の充填によって充填電極１２が形成される。孔は、例えば、数μｍ〜３０μｍ程度の直径で５〜５０μｍ程度の深さである。実施例では、例えば、１０μｍ程度の直径で３０μｍ程度の深さとする。本実施例では、半導体装置となった時点で、半導体基板６ａを薄くして第１の半導体装置２の薄型化を図る。従って、薄型化をさらに進める場合は、前記孔をさらに浅くすることができ、孔加工が容易になる。メッキ膜は、例えば、銅で形成する。充填電極１２を形成する方法は他の方法でもよい。例えば、インクジェット方式で導電性粒子を孔内に吹き付けて充填させ、その後熱処理によって硬化させて充填電極１２を形成する方法でもよい。また、ＣＶＤ（気相化学成長法）によって、例えば、タングステン、チタン、ニッケル、アルミニウムあるいはそれらの合金を充填させてもよい。
図６は前記充填電極及び多層配線部の下層部分を示す半導体基板の一部の模式的拡大断面図である。半導体基板６ａは、第１導電型の基板になっていて、第１の主面側の表層部分には第２導電型の第１のウエル２１及び第１導電型の第２のウエル２２が形成されている。第１のウエル２１には、例えば、ソース領域２３，ドレイン領域２４及び絶縁ゲート膜２５が形成され、また絶縁ゲート膜２５上にゲート電極２６が形成されて電界効果トランジスタ（ＦＥＴ）が形成されている。また、第１及び第２のウエル２２の表面にもそれぞれ電極２７，２８が形成されている。半導体基板６ａの第１の主面には厚い酸化膜２９が選択的に設けられている。
図７は前記充填電極及び多層配線部等を示す一部の模式的拡大断面図である。図７に示すように、半導体基板６ａの第１の主面には、絶縁層３０と配線層（配線）３１が所定パターンで交互に積層形成されて多層配線部７ａが形成されている。そして、最上層の配線層によって電極パッド３２が形成されている。この電極パッド３２の一部は露出する。露出する部分にはポスト電極９ａが形成されることになる。従って、露出する部分は直径１０μｍ程度の孔となっている。なお、図６は多層配線部７ａの最下層の絶縁層３０と配線層（配線）３１を示すものである。
また、多層配線部７ａの形成の段階で、前記充填電極１２が半導体基板６ａに形成される。実施例では、回路素子を形成し、厚い酸化膜２９を形成した段階で、常用のホトリソグラフィ技術とホトエッチングによって、半導体基板６ａの第１の主面側に前述の孔３３を形成する。その後、酸化処理を行って孔３３の表面に絶縁膜３４を形成する。さらに銅メッキを行って孔３３を銅メッキ膜によって充填して充填電極１２を形成する。例えば、充填電極１２の直径は１０μｍ程度になり、深さは３０μｍ程度になる。これにより、充填電極及び電極パッドが形成される（Ｓ１２）。充填電極１２は、半導体基板６ａに絶縁膜３４を介して接触するため電気的に絶縁されることになる。
また、前記充填電極１２は、インクジェット方式で導電性液体を吹き付けて孔３３を埋めて形成してもよい。この場合、吹き付け後、充填された導電性液体を硬化処理（ベーク）する。また、ＣＶＤ（気相化学成長法）によって他の金属、例えばタングステン，チタン，ニッケル，アルミニウムあるいはそれらの合金等によるＣＶＤ膜を形成するようにしてもよい。
前述のように、充填電極１２と半導体基板６ａとの間には絶縁膜３４が介在されるため、充填電極１２は半導体基板６ａから電気的に分離（独立）されることになる。
なお、半導体基板６ａの第１の主面上に順次絶縁層３０と配線層（配線）３１を所定パターンで交互に積層形成する際、充填電極１２を多層配線部７ａの所定の配線に電気的に接続させる。
つぎに、図８に示すように、半導体基板６ａの第１の主面の所定位置にメッキを施して柱状のポスト電極９ａを複数形成する（Ｓ１３）。このポスト電極９ａも前記充填電極１２と同様に銅，タングステン，チタン，ニッケル，アルミニウムあるいはそれらの合金等によるＣＶＤ膜を形成するようにしてもよい。
つぎに、半導体基板６ａの第１の主面に第１の絶縁層８ａを形成する（Ｓ１４）。ポスト電極９ａは第１の絶縁層８ａに覆われる。第１の絶縁層８ａは、エポキシ樹脂やポリイミド樹脂等絶縁性の有機樹脂が使用される。第１の絶縁層８ａは、例えば、トランスファモールディング法あるいはスキージ印刷法によって形成する。
図９は前記ポスト電極及び第１の絶縁層を形成した半導体基板の一部の模式的拡大断面図である。電極パッド３２の上面にはポスト電極９ａが形成され、かつ第１の絶縁層８ａでポスト電極９ａが覆われている。図９ではポスト電極９ａが電極パッド３２に比較して大幅に細く形成した図になっている。これは、ワイヤを接続をする電極パッドを有するＩＣ等の製造プロセスをそのまま使用することを想定したものである。ＩＣ等においては、導電性のワイヤを接続するために電極パッドは、１辺が８０〜１００μｍ程度の四角形になっている。そこで、実施例では、この電極パッド３２上にポスト電極９ａを設けたものである。確立したＩＣプロセスによる電極パッド３２をポスト電極９ａを形成するための配線部分として使用するのも一手法である。しかし、本発明においてはこれに限定されるものではなく、面積の小さい配線部分にポスト電極９ａを形成するようにしてもよい。
図１０及び図１１は、電極パッド３２上に電極パッド３２と同程度の直径のポスト電極９ａを形成した例（変形例）である。
図１０の構造は、多層配線部７ａを形成する比較的初期の段階で充填電極１２を形成した例である。半導体基板６ａの第１の面側に１層目及び２層目の絶縁層３０を形成した後、これら２層の絶縁層３０及び半導体基板６ａに孔３３を形成し、ついで孔３３にメッキ膜を充填して充填電極１２を形成する。
図１１の構造は、多層配線部７ａを形成する比較的後期の段階で充填電極１２を形成した例である。半導体基板６ａの第１の面側に１層目乃至４層目の絶縁層３０を形成した後、これら４層の絶縁層３０及び半導体基板６ａに孔３３を形成し、ついで孔３３にメッキ膜を充填して充填電極１２を形成する。
図７、図１０及び図１１に示すように、孔３３の形成は、多層配線部７ａの所望形成段階で自由に選択でき、多層配線部７ａの所定の配線（配線層３１）との電気的接続が可能である。なお、図９乃至図１０においては、図７及び図９で構造を詳細に説明してあることから一部の符号は省略する。
つぎに、図１２に示すように、第１の絶縁層８ａの表面を所定厚さ除去する（Ｓ１５）。例えば、第１の絶縁層８ａの表面をポスト電極９ａの先端が露出するように研磨する。研磨量が多ければ、ポスト電極９ａの厚さが短くなり、第１の絶縁層８ａの厚さも薄くなる。本実施例では、後述する半導体基板６ａの薄型化の後、第１の絶縁層８ａは半導体基板６ａを支持する強度部材として使用することから、例えば、第１の絶縁層８ａの厚さを５０μｍ程度の厚さとする。半導体基板６ａのハンドリングにおいて、強度的に支障がない場合には、第１の絶縁層８ａはさらに薄くしてもよい。これは第１の半導体装置２の薄型化、積層型半導体装置１の薄型化に繋がる。
つぎに、図１３に示すように、半導体基板６ａの第２の主面を研削し、充填電極１２の先端が顔を出すようにし、充填電極１２によって貫通電極１２ａを形成する（Ｓ１６）。これにより、半導体基板６ａは２５μｍ程度の厚さになる。半導体基板６ａがこのように薄くなっても第１の絶縁層８ａが厚く、これによって半導体基板６ａはハンドリング時にクラックが入ったり、割れたりする損傷が防止できる。
つぎに、図１４に示すように、半導体基板６ａの第２の主面側を所定厚さエッチングする。エッチングはふっ酸系のエッチング液によるウエットエッチングで行い、貫通電極１２ａはエッチングしない。これにより、厚さ２０μｍ程度の半導体基板６ａの表面から貫通電極１２ａの先端が５μｍ程度突出することになる（Ｓ１７）。
つぎに、図１５に示すように、半導体基板６ａの第２の主面側のシリコン表面上に第２の絶縁層１１ａを形成する。この際、貫通電極１２ａの先端を露出させるように第２の絶縁層１１ａを形成する（Ｓ１８）。第２の絶縁層１１ａの形成は、例えば、スピンナー塗布でもよいし、スキージ印刷、あるいはフィルム状のものを熱処理により貼り付けたり、絶縁性の接着剤で貼り付けたりして形成する。第２の絶縁層１１ａの厚さは、最低でも電気的絶縁を図ることができる厚さにする。また、この第２の絶縁層１１ａの形成においては、Ｃｕである貫通電極１２ａ対しては疎水性でＳｉに対しては親水性の絶縁材料を塗布することによっても形成することができる。即ち、第２の絶縁層１１ａを貫通電極１２ａの突出高さ程度に設けることにより、貫通電極１２ａの先端は第２の絶縁層１１ａから露出する。
つぎに、図１６に示すように、第２の絶縁層１１ａの表面側に露出するポスト電極９ａの先端、及び半導体基板６ａの第２の主面側に露出する貫通電極１２ａの先端にそれぞれ突起電極１０ａ，１３ａを形成する（Ｓ１９）。突起電極１０ａ，１３ａは、例えば、半田ボール，金ボール，表面が金メッキされた銅ボール等によるバンプ電極、またはスクリーン印刷と加熱による突起電極である。ポスト電極及び貫通電極に直接突起電極を形成し難いときは、ポスト電極や貫通電極の露出面に接続を良好にするためのメッキ膜を形成しておけばよい。
つぎに、半導体ウエハを縦横に分割して個片化する（Ｓ２０）。図では、半導体ウエハの状態ではなく、単一の製品形成部の状態で説明してきた。従って、分割されて形成された第１の半導体装置２も図１６に示す断面構造になる。実施例では、バンプ電極の形成後に個片化を行ったが、個辺化後にバンプ電極を形成するようにしてもよい。
図１６は半導体基板６ａを上面側にし、第１の絶縁層８ａが下面側なるようにしたものであり、図１７は半導体基板６ａを下面側にし、第１の絶縁層８ａが上面側なるようにしたものである。第１の半導体装置２は、積層固定の際、最下段の半導体装置として使用されるが、この際、図１６に示すように突起電極１０ａが外部電極端子として使用される場合、あるいは図１７に示すように突起電極１３ａが外部電極端子として使用されるようになる。
つぎに、個片チップ、即ち、第１の半導体装置２を形成した後、通常のテスト（電気特性検査）を実施する。この際、図１８に示すように、トレイ４０の上面にマトリックス状に設けた収容窪４１にそれぞれチップ（第１の半導体装置２）を収容する。第１の半導体装置２の上面、裏面はそれぞれ絶縁材料で被覆されているため、プローブ検査によって同時並列的にテストが実施できる。不良とされた製品は排除される。図１８では第１の半導体装置２の突起電極１３ａは模式的に表示してある。このようなトレイ４０の使用によって製品をアレイ状に並べることができ、一括テストが可能となるとともに製品のハンドリングがし易くなりテスト効率が向上する。
なお、一般に半導体装置の製造においては、半導体ウエハの各製品形成部の製品（回路）の電気特性検査を、半導体ウエハの状態で行う。即ち、半導体ウエハの各製品形成部の露出する電極にプローブ針を接触させて電気特性検査を行うが、本実施例においても、分割前に同様のプローブ検査を行って、各製品形成部の製品（回路）の良否を測定検査するようにしてもよい。
以上の方法によって第１の半導体装置２が製造される。
第１の半導体装置２の上に積層固定される第３の半導体装置４は、第１の半導体装置２と同様の工程、即ち、図４で示すＳ１１〜Ｓ２１の各工程によって製造される。この際、第３の半導体装置４も、図１６または図１７に示すような形態、即ち、突起電極１０ａが下面に位置するように、または突起電極１３ａが下面に位置するようにして使用することができる。その選択は自由であるが、第３の半導体装置４の下面の突起電極１０ａまたは突起電極１３ａが、第１の半導体装置２の上面の突起電極１０ａまたは突起電極１３ａに対面して接続ができるように形成する必要がある。なお、中段となる第３の半導体装置４は接続に関与するバンプ電極が下段側の第１の半導体装置２及び上段側第２の半導体装置３に設けられていることから、敢えてバンプ電極は設けなくともよい。従って、第３の半導体装置４は、図１９の中段に示すようにバンプ電極を設けない状態で積層固定するようにしてもよい。さらに中段の第３の半導体装置４の上面または下面の一方に突起電極を設けてもよい。この場合、突起電極を設けた面に対面する半導体装置の面には敢えて突起電極を設けて置かなくともよく、中段の第３の半導体装置４に設けた突起電極が接合体として作用する。
また、第３の半導体装置４の上面に積層固定する第２の半導体装置３は、前記第１の半導体装置２の製造において、貫通電極１２ａ及びポスト電極９ａのどちらかを形成する構造である。即ち、最上段になるため、その上面には外部電極端子は不要である。
本実施例１では図４に示すように、第２の半導体装置３では、ポスト電極は形成せず、貫通電極１２ａを形成する例で説明する。第２の半導体装置３の製造においては、半導体基板への回路素子形成（Ｓ１１）は同じであるが、（Ｓ１２）では多層配線部形成段階での充填電極だけを形成する。その後、（Ｓ１４）に進む。この（Ｓ１４）では第１の絶縁層８ａのみを形成する。また、（Ｓ１５）ではポスト電極が存在しないことからポスト電極との係わりは考慮する必要がなく、第１の絶縁層８ａの厚さを確保するようにする。その後の（Ｓ１６），（Ｓ１７），（Ｓ１８）は同じ処理加工となる。（Ｓ１９）では貫通電極１２ａの先端にのみ突起電極１３ｂを形成する。そして、（Ｓ２０）の分割及び（Ｓ２１）の特性検査を行い、図１９の最上段に示す第２の半導体装置３を形成する。
図１９は、実施例１で形成した３種類の半導体装置（第１の半導体装置２，第３の半導体装置４，第２の半導体装置３）を積層順にそれぞれ離して示した図である。これら三者の半導体装置２，４，３をアライメントを行って接続部分が重なるようにし、炉体を通して接続部分の突起電極を一時的に加熱溶融して接合させる。なお、接続部分の接続は、接続部分を局所的に熱を加えることによって接続してもよい。実施例１では、第１の半導体装置２と第３の半導体装置４との間の接続部分は突起電極１０ａと貫通電極１２ｃであり、第３の半導体装置４と第２の半導体装置３との接続部分はポスト電極９ｃと突起電極１３ｂである。これらが接合体を形成する。この積層固定によって、図１乃至図３に示す積層型半導体装置１を製造することができる。最下段の第１の半導体装置２の下面の突起電極１３ａが外部電極端子５となる（図１参照）。
図２０は本実施例１の積層型半導体装置の製造方法で製造した積層型半導体装置１の実装状態を示す模式的断面図である。多層配線基板からなるドウターボード４５の上面に積層型半導体装置１を搭載したものである。ドウターボード４５は、下面に複数のバンプ電極４６を有し、上面に特に図示しないがランドが形成されている。積層型半導体装置１の外部電極端子５の配置パターンと前記ランドの配置パターンは一致している。従って、外部電極端子５のリフローによって、積層型半導体装置１をドウターボード４５に搭載することができる。
本実施例１では積層型半導体装置１の製造技術について説明したが、単一製品として考えた場合、第１の半導体装置２及び第３の半導体装置４は、それぞれ単一の製品として出荷することが可能である。本発明によれば、これら半導体装置２，４は半導体装置の上下面からそれぞれ電極となる貫通電極及びポスト電極を突出させることを特徴とする。
本実施例１によれば以下の効果を有する。
（１）第１・第２・第３の半導体装置２，３，４の積層固定によって形成された積層型半導体装置１は、その製造において、各半導体装置２，３，４は、半導体基板６ａ，６ｂ，６ｃの第１の主面側に第１の絶縁層８ａ，８ｂ，８ｃを形成した後、半導体基板６ａ，６ｂ，６ｃの第２の主面を所定厚さ除去するが、前記第１の絶縁層８ａ，８ｂ，８ｃが強度部材として作用することから、半導体基板６ａ，６ｂ，６ｃを５〜５０μｍ程度と薄くすることができる。また、絶縁層８ａ，８ｂ，８ｃの厚さも２０〜１００μｍ程度と薄くできる。従って、積層固定した積層型半導体装置１は、ボールバンプ電極の場合ではその高さ（厚さ）が２００〜３８０μｍ程度となり、印刷による突起電極の場合ではその高さ（厚さ）が１５０〜３３０μｍ程度と薄くすることができる。従って、多層積層構造の半導体装置（集積回路装置：三次元集積回路装置）の薄型化を図ることができる。
（２）第１及び第３並びに第２の積層型半導体装置において、下段側の半導体装置と上段側の半導体装置の接続は、第１の絶縁層に貫通して設けられる柱状になるポスト電極や半導体基板に貫通して設けられる柱状になる貫通電極を利用して接続されるため、電流経路が短くなり、インダクタンスの低減が達成でき、積層型半導体装置１の電気特性が良好になる。第１の絶縁層や半導体基板に設けられるポスト電極や貫通電極は、その長さ（厚さ）が２０〜１００μｍあるいは５〜５０μｍ程度と短く、ワイヤ接続によるボンディングワイヤの数百μｍ以上の長さに比較して充分短くなる。これにより、積層型半導体装置１の高速動作が可能になる。
（３）半導体基板に設ける貫通電極は、回路素子を形成する領域から外れた領域に形成する制約はあるものの配線領域等比較的自由に配置位置を選択することができる。また、多層配線部の所定の配線に接続するポスト電極は、配線の引き回しによって比較的自由に配置位置を決定できる。従って、貫通電極及びポスト電極を設ける位置を選択することによって、２次元方向の集積密度向上を図ることができる。
（４）本実施例１の積層型半導体装置１は、インターポーザを使用することなく下段側の半導体装置と上段側の半導体装置の電気的接続が可能になる。この結果、組立部品点数の低減を図ることができるとともに、積層型半導体装置の薄型化が図れる。インターポーザの使用は、半導体チップ間または半導体装置間の接続経路（電流経路）を長くしてしまうが、インターポーザを使用しないことで電流経路の短縮が可能になり、電気特性の向上が図れるようになる。
（５）本実施例１の積層型半導体装置１の製造において、第１及び第３並びに第２の半導体装置２，４，３は、半導体基板６ａ，６ｃ，６ｂを使用して製造し、最終段階で絶縁層と共に半導体基板６ａ，６ｃ，６ｂを切断して第１及び第３並びに第２の半導体装置２，４，３を製造する。従って、第１及び第３並びに第２の半導体装置２，４，３の積層固定以外の必要なプロセスはウエハレベルで実施されるため、工程を通してハンドリング性がよく無駄な作業が少なくなる。この結果、生産コストの低減を図ることができる。
（６）本実施例１の積層型半導体装置１の製造においては、３個の半導体装置２，４，３を積層固定する前の段階では、全てウエハレベルで処理加工を行うことから、プロセスが簡素化され、生産性を高くすることができ、積層型半導体装置１の製造コストの低減を達成することができる。
（７）本実施例１の積層型半導体装置の製造方法によれば、上下に重ね合う半導体装置の接続部分の一致を図るようにするだけで、更なる多層に半導体装置を積層可能になることから、より高集積化される積層型半導体装置１を製造することができる。
（８）本実施例１の積層型半導体装置１は、その構造上、上記（７）のように、上下に重ね合う半導体装置の接続部分の一致を図る制約を除けば、各半導体装置に形成する回路は自由に設計できる。即ち、前記制約を設計ツールの一つとすれば、積層型半導体装置１をあたかも１チップの如く設計できる。現在の設計ツールは１チップＬＳＩ（本実施例１の各半導体装置に対応するもの）を前提とした設計ツールしかない。
そこで、システム・イン・パッケージの設計に当たって、性能、コスト、テストの容易性等から判断して、各半導体装置にどのような回路を形成するのかが適しているかをシミュレートし、そのシミュレート結果に基づいて各半導体装置の割り振りを行えば、電気特性、高速動作性に優れた積層型半導体装置１を小型かつ薄型にかつ安価に製造することができる。
（９）単一製品である第１の半導体装置２及び第３の半導体装置４は、半導体装置の上下面からそれぞれ電極となる貫通電極及びポスト電極を突出させる構造となっている。そして、この特徴から派生する上記（１）乃至（３）、（５）及び（６）により、またプロセスの簡素化により、単一の半導体装置であっても、薄型化、高速動作化、２次元方向の集積密度向上を図ることができるとともに、その製造においてはウエハ状態での製造によるためコストの低減を図ることができる。
図２１は本発明の実施例２である積層型半導体装置の模式的断面図である。本実施例２は、実施例１の積層型半導体装置１において、第１の半導体装置２と第３の半導体装置４との間の隙間、及び第３の半導体装置４と第２の半導体装置３との間の隙間に絶縁性の樹脂を充填させてアンダーフィル層５０，５１を形成する構成になっている。このアンダーフィル層５０，５１によって隙間が埋まるため、異物混入等によるショート不良を防止することができる。絶縁性樹脂としては、例えば、ポリイミド樹脂を真空雰囲気で隙間に充填させ、その後ベーク処理して硬化させる。
図２２（ａ），（ｂ）は本発明の実施例３である２段積層固定型の積層型半導体装置１の模式的断面図である。図２２（ａ），（ｂ）は共に半導体基板６ａ，６ｂを上にし、第１の絶縁層８ａ、８ｂを下にして積層固定したものである。いずれも第１の半導体装置２の下面の突起電極１０ａが外部電極端子５になる。また、第１の半導体装置２の上面の突起電極１３ａが接合体になって第２の半導体装置３が積層固定されている。即ち、第１の半導体装置２の上面側の貫通電極１２ａに取り付けられた突起電極１３ａが第２の半導体装置３の下面のポスト電極９ｂに接続される構造になっている。
そして、図２２（ａ）では、第２の半導体装置３の上面側には電極は露出しない構造、即ち、半導体基板６ｂに貫通電極１２ｂが設けられない構造になっている。
これに対して、図２２（ｂ）では、第２の半導体装置３の上面側の半導体基板６ｂには貫通電極１２ｂが設けられている。貫通電極１２ｂは、実施例１の場合と同様に貫通電極１２ｂと同程度の直径のものと、図の両端側に示される太い貫通電極１２ｂとを有する構造になっている。太い貫通電極１２ｂは、図１０で説明したように電極パッドと同じ程度の直径のものであり、例えば、ワイヤを接続できるものである。即ち、ドウターボードのパッドとの間を導電性のワイヤで接続することができる。
これに対して、実施例１と同様に細い複数の貫通電極１２ｂは、例えば、ドウターボードのグランドに接続される電極板５０の一端が接続されるようになっている。本実施例によれば、上段の第２の半導体装置３の上面に貫通電極１２ｂが露出する構造から、ドウターボードを含めての回路設計（実装設計）の余裕度が増大する。
また、本実施例では、第２の半導体装置３の上面側にチップ抵抗，チップコンデンサ、チップインダクタ等の能動素子（能動部品）を搭載してもよい。そして、各能動素子の電極は貫通電極１２ｂに電気的に接続される。このような構成にすることによって更に集積度が高くなる。
図２３及び図２４は本発明の実施例４である積層型半導体装置の製造方法に係わる図である。本実施例４では、実施例１の場合と略同様にＳ１１〜Ｓ２２の段階を経て積層型半導体装置１を製造するが、第１の半導体装置２と第３の半導体装置４との接続は、突起電極を用いることなく、超音波振動による金属間接合によるものである。従って、一部でその製造が異なる。
図２３（ａ）に示すように、第１の半導体装置２の製造において、半導体基板６ａの第１の主面側に設けたポスト電極９ａを第１の絶縁層８ａで覆った後、第１の絶縁層８ａの硬化処理（キュアー）時、樹脂の硬化処理を不十分にする第１次硬化処理を行う。
つぎに、図２３（ｂ）に示すように、第１の絶縁層８ａの表面を所定厚さ研磨して除去し、ポスト電極９ａを露出させる。
つぎに、図２３（ｃ）に示すように、第１の絶縁層８ａが硬化収縮を伴うような第２次硬化処理（キュアー）を行い、第１の絶縁層８ａの表面にポスト電極９ａの先端を突出させる。例えば、突出長さは１０μｍ程度である。この突出長さは、超音波振動による金属間の接合を効果的に行うに必要の長さである。
つぎに、第１の半導体装置２，第３の半導体装置４，第２の半導体装置３を位置決めして重ねる。図２４（ａ）は積層順序を示すものであり、最下層に第１の半導体装置２が位置し、その上に第３の半導体装置４が位置し、その上に第２の半導体装置３が離れて位置させた図である。
そこで、特に図示はしないが、第１の半導体装置２上に第３の半導体装置４を位置決めして載置し、第１の半導体装置２の上面のＣｕからなるポスト電極９ａを第３の半導体装置４の下面のＣｕからなる貫通電極１２ｃに相対的に超音波振動を加えて擦りつけ、ポスト電極９ａと貫通電極１２ｃの擦り付け面を金属間接合（金属接合）によって接続させる。その後、第３の半導体装置４の上に第２の半導体装置３を実施例１と同様な方法によって積層固定し、図２４（ｂ）に示すような積層型半導体装置１を製造する。
この例では、実施例２と同様に第１の半導体装置２と第３の半導体装置４との隙間に絶縁性のアンダーフィル層５０を充填し、第３の半導体装置４と第２の半導体装置３との隙間に絶縁性のアンダーフィル層５１を充填している。
本実施例によれば、第１の半導体装置２と第３の半導体装置４との積層固定において、突起電極を用いないことから、さらに薄型化が図れる特徴がある。
図２５（ａ），（ｂ）は本発明の実施例５である積層型半導体装置の製造方法の一部を示す各工程の断面図である。本実施例５は、実施例４と同様に金属接合で積層固定する例である。この例では、第１の半導体装置２の上に金属接合によって第３の半導体装置４を積層固定した後、第３の半導体装置４の上に金属接合によって第３の半導体装置４を積層固定するものである。本実施例では、実施例４と同様に第１の半導体装置２及び第３の半導体装置４の製造時、第１の半導体装置２及び第３の半導体装置４のポスト電極９ａ，９ｃの先端を第１の絶縁層８ａ，８ｃの表面から１０μｍ程度突出させる。
図２５（ａ）は積層順序を示すものであり、最下層に第１の半導体装置２が位置し、その上に第３の半導体装置４が位置し、その上に第２の半導体装置３が離れて位置させた図である。
そこで、特に図示はしないが、第１の半導体装置２上に第３の半導体装置４を位置決めして載置し、第１の半導体装置２の上面のＣｕからなるポスト電極９ａを第３の半導体装置４の下面のＣｕからなる貫通電極１２ｃに相対的に超音波振動を加えて擦りつけ、ポスト電極９ａと貫通電極１２ｃの擦り付け面を金属間接合（金属接合）によって接続させる。
つぎに、同様に、特に図示はしないが、第３の半導体装置４上に第２の半導体装置３を位置決めして載置し、第３の半導体装置４の上面のＣｕからなるポスト電極９ｃを第２の半導体装置３の下面のＣｕからなる貫通電極１２ｂに相対的に超音波振動を加えて擦りつけ、ポスト電極９ｃと貫通電極１２ｂの擦り付け面を金属間接合（金属接合）によって接続させる。
また、この例では、実施例２と同様に第１の半導体装置２と第３の半導体装置４との隙間に絶縁性のアンダーフィル層５０を充填し、第３の半導体装置４と第２の半導体装置３との隙間に絶縁性のアンダーフィル層５１を充填している。
本実施例によれば、第１の半導体装置２と第３の半導体装置４との積層固定、及び第３の半導体装置４と第２の半導体装置３との積層固定において、突起電極を用いないことから、さらに薄型化が図れる特徴がある。
図２６は本発明の実施例６である積層型半導体装置をドウターボードに実装した状態の模式的断面図である。本実施例６では、積層型半導体装置１の第１の半導体装置２，第２の半導体装置３，第３の半導体装置４は、いずれも半導体基板６ａ，６ｂ，６ｃが上面側に位置し、第１の絶縁層８ａ，８ｂ，８ｃが下面側に位置する状態で積層固定されている。そして、第１の半導体装置２の突起電極１０ａをドウターボード４５の図示しないランドに接続して搭載している。
図２７は本発明の実施例７である積層型半導体装置をドウターボードに実装した状態の模式的断面図である。本実施例６では、積層型半導体装置１の第１の半導体装置２と第２の半導体装置３は半導体基板６ａ，６ｂが上面側に位置し、第１の絶縁層８ａ，８ｂが下面側に位置する状態で積層固定され、第３の半導体装置４は半導体基板６ｃが下面側に位置し、第１の絶縁層８ｃが上面側に位置する状態で積層固定された混在型になっている。そして、第１の半導体装置２の突起電極１０ａをドウターボード４５の図示しないランドに接続して搭載している。
図２８は本発明の実施例８である積層型半導体装置をドウターボードに実装した状態の模式的断面図である。本実施例８では、第１の半導体装置２の上に第１の半導体装置２よりも小さい中段の第３の半導体装置４である半導体装置４Ａ，４Ｂを個並列配置固定し、かつこれら半導体装置４Ａ，４Ｂ上にそれぞれ第２の半導体装置３となる半導体装置３Ａ，３Ｂを積層固定する構造になっている。即ち、本実施例８は、最も面積の大きい第１の半導体装置２上に多数の中段の第３の半導体装置４を複数並列配置し、さらにこれら第３の半導体装置４上に上段の第２の半導体装置３をそれぞれ積層固定するものである。中段の第３の半導体装置は、下段の第１の半導体装置と上段の第２の半導体装置との間に複数段に亘って積層固定してさらに集積度を向上させるようにしてもよい。
本実施例８において、前記第１乃至第３の半導体装置のうち、一つの半導体装置の前記半導体基板はシリコン基板であり、他の一つの半導体装置の前記半導体基板は化合物半導体基板である。そして、それぞれの半導体基板に適した回路素子が形成されている。例えば、第１の半導体装置２の半導体基板６ａはシリコン基板であり、半導体装置３Ａの半導体基板６ｃＡは化合物半導体（例えば、ＧａＡｓ基板）である。中段及び上段の半導体装置において、その符号の殆どは省略する。しかし、説明で必要となった場合には、中段の第３の半導体装置４Ａ，４Ｂにあっては末尾にＡまたはＢを付けて示す。また、上段の第２の半導体装置３Ａ，３Ｂにあっては末尾にＡまたはＢを付けて示す。
なお、実施例８では、積層型半導体装置１に組み込む部品は全て半導体装置としたが、他の電子部品の積層固定であってもよい。例えば、抵抗，容量等のチップ部品、ＭＥＭＳ（Micro electro Mecanical System）、バイオチップ等を積層固定してもよい。また、半導体基板がシリコン基板であるもの、また半導体基板が化合物半導体基板であるものはさらに多くてもよい。
本実施例８によれば、更なる高集積化が達成される。
図２９は本発明の実施例９である積層型半導体装置をドウターボードに実装した状態の模式的断面図である。本実施例９では、実施例８において、第１の半導体装置２とその上の半導体装置４Ｂとの間に金属板６０を挟み、また半導体装置４Ｂと半導体装置３Ｂとの間に金属板７０を挟んだ例である。回路上、例えば、金属板７０はグランド電位になり、金属板６０はＶｃｃ等の電源電位（基準電位）となるように構成されている。
即ち、第１の半導体装置２と半導体装置４Ｂの間に絶縁用穴６１を有する金属板６０が介在されている。絶縁用穴６１の部分では、金属板６０に非接触の状態で第１の半導体装置２の上面の貫通電極１２ａと、半導体装置４Ｂの下面のポスト電極９ｃＢが、突起電極１３ａ及び突起電極１０ｃＢを介して電気的に接続されている。
また、第１の半導体装置２及び半導体装置４Ｂの金属板６０に対面する貫通電極１２ａと、半導体装置４Ｂの下面のポスト電極９ｃＢが、突起電極１３ａ及び突起電極１０ｃＢを介して電気的に接続されている。金属板６０の介在によって貫通電極１２ａとポスト電極９ｃＢとの距離が長くなることから、絶縁用穴６１の部分での接続に使用される突起電極１３ａ及び突起電極１０ｃＢは金属板６０に接続される突起電極１３ａ及び突起電極１０ｃＢよりも大きくなっている。
また、半導体装置４Ｂと半導体装置３Ｂの間にも絶縁用穴７１を有する金属板７０が介在されている。絶縁用穴７１の部分では、金属板７０に非接触の状態で半導体装置４Ｂの上面の貫通電極１２ｂＢと、半導体装置３Ｂの下面のポスト電極９ｂＢが、突起電極１３ｃＢ及び突起電極１０ｂＢを介して電気的に接続されている。また、半導体装置４Ｂ及び半導体装置３Ｂの金属板７０に対面する貫通電極１２ｃＢとポスト電極９ｂＢが、突起電極１３ｃＢ及び突起電極１０ｂＢを介して電気的に接続されている。金属板７０の介在によって貫通電極１２ｃＢとポスト電極９ｂＢとの距離が長くなることから、絶縁用穴７１の部分での接続に使用される突起電極１３ｃＢ及び突起電極１０ｂＢは金属板７０に接続される突起電極１３ｃＢ及び突起電極１０ｂＢよりも大きくなっている。
また、第１の半導体装置２と半導体装置４Ｂとの間の隙間はアンダーフィル層８０によって塞がれ、半導体装置４Ｂと半導体装置３Ｂとの間の隙間はアンダーフィル層８１によって塞がれている。
本実施例９によれば、グランド電位になる金属板７０、Ｖｃｃ等の電源電位（基準電位）となる金属板６０の存在によって、積層型半導体装置１の電源及びグランドが安定し、この結果、動作が安定し良好な電気特性を得ることができる。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。実施例では、ポスト電極をメッキで形成したが、スタッドバンプで形成してもよい。スタッドバンプ法は、金ワイヤを熱圧着法（ボールボンディング法）で電極パッドに接続してネイルヘッドを形成し、その後このネイルヘッドの付け根部分でワイヤを切断して形成する突起電極を幾段も重ねて形成する方式である。
本発明の実施例１である積層型半導体装置の模式的断面図である。 前記積層型半導体装置の外観を示す模式的斜視図である。 前記積層型半導体装置の模式的底面図である。 実施例１の積層型半導体装置の製造方法を示すフローチャートである。 前記製造方法において、ＩＣ等を形成した半導体基板に充填電極を形成した模式的断面図である。 前記充填電極及び多層配線部の下層部分を示す半導体基板の一部の模式的拡大断面図である。 前記充填電極及び多層配線部等を示す一部の模式的拡大断面図である。 前記半導体基板の第１の主面にポスト電極及び第１の絶縁層を形成した状態を示す模式的断面図である。 前記ポスト電極及び第１の絶縁層を形成した半導体基板の一部の模式的拡大断面図である。 実施例１の変形例である充填電極構造を示す一部の模式的拡大断面図である。 実施例１の他の変形例である充填電極構造を示す一部の模式的拡大断面図である。 前記第１の絶縁層の表面を所定厚さ除去してポスト電極を露出させた状態を示す模式的断面図である。 前記半導体基板の第２の主面を所定厚さ除去して充填電極を露出させて貫通電極とした状態を示す模式的断面図である。 前記半導体基板の第２の主面を所定厚さエッチングして貫通電極の先端を突出させた状態を示す模式的断面図である。 前記半導体基板の第２の主面に貫通電極の先端を露出させるように第２の絶縁層を形成した状態を示す模式的断面図である。 前記貫通電極及びポスト電極の先端に突起電極を形成した状態を示す模式的断面図である。 前記半導体基板を下面側にし、第１の絶縁層が上面側なるようにした半導体基板（半導体ウエハ）の模式的断面図である。 実施例１による積層型半導体装置をトレイに載置収容した模式的平面図である。 実施例１で形成した３種類の半導体装置（第１の半導体装置，第３の半導体装置及び第２の半導体装置）を積層順にそれぞれ離して示した模式図である。 実施例１による積層型半導体装置をドウターボードに実装した状態の模式的断面図である。 本発明の実施例２である積層型半導体装置の模式的断面図である。 本発明の実施例３である２層積層の積層型半導体装置の模式的断面図である。 本発明の実施例４である積層型半導体装置の製造方法の一部を示す各工程の断面図である。 本発明の実施例４である積層型半導体装置の製造方法の一部を示す各工程の断面図である。 本発明の実施例５である積層型半導体装置の製造方法の一部を示す各工程の断面図である。 本発明の実施例６である積層型半導体装置をドウターボードに実装した状態の模式的断面図である。 本発明の実施例７である積層型半導体装置をドウターボードに実装した状態の模式的断面図である。 本発明の実施例８である積層型半導体装置をドウターボードに実装した状態の模式的断面図である。 本発明の実施例９である積層型半導体装置をドウターボードに実装した状態の模式的断面図である。
符号の説明
１…積層型半導体装置、２…第１の半導体装置、３…第２の半導体装置、４…第３の半導体装置、５…外部電極端子、６ａ，６ｂ，６ｃ…半導体基板、７ａ，７ｂ，７ｃ…多層配線部、８ａ，８ｂ，８ｃ…第１の絶縁層、９…充填電極、１０ａ，１０ｂ，１０ｃ…突起電極、１１ａ，１１ｂ，１１ｃ…第２の絶縁層、１２ａ，１２ｂ，１２ｃ…貫通電極、１３ａ，１３ｂ，１３ｃ…突起電極、２１…第１のウエル、２２…第２のウエル、２３…ソース領域、２４…ドレイン領域、２５…絶縁ゲート膜、２６…ゲート電極、２７，２８…電極、２９…厚い酸化膜、３０…絶縁層、３１…配線層（配線）、３２…電極パッド、３３…孔、３４…絶縁膜、４０…トレイ、４１…収容窪、４５…ドウターボード、４６…バンプ電極、５０，５１，８０，８１…アンダーフィル層、６０，７０…金属板、６１，７１…絶縁用穴。

Claims (46)

  1. 下面に外部電極端子を有する第１の半導体装置と、前記第１の半導体装置と電気的に接続され前記第１の半導体装置上に固定される第２の半導体装置とからなる積層型半導体装置であって、
    前記第１の半導体装置は、
    半導体基板と、
    前記半導体基板の第１の主面側に形成された複数の回路素子及び前記回路素子に接続する配線を含む多層配線部と、
    前記多層配線部を覆う第１の絶縁層と、
    前記半導体基板の第１の主面の反対面になる第２の主面を覆う第２の絶縁層と、
    前記多層配線部のそれぞれ所定の配線上に形成され前記第１の絶縁層の表面に露出する複数のポスト電極と、
    前記多層配線部の所定深さから前記半導体基板及び前記第２の絶縁層を貫通して設けられ、前記半導体基板に絶縁膜を介して接触し、かつ前記多層配線部のそれぞれ所定の配線に接続される複数の貫通電極と、
    前記貫通電極に接続される前記外部電極端子を有し、
    前記第２の半導体装置は、
    半導体基板と、
    前記半導体基板の第１の主面側に形成された複数の回路素子及び前記回路素子に接続する配線を含む多層配線部と、
    前記多層配線部を覆う第１の絶縁層と、
    前記半導体基板の第１の主面の反対面になる第２の主面を覆う第２の絶縁層と、
    前記多層配線部のそれぞれ所定の配線上に形成され前記第１の絶縁層の表面に露出するポスト電極、または前記多層配線部の所定深さから前記半導体基板及び前記第２の絶縁層を貫通して設けられ、前記半導体基板に絶縁膜を介して接触し、かつ前記多層配線部のそれぞれ所定の配線に接続される複数の貫通電極とを少なくとも有し、
    前記第１の半導体装置は前記ポスト電極または前記貫通電極が下面になり、該下面の前記ポスト電極または前記貫通電極には前記外部電極端子が設けられ、前記第１の半導体装置の上面の前記ポスト電極または前記貫通電極に前記第２の半導体装置の下面の前記貫通電極または前記ポスト電極が接合体を介して電気的に接続されていることを特徴とする積層型半導体装置。
  2. 前記第１の半導体装置と前記第２の半導体装置との間に１乃至複数段に亘って積層固定される第３の半導体装置を有し、
    前記第３の半導体装置は、
    半導体基板と、
    前記半導体基板の第１の主面側に形成された複数の回路素子及び前記回路素子に接続する配線を含む多層配線部と、
    前記多層配線部を覆う第１の絶縁層と、
    前記半導体基板の第１の主面の反対面になる第２の主面を覆う第２の絶縁層と、
    前記多層配線部のそれぞれ所定の配線上に形成され前記第１の絶縁層の表面に露出する複数のポスト電極と、
    前記多層配線部の所定深さから前記半導体基板及び前記第２の絶縁層を貫通して設けられ、前記半導体基板に絶縁膜を介して接触し、かつ前記多層配線部のそれぞれ所定の配線に接続される複数の貫通電極とを有し、
    前記第３の半導体装置の上下面のポスト電極または貫通電極は、上段側の半導体装置及び下段側の半導体装置のポスト電極または貫通電極に接合体を介して電気的に接続されていることを特徴とする請求項１に記載の積層型半導体装置。
  3. 前記各段の半導体装置は単体となり、各半導体装置は同一寸法になって一致して重なりあっていることを特徴とする請求項１に記載の積層型半導体装置。
  4. 前記第１の半導体装置上に前記第１の半導体装置よりも小さい第２の半導体装置が複数個並列配置固定されていることを特徴とする請求項１に記載の積層型半導体装置。
  5. 前記第１の半導体装置の上面の各貫通電極または各ポスト電極は、前記第２の半導体装置の下面の各貫通電極または各ポスト電極に対応し、前記接合体を介してそれぞれ電気的に接続されていることを特徴とする請求項１に記載の積層型半導体装置。
  6. 前記第１の半導体装置の上面の各貫通電極または各ポスト電極と、前記第２の半導体装置の下面の各貫通電極または各ポスト電極との接合は前記接合体は使用されず、
    前記一方の半導体装置の前記接合に関与する前記ポスト電極または前記貫通電極が突出し、この突出部分が金属接合によって対面する半導体装置の前記ポスト電極または前記貫通電極に接続されていることを特徴とする請求項１に記載の積層型半導体装置。
  7. 前記ポスト電極はメッキ膜またはスタッドバンプ電極もしくはＣＶＤ膜で形成されていることを特徴とする請求項１に記載の積層型半導体装置。
  8. 前記第１の半導体装置と前記第２の半導体装置の間に絶縁用穴を有する金属板が介在され、前記絶縁用穴部分では、前記金属板に非接触の状態で前記第１の半導体装置の上面の前記貫通電極または前記ポスト電極と、前記第２の半導体装置の下面の前記貫通電極または前記ポスト電極が前記接合体を介して電気的に接続され、前記第１の半導体装置及び前記第２の半導体装置の前記金属板に対面する前記貫通電極及び前記ポスト電極が前記金属板に前記接合体を介して電気的に接続されていることを特徴とする請求項１に記載の積層型半導体装置。
  9. 前記金属板に前記半導体装置の電源電位またはグランド電位になる前記貫通電極または前記ポスト電極が接続されていることを特徴とする請求項８に記載の積層型半導体装置。
  10. 前記第１及び第２の半導体装置のうち、一つの半導体装置の前記半導体基板はシリコン基板であり、他の一つの半導体装置の前記半導体基板は化合物半導体基板であることを特徴とする請求項１に記載の積層型半導体装置。
  11. 前記貫通電極及び前記ポスト電極は銅，タングステン，チタン，ニッケル，アルミニウムあるいはそれらの合金で形成されていることを特徴とする請求項１に記載の積層型半導体装置。
  12. 前記第１の半導体装置と前記第２の半導体装置との間の隙間には絶縁性樹脂が充填されていることを特徴とする請求項１に記載の積層型半導体装置。
  13. 前記第２の半導体装置は、前記第１の半導体装置と同様に前記第１の絶縁層の表面に露出する複数のポスト電極と、前記第２の絶縁層の表面に露出する複数の貫通電極を有し、上面に位置する所定の前記ポスト電極または前記貫通電極の露出端には突起電極が形成されていることを特徴とする請求項１に記載の積層型半導体装置。
  14. 前記ポスト電極は、前記貫通電極よりも直径が大きいことを特徴とする請求項１に記載の積層型半導体装置。
  15. 前記回路素子は能動素子及び受動素子であることを特徴とする請求項１に記載の積層型半導体装置。
  16. 前記各半導体装置の前記半導体基板は５〜５０μｍ程度の厚さであり、前記第１の絶縁層の厚さは２０〜１００μｍ程度の厚さであることを特徴とする請求項１に記載の積層型半導体装置。
  17. 半導体基板と、
    前記半導体基板の第１の主面側に形成された複数の回路素子及び前記回路素子に接続する配線を含む多層配線部と、
    前記多層配線部を覆う第１の絶縁層と、
    前記半導体基板の第１の主面の反対面になる第２の主面を覆う第２の絶縁層と、
    前記多層配線部のそれぞれ所定の配線上に形成され前記第１の絶縁層の表面に露出する複数のポスト電極と、
    前記多層配線部の所定深さから前記半導体基板及び前記第２の絶縁層を貫通して設けられ、前記半導体基板に絶縁膜を介して接触し、かつ前記多層配線部のそれぞれ所定の配線に接続される複数の貫通電極とを有することを特徴とする半導体装置。
  18. 所定の前記ポスト電極及び前記貫通電極の露出端には突起電極が形成されていることを特徴とする請求項１７に記載の半導体装置。
  19. 前記ポスト電極は前記貫通電極の直径よりも大きいことを特徴とする請求項１７に記載の半導体装置。
  20. 前記ポスト電極はメッキ膜またはスタッドバンプ電極もしくはＣＶＤ膜で形成されていることを特徴とする請求項１７に記載の半導体装置。
  21. 前記貫通電極及び前記ポスト電極は銅，タングステン，チタン，ニッケル，アルミニウムあるいはそれらの合金で形成されていることを特徴とする請求項１７に記載の半導体装置。
  22. 前記回路素子は能動素子及び受動素子であることを特徴とする請求項１７に記載の半導体装置。
  23. 前記各半導体装置の前記半導体基板は５〜５０μｍ程度の厚さであり、前記第１の絶縁層の厚さは２０〜１００μｍ程度の厚さであることを特徴とする請求項１７に記載の半導体装置。
  24. 下面に外部電極端子を有する第１の半導体装置と、前記第１の半導体装置上に積層固定される第２の半導体装置を有し、前記両半導体装置が電気的に接続される積層型半導体装置の製造方法であって、
    （ａ）半導体基板の第１の主面に所定回路素子を含む製品形成部を複数整列配置形成する工程と、
    （ｂ）前記各製品形成部に前記回路素子に電気的に繋がる配線及び絶縁層を順次所定パターンに積層形成して多層配線部を形成する工程と、
    （ｃ）前記多層配線部を形成する段階において、前記多層配線部の所定深さから前記半導体基板の前記第１の主面の反対面になる第２の主面に向かい、かつ表面に絶縁膜を有する孔を複数形成するとともに、この孔に導体を充填して前記多層配線部の所定の配線に電気的に接続される充填電極を形成する工程と、
    （ｄ）前記多層配線部のそれぞれ所定の配線上にポスト電極を形成する工程と、
    （ｅ）前記半導体基板の第１の主面に前記ポスト電極を覆う第１の絶縁層を形成する工程と、
    （ｆ）前記第１の絶縁層の表面を所定厚さ除去して前記ポスト電極を露出させる工程と、（ｇ）前記半導体基板の第２の主面をその表面から所定厚さ除去して前記充填電極を露出させて貫通電極を形成する工程と、
    （ｈ）前記半導体基板の第２の主面を所定厚さエッチング除去して前記貫通電極を所定の長さ突出させる工程と、
    （ｉ）前記貫通電極の先端を露出させる状態で前記半導体基板の第２の主面に所定の厚さの第２の絶縁層を形成する工程と、
    （ｊ）前記半導体基板を前記第１及び第２の絶縁層を含めて縦横に切断して前記各製品形成部を分割する工程と、
    （ｋ）前記工程（ｉ）の後、または前記工程（ｊ）の後に、前記貫通電極及び前記ポスト電極のうちの所定の露出端に突起電極を形成する工程とを有し、
    前記工程（ａ）乃至工程（ｋ）によって前記第１の半導体装置を形成し、
    前記工程（ａ）乃至工程（ｋ）における工程の選択によって、前記貫通電極または前記ポスト電極を少なくとも有する前記第２の半導体装置を形成し、
    つぎに、前記第１の半導体装置を前記貫通電極または前記ポスト電極が下面になるようにして前記外部電極端子とした後、前記第２の半導体装置の下面の前記貫通電極または前記ポスト電極と、前記第１の半導体装置の上面の前記貫通電極または前記ポスト電極を前記突起電極の一時的溶融処理によって電気的に接続して積層型半導体装置を製造することを特徴とする積層型半導体装置の製造方法。
  25. 前記貫通電極のみを有する前記第２の半導体装置は、
    前記半導体基板の第１の主面に所定回路素子を含む製品形成部を複数整列配置形成する工程と、
    前記各製品形成部に前記回路素子に電気的に繋がる配線及び絶縁層を順次所定パターンに積層形成して多層配線部を形成する工程と、
    前記多層配線部を形成する段階において、前記多層配線部の所定深さから前記半導体基板の前記第１の主面の反対面になる第２の主面に向かい、かつ表面に絶縁膜を有する孔を複数形成するとともに、この孔に導体を充填して前記多層配線部の所定の配線に電気的に接続される充填電極を形成する工程と、
    前記半導体基板の第１の主面に第１の絶縁層を形成する工程と、
    前記半導体基板の第２の主面をその表面から所定厚さ除去して前記充填電極を露出させて貫通電極を形成する工程と、
    前記半導体基板の第２の主面を所定厚さエッチング除去して前記貫通電極を所定の長さ突出させる工程と、
    前記貫通電極の先端を露出させる状態で前記半導体基板の第２の主面に所定の厚さに第２の絶縁層を形成する工程と、
    前記貫通電極の露出部分に突起電極を形成する工程と、
    前記半導体基板を前記第１及び第２の絶縁層を含めて縦横に切断して前記各製品形成部を分割する工程とによって形成することを特徴とする請求項２４に記載の積層型半導体装置の製造方法。
  26. 前記ポスト電極のみを有する前記第２の半導体装置は、
    半導体基板の第１の主面に所定回路素子を含む製品形成部を複数整列配置形成する工程と、
    前記各製品形成部に前記回路素子に電気的に繋がる配線及び絶縁層を順次所定パターンに積層形成して多層配線部を形成する工程と、
    前記多層配線部のそれぞれ所定の配線上にポスト電極を形成する工程と、
    前記半導体基板の第１の主面に前記ポスト電極を覆う第１の絶縁層を形成する工程と、
    前記第１の絶縁層の表面を所定厚さ除去して前記ポスト電極を露出させる工程と、
    前記半導体基板の第２の主面をその表面から所定厚さ除去して前記半導体基板を薄くする工程と、
    前記半導体基板の第２の主面に所定の厚さの第２の絶縁層を形成する工程と、
    前記ポスト電極の露出部分に突起電極を形成する工程と、
    前記半導体基板を前記第１及び第２の絶縁層を含めて縦横に切断して前記各製品形成部を分割する工程とによって形成することを特徴とする請求項２４に記載の積層型半導体装置の製造方法。
  27. 前記工程（ａ）乃至工程（ｋ）によって前記第１の半導体装置と前記第２の半導体装置との間に積層固定される１乃至複数の第３の半導体装置を積層固定する工程を有し、
    前記第３の半導体装置の一面に設けられる充填電極は対面する半導体装置の充填電極またはポスト電極に対応するように形成し、
    前記第３の半導体装置の他面に設けられるポスト電極は対面する半導体装置の充填電極またはポスト電極に対応するように形成することを特徴とする請求項２４に記載の積層型半導体装置の製造方法。
  28. 前記第１の半導体装置上に前記第１の半導体装置よりも小さい第２の半導体装置を複数個並列配置固定することを特徴とする請求項２４に記載の積層型半導体装置の製造方法。
  29. 前記第１の半導体装置の上面の各充填電極または各ポスト電極が、前記第２の半導体装置の下面の各充填電極または各ポスト電極に対応するように形成することを特徴とする請求項２４に記載の積層型半導体装置の製造方法。
  30. 前記工程（ｅ）において、前記第１の絶縁層を形成する際、樹脂の硬化処理を不十分な第１次硬化処理とし、
    前記工程（ｆ）において、前記第１の絶縁層の表面に前記ポスト電極を露出させた後、前記第１の絶縁層の硬化収縮を伴う第２次硬化処理を行い、前記第１の絶縁層の表面に前記ポスト電極の先端を突出させ、
    前記第１の半導体装置上に前記第２の半導体装置を積層固定する際、前記ポスト電極の突出部分に超音波振動を加え、対面する前記充填電極または前記ポスト電極に金属接合によって接続させることを特徴とする請求項２４に記載の積層型半導体装置の製造方法。
  31. 前記ポスト電極をメッキ膜またはスタッドバンプ電極もしくはＣＶＤ膜で形成することを特徴とする請求項２４に記載の積層型半導体装置の製造方法。
  32. 前記第１の半導体装置と前記第２の半導体装置の間に絶縁用穴を有する金属板を介在させ、
    前記絶縁用穴部分では、前記金属板に非接触の状態で前記第１の半導体装置の上面の前記充填電極または前記ポスト電極と、前記第２の半導体装置の下面の前記充填電極または前記ポスト電極を前記突起電極の一時的溶融処理によって電気的に接続し、前記第１の半導体装置及び前記第２の半導体装置の前記金属板に対面する前記貫通電極及び前記ポスト電極を前記突起電極の一時的溶融処理によって前記金属板に電気的に接続することを特徴とする請求項２４に記載の積層型半導体装置の製造方法。
  33. 前記金属板に前記半導体装置の電源電位またはグランド電位になる前記充填電極または前記ポスト電極を接続することを特徴とする請求項３２に記載の積層型半導体装置の製造方法。
  34. 前記第１の半導体装置と前記第２の半導体装置との間の隙間に絶縁性樹脂を充填しかつ硬化させることを特徴とする請求項２４に記載の積層型半導体装置の製造方法。
  35. 前記第１及び第２の半導体装置のうち、一つの半導体装置は前記半導体基板としてシリコン基板を使用して前記回路素子を形成し、他の一つの半導体装置は前記半導体基板として化合物半導体基板を使用して前記回路素子を形成することを特徴とする請求項２４に記載の積層型半導体装置の製造方法。
  36. 前記第２の半導体装置の製造においては、前記第１の半導体装置と同様に前記第１の絶縁層の表面に露出する複数のポスト電極と、前記第２の絶縁層の表面に露出する複数の貫通電極を形成し、上面となる前記ポスト電極または前記貫通電極の所定の露出端に突起電極を設けることを特徴とする請求項２４に記載の積層型半導体装置。
  37. 前記ポスト電極を前記貫通電極よりも直径が大きくなるように形成することを特徴とする請求項２４に記載の積層型半導体装置。
  38. 前記回路素子として、能動素子及び受動素子を形成することを特徴とする請求項２４に記載の積層型半導体装置の製造方法。
  39. 前記工程（ｅ）において、２０〜１００μｍ程度の厚さに前記第１の絶縁層を形成し、
    前記工程（ｃ）において、５〜５０μｍ程度の深さの前記孔を形成し、
    前記工程（ｆ）において、２０〜１００μｍ程度の厚さの前記ポスト電極を形成し、
    前記工程（ｇ）において、５〜５０μｍ程度の厚さの貫通電極を形成することを特徴とする請求項２４に記載の積層型半導体装置の製造方法。
  40. （ａ）半導体基板の第１の主面に所定回路素子を含む製品形成部を複数整列配置形成する工程と、
    （ｂ）前記各製品形成部に前記回路素子に電気的に繋がる配線及び絶縁層を順次所定パターンに積層形成して多層配線部を形成する工程と、
    （ｃ）前記多層配線部を形成する段階において、前記多層配線部の所定深さから前記半導体基板の前記第１の主面の反対面になる第２の主面に向かい、かつ表面に絶縁膜を有する孔を複数形成するとともに、この孔に導体を充填して前記多層配線部の所定の配線に電気的に接続される充填電極を形成する工程と、
    （ｄ）前記多層配線部のそれぞれ所定の配線上にポスト電極を形成する工程と、
    （ｅ）前記半導体基板の第１の主面に前記ポスト電極を覆う第１の絶縁層を形成する工程と、
    （ｆ）前記第１の絶縁層の表面を所定厚さ除去して前記ポスト電極を露出させる工程と、（ｇ）前記半導体基板の第２の主面をその表面から所定厚さ除去して前記充填電極を露出させて貫通電極を形成する工程と、
    （ｈ）前記半導体基板の第２の主面を所定厚さエッチング除去して前記貫通電極を所定の長さ突出させる工程と、
    （ｉ）前記半導体基板の第２の主面に所定の厚さの第２の絶縁層を形成して前記貫通電極の先端を露出させる工程と、
    （ｊ）前記半導体基板を前記第１及び第２の絶縁層を含めて縦横に切断して前記各製品形成部を分割する工程とを有することを特徴とする半導体装置の製造方法。
  41. 前記工程（ｅ）において、前記第１の絶縁層を形成する際、樹脂の硬化処理を不十分な第１次硬化処理とし、
    前記工程（ｆ）において、前記第１の絶縁層の表面に前記ポスト電極を露出させた後、前記第１の絶縁層の硬化収縮を伴う第２次硬化処理を行い、前記第１の絶縁層の表面に前記ポスト電極の先端を突出させることを特徴とする請求項４０に記載の半導体装置の製造方法。
  42. 前記工程（ｉ）の後、または前記工程（ｊ）の後、前記貫通電極及び前記ポスト電極の所定の露出部分に突起電極を形成することを特徴とする請求項４０に記載の半導体装置の製造方法。
  43. 前記ポスト電極を前記貫通電極よりも直径が大きくなるように形成することを特徴とする請求項４０に記載の半導体装置の製造方法。
  44. 前記ポスト電極をメッキ膜またはスタッドバンプ電極もしくはＣＶＤ膜で形成することを特徴とする請求項４０に記載の半導体装置の製造方法。
  45. 前記回路素子は能動素子及び受動素子であることを特徴とする請求項４０に記載の半導体装置の製造方法。
  46. 前記工程（ｅ）において、２０〜１００μｍ程度の厚さに前記第１の絶縁層を形成し、
    前記工程（ｃ）において、５〜５０μｍ程度の深さの前記孔を形成し、
    前記工程（ｆ）において、２０〜１００μｍ程度の厚さの前記ポスト電極を形成し、
    前記工程（ｇ）において、５〜５０μｍ程度の厚さの貫通電極を形成することを特徴とする請求項４０に記載の半導体装置の製造方法。
JP2003370651A 2003-10-30 2003-10-30 半導体装置及びその製造方法 Expired - Lifetime JP4340517B2 (ja)

Priority Applications (14)

Application Number Priority Date Filing Date Title
JP2003370651A JP4340517B2 (ja) 2003-10-30 2003-10-30 半導体装置及びその製造方法
TW093122757A TWI408795B (zh) 2003-10-30 2004-07-29 Semiconductor device and manufacturing method thereof
CN2004800324876A CN1875481B (zh) 2003-10-30 2004-08-10 半导体装置及其制造方法
EP04771441.5A EP1686623B1 (en) 2003-10-30 2004-08-10 Semiconductor device and process for fabricating the same
KR1020067008477A KR100814177B1 (ko) 2003-10-30 2004-08-10 반도체 장치 및 그 제조방법
PCT/JP2004/011454 WO2005043622A1 (ja) 2003-10-30 2004-08-10 半導体装置及びその製造方法
US10/577,863 US7944058B2 (en) 2003-10-30 2005-11-21 Semiconductor device and process for fabricating the same
US13/093,220 US8664666B2 (en) 2003-10-30 2011-04-25 Semiconductor device and process for fabricating the same
US14/157,093 US9093431B2 (en) 2003-10-30 2014-01-16 Semiconductor device and process for fabricating the same
US14/743,103 US9559041B2 (en) 2003-10-30 2015-06-18 Semiconductor device and process for fabricating the same
US15/384,658 US9887147B2 (en) 2003-10-30 2016-12-20 Semiconductor device and process for fabricating the same
US15/852,388 US10199310B2 (en) 2003-10-30 2017-12-22 Semiconductor device and process for fabricating the same
US16/224,846 US10559521B2 (en) 2003-10-30 2018-12-19 Semiconductor device and process for fabricating the same
US16/748,020 US11127657B2 (en) 2003-10-30 2020-01-21 Semiconductor device and process for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003370651A JP4340517B2 (ja) 2003-10-30 2003-10-30 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2005136187A true JP2005136187A (ja) 2005-05-26
JP4340517B2 JP4340517B2 (ja) 2009-10-07

Family

ID=34543886

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003370651A Expired - Lifetime JP4340517B2 (ja) 2003-10-30 2003-10-30 半導体装置及びその製造方法

Country Status (7)

Country Link
US (8) US7944058B2 (ja)
EP (1) EP1686623B1 (ja)
JP (1) JP4340517B2 (ja)
KR (1) KR100814177B1 (ja)
CN (1) CN1875481B (ja)
TW (1) TWI408795B (ja)
WO (1) WO2005043622A1 (ja)

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008113045A (ja) * 2008-02-04 2008-05-15 Texas Instr Japan Ltd 半導体装置の製造方法
JPWO2006059589A1 (ja) * 2004-11-30 2008-08-07 国立大学法人九州工業大学 パッケージングされた積層型半導体装置及びその製造方法
JP2009094304A (ja) * 2007-10-10 2009-04-30 Casio Comput Co Ltd 半導体装置の製造方法
US7618847B2 (en) 2007-08-14 2009-11-17 Elpida Memory, Inc. Bonding method of semiconductor and laminated structure fabricated thereby
US7816264B2 (en) 2007-07-13 2010-10-19 Disco Corporation Wafer processing method
JP2011040511A (ja) * 2009-08-10 2011-02-24 Disco Abrasive Syst Ltd ウエーハの研削方法
DE102011080360A1 (de) 2010-08-09 2012-02-09 Mitsubishi Electric Corp. Halbleitervorrichtung, Halbleiterschaltungssubstrat und Verfahren zur Herstellung eines Halbleiterschaltungssubstrats
US8129277B2 (en) 2007-06-28 2012-03-06 Disco Corporation Method of machining wafer
JP2012520568A (ja) * 2009-03-12 2012-09-06 マイクロン テクノロジー， インク． マスクを使用せずに導電性ビアに対して裏面位置合わせを行うことによる半導体構成部品の製造方法
US8367466B2 (en) 2007-09-14 2013-02-05 Spansion Llc Manufacturing stacked semiconductor device
WO2013027832A1 (ja) * 2011-08-24 2013-02-28 住友ベークライト株式会社 半導体装置の製造方法、ブロック積層体及び逐次積層体
JP2013520786A (ja) * 2010-02-22 2013-06-06 ジャコブ，アンドレアス 半導体モジュールを製造するための方法およびシステム
JP2013197470A (ja) * 2012-03-22 2013-09-30 Fujitsu Ltd 貫通電極の形成方法
US8557700B2 (en) 2008-05-09 2013-10-15 Invensas Corporation Method for manufacturing a chip-size double side connection package
US8952498B2 (en) 2011-03-30 2015-02-10 Ps4 Luxco S.A.R.L. Semiconductor device having plural stacked chips
JP2015032679A (ja) * 2013-08-02 2015-02-16 株式会社岡本工作機械製作所 半導体装置の製造方法
US9136204B2 (en) 2012-03-05 2015-09-15 Ps4 Luxco S.A.R.L. Semiconductor device having penetrating electrodes each penetrating through substrate
US9465068B2 (en) 2012-07-20 2016-10-11 Elpida Memory, Inc. Test method for semiconductor device having stacked plural semiconductor chips
KR20180041585A (ko) 2016-10-14 2018-04-24 가부시기가이샤 디스코 웨이퍼의 가공 방법
US10181447B2 (en) 2017-04-21 2019-01-15 Invensas Corporation 3D-interconnect
US12040284B2 (en) 2021-11-12 2024-07-16 Invensas Llc 3D-interconnect with electromagnetic interference (“EMI”) shield and/or antenna

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100818088B1 (ko) * 2006-06-29 2008-03-31 주식회사 하이닉스반도체 반도체 패키지 및 그 제조 방법
KR100761468B1 (ko) 2006-07-13 2007-09-27 삼성전자주식회사 반도체 장치 및 그 형성 방법
US7544605B2 (en) * 2006-11-21 2009-06-09 Freescale Semiconductor, Inc. Method of making a contact on a backside of a die
JP2010515275A (ja) * 2006-12-29 2010-05-06 キューファー アセット リミテッド． エル．エル．シー． スルーチップ接続を有するフロントエンドプロセス済ウェハ
JP5143451B2 (ja) * 2007-03-15 2013-02-13 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US8367471B2 (en) * 2007-06-15 2013-02-05 Micron Technology, Inc. Semiconductor assemblies, stacked semiconductor devices, and methods of manufacturing semiconductor assemblies and stacked semiconductor devices
EP2096115A1 (en) * 2008-02-26 2009-09-02 Nestec S.A. Oligosaccharide ingredient
US7791174B2 (en) * 2008-03-07 2010-09-07 Advanced Inquiry Systems, Inc. Wafer translator having a silicon core isolated from signal paths by a ground plane
US20090224410A1 (en) * 2008-03-07 2009-09-10 Advanced Inquiry Systems, Inc. Wafer translator having a silicon core fabricated with printed circuit board manufacturing techniques
US8298914B2 (en) * 2008-08-19 2012-10-30 International Business Machines Corporation 3D integrated circuit device fabrication using interface wafer as permanent carrier
JP4766143B2 (ja) 2008-09-15 2011-09-07 株式会社デンソー 半導体装置およびその製造方法
WO2010035379A1 (ja) * 2008-09-26 2010-04-01 パナソニック株式会社 半導体装置及びその製造方法
JP5331427B2 (ja) 2008-09-29 2013-10-30 株式会社日立製作所 半導体装置
US8329578B2 (en) * 2009-03-27 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Via structure and via etching process of forming the same
WO2010114687A1 (en) 2009-03-30 2010-10-07 Megica Corporation Integrated circuit chip using top post-passivation technology and bottom structure technology
CN102473684B (zh) * 2009-07-30 2014-09-17 高通股份有限公司 ***级封装
JP2011043377A (ja) * 2009-08-20 2011-03-03 Tokyo Electron Ltd 検査用接触構造体
US8252665B2 (en) * 2009-09-14 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Protection layer for adhesive material at wafer edge
US8907457B2 (en) * 2010-02-08 2014-12-09 Micron Technology, Inc. Microelectronic devices with through-substrate interconnects and associated methods of manufacturing
JP2012064891A (ja) * 2010-09-17 2012-03-29 Toshiba Corp 半導体装置及びその製造方法
US8441112B2 (en) * 2010-10-01 2013-05-14 Headway Technologies, Inc. Method of manufacturing layered chip package
KR101243304B1 (ko) * 2011-07-20 2013-03-13 전자부품연구원 인터포저 및 그의 제조 방법
JP5912616B2 (ja) * 2012-02-08 2016-04-27 株式会社ジェイデバイス 半導体装置及びその製造方法
USD758372S1 (en) * 2013-03-13 2016-06-07 Nagrastar Llc Smart card interface
USD759022S1 (en) * 2013-03-13 2016-06-14 Nagrastar Llc Smart card interface
US9443758B2 (en) * 2013-12-11 2016-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Connecting techniques for stacked CMOS devices
WO2015198865A1 (ja) * 2014-06-23 2015-12-30 株式会社村田製作所 樹脂基板組合せ構造体
KR102298728B1 (ko) 2014-08-19 2021-09-08 삼성전자주식회사 반도체 패키지
KR102254104B1 (ko) * 2014-09-29 2021-05-20 삼성전자주식회사 반도체 패키지
KR101974763B1 (ko) * 2015-01-13 2019-05-02 데쿠세리아루즈 가부시키가이샤 다층 기판
US11901325B2 (en) 2015-01-13 2024-02-13 Dexerials Corporation Multilayer substrate
USD864968S1 (en) 2015-04-30 2019-10-29 Echostar Technologies L.L.C. Smart card interface
WO2017039275A1 (ko) * 2015-08-31 2017-03-09 한양대학교 산학협력단 반도체 패키지 구조체, 및 그 제조 방법
KR102497205B1 (ko) * 2016-03-03 2023-02-09 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
EP3290399B1 (en) * 2016-08-29 2022-03-02 Infineon Technologies AG Method for producing a metal-ceramic substrate with a least one via
CN108123142B (zh) 2016-11-28 2022-01-04 财团法人工业技术研究院 抗腐蚀结构及包含其抗腐蚀结构的燃料电池
JP6862820B2 (ja) * 2016-12-26 2021-04-21 セイコーエプソン株式会社 超音波デバイス及び超音波装置
CN112164688B (zh) * 2017-07-21 2023-06-13 联华电子股份有限公司 芯片堆叠结构及管芯堆叠结构的制造方法
US11183765B2 (en) 2020-02-05 2021-11-23 Samsung Electro-Mechanics Co., Ltd. Chip radio frequency package and radio frequency module
US11101840B1 (en) * 2020-02-05 2021-08-24 Samsung Electro-Mechanics Co., Ltd. Chip radio frequency package and radio frequency module
TWI733331B (zh) * 2020-02-11 2021-07-11 華邦電子股份有限公司 半導體元件及其製造方法
JP2021136514A (ja) * 2020-02-25 2021-09-13 株式会社村田製作所 高周波モジュール及び通信装置
JP7357288B2 (ja) * 2020-03-06 2023-10-06 本田技研工業株式会社 半導体装置の製造方法
US11309267B2 (en) 2020-07-15 2022-04-19 Winbond Electronics Corp. Semiconductor device including uneven contact in passivation layer and method of manufacturing the same

Family Cites Families (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3746934A (en) * 1971-05-06 1973-07-17 Siemens Ag Stack arrangement of semiconductor chips
US4661202A (en) * 1984-02-14 1987-04-28 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US5382827A (en) * 1992-08-07 1995-01-17 Fujitsu Limited Functional substrates for packaging semiconductor chips
DE4314907C1 (de) * 1993-05-05 1994-08-25 Siemens Ag Verfahren zur Herstellung von vertikal miteinander elektrisch leitend kontaktierten Halbleiterbauelementen
US5627106A (en) * 1994-05-06 1997-05-06 United Microelectronics Corporation Trench method for three dimensional chip connecting during IC fabrication
US5783870A (en) * 1995-03-16 1998-07-21 National Semiconductor Corporation Method for connecting packages of a stacked ball grid array structure
JPH1027824A (ja) * 1996-02-23 1998-01-27 Matsushita Electric Ind Co Ltd 突起電極を有する半導体装置及びその製造方法
EP0821407A3 (en) * 1996-02-23 1998-03-04 Matsushita Electric Industrial Co., Ltd. Semiconductor devices having protruding contacts and method for making the same
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
JP4011695B2 (ja) * 1996-12-02 2007-11-21 株式会社東芝 マルチチップ半導体装置用チップおよびその形成方法
JP3920399B2 (ja) * 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
JPH11307689A (ja) * 1998-02-17 1999-11-05 Seiko Epson Corp 半導体装置、半導体装置用基板及びこれらの製造方法並びに電子機器
JP3563604B2 (ja) * 1998-07-29 2004-09-08 株式会社東芝 マルチチップ半導体装置及びメモリカード
DE19853703A1 (de) * 1998-11-20 2000-05-25 Giesecke & Devrient Gmbh Verfahren zur Herstellung eines beidseitig prozessierten integrierten Schaltkreises
EP1041624A1 (en) * 1999-04-02 2000-10-04 Interuniversitair Microelektronica Centrum Vzw Method of transferring ultra-thin substrates and application of the method to the manufacture of a multilayer thin film device
JP2001102523A (ja) * 1999-09-28 2001-04-13 Sony Corp 薄膜デバイスおよびその製造方法
JP2001127243A (ja) * 1999-10-26 2001-05-11 Sharp Corp 積層半導体装置
JP2001177051A (ja) * 1999-12-20 2001-06-29 Toshiba Corp 半導体装置及びシステム装置
JP2001250913A (ja) 1999-12-28 2001-09-14 Mitsumasa Koyanagi ３次元半導体集積回路装置及びその製造方法
JP3548082B2 (ja) * 2000-03-30 2004-07-28 三洋電機株式会社 半導体装置及びその製造方法
JP3736789B2 (ja) * 2000-04-10 2006-01-18 Ｎｅｃトーキン栃木株式会社 密閉型電池
KR100364635B1 (ko) * 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
JP2002305282A (ja) * 2001-04-06 2002-10-18 Shinko Electric Ind Co Ltd 半導体素子とその接続構造及び半導体素子を積層した半導体装置
JP2003004657A (ja) 2001-06-25 2003-01-08 Hitachi Ltd 観察作業支援システム
BR0211321A (pt) * 2001-07-02 2004-07-13 Virtek Laser Systems Inc Método e aparelho de ablação de uma abertura em um substrato não metálico, duro e peça de trabalho não metálica, dura, lìmpida
JP3725453B2 (ja) 2001-07-27 2005-12-14 株式会社東芝 半導体装置
JP4917225B2 (ja) * 2001-09-28 2012-04-18 ローム株式会社 半導体装置
JP3655242B2 (ja) * 2002-01-04 2005-06-02 株式会社東芝 半導体パッケージ及び半導体実装装置
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
JP4005813B2 (ja) * 2002-01-28 2007-11-14 株式会社東芝 半導体装置
US20030183943A1 (en) * 2002-03-28 2003-10-02 Swan Johanna M. Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
JP2003297956A (ja) * 2002-04-04 2003-10-17 Toshiba Corp 半導体記憶装置及びその製造方法
JP4212293B2 (ja) * 2002-04-15 2009-01-21 三洋電機株式会社 半導体装置の製造方法
JP2003318178A (ja) * 2002-04-24 2003-11-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP3908147B2 (ja) * 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置及びその製造方法
JP4035034B2 (ja) * 2002-11-29 2008-01-16 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP4181893B2 (ja) 2003-02-24 2008-11-19 株式会社神戸製鋼所 溶銑の精錬方法
JP4248928B2 (ja) * 2003-05-13 2009-04-02 ローム株式会社 半導体チップの製造方法、半導体装置の製造方法、半導体チップ、および半導体装置
KR100537892B1 (ko) * 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
JP4120562B2 (ja) * 2003-10-31 2008-07-16 沖電気工業株式会社 受動素子チップ、高集積モジュール、受動素子チップの製造方法、及び高集積モジュールの製造方法。
KR100621992B1 (ko) * 2003-11-19 2006-09-13 삼성전자주식회사 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지
JP3990347B2 (ja) * 2003-12-04 2007-10-10 ローム株式会社 半導体チップおよびその製造方法、ならびに半導体装置
JP4074862B2 (ja) * 2004-03-24 2008-04-16 ローム株式会社 半導体装置の製造方法、半導体装置、および半導体チップ
JP4441328B2 (ja) * 2004-05-25 2010-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
WO2005122230A1 (ja) * 2004-06-07 2005-12-22 Kyushu Institute Of Technology 銅表面の処理方法及び銅パターン配線形成方法、並びに該方法を用いて作成された半導体装置
JP4365750B2 (ja) * 2004-08-20 2009-11-18 ローム株式会社 半導体チップの製造方法、および半導体装置の製造方法
JP4813035B2 (ja) * 2004-10-01 2011-11-09 新光電気工業株式会社 貫通電極付基板の製造方法
US20070262470A1 (en) * 2004-10-21 2007-11-15 Matsushita Electric Industrial Co., Ltd. Module With Built-In Semiconductor And Method For Manufacturing The Module
US7576413B2 (en) * 2004-11-30 2009-08-18 Kyushu Institute Of Technology Packaged stacked semiconductor device and method for manufacturing the same
JP4504798B2 (ja) * 2004-12-16 2010-07-14 パナソニック株式会社 多段構成半導体モジュール
JP4507101B2 (ja) * 2005-06-30 2010-07-21 エルピーダメモリ株式会社 半導体記憶装置及びその製造方法
JP4553813B2 (ja) * 2005-08-29 2010-09-29 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
KR100621438B1 (ko) * 2005-08-31 2006-09-08 삼성전자주식회사 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법
JP2007123524A (ja) * 2005-10-27 2007-05-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板
US20070126085A1 (en) * 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
JP4753725B2 (ja) * 2006-01-20 2011-08-24 エルピーダメモリ株式会社 積層型半導体装置
JP2007234881A (ja) * 2006-03-01 2007-09-13 Oki Electric Ind Co Ltd 半導体チップを積層した半導体装置及びその製造方法
KR100753415B1 (ko) * 2006-03-17 2007-08-30 주식회사 하이닉스반도체 스택 패키지
US8124429B2 (en) * 2006-12-15 2012-02-28 Richard Norman Reprogrammable circuit board with alignment-insensitive support for multiple component contact types
JP5143451B2 (ja) * 2007-03-15 2013-02-13 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
KR100874926B1 (ko) * 2007-06-07 2008-12-19 삼성전자주식회사 스택 모듈, 이를 포함하는 카드 및 이를 포함하는 시스템
TWI422009B (zh) * 2010-07-08 2014-01-01 Nat Univ Tsing Hua 多晶片堆疊結構

Cited By (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2006059589A1 (ja) * 2004-11-30 2008-08-07 国立大学法人九州工業大学 パッケージングされた積層型半導体装置及びその製造方法
JP4783906B2 (ja) * 2004-11-30 2011-09-28 国立大学法人九州工業大学 パッケージングされた積層型半導体装置及びその製造方法
US8129277B2 (en) 2007-06-28 2012-03-06 Disco Corporation Method of machining wafer
US7816264B2 (en) 2007-07-13 2010-10-19 Disco Corporation Wafer processing method
US7618847B2 (en) 2007-08-14 2009-11-17 Elpida Memory, Inc. Bonding method of semiconductor and laminated structure fabricated thereby
US8367466B2 (en) 2007-09-14 2013-02-05 Spansion Llc Manufacturing stacked semiconductor device
JP2009094304A (ja) * 2007-10-10 2009-04-30 Casio Comput Co Ltd 半導体装置の製造方法
JP2008113045A (ja) * 2008-02-04 2008-05-15 Texas Instr Japan Ltd 半導体装置の製造方法
US8557700B2 (en) 2008-05-09 2013-10-15 Invensas Corporation Method for manufacturing a chip-size double side connection package
US9984961B2 (en) 2008-05-09 2018-05-29 Invensas Corporation Chip-size, double side connection package and method for manufacturing the same
US10748840B2 (en) 2008-05-09 2020-08-18 Invensas Corporation Chip-size, double side connection package and method for manufacturing the same
JP2012520568A (ja) * 2009-03-12 2012-09-06 マイクロン テクノロジー， インク． マスクを使用せずに導電性ビアに対して裏面位置合わせを行うことによる半導体構成部品の製造方法
JP2011040511A (ja) * 2009-08-10 2011-02-24 Disco Abrasive Syst Ltd ウエーハの研削方法
US9978703B2 (en) 2010-02-22 2018-05-22 Regibus Max Microelectronics Llc Method and a system for producing a semi-conductor module
JP2013520786A (ja) * 2010-02-22 2013-06-06 ジャコブ，アンドレアス 半導体モジュールを製造するための方法およびシステム
US9165907B2 (en) 2010-02-22 2015-10-20 Interposers Gmbh Method and a system for producing a semi-conductor module
US8471377B2 (en) 2010-08-09 2013-06-25 Mitsubishi Electric Corporation Semiconductor device and semiconductor circuit substrate
DE102011080360A1 (de) 2010-08-09 2012-02-09 Mitsubishi Electric Corp. Halbleitervorrichtung, Halbleiterschaltungssubstrat und Verfahren zur Herstellung eines Halbleiterschaltungssubstrats
US8952498B2 (en) 2011-03-30 2015-02-10 Ps4 Luxco S.A.R.L. Semiconductor device having plural stacked chips
WO2013027832A1 (ja) * 2011-08-24 2013-02-28 住友ベークライト株式会社 半導体装置の製造方法、ブロック積層体及び逐次積層体
US9349714B2 (en) 2011-08-24 2016-05-24 Sumitomo Bakelite Co., Ltd. Method of manufacturing semiconductor device, block stacked body, and sequential stacked body
US9136204B2 (en) 2012-03-05 2015-09-15 Ps4 Luxco S.A.R.L. Semiconductor device having penetrating electrodes each penetrating through substrate
JP2013197470A (ja) * 2012-03-22 2013-09-30 Fujitsu Ltd 貫通電極の形成方法
US9465068B2 (en) 2012-07-20 2016-10-11 Elpida Memory, Inc. Test method for semiconductor device having stacked plural semiconductor chips
JP2015032679A (ja) * 2013-08-02 2015-02-16 株式会社岡本工作機械製作所 半導体装置の製造方法
KR20180041585A (ko) 2016-10-14 2018-04-24 가부시기가이샤 디스코 웨이퍼의 가공 방법
US10181447B2 (en) 2017-04-21 2019-01-15 Invensas Corporation 3D-interconnect
US11031362B2 (en) 2017-04-21 2021-06-08 Invensas Corporation 3D-interconnect
US11929337B2 (en) 2017-04-21 2024-03-12 Invensas Llc 3D-interconnect
US12040284B2 (en) 2021-11-12 2024-07-16 Invensas Llc 3D-interconnect with electromagnetic interference (“EMI”) shield and/or antenna

Also Published As

Publication number Publication date
US9559041B2 (en) 2017-01-31
US20140131891A1 (en) 2014-05-15
US9887147B2 (en) 2018-02-06
CN1875481B (zh) 2010-04-28
EP1686623A1 (en) 2006-08-02
CN1875481A (zh) 2006-12-06
US20180122722A1 (en) 2018-05-03
JP4340517B2 (ja) 2009-10-07
US10199310B2 (en) 2019-02-05
US7944058B2 (en) 2011-05-17
US8664666B2 (en) 2014-03-04
KR100814177B1 (ko) 2008-03-14
EP1686623B1 (en) 2020-02-19
TW200515586A (en) 2005-05-01
KR20060069525A (ko) 2006-06-21
US11127657B2 (en) 2021-09-21
EP1686623A4 (en) 2007-07-11
US20170103938A1 (en) 2017-04-13
US20110201178A1 (en) 2011-08-18
US20150287663A1 (en) 2015-10-08
US10559521B2 (en) 2020-02-11
WO2005043622A1 (ja) 2005-05-12
TWI408795B (zh) 2013-09-11
US20200161223A1 (en) 2020-05-21
US20190122961A1 (en) 2019-04-25
US9093431B2 (en) 2015-07-28
US20080265430A1 (en) 2008-10-30

Similar Documents

Publication Publication Date Title
JP4340517B2 (ja) 半導体装置及びその製造方法
JP6263573B2 (ja) 積層電子デバイスとその製造方法
JP4409455B2 (ja) 半導体装置の製造方法
JP5016811B2 (ja) 半導体装置
US7973404B2 (en) Relay board provided in semiconductor device, semiconductor device, and manufacturing method of semiconductor device
JP6434494B2 (ja) マルチチップモジュール、オンボードコンピュータ、センサインターフェース基板、及びマルチチップモジュール製造方法
KR20140029268A (ko) 반도체 장치의 제조 방법
JP2015523740A (ja) 再構成されたウェハレベル超小型電子パッケージ
JP4034468B2 (ja) 半導体装置の製造方法
US11532591B2 (en) Semiconductor package and method of fabricating the same
TWI797701B (zh) 半導體裝置及其製造方法
JP4183070B2 (ja) マルチチップモジュール
CN116978875A (zh) 芯片堆叠散热结构、三维堆叠封装***及制作方法
TW202312422A (zh) 半導體裝置及半導體裝置之製造方法
JP5191688B2 (ja) 半導体装置の製造方法
JP2007109730A (ja) 半導体装置、及びその製造方法
JP2008306037A (ja) 半導体モジュール及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061012

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20071127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071205

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20081029

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20081029

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090407

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090608

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090630

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090706

R150 Certificate of patent or registration of utility model

Ref document number: 4340517

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120710

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120710

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130710

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term