KR20050095550A - 회로 장치 - Google Patents
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Abstract
스택 타입의 실장에 있어서, 상층의 IC 칩과 하층의 IC 칩은 절연성 접착제 등에 의해 절연되기 때문에, 상층에 아날로그 IC 칩을 적층하면 기판이 플로팅 상태로 되므로, 원하는 특성이 얻어지지 않는 문제가 있었다. 이것을 해결하기 위해, IC 칩의 위에 도전층을 배치하고, 도전층 위에 아날로그 IC 칩을 고착한다. 도전층은, 고정 전위 패턴에 본딩 와이어 등으로 접속함으로써, 아날로그 IC 칩 이면(기판)에 고정 전위를 인가할 수 있다. 이에 의해, 아날로그 IC 칩을 상단에 적층하는 실장 구조를 실현할 수 있고, 아날로그 IC 칩을 포함하는 회로 장치의 스택 실장의 범용성이 높아짐과 함께 실장 면적이 저감되고, 또한 특성을 향상시킬 수 있다.
Description
본 발명은, 복수의 IC 칩을 적층하는 회로 장치에 관한 것으로, 특히 상층에 기판 전위가 고정되는 IC 칩을 적층하는 회로 장치에 관한 것이다.
반도체 집적 회로의 고집적화, 컴팩트화에 수반하여, 스택 타입의 회로 장치는 고집적 IC으로서 주목받는 구성 중 하나이다.
도 6은, 종래의 스택 타입의 회로 장치의 구성을 도시하는 단면도이다.
기판(150)의 한쪽의 면에 복수의 배선(156)이 형성되고, 제1 IC 칩(151)이 접착 부재(159)에 의해 고착된다. 또한 그 위에 절연성의 접착 부재(160)를 개재하여 제2 IC 칩(152)이 적층되어 있다. 각 IC 칩(151, 152)의 표면에는 각각 전극 패드(도시 생략)가 형성되고, 기판(150) 위에 형성된 배선(156)에, 본딩 와이어(153) 등에 의해 접속되어 있다. 각 배선(156)은 기판(150)에 형성된 스루 홀 TH를 통하여, 기판(150)의 이면에 형성된 땜납 볼 등의 외부 단자(154)에 접속한다.
이들 적층 IC 칩(151, 152) 및 본딩 와이어(153), 배선(156)은 밀봉 수지(155)에 의해 밀봉되어, 패키지화되어 있다(예를 들면 특허 문헌1 참조).
<특허 문헌1> 일본 특개2002-368189호 공보
상기한 바와 같은 스택 타입의 회로 장치에서, 제2 IC 칩(152)의 고착은, 제1 IC 칩(151)과의 절연을 위해 다이아 터치 시트 또는 절연성 접착제 등의 접착 부재(160)에 의해 고착되어 있다. 즉, 제2 IC 칩(152)의 기판은, 플로팅 상태에서 실장되어 있다.
그러나, 예를 들면 제2 IC 칩(152)에 바이폴라 IC 등, 기판 전위를 고정하여 사용하는 IC 칩을 채용하려는 경우, 이 칩을 상층에 적층하면 기판 전위가 플로팅 상태로 되므로, 충분한 특성을 얻을 수 없다는 문제가 있다.
이 때문에, 바이폴라 IC 등, 고정 전위로 사용하는 IC를 포함하는 회로 장치에서는, 스택 실장의 경우에는 고정 전위로 사용하는 IC는 항상 최하층에 배치되어 있어, 스택 실장의 범용성에 한계가 있었다.
또한, 스택 실장을 할 수 없는 것에 대해서는 고정 전위로 사용하는 IC를 거의 평면 위에 배치 등을 행하고 있어, 실장 면적이 증대하는 문제도 있었다.
본 발명은, 이러한 과제를 감안하여 이루어진 것으로, 첫째, 고정 전위 패턴을 포함하는 복수의 도전 패턴과, 기판 전위가 고정되는 IC 칩을 포함하는 복수의 IC 칩과, 도체층을 구비하고, 상기 기판 전위가 고정되는 IC 칩을 상기 도체층 위에 고착하여 해당 IC 칩이 상층으로 되도록 상기 복수의 IC 칩을 적층 실장하여, 해당 도체층을 상기 고정 전위 패턴에 접속함으로써 해결하는 것이다.
또한, 상기 복수의 도전 패턴은, 지지 기판에 형성되는 것을 특징으로 하는 것이다.
또한, 상기 복수의 도전 패턴은, 이면을 노출시켜 절연성 수지에 매립되어, 지지되는 것을 특징으로 하는 것이다.
또한, 상기 복수의 도전 패턴은, 절연성 수지로 밀봉되는 것을 특징으로 하는 것이다.
또한, 상기 도체층과 하층의 상기 IC 칩의 사이에 절연층이 배치되는 것을 특징으로 하는 것이다.
또한, 상기 고정 전위는 GND 전위 또는 VDD 전위인 것을 특징으로 하는 것이다.
<실시예>
도 1 내지 도 5를 참조하여, 본 발명의 일 실시예를 설명한다.
도 1은 본 실시예의 회로 장치를 도시하는 단면도이다.
회로 장치(20)는, 복수의 도전 패턴과, 복수의 IC 칩과, 도체층으로 구성된다. 복수의 IC 칩에는 기판 전위를 고정하는 IC 칩이 포함되어 있고, 본 실시예에서는 기판 전위를 고정하는 IC 칩(8)과, 다른 IC 칩(4)과의 2개의 칩을 적층 실장한 예로 설명한다.
복수의 도전 패턴(2)은 소정의 배선 패턴으로 지지재(1)에 의해 지지된다. 도전 패턴(2)은 프린트 기판 등의 절연성 기판을 지지재(1)로 하여 그 표면에 형성된 것이어도 되고, 절연성 수지를 지지재(1)로 하여 그 속에 매립되어 지지되어도 된다. 또한 리드 프레임을 지지재(1)로 한 경우, 도전 패턴(2)은 리드이다.
도전 패턴(2)은 적어도 하나에 GND 전위(또는 VDD 전위)가 인가되는 고정 전위 패턴(2a)를 포함하고 있다. 또한, 고정 전위 패턴은 이하 GND 패턴으로서 설명한다.
1층째로 되는 제1 IC 칩(4)은, 베어 칩으로서 표면측에 전극 패드(도시 생략)를 갖고 있고 이면은 예를 들면 도전 패턴(2)에 고착된다. 또한, 제1 IC 칩(4)과 지지재(1)와의 고착은, 제1 IC 칩(4)의 구성에 의해 절연성 또는 도전성의 접착 재료(3)로써 고착된다. 또한, 제1 IC 칩(4)은 그 구성에 의해 도전 패턴(2) 위에 고착되지 않아도 된다.
제1 IC 칩(4)의 전극 패드는, 소정의 도전 패턴(2)과 본딩 와이어(10) 등에 의해 접속된다.
제1 IC 칩(4) 표면에는, 절연성 접착제 등의 절연층(5)을 개재하여 도체층(6)이 배치된다. 도체층(6)은, 와이어 본드의 압착에 견딜 수 있는 소정의 강도가 필요한데, 예를 들면 실리콘 기판, 폴리이미드, 에폭시 수지 등을 코어로 하여, 그 표면에 알루미늄 등을 도전박으로 하여 접착하거나, 금속 증착막을 형성하는 등의 구성으로 되어 있다.
또한, 동박 등으로 소정의 강도가 얻어지면 코어는 불필요하며, 절연층(5)에 직접 고착하여 도체층(6)으로 해도 된다. 동박을 이용하는 경우에는, 채용하는 본딩 와이어에 의해 와이어 본드 영역에 소정의 도금 처리 등이 실시된다.
도체층(6) 위에는, 도전성의 접착제(7)에 의해 2층째의 제2 IC 칩(8)이 고착된다. 제2 IC 칩(8)은, 바이폴라 트랜지스터 등과 같이 기판(칩 이면)에 고정 전위를 인가하여 이용하는 IC 칩으로서, 예를 들면 아날로그 IC의 베어 칩이다. 또한, 본 명세서에서는 이하 아날로그 IC 칩을 예로 설명하지만, 이것에 한하지 않고, 상기한 바와 같이 기판에 고정 전위를 인가할 필요가 있는 IC 칩이면 된다. 또한, 고정 전위란, 여기서는 GND 전위, VDD 전위 등 전위가 변동하지 않는 것을 의미한다.
제2 IC 칩(8)의 표면에도 전극 패드(도시 생략)가 형성되어, 소정의 도전 패턴(2)과 본딩 와이어(10) 등에 의해 접속된다.
그리고 도체층(6)은, 본딩 와이어(10) 등에 의해, GND 패턴(2a)에 접속된다. GND 패턴(2a)은 전술한 바와 같이 고정 전위가 인가되는 도전 패턴이고, 이에 의해, 제2 IC 칩(8)은, 도체층(6)과 GND 패턴(2a)을 통하여 기판이 GND 전위로 고정된다. 즉 제2 IC 칩(8)은 플로팅 상태로 되지 않기 때문에, 충분한 특성을 얻을 수 있다.
예를 들면, 디지털 텔레비전 수상기에 사용되는 회로 장치의 경우, 디지털 신호 처리용의 IC 칩과 수신용의 IC 칩을 일체적으로 몰드하는 경우가 있다. 이 경우, 제1 IC 칩(4)은 디지털 신호용의 IC 칩이고, 제2 IC 칩(8)은 수신용의 IC 칩이다.
바이폴라 트랜지스터 등의 아날로그 IC는, 일반적으로 기판의 전위를 고정하여 이용하지만, 도 6과 같이 종래의 스택 구조에서는 기판을 고정 전위로 할 수 없기 때문에, 아날로그 IC를 상층에 스택하는 것은 곤란하였다.
그러나, 본 실시예에 따르면, 상층의 제2 IC 칩(8)의 이면(기판)에 도체층(6)을 컨택트시켜, 도체층(6)에 GND 전위를 인가할 수 있다. 이에 의해, 아날로그 IC 칩을, 베어 칩의 상태의 특성을 떨어뜨리지 않고 상층에 적층할 수 있어, 스택 실장의 범용성이 높아짐과 함께, 실장 면적의 소형화에 기여할 수 있다.
계속해서 도 2 및 도 3을 참조하여 본 실시예의 제조 방법의 일례를 도시한다.
제1 공정(도 2의 (A) 참조) : 고정 전위 패턴(2a)을 포함하는 도전 패턴(2)을 형성한 지지재(1)를 준비한다. 여기서는 도전 패턴(2)은 프린트 기판 등의 절연성 기판을 지지재(1)로 하여 그 표면에 형성된 것을 예로 설명하지만, 절연성 수지를 지지재(1)로 하여 그 속에 매립되어 지지되어도 된다. 또한 리드 프레임을 지지재(1)로 한 경우, 도전 패턴(2)은 리드로 된다.
제2 공정(도 2의 (B) 참조) : 도전 패턴(2) 위에, 접착제(3)를 도포한다. 이 경우, 실장되는 제1 IC 칩의 용도에 따라, 절연성/도전성의 어느 것이든 무방하다. 그리고, 제1 IC 칩(4)을 고착한다.
제3 공정(도 3의 (A) 참조) : 계속해서 도체층(6)을 준비한다. 여기서는, 도체층(6)은, 실리콘 기판(6a)을 코어로 하여 표면에 예를 들면 알루미늄 등의 금속 증착막(6b)을 형성한 구조로 한다. 그리고 도체층(6)(실리콘 기판(6a)) 이면은 절연성의 접착 시트(5)를 접착해 둔다.
그리고, 도 3의 (B)와 같이 도체층(6)을 제1 IC 칩(4) 위에 탑재하고, 절연성의 접착 시트(5)(또는 접착제)에 의해 고착한다. 또한, 제1 IC 칩(4) 표면에는 전극 패드가 배치되어 있으므로, 당연하지만 도체층(6)은, 그 전극 패드가 노출되는 패턴으로 형성되어 있다.
제4 공정(도 3의 (C) 참조) : 그 후, 금속 증착막(6b) 위에 도전성 접착제(7)를 도포 등을 행한다. 그 위에 제2 IC 칩(8)을 고착한다. 이 때, 도전성 접착제(7)는, 도체층(6) 위에서, 와이어 본드의 고착 영역분을 남겨 도포 등을 행한다.
그리고, 제1 IC 칩(4)의 전극 패드와 소정의 도전 패턴(2), 및 제2 IC 칩(8)의 전극 패드(9)와 소정의 도전 패턴(2)을 본딩 와이어(10) 등으로 접속한다. 또한, 도체층(6)과, GND 패턴(2a)을 본딩 와이어(10) 등으로 접속하여, 도 1에 도시하는 구조를 얻는다. 고정 전위 패턴에는 GND, VDD 등의 고정 전위를 인가함으로써, 제2 IC(8)의 기판 전위가 고정된다.
계속해서, 도 4 내지 도 5를 참조하여 상기의 회로 장치의 패키지 예를 설명한다.
우선, 도 4를 참조하면, 도 4의 (A)는, 실장 기판을 불필요하게 한 타입의 회로 장치이고, 도 4의 (B)는 도전 패턴을 갖는 수지 시트를 이용하여 패키지한 것이고, 도 4의 (C)는 다층 배선 구조의 기판을 이용한 경우의 단면도이다.
도 4의 (A)는, 예를 들면 원하는 도전 패턴을 갖는 지지 기판 위에, 도시한 바와 같은 소자를 실장, 몰드한 후, 지지 기판을 박리시킴으로써 가능하다. 또한 Cu 박을 하프 에칭하여, 소자를 실장, 몰드한 후, 패키지의 이면에 존재하는 Cu 박을 에치백함으로써 가능하다. 또한, 펀칭 리드 프레임의 이면을 하부 금형에 접촉하면서, 몰드해도 실현할 수 있다. 여기서는 2번째의 하프 에칭을 채용한 경우를 예로 설명한다.
즉, 도 4의 (A)와 같이, 도전 패턴(2)은, 절연성 수지(31)에 매립되어 지지되고, 이면은 절연성 수지(31)로부터 노출된다. 이 경우 도전 패턴(2)은, Cu를 주재료로 한 도전박, Al을 주재료로 한 도전박, 또는 Fe-Ni 등의 합금으로 이루어지는 도전박 등이지만, 다른 도전 재료라도 가능한데, 특히 에칭할 수 있는 도전재가 바람직하다.
이 경우, 제조 공정에서 시트 형상의 도전박에, 도전박의 두께에 도달하지 않는 분리 홈(32)을 하프 에칭으로 형성함으로써, 도전 패턴(2)이 형성된다. 그리고 분리 홈(32)은 절연성 수지(31)가 충전되어 도전 패턴 측면의 만곡 구조와 감합하여 강고하게 결합된다. 그 후, 분리 홈(32) 하방의 도전박을 에칭함으로써 도전 패턴(2)은 개개로 분리되어, 절연성 수지(31)에 의해 지지되는 것이다.
즉 절연성 수지(31)는, 도전 패턴(2)의 이면을 노출시켜, 회로 장치(20), 본딩 와이어(10)를 밀봉하고 있다. 절연성 수지(31)로서는, 트랜스퍼 몰드에 의해 형성되는 열 경화성 수지나, 주입 몰드에 의해 형성되는 열가소성 수지를 채용할 수 있다. 구체적으로 설명하면, 에폭시 수지 등의 열 경화성 수지, 폴리이미드 수지, 폴리페닐렌설파이드 등의 열가소성 수지를 이용할 수 있다. 또한 절연성 수지는, 금형을 이용하여 굳히는 수지, 디프, 도포를 하여 피복할 수 있는 수지이면, 모든 수지를 채용할 수 있다. 이 패키지에서, 절연성 수지(31)는 회로 장치(20) 등을 밀봉함과 동시에, 회로 모듈 전체를 지지하는 기능도 갖는다. 이와 같이, 전체를 절연성 수지(31)로 밀봉함으로써, 회로 장치가 도전 패턴(2)으로부터 분리되는 것을 방지할 수 있다.
회로 장치(20)는 도전 패턴(랜드)(2) 위에, 그 용도에 따라 절연성 또는 도전성 접착제(3)로 고착되고, 전극 패드에는 본딩 와이어(10)가 열압착되어, 도전 패턴(2)과 접속된다. 또한, 도체층(6)에도 본딩 와이어(10)가 열압착되어, GND 패턴(2a)과 접속된다.
또한, 절연성 수지(31)의 두께는, 회로 장치(20)의 본딩 와이어(10)의 최정부로부터 약 100㎛ 정도가 피복되도록 조정되어 있다. 이 두께는, 강도를 고려하여 두껍게 하는 것도 가능하며, 얇게 하는 것도 가능하다.
절연성 수지(31)의 이면과 도전 패턴(2)의 이면은, 실질적으로 일치하는 구조로 되어 있다. 그리고, 이면에는 원하는 영역을 개구한 절연 수지(예를 들면 땜납 레지스트)(33)를 형성하고, 노출된 도전 패턴(2)에 땜납 등의 도전재를 피착하여 이면 전극(34)을 형성하여, 회로 장치로서 완성시킨다.
계속해서 도 4의 (B)와 같은 구조에 따르면, 도전 패턴(2)의 배선의 자유도를 향상시킬 수 있다.
도전 패턴(2)은 회로 장치(20)와 일체로 절연성 수지(31)에 매립되어 지지된다. 후술하겠지만 이 경우의 도전 패턴(2)은, 절연 수지(41)의 표면에 도전막(42)을 형성한 절연 수지 시트(43)를 준비하고, 도전막(42)을 패터닝함으로써 형성된다.
절연 수지(41)의 재료는, 폴리이미드 수지 또는 에폭시 수지 등의 고분자로 이루어지는 절연 재료로 이루어진다. 또한 열전도성이 고려되어, 속에 필러가 혼입되어도 된다. 재료로서는, 글래스, 산화 Si, 산화 알루미늄, 질화 Al, Si 카바이드, 질화붕소 등을 생각할 수 있다. 절연 수지(41)의 막 두께는 페이스트 형상의 것을 도포하여 시트로 하는 캐스팅법의 경우, 10m∼100㎛ 정도이다. 또한, 시판의 것은 25㎛가 최소의 막 두께이다.
도전막(42)은, 바람직하게는, Cu를 주재료로 하는 것, Al, Fe, Fe-Ni, 또는 공지의 리드 프레임의 재료이고, 도금법, 증착법 또는 스퍼터법으로 절연 수지(2)에 피복되거나, 압연법이나 도금법에 의해 형성된 금속박이 점착되어도 된다.
도전 패턴(2)은, 도전막(42) 위를 원하는 패턴의 포토레지스트로 피복하고, 케미컬 에칭에 의해 원하는 패턴을 형성한다.
도전 패턴(2)은, 본딩 와이어의 고착 영역을 노출시키고 다른 부분을 오버코트 수지(44)로 피복한다. 오버코트 수지(44)는 용제로 녹인 에폭시 수지 등을 스크린 인쇄로 부착하여, 열 경화시킨 것이다.
또한, 고착 영역 위에는 본딩성을 고려하여, Au, Ag 등의 도금막(45)이 형성된다. 이 도금막(45)은 예를 들면 오버코트 수지(44)를 마스크로 하여 고착 영역 위에 선택적으로 무전계 도금된다.
회로 장치(20)는 베어 칩 상태에서 오버코트 수지(44) 위에 접착제(3)로 다이 본드된다.
그리고 회로 장치(20)의 각 전극 패드 및 도체층(6)은 본딩 와이어(10)에 의해 도전 패턴(2) 및 GND 패턴(2a)의 고착 영역에 접속된다.
절연 수지 시트(43)는, 절연성 수지(31)에 의해 피복되고, 이에 따라 도전 패턴(2)도 절연성 수지(31)에 매립된다. 몰드 방법으로는, 트랜스퍼 몰드, 주입 몰드, 도포, 딥핑 등이어도 가능하다. 그러나, 양산성을 고려하면, 트랜스퍼 몰드, 주입 몰드가 적합하다.
이면은 절연 수지 시트(43)의 이면 즉 절연 수지(41)가 노출되어 있고, 절연 수지(41)의 원하는 위치를 개구하여 도전 패턴(2)의 노출 부분에 외부 전극(34)을 형성한다.
이 구조에 의하면, 회로 장치(20)와 그 아래의 도전 패턴(2)은 오버코트 수지(44)로 전기적으로 절연되므로, 도전 패턴(2)은 회로 장치 아래에서도 자유롭게 배선할 수 있다.
이상, 도전 패턴(2)을 형성한 절연 수지 시트(43)의 경우를 예로 설명했지만, 이것에 한하지 않고, 도 4의 (A)의 도전 패턴(2) 위를 오버코트 수지(44)로 피복하는 구조이어도 된다. 또한 플렉시블 시트 등의 지지 기판 위에 형성한 도전 패턴(2) 위를 오버코트 수지(44)로 피복한 구조이어도 되고, 어떠한 경우에도, 도전 패턴(2)을 회로 장치 하방에 배선할 수 있으므로, 배선의 자유도가 향상되는 패키지를 실현할 수 있다.
계속해서, 도 4의 (C)는, 도전 패턴(2)의 다층 배선 구조를 실현한 것이다. 또한, 도 4의 (B)와 동일 구성 요소는 동일 부호로 나타내고, 설명은 생략한다.
도전 패턴(2)은 회로 장치(20)와 일체로 절연성 수지(31)에 매립되어 지지된다. 후술하겠지만 이 경우의 도전 패턴(2)은, 절연 수지(41) 표면의 실질 전역에 제1 도전막(42a)이 형성되고, 이면에도 실질 전역에 제2 도전막(42b)이 형성된 절연 수지 시트(43)를 준비하고, 이들 도전막(42)을 패터닝함으로써 형성된다.
절연 수지(41), 도전막(42)의 재료는 도 4의 (B)의 경우와 마찬가지이고, 도전 패턴(2)은, 제1 도전막(42a), 제2 도전막(42b) 위를 원하는 패턴의 포토레지스트로 피복하고, 케미컬 에칭에 의해 원하는 패턴을 형성한다.
또한, 도 4의 (C)에서는, 다층 접속 수단(46)에 의해 절연 수지(41)를 개재하여 상층, 하층으로 분리되어 있는 도전 패턴(2)을 전기적으로 접속한다. 다층 접속 수단(46)은 Cu 등의 도금막을 관통 홀(47)에 매립한 것이다. 도금막은, 여기서는 Cu를 채용했지만, Au, Ag, Pd 등을 채용해도 된다.
실장면측의 도전 패턴(2)은, 본딩 와이어(10)의 고착 영역을 노출시키고 다른 부분을 오버코트 수지(44)로 피복하고, 고착 영역에는 도금막(45)이 형성된다.
회로 장치(20)는 베어 칩 상태에서 오버코트 수지(44) 위에 접착제(9)로 다이 본드된다.
그리고 회로 장치(20)의 전극 패드 및 도체층(6)은 본딩 와이어(10)에 의해 도전 패턴(2) 및 GND 패턴(2a)에 접속한다.
절연 수지 시트(43)는, 절연성 수지(31)에 의해 피복되고, 이에 따라 제1 도전막(42a)으로 이루어지는 도전 패턴(2)도 절연성 수지(31)에 매립되어, 일체로 지지된다.
절연 수지 하방의 제2 도전막(42b)으로 이루어지는 도전 패턴(2)은, 절연성 수지(31)로부터는 노출되어 있지만, 절연성 수지(31)로 절연 시트(43)의 일부를 피복함으로써 일체로 지지되고, 제1 도전막(42a)으로 이루어지는 도전 패턴(2)과 다층 접속 수단(12)을 통하여 전기적으로 접속되어 다층 배선 구조를 실현하고 있다. 하층의 도전 패턴(2)은 외부 전극(34)을 형성하는 부분을 노출시켜 용제로 녹인 에폭시 수지 등을 스크린 인쇄하여 오버코트 수지(48)로 대부분이 피복되고, 땜납의 리플로우 혹은 땜납 크림의 스크린 인쇄에 의해 이 노출 부분에 외부 전극(34)이 형성된다.
또한 외부 전극(34)은 제2 도전막(42b)을 에칭하여 그 표면을 금 혹은 팔라듐 도금막으로 피복한 범프 전극이어도 달성할 수 있다.
계속해서, 도 5를 이용하여, 지지 기판을 이용한 칩 사이즈 패키지의 일례를 도시한다. 도 5의 (A)는, 도 4의 (C)에 도시하는 패키지에서 오버코트 수지(44)를 불필요하게 한 경우의 패키지이고, 도 5의 (B)는 3층 이상의 다층 배선 구조의 경우이다.
지지 기판(51)은 예를 들면 글래스 에폭시 기판 등의 절연성 기판이다. 또한 지지 기판(51)으로서 플렉시블 시트를 채용해도 마찬가지이다.
글래스 에폭시 기판(51)의 표면에는, Cu 박을 압착하여, 패터닝한 도전 패턴(2)이 배치되고, 기판(51) 이면에는 외부 접속용의 이면 전극(34)이 형성된다. 그리고 스루 홀 TH를 통하여, 도전 패턴(2)과 이면 전극(34)이 전기적으로 접속되어 있다.
기판(51) 표면에는 베어의 회로 장치(20)가 접착제(3)에 의해 고착된다. 회로 장치(20)의 전극 패드 및 도체층(6)에는 본딩 와이어(10)가 압착되어, 도전 패턴(2), GND 패턴(2a)와 접속된다.
그리고, 회로 장치(20), 도전 패턴(2), 본딩 와이어(10)는, 절연성 수지(31)에 의해 밀봉되어, 기판(51)과 일체로 지지된다. 절연성 수지(31)의 재료로서는, 트랜스퍼 몰드에 의해 형성되는 열 경화성 수지나, 주입 몰드에 의해 형성되는 열가소성 수지를 채용할 수 있다. 이와 같이, 전체를 절연성 수지(31)로 밀봉함으로써, 회로 장치가 기판으로부터 분리되는 것을 방지할 수 있다.
한편, 지지 기판(51)으로서 세라믹 기판을 이용해도 되므로, 이 경우에는, 도전 패턴(2) 및 이면 전극(34)은, 도전 페이스트에 의해 기판(51)의 표면과 이면에 인쇄, 소결되어 형성되고, 스루 홀 TH를 통하여 접속되어, 절연성 수지(31)에 의해 기판(31)과 회로 장치(20)를 일체로 지지한다.
또한, 도 5의 (B)와 같이, 복수의 지지 기판(51)마다 배선층으로 되는 도전 패턴(2)을 형성하고, 스루 홀 TH를 통해 상층과 하층의 도전 패턴(2)을 접속함으로써, 지지 기판(51)을 갖는 경우라도 다층 배선 구조가 가능하게 된다.
또한, 도시는 생략하지만, 지지 기판에 리드 프레임을 채용하여, 수지 몰드해도 되고, 금속 케이스나 다른 케이싱재에 의한 밀봉이어도 된다.
또한, 본 실시예는 2단의 스택 실장 구조를 예로 설명했지만, 기판 전위를 고정 전위로 하려는 IC 칩의 이면에 도체층(6)을 형성하고, 도전층(6)을 고정 전위 패턴(2a)과 접속함으로써, 2층 이상의 스택 실장도 가능하다. 또한, 제2 IC 칩(8)인 아날로그 IC 칩이 복수층 스택된 구조이어도 된다.
또한, 도 3의 (A)에서는, 제1 IC 칩(4)을 실장한 후, 도체층(6)을 형성하고 있지만, 제1 IC 칩(4)이 웨이퍼 상태로 있을 때에 형성해도 된다.
일반적으로, 제1 IC 칩(4)은, 최상층의 전극, 예를 들면 전극 패드 등이 형성된 후, 페시베이션막이 피복된다. 그리고 페시베이션막의 일부를 개구하여 전극 패드를 노출시키고 있다.
그러나 개구하기 전에, 웨이퍼 전면에 절연층(접착성 절연 수지 : 5)을 개재하여 웨이퍼 사이즈의 도체층(6)을 적층하고, 도 3의 (A)와 같이 소정의 사이즈로 도체층(6)을 패터닝한다. 그 후 전면에 도전성 접착성(7)을 적층하고, 도전성 접착제(7), 접착성 절연 수지(5), 페시베이션막을 개구하고, 제1 IC 칩(4)의 전극 패드를 노출시켜도 된다. 이와 같이 함으로써, 도체층(6)이 탑재된 제1 IC 칩(4)을 사전에 준비할 수 있으며, 실장 공정을 간략화할 수 있다.
또한, 반대로, 제2 IC 칩(8)의 이면에 도체층(6)을 형성해도 된다. 이 경우, 도체층(6)에는 본딩 와이어(10)가 고착되기 때문에, 제2 IC 칩(8)보다 도체층(6)의 사이즈를 크게 할 필요가 있다. 즉 웨이퍼 상태의 제2 IC 칩(8)을 개별적으로 다이싱하고, 그 후 제2 IC 칩(8)의 이면에 도전성 접착제(7), 도체층(6), 접착성 절연 수지(5)를 형성한다. 그리고, 웨이퍼 상태로 있는 제1 IC 칩(4) 상에 제2 IC 칩(8)을 적층해도 된다.
본 발명에 따르면, 복수의 IC 칩을 적층 실장하는 회로 장치에서, 기판 전위를 고정하는 IC 칩을 플로팅 상태로 하지 않고 2층째 이상으로 적층시킬 수 있다.
이에 의해, 기판 전위를 고정하는 IC 칩을 포함하는 회로 장치의 스택 실장의 범용성이 높아짐과 함께 실장 면적이 저감하고, 또한 해당 IC 칩의 베어 칩의 특성을 유지할 수 있다.
도 1은 본 발명의 회로 장치를 도시하는 단면도.
도 2는 본 발명의 회로 장치의 제조 방법을 도시하는 단면도.
도 3은 본 발명의 회로 장치의 제조 방법을 도시하는 단면도.
도 4는 본 발명의 회로 장치의 패키지예를 도시하는 단면도.
도 5는 본 발명의 회로 장치의 패키지예를 도시하는 단면도.
도 6은 종래의 회로 장치를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 지지재
2 : 도전 패턴
2a : 고정 전위 패턴
3 : 접착제
4 : 제1 IC 칩
5 : 절연층
6 : 도체층
7 : 도전성 접착제
8 : 제2 IC 칩
10 : 본딩 와이어
20 : 회로 장치
31 : 절연성 수지
33, 41 : 절연 수지
34 : 이면 전극
42 : 도전막
43 : 수지 시트
44, 48 : 오버코트 수지
45 : 도금막
46 : 다층 접속 수단
47 : 관통 홀
48 : 오버코트 수지
51 : 기판
TH : 스루 홀
Claims (6)
- 고정 전위 패턴을 포함하는 복수의 도전 패턴과,기판 전위가 고정되는 IC 칩을 포함하는 복수의 IC 칩과,도체층을 구비하고,상기 기판 전위가 고정되는 IC 칩을 상기 도체층 위에 고착하여 해당 IC 칩이 상층으로 되도록 상기 복수의 IC 칩을 적층 실장하고, 해당 도체층을 상기 고정 전위 패턴에 접속하는 것을 특징으로 하는 회로 장치.
- 제1항에 있어서,상기 복수의 도전 패턴은, 지지 기판에 형성되는 것을 특징으로 하는 회로 장치.
- 제1항에 있어서,상기 복수의 도전 패턴은, 이면을 노출시켜 절연성 수지에 매립되어, 지지되는 것을 특징으로 하는 회로 장치.
- 제1항에 있어서,상기 복수의 도전 패턴은, 절연성 수지로 밀봉되는 것을 특징으로 하는 회로 장치.
- 제1항에 있어서,상기 도체층과 하층의 상기 IC 칩의 사이에 절연층이 배치되는 것을 특징으로 하는 회로 장치.
- 제1항에 있어서,상기 고정 전위는 GND 전위 또는 VDD 전위인 것을 특징으로 하는 회로 장치.
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