KR20160090705A - 패키지 기판 및 이를 이용한 반도체 패키지 - Google Patents

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KR20160090705A
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layer circuit
outer layer
wiring pattern
bonding
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김승지
정원덕
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에스케이하이닉스 주식회사
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Abstract

패키지 기판은, 기판코어와, 기판코어의 상부면 위에 배치되는 제1 외층 회로배선패턴들과, 기판코어의 내부에 배치되는 내층 회로배선패턴들과, 제1 외층 회로배선패턴들 중 최외곽에 위치하는 제1 외층 회로배선패턴 위에 배치되며 제1 본딩영역에서 노출되는 제1 본딩패드와, 그리고 내층 회로배선패턴들 중 최외곽에 위치하는 내층 회로배선패턴 위에 배치되며 제2 본딩영역에서 노출되는 제2 본딩패드를 포함하되, 제1 본딩영역은 칩 부착영역으로부터 제1 간격으로 이격되도록 배치되고, 제2 본딩영역은 칩 부착영역으로부터 제2 간격보다 큰 제2 간격으로 이격되도록 배치된다.

Description

패키지 기판 및 이를 이용한 반도체 패키지{Package substrate, and semiconductor package using the package substrate}
본 개시의 여러 실시예들은 패키지 기판 및 이를 이용한 반도체 패키지에 관한 것이다.
최근 핸드폰, 개인 휴대용 단말기(PDA; Personal Digital Assistant), 모바일(mobile) 제품의 급속한 발달로 인해, 제한된 공간에 많은 반도체 칩을 집적할 수 있는 진보된 반도체 패키지 또는 시스템인패키지(SIP; System In Package) 기술이 빠른 속도로 발달하고 있다. 이에 따라 반도체 패키지의 형태 역시 보다 두께가 얇고, 크기가 작은 형태로 변화되고 있다.
한편 고밀도의 반도체 패키지 구현을 위해, 패키지 기판으로서 다층기판을 사용하는 경향이 있다. 다층기판은 회로배선패턴들이 다층으로 배치되며, 다른 층의 회로배선패턴들 사이의 전기적 연결은 비아를 통해 구현한다. 다층기판 위에 복수개의 칩들을 부착시키는 경우, 최상부의 회로배선패턴들이 차지하는 공간의 제약으로 인해 비아의 위치를 패키지 가장자리 방향으로 배치시켜야 하며, 이로 인해 패키지의 전체 면적이 증가될 수 있다.
본 출원이 해결하고자 하는 과제는, 패키지 면적을 줄일 수 있도록 하는 패키지 기판을 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 위와 같은 패키지 기판을 이용한 반도체 패키지를 제공하는 것이다.
일 예에 따른 패키지 기판은, 기판코어와, 기판코어의 상부면 위에 배치되는 제1 외층 회로배선패턴들과, 기판코어의 내부에 배치되는 내층 회로배선패턴들과, 제1 외층 회로배선패턴들 중 최외곽에 위치하는 제1 외층 회로배선패턴 위에 배치되며 제1 본딩영역에서 노출되는 제1 본딩패드와, 그리고 내층 회로배선패턴들 중 최외곽에 위치하는 내층 회로배선패턴 위에 배치되며 제2 본딩영역에서 노출되는 제2 본딩패드를 포함하되, 제1 본딩영역은 칩 부착영역으로부터 제1 간격으로 이격되도록 배치되고, 제2 본딩영역은 칩 부착영역으로부터 제2 간격보다 큰 제2 간격으로 이격되도록 배치된다.
일 예에 따른 반도체 패키지는, 기판코어와, 기판코어의 상부면 위에 배치되는 제1 외층 회로배선패턴들과, 기판코어의 내부에 배치되는 내층 회로배선패턴들과, 제1 외층 회로배선패턴들 중 최외곽에 위치하는 제1 외층 회로배선패턴 위에 배치되며 제1 본딩영역에서 노출되는 제1 본딩패드와, 내층 회로배선패턴들 중 최외곽에 위치하는 내층 회로배선패턴 위에 배치되며 제2 본딩영역에서 노출되는 제2 본딩패드와, 기판코어의 칩부착영역에서 순차적으로 배치되는 제1 칩 및 제2 칩과, 제1 칩의 제1 칩패드와 제1 본딩패드를 연결하는 제1 와이어와, 그리고 제2 칩의 제2 칩패드와 제2 본딩패드를 연결하는 제2 와이어를 포함하되, 제1 본딩영역은 칩 부착영역으로부터 제1 간격으로 이격되도록 배치되고, 제2 본딩영역은 칩 부착영역으로부터 제2 간격보다 큰 제2 간격으로 이격되도록 배치된다.
여러 실시예들에 따르면, 칩과 와이어를 통해 연결되는 본딩패드가 부착되는 외층 회로배선패턴과 내층 회로배선패턴을 전기적으로 연결시키는 비아의 위치를 외층 회로배선패턴의 내부 영역에 위치시킴으로써 패키지 면적을 감소시킬 수 있다는 이점이 제공된다.
도 1은 일 예에 따른 패키지 기판의 사시도이다.
도 2는 도 1의 선 I-I'를 따라 절단한 단면 구조를 나타내 보인 단면도이다.
도 3은 일 실시예에 따른 패키지 기판의 제1 비아의 위치를 설명하기 위해 나타내 보인 도면이다.
도 4는 일 실시예에 따른 패키지 기판의 제3 비아의 위치를 설명하기 위해 나타내 보인 도면이다.
도 5는 도 1의 패키지 기판에서의 제3 비아의 위치를 일반적인 패키지 기판에서의 비아의 위치와 비교해 보기 위해 나타내 보인 도면이다.
도 6은 일 예에 따른 반도체 패키지를 나타내 보인 사시도이다.
도 7은 도 6의 선 II-II'를 따라 절단한 단면 구조를 나타내 보인 단면도이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 일 예에 따른 패키지 기판의 사시도이다. 도 1을 참조하면, 본 예에 따른 패키지 기판(100)은, 기판코어(110), 제1 절연층(120) 및 제2 절연층(130)을 포함하여 구성된다. 패키지 기판(100)은 칩 부착영역(101)과, 제1 본딩영역(102)과, 그리고 제2 본딩영역(103)을 갖는다. 제1 본딩영역(102)은 칩 부착영역(101)으로부터 제1 간격(D1)만큼 이격되도록 배치된다. 제2 본딩영역(103)은 칩 부착영역(101)으로부터 제2 간격(D2)만큼 이격되도록 배치된다. 제1 본딩영역(102) 및 제2 본딩영역(103)은 서로 제3 간격(D3)만큼 이격된다. 기판코어(110)는 절연체 재질의 단층 구조로 이루어질 수 있다. 일 예에서 기판코어(110)는 글라스 에폭시(glass epoxy) 재질로 이루어질 수 있다. 다른 예에서 기판코어(110)는 다층 구조로 이루어질 수도 있지만, 이 경우 다층 구조를 구성하는 절연체 재질은 동일할 수 있다. 칩 부착영역(101)은 복수개의 칩들, 예컨대 제1 칩 및 제2 칩이 부착되는 영역으로 정의될 수 있다. 제1 본딩영역(102) 및 제2 본딩영역(103)은, 각각 제1 칩 및 제2 칩과 기판코어(110) 내의 회로배선들 사이의 전기적 연결을 위해 와이어가 본딩되는 영역으로 정의될 수 있다. 칩 부착영역(101)은 패키지 기판(100)의 중앙 영역에 위치한다. 본 예에서 칩 부착영역(101)은 사각형의 평면 형상으로 이루어지지만, 이는 단지 하나의 예로서 부착될 칩의 평면 형상에 따라 다른 다각형의 평면 형상으로 이루어질 수도 있다.
제1 본딩영역(102)과 칩 부착영역(101) 사이의 제1 간격(D1)은, 상호 대향하는 제1 본딩영역(102)의 측면과 칩 부착영역(101)의 측면 사이의 거리로 정의된다. 제1 본딩영역(102)은 제1 본딩패드들(141)이 위치하는 영역을 포함하는 스트라이프 형태의 평면 형상 영역으로 정의될 수 있다. 일 예에서, 제1 본딩영역(102)은, 칩 부착영역(101)의 측면을 따라 나란하게 배치된다. 제2 본딩영역(103)과 칩 부착영역(101) 사이의 제2 간격(D2)은, 상호 대향하는 제2 본딩영역(103)의 측면과 칩 부착영역(101)의 측면 사이의 거리로 정의된다. 제2 간격(D2)은 제1 간격(D1)보다 크다. 즉 제2 본딩영역(103)은 제1 본딩영역(102)보다 칩 부착영역(101)으로부터 더 멀리 떨어지게 위치한다. 제2 본딩영역(103)은 제2 본딩패드들(142)이 위치하는 영역을 포함하는 스트라이프 형태의 평면 형상 영역으로 정의될 수 있다. 일 예에서 제2 본딩영역(103)은, 제1 본딩영역(102)과 제3 간격(D3)만큼 이격되면서 나란하게 배치된다.
기판코어(110)의 상부면(110a) 위에는 제1 절연층(120)이 배치된다. 일 예에서 제1 절연층(120)은 솔더레지스트(solder resist)로 이루어질 수 있다. 기판코어(110)의 하부면(110b) 위에는 제2 절연층(130)이 배치된다. 일 예에서 제2 절연층(130)은 솔더레지스트로 이루어질 수 있다. 제1 절연층(120)은, 제1 본딩영역(102) 내에 위치하는 복수개의 제1 개구부들(121)과, 제2 본딩영역(103) 내에 위치하는 복수개의 제2 개구부들(122)을 갖는다. 제1 개구부들(121)의 각각에 의해 제1 본딩패드들(141)의 각각이 노출된다. 제2 개구부들(122)의 각각에 의해 제2 본딩패드들(142)의 각각이 노출된다.
제1 본딩영역(102) 내에서 제1 절연층(120) 표면으로부터 제1 본딩패드(141)의 상부면 까지의 깊이(H1)는, 제1 절연층(120)의 두께보다 실질적으로 작다. 반면에 제2 본딩영역(103) 내에서 제1 절연층(120) 표면으로부터 제2 본딩패드(142)의 상부면 까지의 깊이(H2+H3)는, 제1 절연층(120)의 두께보다 크다. 제1 개구부(120) 내에서는 제1 절연층(120)의 일부 측면이 노출되고, 제2 개구부(122) 내에서는 제1 절연층(120)의 측면 및 기판코어(110)의 일부 측면이 노출된다. 이와 같은 배치 구조에 따라서 제1 본딩패드(141)의 상부면은 제2 본딩패드(142)의 상부면보다 높은 평면 레벨상에 위치한다.
도 2는 도 1의 선 I-I'를 따라 절단한 단면 구조를 나타내 보인 단면도이다. 도 2에 나타낸 바와 같이, 본 예에 따른 패키지 기판(100)은, 외층(outer layer) 회로배선패턴들(151a, 151b, 153a, 153b, 153c) 및 내층(inner layer) 회로배선패턴들(152a, 152b, 152c)을 포함하는 다층 기판 구조를 갖는다. 구체적으로 기판코어(110)의 상부면(110a) 위에 복수개의 제1 외층 회로배선패턴들(151a, 151b)이 배치된다. 제1 외층 회로배선패턴들(151a, 151b)은 상호 전기적으로 분리될 수 있거나, 또는 다른 영역에서 전기적으로 서로 연결될 수도 있다. 제1 외층 회로배선패턴들(151a, 151b)의 개수 및/또는 형상은 패키지 기판(100)의 신호 처리 구조에 따라 다양하게 설정될 수 있다. 복수개의 제1 외층 회로배선패턴들(151a, 152b)의 각각은 실질적으로 동일한 수평 레벨상에 배치된다. 제1 외층 회로배선패턴들(151a, 151b) 중 제1 외층 회로배선패턴(151a)은 패키지 기판(100)의 최외곽에 배치되는 제1 외층 회로배선패턴이다. 이 최외곽의 제1 외층 회로배선패턴(151a)의 일부는 제1 본딩영역(102) 내에 위치한다.
기판코어(110) 내부에는 복수개의 내층 회로배선패턴들(152a, 152b, 152c)이 배치된다. 복수개의 내층 회로배선패턴들(152a, 152b, 152c)의 각각은, 기판코어(110) 내에서 실질적으로 동일한 수평 레벨상에 배치된다. 내층 회로배선패턴들(152a, 152b, 152c)은 상호 전기적으로 분리될 수 있거나, 또는 다른 영역에서 서로 연결될 수도 있다. 내층 회로배선패턴들(152a, 152b, 152c)의 개수 및/또는 형상은 패키지 기판(100)의 신호 처리 구조에 따라 다양하게 설정될 수 있다. 내층 회로배선패턴들(152a, 152b, 152c) 중 최외곽 내층 회로배선패턴(152a)은 패키지 기판(100)의 최외곽에 배치되는 내층 회로배선패턴이다. 이 최외곽 내층 회로배선패턴(152a)의 일부는 제2 본딩영역(103) 내에 위치한다. 내층 회로배선패턴들(152a, 152b, 152c)의 각각의 상부면과 제1 외층 회로배선패턴들(151a, 151b)의 각각의 하부면은, 수직 방향으로 제1 높이(HV1) 만큼의 수직 레벨차가 존재한다. 이 제1 높이(HV1)는 패키지 기판(100)의 제조 프로세스에 따라서 다양하게 설정될 수 있다.
기판코어(110)의 하부면(110b) 위에는 제2 외층 회로배선패턴들(153a, 153b, 153c)이 배치된다. 복수개의 제2 외층 회로배선패턴들(153a, 153b, 153c)의 각각은, 기판코어(110)의 하부면(110b) 위에서 실질적으로 동일한 수평 레벨상에 배치된다. 제2 외층 회로배선패턴들(153a, 153b, 153c)은 상호 전기적으로 분리될 수 있거나, 또는 다른 영역에서 서로 연결될 수도 있다. 제2 외층 회로배선패턴들(153a, 153b, 153c)의 개수 및/또는 형상은 패키지 기판(100)의 신호 처리 구조에 따라 다양하게 설정될 수 있다.
제1 외층 회로배선패턴들(151a, 151b) 중 적어도 어느 하나와 내층 회로배선패턴들(152a, 152b, 152c) 중 적어도 어느 하나는 기판코어(110) 내의 제1 비아(161)를 통해 전기적으로 상호 연결된다. 제1 비아(161)의 하부면 및 상부면은 각각 내층 회로배선패턴의 상부면 및 제1 외층 회로배선패턴의 하부면에 접촉된다. 내층 회로배선패턴들(152a, 152b, 152c) 중 적어도 어느 하나와 제2 외층 회로배선패턴들(153a, 153b, 153c) 중 적어도 어느 하나는 제2 비아(162) 및 제3 비아(163)를 통해 전기적으로 상호 연결된다. 제2 비아(162) 및 제3 비아(163)의 하부면 및 상부면은 각각 제2 외층 회로배선패턴의 상부면 및 내층 회로배선패턴의 하부면에 접촉된다. 제1 비아(161), 제2 비아(162), 및 제3 비아(163)의 배치 구조는 패키지 기판(100)의 용도 등에 의해 다양하게 구성될 수 있다. 본 예에서는 최외곽 회로배선패턴들의 접속 구조와 관련된 비아 배치 구조에 대해서만 설명하기로 한다.
제1 외층 회로배선패턴들(151a, 151b) 및 기판코어(110)의 상부면(110a) 위에는 제1 절연층(120)이 배치된다. 제1 절연층(120)은 일정 두께(H2)를 갖는다. 일 예에서 제1 절연층(120)은 기판코어(110)의 상부면(110a) 위에서 균일한 두께(H2)를 가질 수 있다. 도 1을 참조하여 설명한 바와 같이, 제1 절연층(120)은, 제1 본딩영역(102) 내에 위치하는 제1 개구부(121)와, 제2 본딩영역(103) 내에 위치하는 제2 개구부(122)를 갖는다. 제1 개구부(121)에 의해 제1 외층 회로배선패턴(151a)의 일부 표면이 노출되고, 그 노출면 위에는 제1 본딩패드(141)가 배치된다. 따라서 제1 본딩패드(141)의 상부면은, 제1 본딩영역(102) 내에서 제1 절연층(120)의 제1 개구부(121)에 의해 외부로 노출된다. 제1 개구부(121)에서 제1 절연층(120)의 상부면으로부터 제1 본딩패드(141) 상부면까지의 깊이(H1)는, 제1 절연층(120)의 두께(H2)에서 제1 외층 회로배선패턴(151a)의 두께와 제1 본딩패드(141)의 두께를 뺀 값이 된다.
기판코어(110)는 제2 본딩영역(103)에서 제2 개구부(122)에 의해 정렬되어 형성되는 일정 깊이(HV1)의 트랜치(T1)를 갖는다. 트랜치(T1)의 깊이(HV1)는, 내층 회로배선패턴들(152a, 152b, 152c)의 각각의 상부면과 제1 외층 회로배선패턴들(151a, 151b)의 각각의 하부면 사이의 수직레벨차이인 제1 높이(HV1)와 실질적으로 동일하다. 제2 개구부(122) 및 트랜치(T1)에 의해 내층 회로배선패턴(152a)의 일부 표면이 노출되고, 그 노출면 위에는 제2 본딩패드(142)가 배치된다. 따라서 제2 본딩패드(142)는 제2 본딩영역(103) 내의 제2 개구부(122) 및 트랜치(T1)에 의해 그 상부면이 노출된다. 제2 개구부(122)에서 제1 절연층(120)의 상부면으로부터 제2 본딩패드(142) 상부면까지의 깊이(H2+H3)는, 제1 절연층(120)의 두께(H2)와 트랜치(T1)의 깊이(HV1)를 더 한 값에서 제2 본딩패드(142)의 두께를 뺀 값과 실질적으로 동일하다.
기판코어(110)의 하부면(110b) 및 제2 외층 회로배선패턴들(153a, 153b, 153c) 위에는 제2 절연층(130)이 배치된다. 제2 절연층(130)은, 제2 외층 회로배선패턴들(153a, 153b, 153c)의 각각의 상부면 일부를 노출시키는 제3 개구부들(131)을 갖는다. 비록 도면에 나타내지는 않았지만, 제3 개구부들(131)에 의해 노출되는 제2 외층 회로배선패턴들(153a, 153b, 153c)의 각각의 상부면에는 외부 접속단자, 예컨대 솔더 볼(solder ball)이 배치될 수 있다.
제1 외층 회로배선패턴들(151a, 151b) 중 제1 본딩패드(141)에 접속된 제1 외층 회로배선패턴(151a)은, 기판코어(110) 내의 제1 비아(161)를 통해 내층 회로배선패턴(152b)과 전기적으로 연결된다. 이 내층 회로배선패턴(152b)은 기판코어(110) 내의 제2 비아(162)를 통해 제2 외층 회로배선패턴(153b)과 전기적으로 연결된다. 이에 따라 제1 본딩패드(141)와 제2 외층 회로배선패턴(153b) 사이에는 제1 외층 회로배선패턴(151a), 제1 비아(161), 내층 회로배선패턴(152b), 및 제2 비아(162)에 의해 구성되는 신호 전송 경로가 형성된다.
내층 회로배선패턴들(152a, 152b, 152c) 중 제2 본딩패드(142)에 접속되는 내층 회로배선패턴(152a)은, 기판코어(110) 내의 제3 비아(163)를 통해 제2 외층 회로배선패턴(153a)과 전기적으로 연결된다. 제3 비아(163)는 제2 비아(162)와 동일한 레벨상에 배치된다. 제2 본딩패드(142)와 제2 외층 회로배선패턴(153a) 사이에는 내층 회로배선패턴(152a) 및 제3 비아(163)에 의해 구성되는 신호 전송 경로가 형성된다. 제1 본딩패드(141)와 제2 외층 회로배선패턴(153b) 사이의 신호 전송 경로에는 두개의 비아, 즉 제1 비아(161) 및 제2 비아(162)가 사용된다. 반면에, 제2 본딩패드(142)와 제2 외층 회로배선패턴(153a) 사이의 신호 전송 경로에는 하나의 제3 비아(163)만이 사용된다. 이와 같은 구조에 의해, 제1 비아(161) 및 제2 비아(162)를 칩 부착영역(101) 및/또는 칩 부착영역(101) 및 제1 본딩영역(102) 사이의 영역에 배치시킬 수 있으며, 제3 비아(163)를 칩 부착영역(101) 및 제2 본딩영역(103) 사이의 영역에 배치시킬 수 있다. 이와 같이 제1 비아(161), 제2 비아(162) 및 제3 비아(163)를 모두 패키지 기판(100)에서 제2 본딩영역(103) 안쪽의 영역에 배치시킬 수 있으며, 따라서 제2 본딩영역(103) 바깥쪽의 영역에 별도의 비아 형성을 위한 공간을 제공할 필요가 없다.
도 3은 일 실시예에 따른 패키지 기판의 제1 비아(161)의 위치를 설명하기 위해 나타내 보인 도면이다. 그리고 도 4는 일 실시예에 따른 패키지 기판의 제3 비아의 위치를 설명하기 위해 나타내 보인 도면이다. 도 3 및 도 4에서 도 1 및 도 2와 동일한 참조부호는 동일한 요소를 나타낸다. 도 3 및 도 4에서 도 2의 일부 구성요소들의 도시는 생략되어 있다. 먼저 도 3에 나타낸 바와 같이, 기판코어(110)의 상부면에 배치되는 제1 외층 회로배선패턴(151a)은 일 방향, 즉 도면에서 가로 방향으로 길게 연장되는 스트라이프 형태로 배치될 수 있다. 제1 외층 회로배선패턴(151a)의 양 단부들 중 가장자리 방향(기판코어(110)의 측면을 향하는 방향)으로의 단부는 제1 본딩영역(102) 및 제2 본딩영역(103) 사이의 영역에 위치할 수 있다. 제1 외층 회로배선패턴(151a)은, 제1 본딩영역(102) 및 제2 본딩영역(103) 사이의 영역으로부터 제1 본딩영역(102)을 지나서 칩 부착영역(101)을 향해 연장된다. 본 예에서 제1 외층 회로배선패턴(151a)의 일 단부는 칩 부착영역(101)까지 연장되지만, 이는 단지 하나의 예로서 경우에 따라서 칩 부착영역(101)까지 연장되지 않을 수도 있다. 도면에서 점선의 원으로 나타낸 바와 같이, 제1 비아(161a) 및 제1 비아(161b)는, 도면에서 위-아래 방향을 따라 상호 교차되도록 배치될 수 있다. 본 예에서와 같이, 도 1 및 도 2의 제1 비아(161)도 평면 구조상으로 상호 교차하도록 배치될 수 있다. 제1 비아(161a)는 칩 부착영역(101) 및 제1 본딩영역(102) 사이의 영역에 배치될 수 있다. 제1 비아(161b)는 칩 부착영역(101) 내에 배치될 수 있다. 이와 같이 제1 비아들(161)이 제1 본딩영역(102) 내부 영역에 배치됨에 따라, 제1 비아들(161)로 인해 패키지 기판의 면적은 늘어나지 않을 수 있다.
도 4에 나타낸 바와 같이, 기판코어(110)의 내부에 배치되는 내층 회로배선패턴(152a)은 일 방향, 즉 도면에서 가로 방향으로 길게 연장되는 스트라이프 형태로 배치될 수 있다. 내층 회로배선패턴(152a)의 양 단부들 중 가장자리 방향으로의 단부는 제2 본딩영역(103)과 패키지 기판(100)의 측면 사이의 영역에 위치할 수 있다. 내층 회로배선패턴(152a)은, 제2 본딩영역(103)과 패키지 기판(100) 측면 사이의 영역으로부터 제2 본딩영역(103)을 지나서 칩 부착영역(102)을 향해 연장된다. 도면에서 점선의 원으로 나타낸 바와 같이, 제3 비아(163a) 및 제3 비아(163b)는, 도면에서 위-아래 방향을 따라 상호 교차되도록 배치될 수 있다. 본 예에서와 같이, 도 1 및 도 2의 제3 비아(163)도 평면 구조상으로 상호 교차하도록 배치될 수 있다. 제3 비아들(163)은, 제2 본딩영역(103)과 칩 부착영역(101) 사이에서 내층 회로배선패턴(152a)과 중첩되도록 배치된다. 제3 비아(163a)는 제2 본딩영역(103)으로부터 상대적으로 가까운 위치에 배치될 수 있다. 제3 비아(163b)는, 제2 본딩영역(103)으로부터 상대적으로 먼 위치에 배치될 수 있다. 이와 같이 제3 비아들(163a, 163b)은 제2 본딩영역(103) 내부 영역, 즉 제2 본딩영역(103)에서 칩 부착영역(101) 방향으로의 영역 내에 배치된다. 내층 회로배선패턴(152a)이 칩 부착영역(101) 방향으로 충분히 길게 배치됨에 따라 제3 비아(163)가 배치될 수 있는 충분한 여유 공간이 확보될 수 있다.
도 5는 본 예에 따른 패키지 기판에서의 제3 비아의 위치를 종래의 패키지 기판에서의 비아의 위치와 비교해 보기 위해 나타내 보인 도면이다. 도 5에서 도 3과 동일한 참조부호는 동일한 요소를 나타낸다. 도 5를 참조하면, 종래의 패키지 기판의 경우, 제1 외층 회로배선패턴(151a)이 제1 본딩영역(102)에 중첩되도록 배치되고, 최외곽의 제1 외층 회로배선패턴(151d)이 제2 본딩영역(103)에 중첩되도록 배치된다. 종래 패키지 기판에 있어서 제1 외층 회로배선패턴(151a) 및 최외곽의 제1 외층 회로배선패턴(151d)은 동일한 수평 레벨, 즉 기판 코어의 상부면에 배치된다. 이 경우 제1 외층 회로배선패턴(151a)과 내층 회로배선패턴을 전기적으로 연결시키기 위한 비아(161a, 161b)의 위치는, 도 3을 참조하여 설명한 본 예에 따른 패키지 기판(100)의 경우와 동일할 수 있다. 그러나 최외곽의 제1 외층 회로배선패턴(151d)과 내층 회로배선패턴을 전기적으로 연결시키기 위한 제4 비아(165)의 위치는, 도 4를 참조하여 설명한 본 예에 따른 패키기 기판(100)의 경우와 다르다. 구체적으로 제1 외층 회로배선패턴(151a)의 피치가 좁기 때문에, 제1 외층 회로배선패턴(151a)들 사이의 공간으로 최외곽의 제1 외층 회로배선패턴(151d)을 칩 부착영역(101) 방향, 즉 패키지 기판의 중심부를 향한 방향으로 연장시키기 어렵다. 또한 최외곽의 제1 외층 회로배선패턴(151d)을 제1 본딩영역(102) 및 제1 외층 회로배선패턴(151a)에 우회되도록 배치시키는 경우, 신호 전달 경로가 길어지고 우회 경로를 제공하기 위한 공간이 추가적으로 필요하여 패키지 크기를 증가시키는 원인이 될 수 있다. 이와 같은 한계로 인해, 제2 본딩영역(103) 내의 최외곽의 제1 외층 회로배선패턴(151d)과 하부의 내층 회로배선패턴을 연결시키는 제4 비아(165)는 제2 본딩영역(103)의 안쪽 방향의 영역 내에 배치시키기 어려우며, 따라서 제2 본딩영역(103)의 가장자리 방향으로의 영역, 즉 제2 본딩영역(103)으로부터 패키지 기판의 가장자리 쪽으로의 영역에 제4 비아(165)를 배치시켜야 한다. 그러나 이 경우 제4 비아(165)가 형성될 공간이 추가적으로 요구됨에 따라 패키지 기판의 면적이 늘어날 수 밖에 없다. 반면에 본 예에 따른 패키지 기판(100)의 경우, 도 4를 참조하여 설명한 바와 같이, 제3 비아(163)는 제2 본딩영역(103)의 안쪽 방향으로의 영역에 중첩되도록 배치되며, 따라서 제3 비아(163)를 배치하기 위해 패키지 기판(100)의 면적을 증가시킬 필요가 없다.
도 6은 일 예에 따른 반도체 패키지를 나타내 보인 사시도이다. 그리고 도 7은 도 6의 선 II-II'를 따라 절단한 단면 구조를 나타내 보인 단면도이다. 도 6 및 도 7을 참조하면, 반도체 패키지(300)는, 다층기판(200) 위에 제1 칩(310) 및 제2 칩(320)이 순차적으로 적층된 구조를 갖는다. 다층기판(200)은, 상부면(210a) 및 하부면(210b)을 갖는 기판코어(210)를 포함한다. 기판코어(210)는 절연체 재질의 단층 구조로 이루어질 수 있다. 일 예에서 기판코어(210)는 글라스 에폭시 재질로 이루어질 수 있다. 다른 예에서 기판코어(210)는 다층 구조로 이루어질 수도 있지만, 이 경우 다층 구조를 구성하는 절연체 재질은 동일할 수 있다. 기판코어(210)의 상부면(210a) 및 하부면(210b) 위에는 각각 제1 절연층(220) 및 제2 절연층(230)이 배치된다. 일 예에서 제1 절연층(220) 및 제2 절연층(230)은 솔더레지스트로 이루어질 수 있다.
다층기판(200)은, 칩 부착영역(201), 제1 본딩영역(202), 및 제2 본딩영역(203)을 갖는다. 칩 부착영역(201)은 다층기판(200)의 중앙 영역에 위치한다. 칩 부착영역(201)은 사각형의 평면 형상으로 이루어지만, 이는 단지 일 예로서 제1 칩(310) 및 제2 칩(320)의 평면 형상에 따라 다른 다각형의 평면 형상으로 이루어질 수도 있다. 제1 본딩영역(202)은 칩 부착영역(201)의 측면으로부터 제1 간격(D1)만큼 이격되도록 배치된다. 제1 간격(D1)은 상호 대향하는 제1 본딩영역(202)의 측면과 칩 부착영역(201)의 측면 사이의 거리로 정의된다. 제1 본딩영역(202)은 제1 본딩패드들(241)이 위치하는 영역을 포함하는 스트라이프 형태의 평면 형상 영역으로 정의될 수 있다. 일 예에서, 제1 본딩영역(202)은, 칩 부착영역(201)의 측면을 따라 나란하게 배치된다. 제2 본딩영역(203)은 칩 부착영역(201)의 측면으로부터 제2 간격(D2)만큼 이격되도록 배치된다. 제2 간격(D2)은 상호 대향하는 제2 본딩영역(203)의 측면과 칩 부착영역(201)의 측면 사이의 거리로 정의된다. 제2 간격(D2)은 제1 간격(D1)보다 크다. 즉 제2 본딩영역(203)은 제1 본딩영역(202)보다 칩 부착영역(201)으로부터 더 멀리 떨어지게 위치한다. 제2 본딩영역(203)은 제2 본딩패드들이 위치하는 영역을 포함하는 스트라이프 형태의 평면 형상 영역으로 정의될 수 있다. 일 예에서 제2 본딩영역(203)은, 제1 본딩영역(202)과 일정 간격 이격되면서 나란하게 배치된다. 제1 본딩영역(102)과 제2 본딩영역(103)은 상호 이격된다.
칩 부착영역(201)의 기판코어(210) 위에는 제1 절연층(220)을 개재하여 제1 칩(310) 및 제2 칩(320)이 부착된다. 제1 칩(310)의 하부면은 접착제(301)를 통해 제1 절연층(220)의 상부면에 부착된다. 제1 칩(310)의 상부면은 접착층을 포함하는 중간구조물(302)의 하부면에 부착된다. 제2 칩(320)의 하부면은 중간구조물(302)의 상부면에 부착된다. 제1 칩(310)의 상부면에는 복수개의 제1 칩패드들(312)이 배치된다. 제1 칩패드들(312)은, 제1 칩(310)의 상부면과 제2 칩(320)의 하부면 사이의 공간에서 노출된다. 제2 칩(320)의 상부면에는 복수개의 제2 칩패드들(322)이 배치된다. 제2 칩패드들(322)은 제2 칩(320)의 상부면에서 노출된다. 본 예에서 제시하고 있는 제1 칩패드들(312) 및 제2 칩패드들(322)의 배치 구조는 단지 하나의 예시로서, 제1 칩(310) 및 제2 칩(320)의 종류에 따라 제1 칩패드들(312) 및 제2 칩패드들(322)의 배치 구조는 다양하게 변화될 수 있다.
기판코어(210)의 상부면(210a) 위에는 제1 외층 회로배선패턴들(251a, 251b)이 배치된다. 제1 외층 회로배선패턴들(251a, 251b)은 상호 전기적으로 분리되거나, 또는 다른 영역에서 전기적으로 서로 연결될 수도 있다. 제1 외층 회로배선패턴들(251a, 251b)의 개수는 패키지 기판(200)의 신호 처리 구조에 따라 다양하게 설정될 수 있다. 복수개의 제1 외층 회로배선패턴들(251a, 251b)의 각각은 실질적으로 동일한 수평 레벨상에 배치된다. 제1 외층 회로배선패턴들(251a, 251b) 중 제1 외층 회로배선패턴(251a)은 최외곽에 배치되는 제1 외층 회로배선패턴이다. 이 최외곽의 제1 외층 회로배선패턴(251a)의 일부는 제1 본딩영역(202) 내에 위치한다.
기판코어(210)의 내부에는 복수개의 내층 회로배선패턴들(252a, 252b, 252c)이 배치된다. 복수개의 내층 회로배선패턴들(252a, 252b, 252c)의 각각은, 기판코어(210) 내에서 실질적으로 동일한 수평 레벨상에 배치된다. 내층 회로배선패턴들(252a, 252b, 252c)은 상호 전기적으로 분리되거나, 또는 다른 영역에서 서로 연결될 수도 있다. 내층 회로배선패턴들(252a, 252b, 252c) 중 내층 회로배선패턴(252a)은 최외곽에 배치되는 내층 회로배선패턴이다. 이 최외곽의 내층 회로배선패턴(252a)의 일부는 제2 본딩영역(203) 내에 위치한다.
기판코어(210)의 하부면(210b) 위에는 제2 외층 회로배선패턴들(253a, 253b, 253c)이 배치된다. 복수개의 제2 외층 회로배선패턴들(253a, 253b, 253c)의 각각은, 기판코어(210)의 하부면(210b) 위에서 실질적으로 동일한 수평 레벨상에 배치된다. 제2 외층 회로배선패턴들(253a, 253b, 253c)은 상호 전기적으로 분리되거나, 또는 다른 영역에서 서로 연결될 수 있다. 제2 외층 회로배선패턴들(253a, 253b, 253c)의 개수는 패키지 기판(200)의 신호 처리 구조에 따라 다양하게 설정될 수 있다.
제1 외층 회로배선패턴들(251a, 251b) 중 적어도 어느 하나와 내층 회로배선패턴들(252a, 252b, 252c) 중 적어도 어느 하나는 기판코어(210) 내의 제1 비아(261)를 통해 전기적으로 상호 연결된다. 제1 비아(261)의 하부면 및 상부면은 각각 내층 회로배선패턴의 상부면 및 제1 외층 회로배선패턴의 하부면에 접촉된다. 내층 회로배선패턴들(252a, 252b, 252c) 중 적어도 어느 하나와 제2 외층 회로배선패턴들(253a, 253b, 253c) 중 적어도 어느 하나는 제2 비아(262) 및 제3 비아(263)를 통해 전기적으로 상호 연결된다. 제2 비아(262) 및 제3 비아(263)의 하부면 및 상부면은 각각 제2 외층 회로배선패턴의 상부면 및 내층 회로배선패턴의 하부면에 접촉된다. 제1 비아(261), 제2 비아(262), 및 제3 비아(263)의 배치 구조는 패키지 기판(200)의 용도 등에 의해 다양하게 구성될 수 있다. 본 예에서는 최외곽 회로배선패턴들의 접속 구조와 관련된 비아 배치 구조에 대해서만 설명하기로 한다.
제1 외층 회로배선패턴들(251a, 251b) 및 기판코어(210)의 상부면(210a)을 덮는 제1 절연층(220)은 제1 본딩영역(202) 내에 위치하는 제1 개구부(221)와, 제2 본딩영역(203) 내에 위치하는 제2 개구부(222)를 갖는다. 제1 개구부(221)에 의해 최외곽의 제1 외층 회로배선패턴(251a)의 일부 표면이 노출되고, 그 노출 표면 위에는 제1 본딩패드(241)가 배치된다. 따라서 제1 본딩패드(241)의 상부면은, 제1 본딩영역(202) 내에서 제1 절연층(220)의 제1 개구부(221)에 의해 외부로 노출된다. 도면에 나타내지는 않았지만, 다른 예에서 제1 개구부는 트랜치 형상으로 형성될 수 있다. 이 트랜치는, 복수개의 제1 본딩패드와 제1 본딩패드 사이의 제1 절연층을 연속적으로 노출시키는 형태로 이루어질 수 있다. 제1 개구부(221)에서 제1 절연층(220)의 상부면으로부터 제1 본딩패드(241) 상부면까지의 깊이는, 제1 절연층(220)의 두께에서 제1 외층 회로배선패턴(251a)의 두께와 제1 본딩패드(241)의 두께를 뺀 값이 된다.
기판코어(210)는 제2 본딩영역(203)에서 제2 개구부(222)에 의해 정렬되어 형성되는 일정 깊이의 트랜치(T2)를 갖는다. 트랜치(T2)의 깊이는, 내층 회로배선패턴들(252a, 252b, 252c)의 각각의 상부면과 제1 외층 회로배선패턴들(251a, 251b)의 각각의 하부면 사이의 수직레벨차이와 실질적으로 동일하다. 제2 개구부(222) 및 트랜치(T2)에 의해 내층 회로배선패턴(252a)의 일부 표면이 노출되고, 그 노출 표면 위에는 제2 본딩패드(242)가 배치된다. 따라서 제2 본딩패드(242)는 제2 본딩영역(203) 내의 제2 개구부(222) 및 트랜치(T2)에 의해 그 상부면이 노출된다. 본 예에서는 제2 개구부 및 트랜치가 제2 본딩패드만을 노출시키는 형태로 이루어지지만, 다른 예에서 제2 개구부 및 트랜치가 복수개의 제2 본딩패드와, 제2 본딩패드 사이의 제1 절연층을 연속적으로 노출시키는 형태로 이루어질 수도 있다. 제2 개구부(222)에서 제1 절연층(220)의 상부면으로부터 제2 본딩패드(242) 상부면까지의 깊이는, 제1 절연층(220) 두께와 트랜치(T2)의 깊이를 더 한 값에서 제2 본딩패드(242)의 두께를 뺀 값과 실질적으로 동일하다.
기판코어(210)의 하부면(210b) 및 제2 외층 회로배선패턴들(253a, 253b, 253c) 위에 배치되는 제2 절연층(230)은, 제2 외층 회로배선패턴들(253a, 253b, 253c)의 각각의 상부면 일부를 노출시키는 제3 개구부들(232)을 갖는다. 비록 도면에 나타내지는 않았지만, 제3 개구부들(231)에 의해 노출되는 제2 외층 회로배선패턴들(253a, 253b, 253c)의 각각의 상부면에는 외부 접속단자, 예컨대 솔더 볼이 배치될 수 있다.
제1 외층 회로배선패턴들(251a, 251b) 중 제1 본딩패드(241)에 접속된 제1 외층 회로배선패턴(251a)은, 기판코어(210) 내의 제1 비아(261)를 통해 내층 회로배선패턴(252b)와 전기적으로 연결된다. 이 내층 회로배선패턴(252b)은 기판코어(210) 내의 제2 비아(262)를 통해 제2 외층 회로배선패턴(253b)과 전기적으로 연결된다. 이에 따라 제1 본딩패드(241)와 제2 외층 회로배선패턴(253b) 사이에는 제1 외층 회로배선패턴(251a), 제1 비아(261), 내층 회로배선패턴(252b), 및 제2 비아(262)에 의해 구성되는 신호 전송 경로가 형성된다.
내층 회로배선패턴들(252a, 252b, 252c) 중 제2 본딩패드(242)에 접속되는 내층 회로배선패턴(252a)은, 기판코어(210) 내의 제3 비아(263)를 통해 제2 외층 회로배선패턴(253a)과 전기적으로 연결된다. 제3 비아(263)는 제2 비아(262)와 동일한 레벨상에 배치된다. 제2 본딩패드(242)와 제2 외층 회로배선패턴(253a) 사이에는 내층 회로배선패턴(252a) 및 제3 비아(263)에 의해 구성되는 신호 전송 경로가 형성된다. 제1 본딩패드(241)와 제2 외층 회로배선패턴(253b) 사이의 신호 전송 경로에 두개의 제1 비아(261) 및 제2 비아(262)가 사용되는 반면에, 제2 본딩패드(242)와 제2 외층 회로배선패턴(253a) 사이의 신호 전송 경로에는 하나의 제3 비아(263)만이 사용된다. 이와 같은 구조에 의해, 제1 비아(261) 및 제2 비아(262)를 칩 부착영역(201)과, 칩 부착영역(201) 및 제1 본딩영역(202) 사이의 영역에 배치시킬 수 있으며, 제3 비아(263)를 칩 부착영역(201) 및 제2 본딩영역(203) 사이의 영역에 배치시킬 수 있다. 도 3 내지 도 5를 참조하여 설명한 바와 마찬가지로, 이와 같이 제1 비아(261), 제2 비아(262) 및 제3 비아(263)를 모두 제2 본딩영역(203) 안쪽의 영역에 배치시킬 수 있음에 따라 제2 본딩영역(203) 바깥쪽의 영역에 별도의 비아 형성을 위한 공간을 제공할 필요가 없다.
제1 칩(310)의 제1 칩패드(312)는 제1 와이어(331)를 통해 제1 본딩패드(241)에 전기적으로 연결된다. 이에 따라 제1 칩(310)의 제1 칩패드(312)를 통하는 신호는, 제1 와이어(331), 제1 본딩패드(241), 제1 외층 회로배선패턴(251a), 제1 비아(261), 내층 회로배선패턴(252b), 및 제2 비아(262)를 통해 제2 외층 회로배선패턴(253b)으로 전달될 수 있다. 제2 칩(320)의 제2 칩패드(322)는 제2 와이어(332)를 통해 제2 본딩패드(242)에 전기적으로 연결된다. 이에 따라 제2 칩(320)의 제2 칩패드(322)를 통하는 신호는, 제2 와이어(332), 제2 본딩패드(242), 내층 회로배선패턴(252a), 및 제3 비아(263)를 통해 제2 외층 회로배선패턴(253a)으로 전달될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
100...패키지 기판 101...칩 부착영역
102...제1 본딩영역 103...제2 본딩영역
110...기판코어 120...제1 절연층
121...제1 개구부 122...제2 개구부
130...제2 절연층 141...제1 본딩패드
142...제2 본딩패드

Claims (29)

  1. 기판코어;
    상기 기판코어의 상부면 위에 배치되는 제1 외층 회로배선패턴들;
    상기 기판코어의 내부에 배치되는 내층 회로배선패턴들;
    상기 제1 외층 회로배선패턴들 중 최외곽에 위치하는 제1 외층 회로배선패턴 위에 배치되며 제1 본딩영역에서 노출되는 제1 본딩패드; 및
    상기 내층 회로배선패턴들 중 최외곽에 위치하는 내층 회로배선패턴 위에 배치되며 제2 본딩영역에서 노출되는 제2 본딩패드를 포함하되,
    상기 제1 본딩영역은 칩 부착영역으로부터 제1 간격으로 이격되도록 배치되고, 상기 제2 본딩영역은 상기 칩 부착영역으로부터 상기 제2 간격보다 큰 제2 간격으로 이격되도록 배치되는 패키지 기판.
  2. 제1항에 있어서,
    상기 기판코어는 절연체 재질의 단층 구조로 이루어지는 패키지 기판.
  3. 제1항에 있어서,
    상기 기판코어는 다층 구조로 이루어지되, 상기 다층 구조는 동일한 절연체 재질로 구성되는 패키지 기판.
  4. 제1항에 있어서,
    상기 기판코어의 하부면 위에 배치되는 제2 외층 회로배선패턴들을 더 포함하는 패키지 기판.
  5. 제4항에 있어서,
    상기 기판코어 내에서 상기 최외곽의 제1 외층 회로배선패턴과 상기 최외곽의 내층 회로배선패턴 외의 다른 내층 회로배선패턴을 전기적으로 연결하는 제1 비아;
    상기 기판코어 내에서 상기 제1 비아에 연결되는 내층 회로배선패턴과 상기 제2 외층 회로배선패턴들 중 어느 하나의 제2 외층 회로배선패턴을 전기적으로 연결하는 제2 비아; 및
    상기 기판코어 내에서 상기 최외곽의 내층 회로배선패턴과 상기 제2 외층 회로배선패턴들 중 다른 하나의 제2 외층 회로배선패턴을 전기적으로 연결하는 제3 비아를 더 포함하는 패키지 기판.
  6. 제5항에 있어서,
    상기 제1 비아 및 제2 비아는, 상기 칩 부착영역 및/또는 상기 칩 부착영역과 제1 본딩영역 사이의 영역에 배치되는 패키지 기판.
  7. 제5항에 있어서,
    상기 제3 비아는, 상기 칩 부착영역 및 제2 본딩영역 사이의 영역에 배치되는 패키지 기판.
  8. 제4항에 있어서,
    제1 개구부 및 제2 개구부를 가지면서 상기 기판코어의 상부면 및 제1 외층 회로배선패턴들 위에 배치되는 제1 절연층을 더 포함하는 패키지 기판.
  9. 제8항에 있어서,
    상기 제1 개구부 및 제2 개구부는, 각각 상기 제1 본딩영역 및 제2 본딩영역에서 상기 제1 본딩패드 및 제2 본딩패드를 노출시키는 패키지 기판.
  10. 제8항에 있어서,
    상기 기판코어는, 상기 제2 본딩영역에서 상기 제1 절연층이 갖는 제2 개구부에 정렬되어 형성되는 트랜치를 갖는 패키지 기판.
  11. 제10항에 있어서,
    상기 제2 본딩패드는 상기 제2 개구부 및 트랜치에 의해 노출되는 패키지 기판.
  12. 제8항에 있어서,
    상기 제1 절연층은 솔더레지스트층으로 이루어지는 패키지 기판.
  13. 제8항에 있어서,
    상기 기판코어의 하부면 및 제2 외층 회로배선패턴 위에서 상기 제2 외층 회로배선패턴의 일부 표면을 노출시키는 제3 개구부를 갖도록 배치되는 제2 절연층을 더 포함하는 패키지 기판.
  14. 제13항에 있어서,
    상기 제2 절연층은 솔더레지스트층으로 이루어지는 패키지 기판.
  15. 기판코어;
    상기 기판코어의 상부면 위에 배치되는 제1 외층 회로배선패턴들;
    상기 기판코어의 내부에 배치되는 내층 회로배선패턴들;
    상기 제1 외층 회로배선패턴들 중 최외곽에 위치하는 제1 외층 회로배선패턴 위에 배치되며 제1 본딩영역에서 노출되는 제1 본딩패드;
    상기 내층 회로배선패턴들 중 최외곽에 위치하는 내층 회로배선패턴 위에 배치되며 제2 본딩영역에서 노출되는 제2 본딩패드;
    상기 기판코어의 칩부착영역에서 순차적으로 배치되는 제1 칩 및 제2 칩;
    상기 제1 칩의 제1 칩패드와 상기 제1 본딩패드를 연결하는 제1 와이어; 및
    상기 제2 칩의 제2 칩패드와 상기 제2 본딩패드를 연결하는 제2 와이어를 포함하되,
    상기 제1 본딩영역은 상기 칩 부착영역으로부터 제1 간격으로 이격되도록 배치되고, 상기 제2 본딩영역은 상기 칩 부착영역으로부터 상기 제2 간격보다 큰 제2 간격으로 이격되도록 배치되는 반도체 패키지.
  16. 제15항에 있어서,
    상기 기판코어는 절연체 재질의 단층 구조로 이루어지는 반도체 패키지.
  17. 제15항에 있어서,
    상기 기판코어는 다층 구조로 이루어지되, 상기 다층 구조는 동일한 절연체 재질로 구성되는 반도체 패키지.
  18. 제17항에 있어서,
    상기 기판코어의 하부면 위에 배치되는 제2 외층 회로배선패턴들을 더 포함하는 반도체 패키지.
  19. 제18항에 있어서,
    상기 기판코어 내에서 상기 최외곽의 제1 외층 회로배선패턴과 상기 최외곽의 내층 회로배선패턴 외의 다른 내층 회로배선패턴을 전기적으로 연결하는 제1 비아;
    상기 기판코어 내에서 상기 제1 비아에 연결되는 내층 회로배선패턴과 상기 제2 외층 회로배선패턴들 중 어느 하나의 제2 외층 회로배선패턴을 전기적으로 연결하는 제2 비아; 및
    상기 기판코어 내에서 상기 최외곽의 내층 회로배선패턴과 상기 제2 외층 회로배선패턴들 중 다른 하나의 제2 외층 회로배선패턴을 전기적으로 연결하는 제3 비아를 더 포함하는 반도체 패키지.
  20. 제19항에 있어서,
    상기 제1 비아 및 제2 비아는, 상기 칩 부착영역 및/또는 상기 칩 부착영역과 제1 본딩영역 사이의 영역에 배치되는 반도체 패키지.
  21. 제19항에 있어서,
    상기 제3 비아는, 상기 칩 부착영역 및 제2 본딩영역 사이의 영역에 배치되는 반도체 패키지.
  22. 제18항에 있어서,
    제1 개구부 및 제2 개구부를 가지면서 상기 기판코어의 상부면 및 제1 외층 회로배선패턴들 위에 배치되는 제1 절연층을 더 포함하는 반도체 패키지.
  23. 제22항에 있어서,
    상기 제1 칩은 상기 칩 부착영역의 제1 절연층 위에 부착되는 반도체 패키지.
  24. 제22항에 있어서,
    상기 제1 개구부 및 제2 개구부는, 각각 상기 제1 본딩영역 및 제2 본딩영역에서 상기 제1 본딩패드 및 제2 본딩패드를 노출시키는 반도체 패키지.
  25. 제22항에 있어서,
    상기 기판코어는, 상기 제2 본딩영역에서 상기 제1 절연층이 갖는 제2 개구부에 정렬되어 형성되는 트랜치를 갖는 반도체 패키지.
  26. 제25항에 있어서,
    상기 제2 본딩패드는 상기 제2 개구부 및 트랜치에 의해 노출되는 반도체 패키지.
  27. 제22항에 있어서,
    상기 제1 절연층은 솔더레지스트층으로 이루어지는 반도체 패키지.
  28. 제22항에 있어서,
    상기 기판코어의 하부면 및 제2 외층 회로배선패턴 위에서 상기 제2 외층 회로배선패턴의 일부 표면을 노출시키는 제3 개구부를 갖도록 배치되는 제2 절연층패턴을 더 포함하는 반도체 패키지.
  29. 제28항에 있어서,
    상기 제2 절연층은 솔더레지스트층으로 이루어지는 반도체 패키지.
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