JP2001217353A - 回路装置およびその製造方法 - Google Patents
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Abstract
ルシート等が支持基板として回路素子が実装された回路
装置がある。しかしこれらの支持基板は、本来必要でな
く余分な材料である。しかも支持基板の厚みが、回路装
置を大型化にする問題もあった。 【解決手段】 導電箔60に分離溝54を形成した後、
回路素子を実装し、この導電箔60を支持基板として絶
縁性樹脂50を被着し、反転した後、今度は絶縁性樹脂
50を支持基板として導電箔を研磨して導電路として分
離している。従って支持基板を採用することなく、導電
路51、回路素子52が絶縁性樹脂50に支持された回
路装置が実現できる。しかも導電路51の側面が湾曲と
なり、アンカー構造も発生し、導電路51の抜けも防止
できる。
Description
の製造方法に関し、特に支持基板を不要にした薄型の回
路装置およびその製造方法に関するものである。
は、携帯電話、携帯用のコンピューター等に採用される
ため、小型化、薄型化、軽量化が求められている。
して述べると、一般的な半導体装置として、従来通常の
トランスファーモールドで封止されたパッケージ型半導
体装置がある。この半導体装置は、図23のように、プ
リント基板PSに実装される。
体チップ2の周囲を樹脂層3で被覆し、この樹脂層3の
側部から外部接続用のリード端子4が導出されたもので
ある。
リード端子4が樹脂層3から外に出ており、全体のサイ
ズが大きく、小型化、薄型化および軽量化を満足するも
のではなかった。
よび軽量化を実現すべく、色々な構造を開発し、最近で
はCSP(チップサイズパッケージ)と呼ばれる、チッ
プのサイズと同等のウェハスケールCSP、またはチッ
プサイズよりも若干大きいサイズのCSPが開発されて
いる。
基板5を採用した、チップサイズよりも若干大きいCS
P6を示すものである。ここではガラスエポキシ基板5
にトランジスタチップTが実装されたものとして説明し
ていく。
1の電極7、第2の電極8およびダイパッド9が形成さ
れ、裏面には第1の裏面電極10と第2の裏面電極11
が形成されている。そしてスルーホールTHを介して、
前記第1の電極7と第1の裏面電極10が、第2の電極
8と第2の裏面電極11が電気的に接続されている。ま
たダイパッド9には前記ベアのトランジスタチップTが
固着され、トランジスタのエミッタ電極と第1の電極7
が金属細線12を介して接続され、トランジスタのベー
ス電極と第2の電極8が金属細線12を介して接続され
ている。更にトランジスタチップTを覆うようにガラス
エポキシ基板5に樹脂層13が設けられている。
採用するが、ウェハスケールCSPと違い、チップTか
ら外部接続用の裏面電極10、11までの延在構造が簡
単であり、安価に製造できるメリットを有する。
リント基板PSに実装される。プリント基板PSには、
電気回路を構成する電極、配線が設けられ、前記CSP
6、パッケージ型半導体装置1、チップ抵抗CRまたは
チップコンデンサCC等が電気的に接続されて固着され
る。
は、色々なセットの中に取り付けられる。
よび図26を参照しながら説明する。尚、図26では、
中央のガラエポ/フレキ基板と題するフロー図を参照す
る。
シ基板5を用意し、この両面に絶縁性接着剤を介してC
u箔20、21を圧着する。(以上図25Aを参照)続
いて、第1の電極7,第2の電極8、ダイパッド9、第
1の裏面電極10および第2の裏面電極11対応するC
u箔20、21に耐エッチング性のレジスト22を被覆
し、Cu箔20、21をパターニングする。尚、パター
ニングは、表と裏で別々にしても良い(以上図25Bを
参照) 続いて、ドリルやレーザを利用してスルーホールTHの
ための孔を前記ガラスエポキシ基板に形成し、この孔に
メッキを施し、スルーホールTHを形成する。このスル
ーホールTHにより第1の電極7と第1の裏面電極1
0、第2の電極8と第2の裏面電極10が電気的に接続
される。(以上図25Cを参照) 更に、図面では省略をしたが、ボンデイングポストと成
る第1の電極7,第2の電極8にNiメッキを施すと共
に、ダイボンディングポストとなるダイパッド9にAu
メッキを施し、トランジスタチップTをダイボンディン
グする。
電極と第1の電極7、トランジスタチップTのベース電
極と第2の電極8を金属細線12を介して接続し、樹脂
層13で被覆している。(以上図25Dを参照) そして必要により、ダイシングして個々の電気素子とし
て分離している。図25では、ガラスエポキシ基板5
に、トランジスタチップTが一つしか設けられていない
が、実際は、トランジスタチップTがマトリックス状に
多数個設けられている。そのため、最後にダイシング装
置により個別分離されている。
したCSP型の電気素子が完成する。この製造方法は、
支持基板としてフレキシブルシートを採用しても同様で
ある。
を図26左側のフローに示す。支持基板であるセラミッ
ク基板を用意した後、スルーホールを形成し、その後、
導電ペーストを使い、表と裏の電極を印刷し、焼結して
いる。その後、前製造方法の樹脂層を被覆するまでは図
25の製造方法と同じであるが、セラミック基板は、非
常にもろく、フレキシブルシートやガラスエポキシ基板
と異なり、直ぐに欠けてしまうため金型を用いたモール
ドができない問題がある。そのため、封止樹脂をポッテ
ィングし、硬化した後、封止樹脂を平らにする研磨を施
し、最後にダイシング装置を使って個別分離している。
ンジスタチップT、接続手段7〜12および樹脂層13
は、外部との電気的接続、トランジスタの保護をする上
で、必要な構成要素であるが、これだけの構成要素で小
型化、薄型化、軽量化を実現する電気回路素子を提供す
るのは難しかった。
5は、前述したように本来不要なものである。しかし製
造方法上、電極を貼り合わせるため、支持基板として採
用しており、このガラスエポキシ基板5を無くすことが
できなかった。
用することによって、コストが上昇し、更にはガラスエ
ポキシ基板5が厚いために、回路素子として厚くなり、
小型化、薄型化、軽量化に限界があった。
板では必ず両面の電極を接続するスルーホール形成工程
が不可欠であり、製造工程も長くなる問題もあった。
の課題に鑑みて成され、第1に、電気的に分離された複
数の導電路と、所望の該導電路上に固着された回路素子
と、該回路素子を被覆し且つ前記導電路を一体に支持す
る絶縁性樹脂とを備え、前記導電路の側面を湾曲させて
前記絶縁性樹脂と嵌合させたことで、構成要素を最小限
にして従来の課題を解決し、更には導電路の側面を湾曲
にする事で絶縁性樹脂からの抜けを抑制した導電路を実
現するものである。
の導電路と、所望の該導電路上に固着された回路素子
と、該回路素子を被覆し且つ前記導電路間の前記分離溝
に充填されて一体に支持する絶縁性樹脂とを備え、前記
導電路の側面を湾曲させて前記絶縁性樹脂と嵌合させた
ことで、分離溝に充填された絶縁性樹脂により複数の導
電路を一体に支持して従来の課題を解決するものであ
る。
の導電路と、所望の該導電路上に固着された回路素子
と、該回路素子を被覆し且つ前記導電路間の前記分離溝
に充填され前記導電路の裏面を露出して一体に支持する
絶縁性樹脂とを備え、前記導電路の側面を湾曲させて前
記絶縁性樹脂と嵌合させたことで、導電路の裏面が外部
との接続に供することができスルーホールを不要にでき
従来の課題を解決するものである。
路となる領域を除いた前記導電箔に、前記導電箔の厚み
よりも浅い分離溝を形成して側面が湾曲した導電路を形
成する工程と、所望の前記導電路上に回路素子を固着す
る工程と、前記回路素子を被覆し、前記分離溝に充填さ
れるように絶縁性樹脂でモールドし、前記導電路と前記
絶縁性樹脂を嵌合させる工程と、前記分離溝を設けてい
ない厚み部分の前記導電箔を除去する工程とを具備する
ことで、導電路を形成する導電箔がスタートの材料であ
り、絶縁性樹脂がモールドされるまでは導電箔が支持機
能を有し、モールド後は絶縁性樹脂が支持機能を有する
ことで支持基板を不要にでき、従来の課題を解決するこ
とができる。更には、分離溝を形成する際に、導電路の
側面を湾曲構造とし、この構造によりアンカー効果を持
たせたものである。
路と成る領域を除いた前記導電箔に、前記導電箔の厚み
よりも浅い分離溝を形成して側面が湾曲した導電路を形
成する工程と、所望の前記導電路上に回路素子を固着す
る工程と、前記回路素子の電極と所望の前記導電路とを
電気的に接続する接続手段を形成する工程と前記回路素
子を被覆し、前記分離溝に充填されるように絶縁性樹脂
でモールドし、前記導電路と前記絶縁性樹脂を嵌合させ
る工程と、前記分離溝を設けていない厚み部分の前記導
電箔を除去する工程と、前記絶縁性樹脂を切断して個別
の回路装置に分離する工程とを具備する回路装置の製造
方法を提供することで、多数個の回路装置を量産でき、
従来の課題を解決することができる。
形態まず本発明の回路装置について図1を参照しながら
その構造について説明する。
導電路51を有し、前記導電路51上には回路素子52
が固着され、前記絶縁性樹脂50で導電路51を支持し
て成る回路装置53が示されている。しかも導電路51
の側面は湾曲構造59を有している。
の導電路51A、51B、51Cと、この導電路51
A、51B、51Cを埋め込む絶縁性樹脂50の3つの
材料で構成され、導電路51間には、この絶縁性樹脂5
0で充填された分離溝54が設けられる。そして絶縁性
樹脂50により湾曲構造59の前記導電路51が支持さ
れている。
硬化性樹脂、ポリイミド樹脂、ポリフェニレンサルファ
イド等の熱可塑性樹脂を用いることができる。また絶縁
性樹脂は、金型を用いて固める樹脂、ディップ、塗布を
して被覆できる樹脂であれば、全ての樹脂が採用でき
る。また導電路51としては、Cuを主材料とした導電
箔、Alを主材料とした導電箔、またはFe−Ni等の
合金から成る導電箔等を用いることができる。もちろ
ん、他の導電材料でも可能であり、特にエッチングでき
る導電材、レーザで蒸発する導電材が好ましい。
エッチング、あるいはウェットエッチングを採用して非
異方性的なエッチングを施すことにより、導電路51の
側面を湾曲構造59とし、アンカー効果を発生させてい
る。その結果、導電路51が絶縁性樹脂50から抜けな
い構造を実現している。
55A、ロウ材から成る導電ボール、扁平する導電ボー
ル、半田等のロウ材55B、Agペースト等の導電ペー
スト55C、導電被膜または異方性導電性樹脂等であ
る。これら接続手段は、回路素子52の種類、回路素子
52の実装形態で選択される。例えば、ベアの半導体素
子であれば、表面の電極と導電路51との接続は、金属
細線が選択され、CSPであれば半田ボールや半田バン
プが選択される。またチップ抵抗、チップコンデンサ
は、半田55Bが選択される。またパッケージされた回
路素子、例えばBGA等を導電路51に実装しても問題
はなく、これを採用する場合、接続手段は半田が選択さ
れる。
電気的接続が不要であれば、絶縁性接着剤が選択され、
また電気的接続が必要な場合は、導電被膜が採用され
る。ここでは、導電被膜は少なくとも一層あればよい。
g、Au、PtまたはPd等であり、蒸着、スパッタリ
ング、CVD等の低真空、または高真空下の被着、メッ
キまたは焼結等により被覆される。
とも接着する。よってチップ裏面にAu被膜が被覆され
ていれば、そのままAg被膜、Au被膜、半田被膜を導
電路51Aに被覆することによってチップを熱圧着で
き、また半田等のロウ材を介してチップを固着できる。
ここで、前記導電被膜は複数層に積層された導電被膜の
最上層に形成されても良い。例えば、Cuの導電路51
Aの上には、Ni被膜、Au被膜の二層が順に被着され
たもの、Ni被膜、Cu被膜、半田被膜の三層が順に被
着されたもの、Ag被膜、Ni被膜の二層が順に被覆さ
れたものが形成できる。尚、これら導電被膜の種類、積
層構造は、これ以外にも多数あるが、ここでは省略をす
る。
る絶縁性樹脂50で支持しているため、支持基板が不要
となり、導電路51、回路素子52および絶縁性樹脂5
0で構成される。この構成は、本発明の特徴である。従
来の技術の欄でも説明したように、従来の回路装置の導
電路は、支持基板で支持されていたり、リードフレーム
で支持されているため、本来不要にしても良い構成が付
加されている。しかし、本回路装置は、必要最小限の構
成要素で構成され、支持基板を不要としているため、薄
型で安価となる特徴を有する。
し且つ前記導電路52間の前記分離溝54に充填されて
一体に支持する絶縁性樹脂50を有している。
溝54となり、ここに絶縁性樹脂50が充填されること
で、導電路51の抜けが防止できると同時にお互いの絶
縁がはかれるメリットを有する。
1間の分離溝54に充填され導電路51の裏面のみを露
出して一体に支持する絶縁性樹脂50を有している。
の特徴の一つである。導電路の裏面が外部との接続に供
することができ、図24の如き従来構造のスルーホール
THを不要にできる特徴を有する。
導電被膜を介して直接固着されている場合、導電路51
の裏面が露出されてため、回路素子52Aから発生する
熱を導電路51Aを介して実装基板に伝えることができ
る。特に放熱により、駆動電流の上昇等の特性改善が可
能となる半導体チップに有効である。
電路51の表面は、実質一致している構造となってい
る。本構造は、本発明の特徴であり、図24に示す裏面
電極10、11の段差が設けられないため、回路装置5
3をそのまま水平に移動できる特徴を有する。回路装置
を説明する第2の実施の形態次に図7に示された回路装
置56を説明する。
7が形成されており、それ以外は、図1の構造と実質同
一である。よってこの導電被膜57について説明する。
防止するするために導電被膜57を設ける点である。
1の材料と呼ぶ。)の熱膨張係数の差により、回路装置
自身が反ったり、また導電路が湾曲したり剥がれたりす
る。また導電路51の熱伝導率が絶縁性樹脂の熱伝導率
よりも優れているため、導電路51の方が先に温度上昇
して膨張する。そのため、第1の材料よりも熱膨張係数
の小さい第2の材料を被覆することにより、導電路の反
り、剥がれ、回路装置の反りを防止することができる。
特に第1の材料としてCuを採用した場合、第2の材料
としてはAu、NiまたはPt等が良い。Cuの膨張率
は、16.7×10−6(10のマイナス6乗)で、A
uは、14×10−6、Niは、12.8×10−6、
Ptは、8.9×10−6である。
効果を持たせている点である。第2の材料によりひさし
58が形成され、しかも導電路51と被着したひさし5
8が絶縁性樹脂50に埋め込まれているため、アンカー
効果を発生し、導電路51の抜けを防止できる構造とな
る。
方で、二重のアンカー効果を発生させて導電路51の抜
けを抑制している。
52Aと受動素子52Bが実装された回路装置で説明し
てきたが、本発明は、図19の如く、一つの半導体チッ
プが封止されて構成された回路装置、図20の如く、C
SP等のフェイスダウン型の素子80が実装された回路
装置81、または図21の如くチップ抵抗、チップコン
デンサ等の受動素子82が封止された回路装置83でも
実施できる。更には、2つの導電路間に金属細線を接続
し、これが封止されたものでも良い。これはフューズと
して活用できる。回路装置の製造方法を説明する第1の
実施の形態次に図2〜図6および図1を使って回路装置
53の製造方法について説明する。
用意する。この導電箔60は、ロウ材の付着性、ボンデ
ィング性、メッキ性が考慮されてその材料が選択され、
材料としては、Cuを主材料とした導電箔、Alを主材
料とした導電箔またはFe−Ni等の合金から成る導電
箔等が採用される。
ると10μm〜300μm程度が好ましく、ここでは7
0μm(2オンス)の銅箔を採用した。しかし300μ
m以上でも10μm以下でも基本的には良い。後述する
ように、導電箔60の厚みよりも浅い分離溝61が形成
できればよい。
ロール状に巻かれて用意され、これが後述する各工程に
搬送されても良いし、所定の大きさにカットされた導電
箔が用意され、後述する各工程に搬送されても良い。
を除いた導電箔60を、導電箔60の厚みよりも薄く除
去する工程がある。そしてこの除去工程により形成され
た分離溝61および導電箔60に絶縁性樹脂50を被覆
する工程がある。
トレジストPR(耐エッチングマスク)を形成し、導電
路51となる領域を除いた導電箔60が露出するように
ホトレジストPRをパターニングする。そして、図4A
の如く、前記ホトレジストPRを介してエッチングして
いる。
ドライエッチングで、非異方性的にエッチングされ、そ
の側面は、粗面となり、しかも湾曲となる特徴を有す
る。尚、エッチングにより形成された分離溝61の深さ
は、約50μmである。
は、塩化第二鉄または塩化第二銅が採用され、前記導電
箔は、このエッチャントの中にディッピングされるか、
このエッチャントがシャワーリングされる。
るホトレジストPRの直下は、横方向のエッチングが進
みづらく、それより深い部分が横方向にエッチングされ
る。図のように分離溝61の側面のある位置から上方に
向かうにつれて、その位置に対応する開口部の開口径が
小さくなれば、逆テーパー構造となり、アンカー構造を
有する構造となる。またシャワーリングを採用すること
で、深さ方向に向かいエッチングが進み、横方向のエッ
チングは抑制されるため、このアンカー構造が顕著に現
れる。
非異方性でエッチングが可能である。現在では、Cuを
反応性イオンエッチングで取り除くことは不可能といわ
れているが、スパッタリングで除去できる。またスパッ
タリングの条件によって異方性、非異方性でエッチング
できる。
にエッチング液に対して耐食性のある導電被膜を選択的
に被覆しても良い。導電路と成る部分に選択的に被着す
れば、この導電被膜がエッチング保護膜となり、レジス
トを採用することなく分離溝をエッチングできる。この
導電被膜として考えられる材料は、Ag、Au、Ptま
たはPd等である。しかもこれら耐食性の導電被膜は、
ダイパッド、ボンディングパッドとしてそのまま活用で
きる特徴を有する。
ウ材とも接着する。よってチップ裏面にAu被膜が被覆
されていれば、そのまま導電路51上のAg被膜にチッ
プを熱圧着でき、また半田等のロウ材を介してチップを
固着できる。またAgの導電被膜にはAu細線が接着で
きるため、ワイヤーボンディングも可能となる。従って
これらの導電被膜をそのままダイパッド、ボンディング
パッドとして活用できるメリットを有する。
れた導電箔60に回路素子52を電気的に接続して実装
する工程がある。
イオード、ICチップ等の半導体素子52A、チップコ
ンデンサ、チップ抵抗等の受動素子52Bである。また
厚みが厚くはなるが、CSP、BGA等のフェイスダウ
ンの半導体素子も実装できる。
Aが導電路51Aにダイボンディングされ、エミッタ電
極と導電路51B、ベース電極と導電路51Bが熱圧着
によるボールボンディングあるいは超音波によるウェッ
ヂボンデイング等で固着される金属細線55Aを介して
接続される。また52Bは、チップコンデンサまたは受
動素子であり、半田等のロウ材または導電ペースト55
Bで固着される。
および湾曲した分離溝61に絶縁性樹脂50を付着する
工程がある。これは、トランスファーモールド、インジ
ェクションモールド、またはディッピングにより実現で
きる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹
脂がトランスファーモールドで実現でき、ポリイミド樹
脂、ポリフェニレンサルファイド等の熱可塑性樹脂はイ
ンジェクションモールドで実現できる。
された絶縁性樹脂の厚さは、金属細線55Aの頂部から
上に約100μmが被覆されるように調整されている。
この厚みは、回路装置の強度を考慮して厚くすること
も、薄くすることも可能である。
るまでは、導電路51となる導電箔60が支持基板とな
ることである。従来では、図25の様に、本来必要とし
ない支持基板5を採用して導電路7〜11を形成してい
るが、本発明では、支持基板となる導電箔60は、電極
材料として必要な材料である。そのため、構成材料を極
力省いて作業できるメリットを有し、コストの低下も実
現できる。
く形成されているため、導電箔60が導電路51として
個々に分離されていない。従ってシート状の導電箔60
として一体で取り扱え、絶縁性樹脂をモールドする際、
金型への搬送、金型への実装の作業が非常に楽になる特
徴を有する。
に絶縁性樹脂50が充填されるため、この部分でアンカ
ー効果が発生し、絶縁性樹脂50の剥がれが防止でき、
逆に後の工程で分離される導電路51の抜けが防止でき
る。
/または物理的に除き、導電路51として分離する工程
がある。ここでこの除く工程は、研磨、研削、エッチン
グ、レーザの金属蒸発等により施される。
面を30μm程度削り、分離溝61から絶縁性樹脂50
を露出させている。この露出される面を図6では点線で
示している。その結果、約40μmの厚さの導電路51
となって分離される。また絶縁性樹脂50が露出する手
前まで、導電箔60を全面ウェトエッチングし、その
後、研磨または研削装置により全面を削り、絶縁性樹脂
50を露出させても良い。
表面が露出する構造となる。そして分離溝61が削ら
れ、図1の分離溝54となる。(以上図6参照)最後
に、必要によって露出した導電路51に半田等の導電材
を被着し、回路装置として完成する。
る場合、図2の導電箔の裏面に、前もって導電被膜を形
成しても良い。この場合、導電路に対応する部分を選択
的に被着すれば良い。被着方法は、例えばメッキであ
る。またこの導電被膜は、エッチングに対して耐性があ
る材料がよい。またこの導電被膜を採用した場合、研磨
をせずにエッチングだけで導電路51として分離でき
る。
ジスタとチップ抵抗が実装されているだけであるが、こ
れを1単位としてマトリックス状に配置しても良いし、
どちらか一方の回路素子を1単位としてマトリックス状
に配置しても良い。この場合は、後述するようにダイシ
ング装置で個々に分離される。
に導電路51が埋め込まれ、絶縁性樹脂50の裏面と導
電路51の裏面が一致する平坦な回路装置56が実現で
きる。
持基板として活用し導電路51の分離作業ができること
にある。絶縁性樹脂50は、導電路51を埋め込む材料
として必要な材料であり、図25の従来の製造方法のよ
うに、不要な支持基板5を必要としない。従って、最小
限の材料で製造でき、コストの低減が実現できる特徴を
有する。
さは、前工程の絶縁性樹脂の付着の時に調整できる。従
って実装される回路素子により違ってくるが、回路装置
56としての厚さは、厚くも薄くもできる特徴を有す
る。ここでは、400μm厚の絶縁性樹脂50に40μ
mの導電路51と回路素子が埋め込まれた実装基板にな
る。(以上図1を参照)回路装置の製造方法を説明する
第2の実施の形態次に図8〜図12、図7を使ってひさ
し58を有する回路装置56の製造方法について説明す
る。尚、ひさしとなる第2の材料70が被着される以外
は、第1の実施の形態と実質同一であるため、詳細な説
明は省略する。
箔60の上にエッチングレートの小さい第2の材料70
が被覆された導電箔60を用意する。
化第二鉄または塩化第二銅等でCuとNiが一度にエッ
チングでき、エッチングレートの差によりNiがひさし
58と成って形成されるため好適である。太い実線がN
iから成る導電被膜70であり、その膜厚は1〜10μ
m程度が好ましい。またNiの膜厚が厚い程、ひさし5
8が形成されやすい。
チングできる材料を被覆しても良い。この場合、まず第
2の材料から成る被膜を導電路51の形成領域に被覆す
るようにパターニングし、この被膜をマスクにして第1
の材料から成る被膜をエッチングすればひさし58が形
成できるからである。第2の材料としては、Al、A
g、Au等が考えられる。(以上図8を参照)続いて、
少なくとも導電路51となる領域を除いた導電箔60
を、導電箔60の厚みよりも薄く取り除く工程がある。
し、導電路51となる領域を除いたNi70が露出する
ようにホトレジストPRをパターニングし、前記ホトレ
ジストを介してエッチングすればよい。
エッチャント等を採用しエッチングすると、Ni70の
エッチングレートがCu60のエッチングレートよりも
小さいため、エッチングが進むにつれてひさし58がで
てくる。
0に回路素子52を実装する工程(図11)、前記導電
箔60および分離溝61に絶縁性樹脂50を被覆し、導
電箔60の裏面を化学的および/または物理的に除き、
導電路51として分離する工程(図12)、および導電
路裏面に導電被膜を形成して完成までの工程(図7)
は、前製造方法と同一であるためその説明は省略する。 回路装置の製造方法を説明する第3の実施の形態 続いて、一種類の回路素子をマトリックス状に配置し、
封止後に個別分離して、ディスクリート装置、IC装置
とする製造方法を図13〜図19を参照しながら説明す
る。尚、本製造方法は、第1の実施の形態と殆どが同じ
であるため、同一の部分は簡単に述べる。
を用意する。
ロール状に巻かれて用意され、これが後述する各工程に
搬送されても良いし、所定の大きさにカットされた導電
箔が用意され、後述する各工程に搬送されても良い。
を除いた導電箔60を、導電箔60の厚みよりも薄く除
去する工程がある。
ホトレジストPRを形成し、導電路51となる領域を除
いた導電箔60が露出するようにホトレジストPRをパ
ターニングする。そして、図15の如く、前記ホトレジ
ストPRを介してエッチングすればよい。
深さは、例えば50μmであり、その側面は、粗面とな
るため絶縁性樹脂50との接着性が向上される。
的にエッチングされるため湾曲となる。この除去工程
は、ウェットエッチング、ドライエッチングが採用でき
る。そしてこの湾曲構造によりアンカー効果が発生する
構造となる。(詳細は、回路装置の製造方法を説明する
第1の実施の形態を参照) 尚、図14に於いて、ホトレジストPRの代わりにエッ
チング液に対して耐食性のある導電被膜を選択的に被覆
しても良い。導電路と成る部分に選択的に被着すれば、
この導電被膜がエッチング保護膜となり、レジストを採
用することなく分離溝をエッチングできる。
された導電箔60に回路素子52Aを電気的に接続して
実装する工程がある。
ダイオード、ICチップ等の半導体素子、チップコンデ
ンサ、チップ抵抗等の受動素子である。また厚みが厚く
はなるが、CSP、BGA等のフェイスダウンの半導体
素子も実装できる。
Aが導電路51Aにダイボンディングされ、エミッタ電
極と導電路51B、ベース電極と導電路51Bが金属細
線55Aを介して接続される。
0および分離溝61に絶縁性樹脂50を付着する工程が
ある。これは、トランスファーモールド、インジェクシ
ョンモールド、またはディッピングにより実現できる。
された絶縁性樹脂の厚さは、実装された回路素子の一番
高い所から約100μm程度が被覆されるように調整さ
れている。この厚みは、回路装置の強度を考慮して厚く
することも、薄くすることも可能である。
る際、導電路51となる導電箔60が支持基板となるこ
とである。従来では、図25の様に、本来必要としない
支持基板5を採用して導電路7〜11を形成している
が、本発明では、支持基板となる導電箔60は、電極材
料として必要な材料である。そのため、構成材料を極力
省いて作業できるメリットを有し、コストの低下も実現
できる。
く形成されているため、導電箔60が導電路51として
個々に分離されていない。従ってシート状の導電箔60
として一体で取り扱え、絶縁性樹脂をモールドする際、
金型への搬送、金型への実装の作業が非常に楽になる特
徴を有する。
/または物理的に除き、導電路51として分離する工程
がある。ここで前記除く工程は、研磨、研削、エッチン
グ、レーザの金属蒸発等により施される。
面を30μm程度削り、絶縁性樹脂50を露出させてい
る。この露出される面を図17では点線で示している。
その結果、約40μmの厚さの導電路51となって分離
される。また絶縁性樹脂50が露出する手前まで、導電
箔60を全面ウェトエッチングし、その後、研磨または
研削装置により全面を削り、絶縁性樹脂50を露出させ
ても良い。
表面が露出する構造となる。
に半田等の導電材を被着する。
し、回路装置として完成する工程がある。
グ、カット、プレス、チョコレートブレーク等で実現で
きる。尚、チョコレートブレークを採用する場合は、絶
縁性樹脂を被覆する際に分離ラインに溝が入るように金
型に突出部を形成しておけば良い。
造方法に於いて多用されるものであり、非常にサイズの
小さい物も分離可能であるため、好適である。
たフローが示されている。Cu箔の用意、AgまたはN
i等のメッキ、ハーフエッチング、ダイボンド、ワイヤ
ーボンデイング、トランスファーモールド、裏面Cu箔
除去、導電路の裏面処理およびダイシングの9工程で回
路装置が実現できる。しかも支持基板をメーカーから供
給することなく、全ての工程を内作する事ができる。回
路装置の種類およびこれらの実装方法を説明する実施の
形態。
0を実装した回路装置81を示すものである。回路素子
80としては、ベアの半導体チップ、表面が封止された
CSPやBGA等が該当する。また図21は、チップ抵
抗やチップ抵抗等の受動素子82が実装された回路装置
83を示すものである。これらは、支持基板が不要であ
るため、薄型であり、しかも絶縁性樹脂で封止されてあ
るため、耐環境性にも優れたものである。
である。プリント基板や金属基板、セラミック基板等の
実装基板84に形成された導電路85に今まで説明して
きた本発明の回路装置53、81、83が実装されたも
のである。
た導電路51Aは、実装基板84の導電路85と熱的に
結合されているため、回路装置の熱を前記導電路85を
介して放熱させることができる。また実装基板84とし
て金属基板を採用すると、金属基板の放熱性も手伝って
更に半導体チップ52の温度を低下させることができ
る。そのため、半導体チップの駆動能力を向上させるこ
とができる。
大電流駆動用のトランジスタ、大電流駆動用のIC(M
OS型、BIP型、Bi−CMOS型)メモリ素子等
は、好適である。
板、Fe基板が好ましく、また導電路85との短絡が考
慮されて、絶縁性樹脂および/または酸化膜等が形成さ
れている。
では、回路装置、導電路および絶縁性樹脂の必要最小限
で構成され、資源に無駄のない回路装置となる。よって
完成するまで余分な構成要素が無く、コストを大幅に低
減できる回路装置を実現できる。また絶縁性樹脂の被覆
膜厚、導電箔の厚みを最適値にすることにより、非常に
小型化、薄型化および軽量化された回路装置を実現でき
る。
出しているため、導電路の裏面が直ちに外部との接続に
供することができ、図24の如き従来構造の裏面電極お
よびスルーホールを不要にできる利点を有する。
導電被膜を介して直接固着されている場合、導電路の裏
面が露出されてため、回路素子から発生する熱を導電路
を介して直接実装基板に熱を伝えることができる。特に
この放熱により、パワー素子の実装も可能となる。
の表面は、実質一致している平坦な表面を有する構造と
なっており、狭ピッチQFP実装時には回路装置自身を
そのまま水平に移動できるので、リードずれの修正が極
めて容易となる。
いるため、熱膨張係数の違いにより実装基板の反り、特
に細長い配線の反りまたは剥離を抑制することができ
る。
更には導電路の表面に第2の材料から成る被膜を形成す
ることにより、導電路に被着されたひさしが形成でき
る。よってアンカー効果を発生させることができ、導電
路の反り、抜けを防止することができる。
電路の材料となる導電箔自体を支持基板として機能さ
せ、分離溝の形成時あるいは回路素子の実装、絶縁性樹
脂の被着時までは導電箔で全体を支持し、また導電箔を
各導電路として分離する時は、絶縁性樹脂を支持基板に
して機能させている。従って、回路素子、導電箔、絶縁
性樹脂の必要最小限で製造できる。従来例で説明した如
く、本来回路装置を構成する上で支持基板が要らなくな
り、コスト的にも安価にできる。また支持基板が不要で
あること、導電路が絶縁性樹脂に埋め込まれているこ
と、更には絶縁性樹脂と導電箔の厚みの調整が可能であ
ることにより、非常に薄い回路装置が形成できるメリッ
トもある。また分離溝の形成工程に湾曲構造も形成で
き、アンカー効果のある構造も同時に実現できる。
ルの形成工程、導体の印刷工程(セラミック基板の場
合)等を省略できるので、従来より従来より製造工程を
大幅に短縮でき、全行程を内作できる利点を有する。ま
たフレーム金型も一切不要であり、極めて短納期となる
製造方法である。
(例えばハーフエッチング)までは、導電路を個々に分
離せずに取り扱えるため、後の絶縁性樹脂の被覆工程に
於いて、作業性が向上する特徴も有する。
るため、実装された回路装置は、実装基板上の導電路側
面に当たることなくずらすことができる。特に位置ずれ
して実装された回路装置を水平方向にずらして配置し直
すことができる。また回路装置の実装後、ロウ材が溶け
ていれば、ずれて実装された回路装置は、溶けたロウ材
の表面張力により、導電路上部に自ら戻ろうとし、回路
装置自身による再配置が可能となる。
る。
る。
る。
る。
る。
る。
る。
ある。
ある。
ある。
ある。
ある。
ある。
ある。
ある。
ある。
ある。
ある。
る。
る。
る図である。
Claims (27)
- 【請求項1】 電気的に分離された複数の導電路と、所
望の該導電路上に固着された回路素子と、該回路素子を
被覆し且つ前記導電路を一体に支持する絶縁性樹脂とを
備え、前記導電路の側面を湾曲させて前記絶縁性樹脂と
嵌合させたことを特徴とする回路装置。 - 【請求項2】 分離溝で電気的に分離された複数の導電
路と、所望の該導電路上に固着された回路素子と、該回
路素子を被覆し且つ前記導電路間の前記分離溝に充填さ
れて一体に支持する絶縁性樹脂とを備え、前記導電路の
側面を湾曲させて前記絶縁性樹脂と嵌合させたことを特
徴とする回路装置。 - 【請求項3】 分離溝で電気的に分離された複数の導電
路と、所望の該導電路上に固着された回路素子と、該回
路素子を被覆し且つ前記導電路間の前記分離溝に充填さ
れ前記導電路の裏面を露出して一体に支持する絶縁性樹
脂とを備え、前記導電路の側面を湾曲させて前記絶縁性
樹脂と嵌合させたことを特徴とする回路装置。 - 【請求項4】 分離溝で電気的に分離された複数の導電
路と、所望の該導電路上に固着された回路素子と、該回
路素子の電極と他の前記導電路とを接続する接続手段
と、前記回路素子を被覆し且つ前記導電路間の前記分離
溝に充填され前記導電路の裏面を露出して一体に支持す
る絶縁性樹脂とを備え、前記導電路の側面を湾曲させて
前記絶縁性樹脂と嵌合させたことを特徴とする回路装
置。 - 【請求項5】 分離溝で電気的に分離された複数の導電
路と、所望の該導電路上に固着された複数の回路素子
と、該回路素子の所望の電極と他の前記導電路とを接続
する接続手段と、前記回路素子を被覆し且つ前記導電路
間の前記分離溝に充填され前記導電路の裏面を露出して
一体に支持する絶縁性樹脂とを備え、前記導電路の側面
を湾曲させて前記絶縁性樹脂と嵌合させたことを特徴と
する回路装置。 - 【請求項6】 前記導電路は銅、アルミニウム、鉄−ニ
ッケルのいずれかの導電箔で構成されることを特徴とす
る請求項1から請求項5のいずれかに記載された回路装
置。 - 【請求項7】 前記導電路上面に前記導電路とは異なる
金属材料より成る導電被膜を設けることを特徴とする請
求項1から請求項5のいずれかに記載された回路装置。 - 【請求項8】 前記導電被膜はニッケルあるいは銀メッ
キで構成されることを特徴とする請求項7に記載された
回路装置。 - 【請求項9】 前記回路素子は半導体ベアチップ、チッ
プ回路部品のいずれかあるいは両方で構成されることを
特徴とする請求項1から請求項5のいずれかに記載され
た回路装置。 - 【請求項10】 前記接続手段はボンディング細線で構
成されることを特徴とする請求項4または請求項5に記
載された回路装置。 - 【請求項11】 前記導電路の裏面と前記分離溝間に充
填された絶縁性樹脂の裏面とを実質的に平坦にすること
を特徴とする請求項2から請求項5のいずれかに記載さ
れた回路装置。 - 【請求項12】 前記導電路は電極、ボンディングパッ
ドまたはダイパッド領域として用いられることを特徴と
した請求項1から請求項5のいずれかに記載された回路
装置。 - 【請求項13】 導電箔を用意し、少なくとも導電路と
なる領域を除いた前記導電箔に、前記導電箔の厚みより
も浅い分離溝を形成して側面が湾曲した導電路を形成す
る工程と、 所望の前記導電路上に回路素子を固着する工程と、 前記回路素子を被覆し、前記分離溝に充填されるように
絶縁性樹脂でモールドし、前記導電路と前記絶縁性樹脂
を嵌合させる工程と、 前記分離溝を設けていない厚み部分の前記導電箔を除去
する工程とを具備することを特徴とする回路装置の製造
方法。 - 【請求項14】 導電箔を用意し、少なくとも導電路と
なる領域を除いた前記導電箔に、前記導電箔の厚みより
も浅い分離溝を形成して側面が湾曲した導電路を形成す
る工程と、 所望の前記導電路上に回路素子を固着する工程と、 前記回路素子の電極と所望の前記導電路とを電気的に接
続する接続手段を形成する工程と前記回路素子を被覆
し、前記分離溝に充填されるように絶縁性樹脂でモール
ドし、前記導電路と前記絶縁性樹脂を嵌合させる工程
と、 前記分離溝を設けていない厚み部分の前記導電箔を除去
する工程とを具備することを特徴とする回路装置の製造
方法。 - 【請求項15】 導電箔を用意し、該導電箔表面の少な
くとも導電路となる領域に耐食性の導電被膜を形成する
工程と、 少なくとも導電路となる領域を除いた前記導電箔に、前
記導電箔の厚みよりも浅い分離溝を形成して側面が湾曲
した導電路を形成する工程と、 所望の前記導電路上に回路素子を固着する工程と、 前記回路素子の電極と所望の前記導電路とを電気的に接
続する接続手段を形成する工程と前記回路素子を被覆
し、前記分離溝に充填されるように絶縁性樹脂でモール
ドし、前記導電路と前記絶縁性樹脂を嵌合させる工程
と、 前記分離溝を設けていない厚み部分の前記導電箔を除去
する工程とを具備することを特徴とする回路装置の製造
方法。 - 【請求項16】 導電箔を用意し、少なくとも導電路と
成る領域を除いた前記導電箔に、前記導電箔の厚みより
も浅い分離溝を形成して側面が湾曲した導電路を形成す
る工程と、 所望の前記導電路上に回路素子を固着する工程と、 前記回路素子の電極と所望の前記導電路とを電気的に接
続する接続手段を形成する工程と前記回路素子を被覆
し、前記分離溝に充填されるように絶縁性樹脂でモール
ドし、前記導電路と前記絶縁性樹脂を嵌合させる工程
と、 前記分離溝を設けていない厚み部分の前記導電箔を除去
する工程と、 前記絶縁性樹脂を切断して個別の回路装置に分離する工
程とを具備することを特徴とする回路装置の製造方法。 - 【請求項17】 導電箔を用意し、少なくとも導電路と
成る領域を除いた前記導電箔に、前記導電箔の厚みより
も浅い分離溝を形成して側面が湾曲した導電路を形成す
る工程と、 所望の前記導電路上に複数の回路素子を固着する工程
と、 前記回路素子の電極と所望の前記導電路とを電気的に接
続する接続手段を形成する工程と前記複数の回路素子を
被覆し、前記分離溝に充填されるように絶縁性樹脂でモ
ールドし、前記導電路と前記絶縁性樹脂を嵌合させる工
程と、 前記分離溝を設けていない厚み部分の前記導電箔を除去
する工程と、 前記絶縁性樹脂を切断して個別の回路装置に分離する工
程とを具備することを特徴とする回路装置の製造方法。 - 【請求項18】 導電箔を用意し、少なくとも導電路と
成る領域を除いた前記導電箔に、前記導電箔の厚みより
も浅い分離溝を形成して側面が湾曲した導電路を形成す
る工程と、 所望の前記導電路上に回路素子を固着する工程と、 前記回路素子の電極と所望の前記導電路とを電気的に接
続する接続手段を形成する工程と前記回路素子を被覆
し、前記分離溝に充填されるように絶縁性樹脂でモール
ドし、前記導電路と前記絶縁性樹脂を嵌合させる工程
と、 前記分離溝を設けていない厚み部分の前記導電箔を裏面
より一様に除去し前記導電路の裏面と前記分離溝間の前
記絶縁性樹脂とを実質的に平坦面にする工程とを具備す
ることを特徴とする回路装置の製造方法。 - 【請求項19】 導電箔を用意し、少なくとも導電路と
なる領域を除いた前記導電箔に、前記導電箔の厚みより
も浅い分離溝を形成して側面が湾曲した導電路を形成す
る工程と、 所望の前記導電路上に回路素子を固着する工程と、 前記回路素子の電極と所望の前記導電路とを電気的に接
続する接続手段を形成する工程と前記回路素子を被覆
し、前記分離溝に充填されるように絶縁性樹脂でモール
ドし、前記導電路と前記絶縁性樹脂を嵌合させる工程
と、 前記分離溝を設けていない厚み部分の前記導電箔を裏面
より一様に除去し前記導電路の裏面と前記分離溝間の前
記絶縁性樹脂とを実質的に平坦面にする工程と、 前記絶縁性樹脂を切断して個別の回路装置に分離する工
程とを具備することを特徴とする回路装置の製造方法。 - 【請求項20】 前記導電箔は銅、アルミニウム、鉄−
ニッケルのいずれかで構成されることを特徴とする請求
項13から請求項19のいずれかに記載された回路装置
の製造方法。 - 【請求項21】 前記導電被膜はニッケルあるいは銀メ
ッキ形成されることを特徴とする請求項15に記載され
た回路装置の製造方法。 - 【請求項22】 前記導電箔に選択的に形成される前記
分離溝は化学的あるいは物理的エッチングにより形成さ
れることを特徴とする請求項13から請求項19のいず
れかに記載された回路装置の製造方法。 - 【請求項23】 前記導電被膜を前記分離溝形成時のマ
スクの一部として使用することを特徴とする請求項21
に記載された回路装置の製造方法。 - 【請求項24】 前記回路素子は半導体ベアチップ、チ
ップ回路部品のいずれかあるいは両方を固着されること
を特徴とする請求項13から請求項19のいずれかに記
載された回路装置の製造方法。 - 【請求項25】 前記接続手段はワイヤーボンディング
で形成されることを特徴とする請求項14から請求項1
9のいずれかに記載された回路装置の製造方法。 - 【請求項26】 前記絶縁性樹脂はトランスファーモー
ルドで付着されることを特徴とする請求項13から請求
項19のいずれかに記載された回路装置の製造方法。 - 【請求項27】 前記絶縁性樹脂はダイシングにより個
別の回路装置に分離することを特徴とする請求項16、
請求項17あるいは請求項19のいずれかに記載された
回路装置の製造方法。
Priority Applications (12)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000024047A JP3574026B2 (ja) | 2000-02-01 | 2000-02-01 | 回路装置およびその製造方法 |
EP00308477A EP1122778A3 (en) | 2000-01-31 | 2000-09-27 | Circuit device and manufacturing method of circuit device |
US09/671,135 US6548328B1 (en) | 2000-01-31 | 2000-09-27 | Circuit device and manufacturing method of circuit device |
TW090100830A TW535462B (en) | 2000-01-31 | 2001-01-15 | Electric circuit device and method for making the same |
KR10-2001-0002824A KR100484696B1 (ko) | 2000-01-31 | 2001-01-18 | 회로 장치 및 그 제조 방법 |
CNB011165952A CN1246901C (zh) | 2000-01-31 | 2001-01-31 | 电路装置及其制造方法 |
US10/347,010 US7173336B2 (en) | 2000-01-31 | 2003-01-17 | Hybrid integrated circuit device |
US10/372,414 US7125798B2 (en) | 2000-01-31 | 2003-02-24 | Circuit device and manufacturing method of circuit device |
US10/372,497 US7091606B2 (en) | 2000-01-31 | 2003-02-24 | Circuit device and manufacturing method of circuit device and semiconductor module |
KR10-2004-0059095A KR100509136B1 (ko) | 2000-01-31 | 2004-07-28 | 회로 장치 및 그 제조 방법 |
US10/918,105 US20050056916A1 (en) | 2000-01-31 | 2004-08-13 | Circuit device and manufacturing method of circuit device |
US11/054,025 US7276793B2 (en) | 2000-01-31 | 2005-02-08 | Semiconductor device and semiconductor module |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000024047A JP3574026B2 (ja) | 2000-02-01 | 2000-02-01 | 回路装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001217353A true JP2001217353A (ja) | 2001-08-10 |
JP3574026B2 JP3574026B2 (ja) | 2004-10-06 |
Family
ID=18550120
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000024047A Expired - Fee Related JP3574026B2 (ja) | 2000-01-31 | 2000-02-01 | 回路装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3574026B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US9362473B2 (en) | 2010-11-02 | 2016-06-07 | Dai Nippon Printing Co., Ltd. | Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements |
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US9887331B2 (en) | 2010-03-30 | 2018-02-06 | Dai Nippon Printing Co., Ltd. | LED leadframe or LED substrate, semiconductor device, and method for manufacturing LED leadframe or LED substrate |
-
2000
- 2000-02-01 JP JP2000024047A patent/JP3574026B2/ja not_active Expired - Fee Related
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US9412923B2 (en) | 2010-11-02 | 2016-08-09 | Dai Nippon Printing Co., Ltd. | Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements |
US9362473B2 (en) | 2010-11-02 | 2016-06-07 | Dai Nippon Printing Co., Ltd. | Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements |
US9553247B2 (en) | 2010-11-02 | 2017-01-24 | Dai Nippon Printing Co., Ltd. | Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements |
US9773960B2 (en) | 2010-11-02 | 2017-09-26 | Dai Nippon Printing Co., Ltd. | Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements |
US9899583B2 (en) | 2010-11-02 | 2018-02-20 | Dai Nippon Printing Co., Ltd. | Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements |
JP2013243409A (ja) * | 2013-08-27 | 2013-12-05 | Dainippon Printing Co Ltd | 樹脂付リードフレーム、リードフレーム、半導体装置および樹脂付リードフレームの製造方法 |
JP2013236113A (ja) * | 2013-08-27 | 2013-11-21 | Dainippon Printing Co Ltd | 樹脂付リードフレーム、リードフレーム、半導体装置および樹脂付リードフレームの製造方法 |
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JP2016146455A (ja) * | 2015-02-04 | 2016-08-12 | 株式会社東芝 | 半導体装置およびその製造方法 |
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JP3574026B2 (ja) | 2004-10-06 |
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Legal Events
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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