KR20050013773A - Smd 및 nsmd 복합형 솔더볼 랜드 구조를 가지는bga 반도체 패키지 - Google Patents
Smd 및 nsmd 복합형 솔더볼 랜드 구조를 가지는bga 반도체 패키지Info
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Abstract
본 발명은 BGA(Ball Grid Array) 반도체 패키지에 관한 것으로, 특히 기판과 솔더볼의 결합이 안정되고 강화되도록 개선된 SMD 및 NSMD 복합형 솔더볼 랜드 구조를 가지는 BGA 반도체 패키지에 관한 것이다.
본 발명에 따른 BGA 반도체 패키지는, 솔더 마스크가 솔더볼 랜드의 외곽부를 덮는 SMD(Solder Mask Defined) 형 및 솔더볼 랜드와 그 둘레 주변의 기판이 노출되도록 솔더 마스크에 마스크 개방영역이 형성되는 NSMD(Non-solder Mask Defined) 형이 혼합된 솔더볼 랜드 구조를 포함하는 구성을 특징으로 한다.
이에 따라, 솔더볼 탈락 현상, 패턴 크랙(pattern crack)현상 및 솔더볼 랜드 분리현상이 억제되어 솔더볼 랜드에 대한 솔더볼 융착력이 향상되므로, BGA반도체 패키지의 신뢰성이 향상된다.
Description
본 발명은 BGA(Ball Grid Array) 반도체 패키지에 관한 것으로, 특히 SMD 및 NSMD 복합형 솔더볼 랜드 구조를 가지는 BGA 반도체 패키지에 관한 것이다.
반도체 칩의 고집적화 기술로 같은 크기의 반도체 칩에 더 많은 회로배치가 가능해져서 종래보다 더 많은 입출력 신호를 반도체 칩이 수용하게 됨으로써, 수용 가능한 입출력핀의 수를 증가시켜 실장(實裝)밀도를 높인 BGA 반도체 패키지가 개발되었다. 전술한 BGA 반도체 패키지는 외부의 회로기판인 마더보드(mother board)와의 입출력 수단을 반도체 패키지의 일면에 융착되는 솔더볼로 함으로서 종래 보다 많은 수의 입출력 신호를 수용할 수 있게 되었으며, 그 크기도 반도체 칩의 크기에 가까워 차세대 패키지로 각광을 받고 있다.
이러한 BGA 반도체 패키지는 일반적으로 솔더볼을 저면에 구비한 기판, 그 기판의 상면에 부착된 반도체칩, 그 기판과 그 반도체칩을 전기적으로 연결하는 와이어, 그 기판의 상면과 그 반도체칩과 그 와이어를 봉지하는 봉지재로 구성된다. 여기서, 기판에서 솔더볼이 형성되는 기판 저면을 솔더볼 실장면이라고 하며, 그 솔더볼 실장면에서 솔더볼이 융착되는 영역을 솔더볼 랜드라고 한다.
도 1a는 종래의 BGA 반도체 패키지의 SMD형 솔더볼 랜드를 나타낸 평면도이다. 여기서, SMD형 솔더볼 랜드는 솔더 마스크 한정형(Solder Mask Defined Type) 솔더볼 랜드이다.
도 1a에서 도시된 바와 같이, 패턴 연결부(14) 및 이와 연결된 솔더볼 랜드(10)의 외곽부(10a)가 솔더 마스크(16)에 의해 덮여 있으며, 솔더볼 랜드(10)의 중심부(10b)가 마스크 개방영역(16a)에 의해 노출된다. 즉, BGA반도체 패키지의 기판(미도시)상에 원형 형태를 가진 구리 재질의 솔더볼 랜드(10)가 적층되고, 솔더볼 랜드(10)의 표면에는 솔더볼(미도시)이 솔더볼 랜드(10) 표면에 용이하게 융착 되도록 니켈과 금이 차례로 도금되어 있으며, 솔더볼 랜드(10)의 외곽부(10a)와 기판을 덮도록 솔더 마스크(16)가 적층된다.
도 1b는 종래의 BGA 반도체 패키지의 NSMD형 솔더볼 랜드를 나타낸 평면도이다. 여기서, NSMD형 솔더볼 랜드는 비한정형(Non-Solder Mask Defined Type) 솔더볼 랜드이다.
도 1b에서 도시된 바와 같이, 패턴 연결부(24)의 일부분(24a)이 솔더마스크(26)에 의해 덮여 있으며, 패턴 연결부(24)의 잔여부분(24b), 솔더볼 랜드(20) 및 기판(1)의 일부분이 솔더 마스크(26)의 마스크 개방영역(26a)에 의해 노출되어 있다. 즉, 기판(1) 표면에 솔더볼 랜드(20)가 적층되고, 솔더볼 랜드(20) 및 기판 底면(1) 일부가 노출되도록 솔더 마스크(26)가 도포된다. 마찬가지로 솔더볼 랜드(20)의 표면은 니켈과 금으로 차례로 도금되어 있다.
그러나, 종래의 종래의 BGA 반도체 패키지의 솔더볼 랜드는 다음과 같은 문제점이 있다.
SMD형 솔더볼 랜드의 경우에, BGA 반도체 패키지가 마더보드에 실장된 후, 솔더볼의 결합력에 대한 솔더볼 조인트 신뢰성(Solder ball Joint Reliability) 테스트시 솔더볼 랜드에서 솔더볼이 떨어지는 솔더볼 분리·이탈의 문제점이 있다.
한편, NSMD형 솔더볼 랜드의 경우에, BGA 반도체 패키지가 마더보드에 실장된 후, 솔더볼 랜드와 연결되는 패턴 연결부가 단선되는 이른바 패턴 크랙(pattern crack) 현상이 나타나거나, 솔더볼 랜드가 기판으로부터 분리되는 이른바 솔더볼 랜드 분리현상이 나타나는 문제점이 있다.
따라서 본 발명은 BGA 반도체 패키지의 기판과 솔더볼의 결합이 안정되고 강화되도록 개선된 SMD 및 NSMD복합형 솔더볼 랜드 구조를 가지는 BGA 반도체 패키지를 제공하는 데 목적이 있다.
도 1a는 종래의 BGA 반도체 패키지의 SMD형 솔더볼 랜드를 나타낸 평면도이다.
도 1b는 종래의 BGA 반도체 패키지의 NSMD형 솔더볼 랜드를 나타낸 평면도이다.
도 2a 및 도 2b는 각각 본 발명의 일실시예에 따른 BGA 반도체 패키지의 솔더볼 랜드를 나타낸 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 BGA 반도체 패키지의 솔더볼 실장면을 나타낸 저면도이다.
도 4내지 도 6은 각각 본 발명의 또다른 실시예에 따른 BGA 반도체 패키지의 솔더볼 랜드를 나타낸 평면도이다.
<도면의 주요부분에 대한 부호의 설명>
2: 솔더볼 실장면
2a: 실장면 노출부
2c: 솔더볼 실장면의 중심
30, 40, 50, 60: 솔더볼 랜드
30c, 40c, 50c, 60c: 랜드 센터
34, 44, 54, 64: 패턴 연결부
36: 솔더 마스크
37, 47, 57, 67: 마스크 개방영역
58: 제1개구홈
59: 제2개구홈군
68: 제3개구홈
69: 제4개구홈군
본 발명에 따른 SMD 및 NSMD복합형 솔더볼 랜드 구조를 가지는 BGA 반도체패키지는, 외부와 전기적으로 연결되는 복수의 솔더볼; 그 솔더볼이 융착되는 솔더볼 랜드와, 그 솔더볼 랜드가 형성된 솔더볼 실장면에 도포되는 솔더 마스크와, 그 솔더볼 랜드가 노출되도록 그 솔더 마스크가 개방되는 영역인 마스크 개방영역을 포함하는 기판; 및 그 기판과 전기적으로 연결되는 반도체칩;을 포함하는 BGA 반도체 패키지에 있어서, 그 솔더볼 랜드의 랜드 센터로부터 그 솔더볼 실장면의 중심을 향하여 연장되는 제1연장선이 그 솔더볼 랜드의 랜드 테두리와 만나는 제1접점(接點)과, 그 랜드 센터와의 제1최단거리는, 그 제1연장선이 그 마스크 개방영역의 마스크 테두리와 만나는 제2접점과, 그 랜드 센터와의 제2최단거리보다 더 길고; 그 랜드 센터로부터 그 제1연장선과 반대 방향으로 연장되는 제2연장선이 그 랜드 테두리와 만나는 제3접점과, 그 랜드 센터와의 제3최단거리는, 그 제2연장선이 그 마스크 테두리와 만나는 제4접점과, 그 랜드 센터와의 제4최단거리보다 더 짧은 것;을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 솔더볼 랜드는 제1반지름을 가지는 원판(圓板) 형상이며; 그 마스크 개방영역은, 그 랜드 센터를 중심으로 하여 그 제1반지름보다 더 큰 제2반지름을 가지는 제1원호(圓弧) 테두리 및 그 랜드 센터를 중심으로 하여 그 제1반지름보다 더 작은 제3반지름을 가지는 제2원호 테두리를 포함하는 것;을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 제1원호 테두리가 이루는 제1원호각(圓弧角)은 그 제2연장선을 중심선으로 하여 60°~180°사이 이며; 그 제2원호 테두리가 이루는 제2원호각은 그 제1연장선을 중심선으로 하여 360°에서 그 제1원호각을 제(除)한 각도인 것;을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 제1원호각은 150°인 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 마스크 개방영역은 제4반지름을 가지는 원 형상이며; 그 솔더볼 랜드는, 그 랜드 센터를 중심으로 하여 그 제4반지름보다 더 작은 제5반지름을 가지는 제3원호 테두리 및 그 랜드 센터를 중심으로 하여 그 제4반지름보다 더 큰 제6반지름을 가지는 제4원호 테두리를 포함하는 것;을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 제3원호 테두리가 이루는 제3원호각은 그 제2연장선을 중심선으로 하여 60°~180°사이 이며; 그 제4원호 테두리가 이루는 제4원호각은 그 제1연장선을 중심선으로 하여 360°에서 그 제3원호각을 제(除)한 각도인 것;을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 제3원호각은 150°인 것을 특징으로 한다.
본 발명에 따른 다른 SMD 및 NSMD복합형 솔더볼 랜드 구조를 가지는 BGA 반도체 패키지는, 외부와 전기적으로 연결되는 복수의 솔더볼; 그 솔더볼이 융착되며 제7반지름을 가지는 원판형의 솔더볼 랜드와, 그 솔더볼 랜드가 형성된 솔더볼 실장면에 도포되는 솔더 마스크와, 그 솔더볼 랜드가 노출되도록 그 솔더 마스크가 개방되는 영역으로서 그 7반지름보다 더 작은 제8반지름을 가지는 원형의 마스크 테두리를 가지는 마스크 개방영역을 포함하는 기판; 및 그 기판과 전기적으로 연결되는 반도체칩;을 포함하는 BGA 반도체 패키지에 있어서, 그 솔더볼 랜드는, 그 제8반지름보다 더 작은 제9반지름을 가지는 원호 형상의 제1개구홈 및 그 랜드 센터를 중심으로 하여 그 제1개구홈으로부터 방사상(放射狀)으로 형성되는 복수의 개구홈으로 이루어진 제2개구홈군(群)을 포함하며; 그 제2개구홈군의 개구홈 각각은, 그 마스크 개방영역의 마스크 테두리와 그 솔더볼 랜드의 랜드 테두리 사이의 영역에 까지 연장되는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 제1개구홈이 이루는 제5원호각은, 그 솔더볼 실장면의 중심으로부터 그 랜드 센터를 향하여 연장되는 제3연장선을 중심으로 하여 60°~180°사이인 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 제5원호각은 150°인 것을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명에 따른 BGA 반도체 패키지를 자세하게 설명한다.
도 2a 및 도 2b는 각각 본 발명의 일실시예에 따른 BGA 반도체 패키지의 솔더볼 랜드를 나타낸 평면도이다. 도 2에 도시된 바와 같이, BGA 반도체 패키지상에 솔더볼(미도시)이 형성되는 솔더볼 실장면(2)상에 솔더볼 랜드(30), 솔더볼 실장면(2)상에 도포되는 솔더 마스크(36) 및 솔더 마스크(36)로 도포되지 않는 영역으로서 솔더볼 랜드(30)를 노출시키는 마스크 개방영역(37)이 마련된다.
여기서, 제1연장선(L1)은 솔더볼 랜드(30)의 랜드 센터(30c)로부터 솔더볼 실장면(2)의 중심(2c)을 향하여 연장된다. 이러한 제1연장선(L1)이 솔더볼랜드(30)의 랜드 테두리(30a)와 만나는 제1접점(接點)(C1)과 랜드 센터(30c) 사이의 거리를 제1최단거리(W1)라 한다. 그리고, 제1연장선(L1)이 마스크 개방영역(37)의 마스크 테두리인 제2원호 테두리(37b)와 만나는 접점을 제2접점(C2)이라 하며, 이러한 제2접점(C2)과 랜드 센터(30c) 사이의 거리를 제2최단거리(W2)라 한다. 그러면, 도 2b에서 도시된 바와 같이, 제1최단거리(W1)는 제2최단거리(W2)보다 더 길게 되는데, 도 2a에서와 같이 솔더 마스크(36)가 솔더볼 랜드(30)의 제1외곽부분(A1)을 덮는 구조가 된다.
또한, 랜드 센터(30c)로부터 제1연장선(L1)과 반대 방향으로 연장되는 제2연장선(L2)이 랜드 테두리(30b)와 만나는 접점을 제3접점(C3)이라 하며, 이러한 제3접점(C3)과 랜드 센터(30c) 사이의 거리를 제3최단거리(W3)라 한다. 그리고, 제2연장선(L2)이 마스크 테두리인 제1원호 테두리(37a)와 만나는 접점을 제4접점(C4)이라 하며, 이러한 제4접점(C4)과 랜드 센터(30c) 사이의 거리를 제4최단거리(W4)라 한다. 그러면, 도 2b에서 도시된 바와 같이, 제3최단거리(W3)는 제4최단거리(W4)보다 더 짧게 되는데, 도 2a에서와 같이 솔더볼 랜드의 중심부분과 제2외곽부분(A2)과 솔더볼 실장면(2)의 실장면 노출부(2a)가 노출되는 구조가 된다.
즉, 솔더볼 랜드(30)에서 랜드 센터(30c)를 기준으로 솔더볼 실장면(2)의 중심(2c)으로 향하는 쪽의 제1외곽부분(A1)은 솔더 마스크(36)에 의해 도포되며, 랜드 센터(30c)를 기준으로 그 제1외곽부분(A1)의 반대쪽인 제2외곽부분(A2)과 솔더볼 실장면(2)의 실장면 노출부(2a)가 마스크 개방영역(37)에 의해 노출된다. 따라서, 제1외곽부분(A1)은 SMD형(solder mask defined type) 솔더볼 랜드 구조가 되고, 제2외곽부분(A2)은 NSMD형(non- solder mask defined type) 솔더볼 랜드 구조가 된다.
이에 따라, 통상적으로 솔더볼 실장면(2)에 솔더 조인트 스트레스(solder joint stress)가 가해지는 F방향으로 솔더볼 실장면(2)에 솔더 조인트 스트레스가 작용되는 경우에, SMD 형 랜드 구조와 NSMD 형 랜드 구조의 장점이 복합적으로 나타나게 되므로 솔더볼 실장면(2)와 솔더볼(미도시) 간의 융착력이 더욱 강화된다.
솔더볼 랜드(30)는 제1반지름(R1)을 가지는 원판(圓板) 형상이며, 패턴 연결부(34)에 의해 전기적으로 연결된다. 마스크 개방영역(37)은 랜드 센터(30c)를 중심으로 하여 제1반지름(R1)보다 더 큰 제2반지름(R2)을 가지는 제1원호(圓弧) 테두리(37a) 및 랜드 센터(30c)를 중심으로 하여 제1반지름(R1)보다 더 작은 제3반지름(R3)을 가지는 제2원호 테두리(37b)를 포함한다. 제1 및 제2원호 테두리(37a)(37b)는 연결 테두리(37c)에 의해 연결된다.
마스크 개방영역(37)의 제1원호 테두리(37a)가 이루는 제1원호각(圓弧角)(D1)은 제2연장선(L2)을 중심선으로 하여 60°~180°사이이며, 제2원호 테두리(37b)가 이루는 제2원호각(D2)은 제1연장선(L1)을 중심선으로 하여 360°에서 제1원호각(D1)을 뺀 각도이다. 바람직하게는, 제1원호각(D1)이 150°가 되도록 한다.
도 3은 본 발명의 일실시예에 따른 BGA 반도체 패키지의 솔더볼 실장면을 나타낸 저면도이다.
도 3에서 도시된 바와 같이, BGA 반도체 패키지의 솔더볼 실장면인 솔더볼실장면(2)상에는 전체적으로 솔더 마스크(36)가 도포되어 있다. 복수의 솔더볼 랜드(30)에서 SMD형 구조인 제1외곽부분(A1)은 랜드 센터(30c)를 기준으로 솔더볼 실장면(2)의 중심(2c)을 향하여 배치되고, NSMD형 구조인 제2외곽부분(A2)은 랜드 센터(30c)를 기준으로 솔더볼 실장면(2)의 중심(2c)으로 향하는 방향의 반대 방향을 향하여 배치된다. 이에 따라, BGA 반도체 패키지의 솔더볼 실장면인 솔더볼 실장면(2)이 휘어지는 워패지(warpage) 현상이 발생하더라도 솔더볼 실장면(2)와 솔더볼(미도시) 간의 융착력이 더욱 견고해질 수 있다.
도 4는 본 발명의 일실시예에 따른 BGA 반도체 패키지의 솔더볼 랜드를 나타낸 평면도이다.
도 4에 도시된 바와 같이, 솔더볼 랜드(40)는 랜드 센터(40c)를 중심으로 하여 제4반지름(R4)보다 더 작은 제5반지름(R5)을 가지는 제3원호 테두리(40a)와 랜드 센터(40c)를 중심으로 하여 제4반지름(R4)보다 더 큰 제6반지름(R6)을 가지는 제4원호 테두리(40b)를 포함한다. 마스크 개방영역(47)은 제4반지름(R4)을 가지는 원(圓) 형상이다. 연결테두리(40c)는 제3 및 제4원호 테두리(40a)(40b)를 연결한다. 패턴연결부(44)는 솔더볼 랜드(40)와 전기적으로 연결된다.
제3원호 테두리(40a)가 이루는 제3원호각(D3)은 제2연장선(L2)을 중심선으로 하여 60°~180°사이이며, 제4원호 테두리(40b)가 이루는 제4원호각(D4)은 제1연장선(L1)을 중심선으로 하여 360°에서 제3원호각(D3)을 뺀 각도이다. 바람직하게는, 제3원호각(D3)이 150°가 되도록 한다.
도 5는 본 발명의 일실시예에 따른 BGA 반도체 패키지의 솔더볼 랜드를 나타낸 평면도이다.
도 5에 도시된 바와 같이, 솔더볼 랜드(50)는 제7반지름(R7)을 가지는 원판 형상이고, 솔더 마스크(36)의 노출 부분인 마스크 개방영역(57)은 솔더볼 랜드(50)의 랜드 센터(50c)를 중심으로 하여 제7반지름(R7)보다 더 작은 제8반지름(R8)을 가진다.
솔더볼 랜드(50)에는 제8반지름(R8) 보다 더 작은 제9반지름(R9)을 가지는 원호 형상의 제1개구홈(58)이 형성되며, 랜드 센터(50c)를 중심으로 하여 제1개구홈(58)으로부터 방사상(放射狀)으로 형성되는 복수의 개구홈으로 이루어진 제2개구홈군(群)(59)이 또한 형성된다.
제2개구홈군(59)의 개구홈 각각은, 마스크 개방영역(57)의 마스크 테두리(57a)와 솔더볼 랜드(50)의 랜드 테두리(50d) 사이의 영역에 까지 연장된다. 즉, 제2개구홈군(59)의 개구홈 각각의 끝단은 마스크 개방영역(57)의 마스크 테두리(57a)와 솔더볼 랜드(50)의 랜드 테두리(50d)와의 사이의 영역에 위치한다. 이에 따라, 솔더볼 랜드(50)에 솔더볼(미도시)을 융착할 때, 솔더볼이 솔더볼 랜드(50)와 접하는 부분에서 생성되어 융착력에 악영향을 미치는 공극(void)이 솔더볼 내에 트랩(trap)되지 않고 제2개구홈군(59)의 개구홈 각각을 경유하여 토출된다. 그러므로, 솔더볼 실장면(2)에 대한 솔더볼의 융착력이 더욱 강화된다. 솔더볼과 패턴 연결부(54)는 솔더볼 랜드(50)와 전기적으로 연결된다.
도 6은 본 발명의 일실시예에 따른 BGA 반도체 패키지의 솔더볼 랜드를 나타낸 평면도이다.
도 6에서 도시된 바와 같이, 제3개구홈(68)이 이루는 제5원호각(D5)은, 솔더볼 실장면(2)의 중심(2c)으로부터 랜드 센터(60c)를 향하여 연장되는 제3연장선(L3)을 중심으로 하여 60°~180°사이이다. 제4개구홈군(69)은 도 5의 제2개구홈군(59)과 유사하게 랜드 센터(60c)를 중심으로 하여 제3개구홈(68)으로부터 방사상으로 형성된다. 바람직하게는, 제5원호각(D5)이 150°가 되도록 한다.
이상, 본 발명의 원리를 예시하기 위한 바람직한 실시예에 대하여 도시하고 설명하였으나, 본 발명은 그와 같이 도시되고 설명된 그대로의 구성 및 작용으로 한정되는 것이 아니다. 오히려, 첨부된 특허청구범위의 사상 및 범주를 일탈함이 없이 본 발명에 대한 다양한 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서, 그러한 모든 적절한 변경과 수정 및 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
본 발명에 따른 BGA 반도체 패키지는, SMD 형 및 NSMD 형이 혼합된 솔더볼 랜드 구조가 채용됨으로써, 솔더볼 탈락 현상, 패턴 크랙(pattern crack)현상 및 솔더볼 랜드 분리현상이 억제되어 기판에 대한 솔더볼 융착력이 향상되므로, BGA반도체 패키지의 신뢰성이 향상되는 이점이 있다.
Claims (10)
- 외부와 전기적으로 연결되는 복수의 솔더볼; 상기 솔더볼이 융착되는 솔더볼 랜드와, 상기 솔더볼 랜드가 형성된 솔더볼 실장면에 도포되는 솔더 마스크와, 상기 솔더볼 랜드가 노출되도록 상기 솔더 마스크가 개방되는 영역인 마스크 개방영역을 포함하는 기판; 및 상기 기판과 전기적으로 연결되는 반도체칩;을 포함하는 BGA 반도체 패키지에 있어서,상기 솔더볼 랜드의 랜드 센터로부터 상기 솔더볼 실장면의 중심을 향하여 연장되는 제1연장선이 상기 솔더볼 랜드의 랜드 테두리와 만나는 제1접점(接點)과, 상기 랜드 센터와의 제1최단거리는,상기 제1연장선이 상기 마스크 개방영역의 마스크 테두리와 만나는 제2접점과, 상기 랜드 센터 사이의 제2최단거리보다 더 길고;상기 랜드 센터로부터 상기 제1연장선과 반대 방향으로 연장되는 제2연장선이 상기 랜드 테두리와 만나는 제3접점과, 상기 랜드 센터와의 제3최단거리는,상기 제2연장선이 상기 마스크 테두리와 만나는 제4접점과, 상기 랜드 센터 와의 제4최단거리보다 더 짧은 것;을 특징으로 하는 BGA 반도체 패키지.
- 제 1 항에 있어서,상기 솔더볼 랜드는 제1반지름을 가지는 원판(圓板) 형상이며;상기 마스크 개방영역은,상기 랜드 센터를 중심으로 하여 상기 제1반지름보다 더 큰 제2반지름을 가지는 제1원호(圓弧) 테두리 및상기 랜드 센터를 중심으로 하여 상기 제1반지름보다 더 작은 제3반지름을 가지는 제2원호 테두리를 포함하는 것;을 특징으로 하는 BGA 반도체 패키지.
- 제 2 항에 있어서,상기 제1원호 테두리가 이루는 제1원호각(圓弧角)은 상기 제2연장선을 중심선으로 하여 60°~180°사이 이며;상기 제2원호 테두리가 이루는 제2원호각은 상기 제1연장선을 중심선으로 하여 360°에서 상기 제1원호각을 제(除)한 각도인 것;을 특징으로 하는 BGA 반도체 패키지.
- 제 3 항에 있어서,상기 제1원호각은 150°인 것을 특징으로 하는 BGA 반도체 패키지.
- 제 1 항에 있어서,상기 마스크 개방영역은 제4반지름을 가지는 원 형상이며;상기 솔더볼 랜드는,상기 랜드 센터를 중심으로 하여 상기 제4반지름보다 더 작은 제5반지름을 가지는 제3원호 테두리 및상기 랜드 센터를 중심으로 하여 상기 제4반지름보다 더 큰 제6반지름을 가지는 제4원호 테두리를 포함하는 것;을 특징으로 하는 BGA 반도체 패키지.
- 제 5 항에 있어서,상기 제3원호 테두리가 이루는 제3원호각은 상기 제2연장선을 중심선으로 하여 60°~180°사이 이며;상기 제4원호 테두리가 이루는 제4원호각은 상기 제1연장선을 중심선으로 하여 360°에서 상기 제3원호각을 제(除)한 각도인 것;을 특징으로 하는 BGA 반도체 패키지.
- 제 6 항에 있어서,상기 제3원호각은 150°인 것을 특징으로 하는 BGA 반도체 패키지.
- 외부와 전기적으로 연결되는 복수의 솔더볼; 상기 솔더볼이 융착되며 제7반지름을 가지는 원판형의 솔더볼 랜드와, 상기 솔더볼 랜드가 형성된 솔더볼 실장면에 도포되는 솔더 마스크와, 상기 솔더볼 랜드가 노출되도록 상기 솔더 마스크가 개방되는 영역으로서 상기 7반지름보다 더 작은 제8반지름을 가지는 원형의 마스크테두리를 가지는 마스크 개방영역을 포함하는 기판; 및 상기 기판과 전기적으로 연결되는 반도체칩;을 포함하는 BGA 반도체 패키지에 있어서,상기 솔더볼 랜드는,상기 제8반지름보다 더 작은 제9반지름을 가지는 원호 형상의 제1개구홈 및상기 랜드 센터를 중심으로 하여 상기 제1개구홈으로부터 방사상(放射狀)으로 형성되는 복수의 개구홈으로 이루어진 제2개구홈군(群)을 포함하며;상기 제2개구홈군의 개구홈 각각은,상기 마스크 개방영역의 마스크 테두리와 상기 솔더볼 랜드의 랜드 테두리 사이의 영역에 까지 연장되는 것을 특징으로 하는 BGA 반도체 패키지.
- 제 8 항에 있어서,상기 제1개구홈이 이루는 제5원호각은,상기 솔더볼 실장면의 중심으로부터 상기 랜드 센터를 향하여 연장되는 제3연장선을 중심으로 하여 60°~180°사이인 것을 특징으로 하는 BGA 반도체 패키지.
- 제 9 항에 있어서,상기 제5원호각은 150°인 것을 특징으로 하는 BGA 반도체 패키지.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2003-0052328A KR100523330B1 (ko) | 2003-07-29 | 2003-07-29 | Smd 및 nsmd 복합형 솔더볼 랜드 구조를 가지는bga 반도체 패키지 |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2003-0052328A KR100523330B1 (ko) | 2003-07-29 | 2003-07-29 | Smd 및 nsmd 복합형 솔더볼 랜드 구조를 가지는bga 반도체 패키지 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20050013773A true KR20050013773A (ko) | 2005-02-05 |
KR100523330B1 KR100523330B1 (ko) | 2005-10-24 |
Family
ID=34101753
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2003-0052328A KR100523330B1 (ko) | 2003-07-29 | 2003-07-29 | Smd 및 nsmd 복합형 솔더볼 랜드 구조를 가지는bga 반도체 패키지 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7064435B2 (ko) |
JP (2) | JP4349988B2 (ko) |
KR (1) | KR100523330B1 (ko) |
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Also Published As
Publication number | Publication date |
---|---|
KR100523330B1 (ko) | 2005-10-24 |
JP2009117862A (ja) | 2009-05-28 |
US20050023683A1 (en) | 2005-02-03 |
JP4349988B2 (ja) | 2009-10-21 |
JP5090385B2 (ja) | 2012-12-05 |
JP2005051240A (ja) | 2005-02-24 |
US7064435B2 (en) | 2006-06-20 |
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A201 | Request for examination | ||
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