KR20030067577A - 기준 전압 발생 회로, 표시 구동 회로, 표시 장치 및 기준전압 발생 방법 - Google Patents

기준 전압 발생 회로, 표시 구동 회로, 표시 장치 및 기준전압 발생 방법 Download PDF

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Abstract

본 발명은 구동에 필요한 충전 시간을 확보하고, 감마 보정에 이용되는 래더 저항에 의해 소비 전류를 작게 할 수 있는 기준 전압 발생 회로, 표시 구동 회로, 표시 장치 및 기준 전압 발생 방법을 제공한다. 기준 전압 발생 회로(48)는 고전위측의 전원 전압(제 1 전원 전압)(V0)이 공급되는 제 1 전원선과 저전위측의 전원 전압(제 2 전원 전압)(VSS)이 공급되는 제 2 전원선과의 사이에 접속된 래더 저항 회로에 의해, 다치(多値)의 기준 전압(V0∼VY)을 출력한다. 래더 저항 회로는 다수의 저항 회로가 직렬로 접속된다. 기준 전압 발생 회로(48)의 제 1 임피던스 가변 회로(70)는 제 1 전원선과 제 j(j는 정수) 분할 노드 사이의 제 1 임피던스치(저항치)를 변화시킨다. 기준 전압 발생 회로(48)의 제 2임피던스 가변 회로(72)는 제 k(1≤ j<k≤ i, k는 정수) 분할 노드와 제 2 전원선 사이의 제 2 임피던스치(저항치)를 변화시킨다.

Description

기준 전압 발생 회로, 표시 구동 회로, 표시 장치 및 기준 전압 발생 방법{REFERENCE VOLTAGE GENERATION CIRCUIT, DISPLAY DRIVER CIRCUIT, DISPLAY DEVICE, AND METHOD OF GENERATING REFERENCE VOLTAGE}
본 발명은 기준 전압 발생 회로, 표시 구동 회로, 표시 장치 및 기준 전압 발생 방법에 관한 것이다.
액정 장치 등의 전기 광학 장치로 대표되는 표시 장치는 소형화 또한 고세밀화가 요구되고 있다. 그 중에서도 액정 장치는 저소비 전력화가 실현되어, 휴대형의 전자 기기에 탑재되는 경우가 많다. 예를 들면, 휴대 전화기의 표시부로서 탑재된 경우, 다계조화에 의한 색조가 풍부한 화상 표시가 요구된다.
일반적으로, 화상 표시를 행하기 위한 영상 신호는 표시 장치의 표시 특성에 따라 감마 보정이 행해진다. 이 감마 보정은 감마 보정 회로(넓은 의미로는 기준 전압 발생 회로)에 의해 행해진다. 액정 장치를 예로 들면, 감마 보정 회로는 계조 표시를 행하기 위한 계조 데이터에 따라, 화소의 투과율에 따른 전압을 생성한다.
이러한 감마 보정 회로는 래더 저항에 의해 구성할 수 있다. 이 경우, 래더 저항을 구성하는 각 저항 회로의 양단 전압이 계조치에 대응한 다치의 기준 전압으로서 출력된다. 그러나, 래더 저항에는 정상적으로 전류가 흐르므로, 소비 전류를 작게 하기 위해서는 래더 저항의 저항치를 크게 할 필요가 있다.
그런데, 래더 저항의 저항치를 크게 하면, 기준 전압 출력 노드의 기생 용량과 래더 저항의 저항치에 의해 정해지는 시정수에 의존하여, 충전 시간이 길어진다. 이 때문에, 극성 반전 구동과 같이, 일정 주기마다 기준 전압을 생성해야 하는 경우, 충분한 충전 시간을 확보할 수 없는 경우가 발생한다.
본 발명은 이상과 같은 기술적 과제에 비추어 이루어진 것으로, 그 목적은 구동에 필요한 충전 시간을 확보하는 동시에, 감마 보정에 이용되는 래더 저항에 의해 소비 전류를 작게 할 수 있는 기준 전압 발생 회로, 표시 구동 회로, 표시 장치 및 기준 전압 발생 방법을 제공하는 것에 있다.
상기 과제를 해결하기 위해 본 발명은 계조 데이터에 따라 감마 보정된 계조치를 생성하기 위한 다치의 기준 전압을 발생하는 기준 전압 발생 회로로서, 제 1 및 제 2 전원 전압이 공급되는 제 1 및 제 2 전원선의 사이에 직렬로 접속된 다수의 저항 회로를 가지고, 각 저항 회로에 의해 저항 분할된 제 1∼제 i(i는 2 이상의 정수) 분할 노드의 전압을 제 1∼제 i 기준 전압으로서 출력하는 래더 저항 회로와, 제 j(j는 정수) 분할 노드와 상기 제 1 전원선과의 사이의 임피던스인 제 1 임피던스치를 변화시키는 제 1임피던스 가변 회로와, 제 k(1≤ j<k≤ i, k는 정수) 분할 노드와 상기 제 2전원선과의 사이의 임피던스인 제 2 임피던스치를 변화시키는 제 2 임피던스 가변 회로를 포함하고, 상기 제 1 및 제 2 임피던스 가변 회로는 상기 계조 데이터에 의거하여 구동 기간의 소여의 제어 기간에서, 상기 제 1 및 제 2 임피던스치를 낮게 하고, 상기 제어기간 경과후에, 상기 제 1 및 제 2 임피던스치를 각각 소여의 제 1 및 제 2 값으로 되돌리는 기준 전압 발생 회로에 관계된다.
본 발명에 있어서는, 감마 보정이 행해진 다치의 기준 전압을 발생하기 위해, 제 1 및 제 2 전원선의 사이에 직렬로 접속된 다수의 저항 회로에 의해 저항 분할된 제 1∼제 i 분할 노드의 전압을, 제 1∼제 i 기준 전압으로서 출력한다. 그리고, 제 1 임피던스 가변 회로에 의해, 제 1 전원선과 제 j 분할 노드와의 사이의 임피던스치를 가변 제어하고, 제 2 임피던스 가변 회로에 의해, 제 2 전원선과 제 k 분할 노드와의 사이의 임피던스치를 가변 제어한다. 이 때, 구동 기간의 소여의 제어 기간에서, 제 1 및 제 2 임피던스치를 낮게 하고, 제어 기간 경과후에, 제 1 및 제 2 임피던스치를 각각 소여의 제 1 및 제 2 값으로 되돌리도록 한다.
일반적으로, 계조 특성에 따라 감마 보정을 행하는 경우, 래더 저항 회로를 구성하는 저항 회로의 저항치는 제 1 및 제 2 전원선에 가까울수록 커진다. 따라서, 상술과 같이 제 1 및 제 2 임피던스 가변 회로에 의해 가변제어를 행함으로써, 제어 기간에는 전원으로부터의 임피던스를 낮게 하여 시정수를 작게 하고, 제어 기간 경과후에는 원래의 시정수로 되돌릴 수 있다. 이에 따라, 충전 시간을 빠르게 할 수 있고, 신속하게 원하는 기준 전압에 도달시킬 수 있어, 예를 들면 극성 반전 구동 방식과 같이 빈번하게 기준 전압을 변경하는 경우에 적합하다. 또한, 래더 저항 회로를 구성하는 저항 회로의 저항치를 크게 할 수 있으므로, 소비 전류를 작게 할 수 있어, 저소비화를 도모할 수 있다.
또한, 본 발명에 관한 기준 전압 발생 회로는, 상기 제 1 임피던스 가변 회로는 상기 제 1 전원선과 상기 제 j 분할 노드와의 사이에 삽입된 제 1 저항 바이패스 회로를 포함하고, 상기 제 1 저항 바이패스 회로는 상기 제어 기간에서, 상기 제 1 전원선과 상기 제 j 분할 노드를 전기적으로 접속하고, 상기 제어 기간 경과후에, 상기 제 1 전원선과 상기 제 j 분할 노드를 전기적으로 차단할 수 있다.
본 발명에 의하면, 제 1 저항 바이패스 회로를 설치함으로써, 전원으로부터 제 j 분할 노드까지의 임피던스를 낮게 할 수 있으므로, 상술한 효과에 추가하여,구성을 간소화할 수 있다.
또한, 본 발명에 관한 기준 전압 발생 회로는, 상기 제 1 임피던스 가변 회로는 상기 제 1 전원선과 제 1∼제 j 분할 노드를 각각 바이패스하는 제 1∼제 j 스위치 회로를 포함하고, 상기 제 1∼제 j 스위치 회로는 상기 제 1 전원선과 제 1∼제 j 분할 노드를 모두 전기적으로 접속한 후, 제 j 분할 노드로부터 제 1 분할 노드까지를 순서대로 상기 제 1 전원선과 전기적으로 차단할 수 있다.
본 발명에 의하면, 제 1∼제 j 스위치 회로에 의해, 전원으로부터 제 j 분할 노드까지 임피던스를 낮게 한 후, 순차 오프하여 원래의 임피던스로 되돌리도록 제어하였으므로, 임피던스의 급격한 변화를 동반하지 않고, 빠르게 원하는 기준 전압에 도달시킬 수 있게 된다.
또한 본 발명에 관한 기준 전압 발생 회로는, 상기 제 1 임피던스 가변 회로는 상기 제 1∼제 (j-1) 분할 노드에 그 입력이 접속된 제 1∼제 (j-1) 전압 팔로워형의 연산 증폭기와, 상기 제 1∼제 (j-1) 전압 팔로워형의 연산 증폭기의 출력과 제 1∼제 (j-1) 기준 전압 출력 노드와의 사이에 삽입된 제 1∼제 (j-1) 구동 출력 스위치 회로와, 상기 제 1∼제 (j-1) 분할 노드와 제 1∼제 (j-1) 기준 전압 출력 노드와의 사이에 삽입된 제 1∼제 (j-1) 저항 출력 스위치 회로와, 상기 제 (j-1) 전압 팔로워형의 연산 증폭기의 출력과 제 j 기준 전압 출력 노드와의 사이에 삽입된 제 1 바이패스 스위치 회로를 포함하고, 상기 제 1∼제 (j-1) 구동 출력 스위치 회로는 상기 제어 기간에서, 상기 제 1∼제 (j-1) 전압 팔로워형의 연산 증폭기의 출력과 제 1∼제 (j-1) 기준 전압 출력 노드를 전기적으로 접속하고, 상기제어 기간 경과후에, 상기 제 1∼제 (j-1) 전압 팔로워형의 연산 증폭기의 출력과 제 1∼제 (j-1) 기준 전압 출력 노드를 전기적으로 차단하며, 상기 제 1∼제 (j-1) 저항 출력 스위치 회로는 상기 제어 기간에서, 상기 제 1∼제 (j-1) 분할 노드와 제 1∼제 (j-1) 기준 전압 출력 노드를 전기적으로 차단하고, 상기 제어 기간 경과후에, 상기 제 1∼제 (j-1) 분할 노드와 제 1∼제 (j-1) 기준 전압 출력 노드를 전기적으로 접속하며, 상기 제 1 바이패스 스위치 회로는 상기 제어 기간에서, 상기 제 (j-1) 전압 팔로워형의 연산 증폭기의 출력과 제 j 기준 전압 출력 노드를 전기적으로 접속하고, 상기 제어 기간 경과후에, 상기 제 (j-1) 전압 팔로워형의 연산 증폭기의 출력과 제 j 기준 전압 출력 노드를 전기적으로 차단할 수 있다.
본 발명에 의하면, 제 1∼제 (j-1) 전압 팔로워형의 연산 증폭기를 이용하여 임피던스 변환하는 동시에, 제 j 기준 전압 출력 노드를 제 1 바이패스 스위치 회로에 의해 제 (j-1) 전압 팔로워형의 연산 증폭기의 출력과 단락시킬 수 있도록 하였으므로, 전원으로부터 제 1∼제 j 분할 노드까지의 임피던스를 낮게 할 수 있다. 특히 전압 팔로워형의 연산 증폭기를 이용하였으므로, 기준 전압 출력 노드를 고속으로 구동하는 것이 가능해지고, 구동 기간이 짧아져도 원하는 기준 전압을 공급할 수 있다.
또한, 본 발명에 관한 기준 전압 발생 회로는, 상기 제 1 임피던스 가변 회로는 상기 제 1∼제 (j-1) 분할 노드에 그 입력이 접속된 제 1∼제 (j-1) 전압 팔로워형의 연산 증폭기와, 상기 제 1∼제 (j-1) 전압 팔로워형의 연산 증폭기의 출력과 제 1∼제 (j-1) 기준 전압 출력 노드와의 사이에 삽입된 제 1∼제 (j-1) 구동출력 스위치 회로와, 상기 제 1∼제 (j-1) 분할 노드와 제 1∼제 (j-1) 기준 전압 출력 노드와의 사이에 삽입된 제 1∼제 (j-1) 저항 출력 스위치 회로와, 상기 제 (j-1) 전압 팔로워형의 연산 증폭기의 출력과 제 j 기준 전압 출력 노드와의 사이에 삽입된 제 1 연산 증폭 회로를 포함하고, 상기 제 1∼제 (j-1) 구동 출력 스위치 회로는 상기 제어 기간에서, 상기 제 1∼제 (j-1) 전압 팔로워형의 연산 증폭기의 출력과 제 1∼제 (j-1) 기준 전압 출력 노드를 전기적으로 접속하고, 상기 제어 기간 경과후에, 상기 제 1∼제 (j-1) 전압 팔로워형의 연산 증폭기의 출력과 제 1∼제 (j-l) 기준 전압 출력 노드를 전기적으로 차단하며, 상기 제 1∼제 (j-1) 저항 출력 스위치 회로는 상기 제어 기간에서, 상기 제 1∼제 (j-1) 분할 노드와 제 1∼제 (j-1) 기준 전압 출력 노드를 전기적으로 차단하고, 상기 제어 기간 경과후에, 상기 제 1∼제 (j-1) 분할 노드와 제 1∼제 (j-1) 기준 전압 출력 노드를 전기적으로 접속하고, 상기 제 1 연산 증폭 회로는 상기 제어 기간에서, 상기 제 j 기준 전압 출력 노드에 제 (j-1) 전압 팔로워형의 연산 증폭기의 출력에 소여의 오프셋을 부가한 전압을 출력하고, 상기 제어 기간 경과후에, 그 동작 전류가 제한 또는 정지되어도 된다.
본 발명에 의하면, 제 1∼제 (j-1) 전압 팔로워형의 연산 증폭기를 이용하여 임피던스 변환하는 동시에, 제 j 기준 전압 출력 노드를 제 1 연산 증폭 회로에 의해 오프셋을 부가하여 구동하도록 하였으므로, 전원으로부터 제 1∼제 j 분할 노드까지의 임피던스를 낮게 할 수 있다. 또한, 제 j 분할 노드를 정밀도 좋게, 원하는 제 j 기준 전압으로 할 수 있다. 특히 전압 팔로워형의 연산 증폭기를 이용하였으므로, 기준 전압 출력 노드를 고속으로 구동하는 것이 가능해져, 구동 기간이 짧아져도 원하는 기준 전압을 공급할 수 있다. 또한 제 1 연산 증폭 회로의 동작 전류를 제어하고, 필요한 기간만 구동시키도록 하였으므로, 소비 전류의 증대를 억제할 수 있다.
또한, 본 발명에 관한 기준 전압 발생 회로는, 상기 제 2 임피던스 가변 회로는 상기 제 2 전원선과 상기 제 k 분할 노드와의 사이에 삽입된 제 2 저항 바이패스 회로를 포함하고, 상기 제 2 저항 바이패스 회로는 상기 제어 기간에서, 상기 제 2 전원선과 상기 제 k 분할 노드를 전기적으로 접속하고, 상기 제어 기간 경과후에, 상기 제 2 전원선과 상기 제 k 분할 노드를 전기적으로 차단할 수 있다.
본 발명에 의하면, 제 2 저항 바이패스 회로를 설치함으로써, 전원으로부터 제 k 분할 노드까지의 임피던스를 낮게 할 수 있으므로, 충분한 충전 시간을 확보하여, 래더 저항 회로를 구성하는 저항 회로의 저항치를 크게 할 수 있음과 동시에, 구성을 간소화할 수 있다.
또한, 본 발명에 관한 기준 전압 발생 회로는, 상기 제 2 임피던스 가변 회로는 상기 제 2 전원선과, 제 k∼제 i 분할 노드를 각각 바이패스하는 제 k∼제 i 스위치 회로를 포함하고, 상기 제 k∼제 i 스위치 회로는 상기 제 2 전원선과 상기 제 k∼제 i 분할 노드를 전기적으로 접속한 후, 제 k 분할 노드로부터 제 i 분할 노드까지를 순차로 상기 제 2 전원선과 전기적으로 차단할 수 있다.
본 발명에 의하면, 제 k∼제 i 스위치 회로에 의해, 전원으로부터 제 k 분할 노드까지의 임피던스를 낮게 한 후, 순차 오프하여 원래의 임피던스로 되돌리도록제어하였으므로, 임피던스의 급격한 변화를 동반하지 않게 되어, 빠르게 원하는 기준 전압에 도달시킬 수 있게 된다.
또한, 본 발명에 관한 기준 전압 발생 회로는, 상기 제 2 임피던스 가변 회로는 상기 제 (k+ 1)∼제 i 분할 노드에 그 입력이 접속된 제 (k+ 1)∼제 i 전압 팔로워형의 연산 증폭기와, 상기 제 (k+ 1)∼제 i 전압 팔로워형의 연산 증폭기의 출력과 제 (k+ 1)∼제 i 기준 전압 출력 노드와의 사이에 삽입된 제 (k+ 1)∼제 i 구동 출력 스위치 회로와, 상기 제 (k+ 1)∼제 i 분할 노드와 제 (k+ 1)∼제 i 기준 전압 출력 노드와의 사이에 삽입된 제 (k+ 1)∼제 i 저항 출력 스위치 회로와, 상기 제 (k+ 1)의 전압 팔로워형의 연산 증폭기의 출력과 제 k의 기준 전압 출력 노드와의 사이에 삽입된 제 2 바이패스 스위치 회로를 포함하고, 상기 제 (k+ 1)∼제 i 구동 출력 스위치 회로는 상기 제어 기간에서, 상기 제 (k+ 1)∼제 i 전압 팔로워형의 연산 증폭기의 출력과 제 (k+ 1)∼제 i 기준 전압 출력 노드를 전기적으로 접속하고, 상기 제어 기간 경과후에, 상기 제(k+ 1)∼제 i 전압 팔로워형의 연산 증폭기의 출력과 제 (k+ 1)∼제 i 기준 전압 출력 노드를 전기적으로 차단하고, 상기 제 (k+ 1)∼제 i 저항 출력 스위치 회로는 상기 제어 기간에서, 상기 제 (k+ 1)∼제 i 분할 노드와 제 (k+ 1)∼제 i 기준 전압 출력 노드를 전기적으로 차단하며, 상기 제어 기간 경과후에, 상기 제 (k+ 1)∼제 i 분할 노드와 제 (k+ 1)∼제 i 기준 전압 출력 노드를 전기적으로 접속하고, 상기 제 2 바이패스 스위치 회로는 상기 제어 기간에서, 상기 제 (k+ 1) 전압 팔로워형의 연산 증폭기의 출력과 제 k 기준 전압 출력 노드를 전기적으로 접속하고, 상기 제어 기간 경과후에, 상기 제(k+ 1) 전압 팔로워형의 연산 증폭기의 출력과 제 k 기준 전압 출력 노드를 전기적으로 차단할 수 있다.
본 발명에 의하면, 제 (k+ 1)∼제 i 전압 팔로워형의 연산 증폭기를 이용하여 임피던스 변환하는 동시에, 제 k 기준 전압 출력 노드를 제 2 바이패스 스위치 회로에 의해 제 (k+ 1) 전압 팔로워형의 연산 증폭기의 출력과 단락시킬 수 있도록 하였으므로, 전원으로부터 제 k∼제 i 분할 노드까지의 임피던스를 낮게 할 수 있다. 특히 전압 팔로워형의 연산 증폭기를 이용하였으므로, 기준 전압 출력 노드를 고속으로 구동하는 것이 가능해져, 구동 기간이 짧아져도 원하는 기준 전압을 공급할 수 있다.
또한, 본 발명에 관한 기준 전압 발생 회로는, 상기 제 2 임피던스 가변 회로는 상기 제 (k+ 1)∼제 i 분할 노드에 그 입력이 접속된 제 (k+ 1)∼제 i 전압 팔로워형의 연산 증폭기와, 상기 제 (k+ 1)∼제 i 전압 팔로워형의 연산 증폭기의 출력과 제 (k+ 1)∼제 i 기준 전압 출력 노드와의 사이에 삽입된 제 (k+ 1)∼제 i 구동 출력 스위치 회로와, 상기 제 (k+ 1)∼제 i 분할 노드와 제 (k+ 1)∼제 i 기준 전압 출력 노드와의 사이에 삽입된 제 (k+ 1)∼제 i 저항 출력 스위치 회로와, 상기 제 (k+ 1) 전압 팔로워형의 연산 증폭기의 출력과 제 k의 기준 전압 출력 노드와의 사이에 삽입된 제 2 연산 증폭 회로를 포함하고, 상기 제 (k+ 1)∼제 i 구동 출력 스위치 회로는 상기 제어 기간에서, 상기 제 (k+ 1)∼제 i 전압 팔로워형의 연산 증폭기의 출력과 제 (k+ 1)∼제 i 기준 전압 출력 노드를 전기적으로 접속하고, 상기 제어 기간 경과후에, 상기 제 (k+ 1)∼제 i 전압 팔로워형의 연산 증폭기의 출력과 제 (k+ 1)∼제 i 기준 전압 출력 노드를 전기적으로 차단하며, 상기 제 (k+ 1)∼제 i 저항 출력 스위치 회로는 상기 제어 기간에서, 상기 제 (k+ 1)∼제 i 분할 노드와 제 (k+ 1)∼제 i 기준 전압 출력 노드를 전기적으로 차단하고, 상기 제어 기간 경과후에, 상기 제 (k+ 1)∼제 i 분할 노드와 제 (k+ 1)∼제 i 기준 전압 출력 노드를 전기적으로 접속하고, 상기 제 2 연산 증폭 회로는 상기 제어 기간에서, 상기 제 k 기준 전압 출력 노드에, 제 (k+ 1) 전압 팔로워형의 연산 증폭기의 출력에 소여의 오프셋을 부가한 전압을 출력하고, 상기 제어 기간 경과후에, 그 동작 전류가 제한 또는 정지되어도 된다.
본 발명에 의하면, 제 (k+ 1)∼제 i 전압 팔로워형의 연산 증폭기를 이용하여 임피던스 변환하는 동시에, 제 k 기준 전압 출력 노드를 제 2 연산 증폭 회로에 의해 오프셋을 부가하여 구동하도록 하였으므로, 전원으로부터 제 k∼제 i 분할 노드까지의 임피던스를 낮게 할 수 있다. .또한, 제 k 분할 노드를 정밀도 좋게, 원하는 제 k의 기준 전압으로 할 수 있다. 특히, 전압 팔로워형의 연산 증폭기를 이용하였으므로, 기준 전압 출력 노드를 고속으로 구동하는 것이 가능해져, 구동 기간이 짧아져도 원하는 기준 전압을 공급할 수 있다. 또한 제 2 연산 증폭 회로의 동작 전류를 제어하여, 필요한 기간만 구동시키도록 하였으므로, 소비 전류의 증대를 억제할 수 있다.
또한, 본 발명은 계조 데이터에 따라 감마 보정된 계조치를 생성하기 위한 다치의 기준 전압을 발생하는 기준 전압 발생 회로로서, 제 1 및 제 2 전원 전압이 공급되는 제 1 및 제 2 전원선의 사이에 직렬로 접속된 다수의 저항 회로를 가지고, 각 저항 회로에 의해 저항 분할된 제 1∼제 i(i는 2이상의 정수) 분할 노드의 전압을 제 1∼제 i 기준 전압으로서 출력하는 래더 저항 회로와, 상기 다수의 저항 회로 중, 상기 제 1 전원선으로부터 제 j(j는 정수) 분할 노드와의 사이에 접속된 저항 회로의 임피던스를 변화시키는 제 1 스위치 회로군과, 상기 다수의 저항 회로 중, 상기 제 2 전원선으로부터 제 k(1≤ j<k≤ i, k는 정수) 분할 노드와의 사이에 접속된 저항 회로의 임피던스를 변화시키는 제 2 스위치 회로군을 포함하고, 상기 제 1 및 제 2 스위치 회로군은 상기 계조 데이터에 근거하는 구동 기간의 소여의 제어 기간에서, 저항 회로의 임피던스를 낮게 하고, 상기 제어 기간 경과후에, 저항 회로의 임피던스를 높게 하는 기준 전압 발생 회로에 관계된다.
본 발명에 있어서는, 래더 저항 회로를 구성하는 저항 회로를 제 1 및 제 2 스위치 회로군을 이용하여, 제 1 전원선으로부터 제 j 분할 노드의 임피던스와, 제 2 전원선으로부터 제 k 분할 노드의 임피던스를 가변 제어하도록 하고 있다. 예를 들면, 각 저항 회로와 스위치 회로를 직렬 또는 병렬로 접속함으로써, 스위치 회로를 이용한 가변 제어를 행할 수 있다. 이 경우, 제어 기간에서는 임피던스를 낮게 하여 시정수를 작게 하고, 제어 기간 경과후에는, 원래의 시정수로 되돌릴 수 있다. 이에 따라, 충전 시간을 빠르게 할 수 있어, 신속하게 원하는 기준 전압에 도달시킬 수 있고, 예를 들면 극성 반전 구동 방식과 같이 빈번하게 기준 전압을 변경하는 경우에 적합하다. 또한, 래더 저항 회로를 구성하는 저항 회로의 저항치를 크게할 수 있으므로, 소비 전류를 작게 할 수 있어, 저소비화를 도모할 수 있다.
또한, 본 발명에 관한 표시 구동 회로는 상기 중 어느 하나 기재의 기준 전압 발생 회로와, 상기 기준 전압 발생 회로에 의해 발생된 다치의 기준 전압으로부터, 계조 데이터에 따라 전압을 선택하는 전압 선택 회로와, 상기 전압 선택 회로에 의해 선택된 전압을 이용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함할 수 있다.
본 발명에 의하면, 짧은 구동 기간이라도 감마 보정을 행하고, 또한 저소비 전력화를 도모할 수 있는 표시 구동 회로를 제공할 수 있다.
또한, 본 발명에 관한 표시 장치는 상기 다수의 신호 전극과 교차하는 다수의 주사 전극과, 상기 다수의 신호 전극과 상기 다수의 주사 전극에 의해 특정되는 화소와, 상기 다수의 신호 전극을 구동하는 상기 기재의 표시 구동 회로와, 상기 다수의 주사 전극을 구동하는 주사 전극 구동 회로를 포함하는 표시 장치에 관계된다.
본 발명에 의하면, 색조가 풍부하고, 또한 저소비 전력화를 도모할 수 있는 표시 장치를 제공할 수 있다.
또한, 본 발명에 관한 표시 장치는 다수의 신호 전극과, 상기 다수의 신호 전극과 교차하는 다수의 주사 전극과, 상기 다수의 신호 전극과 상기 다수의 주사 전극에 의해 특정되는 화소를 포함하는 표시 패널과, 상기 다수의 신호 전극을 구동하는 상기 기재의 표시 구동 회로와, 상기 다수의 주사 전극을 구동하는 주사 전극 구동 회로를 포함하는 표시 장치에 관계된다.
본 발명에 의하면, 색조가 풍부하고, 또한 저소비 전력화를 도모할 수 있는 표시 장치를 제공할 수 있다.
또한 본 발명은 계조 데이터에 따라 감마 보정된 계조치를 생성하기 위한 다치의 기준 전압을 발생하는 기준 전압 발생 방법으로서, 제 1 및 제 2 전원 전압이 공급되는 제 1 및 제 2 전원선의 사이에 직렬로 접속된 다수의 저항 회로의 각 저항 회로에 의해 저항 분할된 제 1∼제 i(i는 2이상의 정수) 분할 노드의 전압을 제 1∼제 i 기준 전압으로서 출력하는 래더 저항 회로에 대해, 상기 계조 데이터에 따라 구동되는 구동 기간의 소여의 제어 기간에서, 제 j(j는 정수) 분할 노드와 상기 제 1 전원선과의 사이의 저항치와, 제 k(1≤ j<k≤ i, k는 정수) 분할 노드와 상기 제 2 전원선과의 사이의 저항치를 작게 하는 기준 전압 발생 방법에 관계된다.
본 발명에 있어서는, 감마 보정이 행해진 다치의 기준 전압을 발생하기 위해, 제 1 및 제 2 전원선의 사이에 직렬로 접속된 다수의 저항 회로에 의해 저항 분할된 제 1∼제 i 분할 노드의 전압을 제 1∼제 i 기준 전압으로서 출력한다. 그리고, 구동 기간의 소여의 제어 기간에서, 제 j 분할 노드와 제 1 전원선과의 사이의 저항치와, 제 k 분할 노드와 제 2 전원선과의 사이의 저항치를 작게 한다.
일반적으로, 계조 특성에 따라 감마 보정을 행하는 경우, 래더 저항 회로를 구성하는 저항 회로의 저항치는 제 1 및 제 2 전원선에 가까울수록 커진다. 따라서, 상술과 같이 가변 제어를 행함으로써, 제어 기간에서는 임피던스를 낮게 하여 시정수를 작게 하고, 제어 기간 경과후에는 원래의 시정수로 되돌릴 수 있다. 이에 따라, 충전 시간을 짧게 하여, 신속하게 원하는 기준 전압에 도달시킬 수 있고, 예를 들면, 극성 반전 구동 방식과 같이 빈번하게 기준 전압을 변경하는 경우에 적합하다.
또한, 래더 저항 회로를 구성하는 저항 회로의 저항치를 크게할 수 있으므로, 소비 전류를 작게 할 수 있어, 저소비화를 도모할 수 있다.
도 1은 본 실시 형태에 있어서의 기준 전압 발생 회로를 포함하는 표시 구동 회로가 적용된 표시 장치의 구성의 개요를 도시하는 구성도,
도 2는 기준 전압 발생 회로를 포함하는 표시 구동 회로가 적용된 신호 드라이버 IC의 기능 블록도,
도 3은 감마 보정의 원리를 설명하기 위한 설명도,
도 4는 전압 팔로워 회로의 구성의 개요를 도시하는 블록도,
도 5는 전압 팔로워 회로의 동작 타이밍의 일례를 도시하는 타이밍 챠트,
도 6은 본 실시 형태에 있어서의 기준 전압 발생 회로의 구성의 개요를 도시하는 회로 구성도,
도 7은 계조 특성을 모식적으로 도시하는 설명도,
도 8은 기준 전압 발생 회로의 동작을 모식적으로 설명하기 위한 설명도,
도 9는 제 1 임피던스 가변 회로의 제어 타이밍의 일례를 도시하는 타이밍 챠트,
도 10은 분할 노드의 전압 변화의 일례를 도시하는 설명도,
도 11은 기준 전압 발생 회로가 적용된 신호 드라이버 IC의 구체적인 구성의 일례를 도시하는 구성도,
도 12는 제 1 임피던스 가변 회로의 제 1 구성예를 도시하는 구성도,
도 13은 출력 인에이블 신호에 대해 설명하기 위한 설명도,
도 14는 제 1 구성예에 있어서의 제어 타이밍의 일례를 도시하는 타이밍 챠트,
도 15는 제 2 임피던스 가변 회로를 제 1 구성예로 실현한 경우의 구성도,
도 16은 제 1 임피던스 가변 회로의 제 2 구성예를 도시하는 구성도,
도 17은 제 2 구성예에 있어서의 제어 타이밍의 일례를 도시하는 타이밍 챠트,
도 18은 제 2 임피던스 가변 회로를 제 2 구성예로 실현한 경우의 구성도,
도 19a, 도 19b, 도 19c는 제 3 구성예에 있어서의 제 1 래더 저항 회로의 회로 구성도,
도 20은 제 4 구성예에 있어서의 래더 저항 회로의 일부 회로 구성도,
도 21은 제 5 구성예에 있어서의 래더 저항 회로의 일부 회로 구성도,
도 22는 제 6 구성예에 있어서의 제 1 임피던스 가변 회로의 회로 구성도,
도 23은 제 6 구성예에 있어서의 제 1 임피던스 가변 회로의 동작 타이밍을 도시하는 타이밍도,
도 24는 제 6 구성예를 채용한 제 2 임피던스 가변 회로의 회로 구성도,
도 25는 제 6 구성예의 변형예에 있어서의 제 1 임피던스 가변 회로의 회로구성도,
도 26은 제 1 연산 증폭 회로의 구체적인 회로 구성예를 도시하는 회로도,
도 27은 제 1 연산 증폭 회로의 동작 제어 타이밍을 도시하는 타이밍도,
도 28은 제 6 구성예의 변형예에 있어서의 제 2 임피던스 가변 회로의 회로 구성도,
도 29는 유기 EL 패널에 있어서의 2 트랜지스터 방식의 화소 회로의 일례를 도시하는 구성도,
도 30a는 유기 EL 패널에 있어서의 4 트랜지스터 방식의 화소 회로의 일례를 도시하는 회로 구성도,
도 30b는 화소 회로의 표시 제어 타이밍의 일례를 도시하는 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 표시 장치 20 : 표시 패널
30 : 신호 드라이버 IC 32 : 주사 드라이버 IC
34 : 전원 회로 36 : 커먼 전극 구동 회로
38 : 신호 제어 회로 40 : 입력 래치 회로
42 : 시프트 레지스터 48 : 기준 전압 발생 회로
60 : 연산 증폭기
이하, 본 발명의 적합한 실시 형태에 대해 도면을 이용하여 상세하게 설명한다. 또한, 이하에 설명하는 실시 형태는 특허청구의 범위에 기재된 본 발명의 내용을 부당하게 한정하는 것은 아니다. 또한 이하에 설명되는 구성의 모두가 본 발명의 필수 구성 요건으로 한정되지는 않는다.
본 실시 형태에 있어서의 기준 전압 발생 회로는 감마 보정 회로로서 이용할 수 있다. 이 감마 보정 회로는 표시 구동 회로에 포함된다. 표시 구동 회로는 인가 전압에 의해 광학 특성을 변화시키는 전기 광학 장치, 예를 들면 액정 장치의 구동에 이용할 수 있다.
이하에서는 액정 장치에 본 실시 형태에 있어서의 기준 전압 발생 회로를 적용하는 경우에 대해 설명하는데, 이에 한정되지 않고, 다른 표시 장치에도 적용할 수 있다.
1. 표시 장치
도 1에 본 실시 형태의 기준 전압 발생 회로를 포함하는 표시 구동 회로가 적용된 표시 장치의 구성의 개요를 도시한다.
표시 장치(좁은 의미로는 전기 광학 장치, 액정 장치)(10)는 표시 패널(좁은 의미로는 액정 패널)(20)을 포함할 수 있다.
표시 패널(20)은 예를 들면 유리 기판상에 형성된다. 이 유리 기판상에는 Y방향으로 다수 배열되어 각각 X방향으로 연장되는 주사 전극(게이트 라인)(G1∼GN)(N은, 2이상의 자연수)과, X방향으로 다수 배열되어 각각 Y 방향으로 연장되는 신호 전극(소스 라인)(S1∼SM)(M은 2이상의 자연수)가 배치되어 있다. 또한, 주사 전극 Gn(1≤ n≤ N, n은 자연수)와 신호 전극 Sm(1≤ m≤ M, m은 자연수)의 교차점에 대응하여, 화소 영역(화소)이 설치되고, 이 화소 영역에 박막 트랜지스터(Thin Film Transistor : 이하, TFT라고 약칭한다. )(22nm)가 배치되어 있다.
TFT(22nm)의 게이트 전극은 주사 전극(Gn)에 접속되어 있다. TFT(22nm)의 소스 전극은 신호 전극(Sm)에 접속되어 있다. TFT(22nm)의 드레인 전극은 액정 용량(넓은 의미로는 액정 소자)(24nm)의 화소 전극(26nm)에 접속되어 있다.
액정 용량(24nm)에 있어서는 화소 전극(26nm)에 대향하는 대향 전극(28nm)과의 사이에 액정이 봉입되어 형성되고, 이들 전극간의 인가 전압에 따라 화소의 투과율이 변화하게 되어 있다. 대향 전극(28nm)에는 대향 전극 전압(Vcom)이 공급된다.
표시 장치(10)는 신호 드라이버 IC(30)를 포함할 수 있다. 신호 드라이버 IC(30)로서, 본 실시 형태에 있어서의 표시 구동 회로를 이용할 수 있다. 신호 드라이버 IC(30)는 화상 데이터에 따라, 표시 패널(20)의 신호 전극(S1∼SM)을 구동한다.
표시 장치(10)는 주사 드라이버 IC(32)를 포함할 수 있다. 주사 드라이버IC(32)는 1수직 주사 기간내에, 표시 패널(20)의 주사 전극(G1∼GN)을 순차 구동한다.
표시 장치(10)는 전원 회로(34)를 포함할 수 있다. 전원 회로(34)는 신호 전극의 구동에 필요한 전압을 생성하고, 신호 드라이버 IC(30)에 대해 공급한다. 또한 전원 회로(34)는 주사 전극의 구동에 필요한 전압을 생성하여, 주사 드라이버 IC(32)에 대해 공급한다. 또한 전원 회로(34)는 대향 전극 전압(Vcom)을 생성할 수 있다.
표시 장치(10)는 커먼 전극 구동 회로(36)를 포함할 수 있다. 커먼 전극 구동 회로(36)는 전원 회로(34)에 의해 생성된 대향 전극 전압(Vcom)이 공급되고, 이 대향 전극 전압(Vcom)을 표시 패널(20)의 대향 전극에 출력한다.
표시 장치(10)는 신호 제어 회로(38)를 포함할 수 있다. 신호 제어 회로(38)는 도시하지 않은 중앙 처리 장치(Central Processing Unit : 이하, CPU로 약칭한다.) 등의 호스트에 의해 설정된 내용에 따라 신호 드라이버 IC(30), 주사 드라이버 IC(32), 전원 회로(34)를 제어한다. 예를 들면, 신호 제어 회로(38)는 신호 드라이버 IC(30) 및 주사 드라이버 IC(32)에 대해, 동작 모드의 설정, 내부에서 생성한 수직 동기 신호나 수평 동기 신호의 공급을 행하여, 전원 회로(34)에 대해, 극성 반전 타이밍의 제어를 행한다.
또한, 도 1에서는 표시 장치(10)에 전원 회로(34), 커먼 전극 구동 회로(36) 또는 신호 제어 회로(38)를 포함하여 구성하도록 하고 있는데, 이들 중 적어도 하나를 표시 장치(10)의 외부에 설치하여 구성하도록 해도 된다. 혹은, 표시 장치(10)에 호스트를 포함시키도록 구성하는 것도 가능하다.
또한, 도 1에 있어서, 신호 드라이버 IC(30)의 기능을 가지는 표시 구동 회로 및 주사 드라이버 IC(32)의 기능을 가지는 주사 전극 구동 회로 중 적어도 1개를 표시 패널(20)이 형성된 유리 기판상에 형성하도록 해도 된다.
이러한 구성의 표시 장치(10)에 있어서, 신호 드라이버 IC(30)는 계조 데이터에 의거하여 계조 표시를 행하기 위해, 해당 계조 데이터에 대응한 전압을 신호 전극에 출력하도록 되어 있다. 신호 드라이버 IC(30)는 신호 전극에 출력하는 전압을 계조 데이터에 따라 감마 보정한다. 이 때문에, 신호 드라이버 IC(30)는 감마 보정을 하는 기준 전압 발생 회로(좁은 의미로는 감마 보정 회로)를 포함한다.
일반적으로, 표시 패널(20)은 그 구조나 이용되는 액정재에 따라 계조 특성이 다르다. 즉, 액정에 인가해야할 전압과 화소의 투과율의 관계가 일정하지는 않다. 그래서, 계조 데이터에 따라 액정에 인가해야 할 최적의 전압을 생성하기 위해, 기준 전압 발생 회로에 의해 감마 보정이 행해진다.
계조 데이터에 따라 출력되는 전압을 최적화하기 위해, 감마 보정에서는 래더 저항에 의해 생성되는 다치의 전압을 보정한다. 이 때, 표시 패널(20)의 제조 메이커 등으로부터 지정된 전압을 생성하도록, 래더 저항을 구성하는 저항 회로의 저항비가 정해진다.
2. 신호 드라이버 IC
도 2에 본 실시 형태에 있어서의 기준 전압 발생 회로를 포함하는 표시 구동회로가 적용된 신호 드라이버 IC(30)의 기능 블록도를 도시한다.
신호 드라이버 IC(30)는 입력 래치 회로(40), 시프트 레지스터(42), 라인 래치 회로(44), 래치 회로(46), 기준 전압 선택 회로(좁은 의미로는 감마 보정 회로)(48), DAC(Digita1/Analog Converter)(넓은 의미로는 전압 선택 회로)(50), 전압 팔로워 회로(넓은 의미로는 신호 전극 구동 회로)(52)를 포함한다.
입력 래치 회로(40)는 도 1에 도시하는 신호 제어 회로(38)로부터 공급되는 예를 들면 각 6비트의 RGB 신호로 이루어지는 계조 데이터를, 클록 신호(CLK)에 따라 래치한다. 클록 신호(CLK)는 신호 제어 회로(38)로부터 공급된다.
입력 래치 회로(40)에서 래치된 계조 데이터는 시프트 레지스터(42)에서, 클록 신호(CLK)에 의거하여 순차 시프트된다. 시프트 레지스터(42)로 순차 시프트되어 입력된 계조 데이터는 라인 래치 회로(44)에 조합된다.
라인 래치 회로(44)에 조합된 계조 데이터는 래치 펄스 신호(LP)의 타이밍으로 래치 회로(46)에 래치된다. 래치 펄스 신호(LP)는 수평 주사 주기로 입력된다.
기준 전압 발생 회로(48)는 구동 대상의 표시 패널의 계조 표현이 최적화되도록 정해진 래더 저항의 저항비를 이용하여, 고전위측의 전원 전압(제 1 전원 전압)(V0)과 저전위측의 전원 전압(제 2 전원 전압)(VSS)의 사이에서 저항 분할된 분할 노드에서 발생한 다치의 기준 전압(V0∼VY)(Y는 자연수)을 출력한다.
도 3에 감마 보정의 원리를 설명하기 위한 도면을 도시한다.
여기서는 액정의 인가 전압에 대한 화소의 투과율의 변화를 도시하는 계조 특성의 도면을 모식적으로 도시한다. 화소의 투과율을 0%∼100%(또는 100%∼0%)로표시하면, 일반적으로 액정의 인가 전압이 작아질수록 또는 커질수록 투과율의 변화가 작아진다. 또한 액정의 인가 전압이 중간 부근의 영역에서는 투과율의 변화가 커진다.
그래서, 상술한 투과율의 변화와 반대의 변화를 행하는 감마(γ) 보정을 행함으로써, 인가 전압에 따라 리니어로 변화하는 감마 보정된 투과율을 실현시킬 수 있다. 따라서, 디지털 데이터인 계조 데이터에 의거하여, 최적화된 투과율을 실현하는 기준 전압(Vγ)을 생성시킬 수 있다. 즉, 이러한 기준 전압이 생성되도록 래더 저항의 저항비를 실현하면 된다.
도 2에 있어서의 기준 전압 발생 회로(48)에서 생성된 다치의 기준 전압(V0∼VY)은 DAC(50)에 공급된다.
DAC(50)는 래치 회로(46)로부터 공급된 계조 데이터에 따라, 다치의 기준 전압(V0∼VY)중 어느 하나의 전압을 선택하여, 전압 팔로워 회로(52)에 출력한다.
전압 팔로워 회로(52)는 임피던스 변환을 행하여, DAC(50)로부터 공급된 전압에 따라 신호 전극을 구동한다.
이와 같이 신호 드라이버 IC(30)는 신호 전극마다, 계조 데이터에 따라 다치의 기준 전압 중에서 선택한 전압을 이용하여, 임피던스 변환을 행하여 출력한다.
도 4에 전압 팔로워 회로(52)의 구성의 개요를 도시한다.
여기서는 1출력당의 구성만을 도시한다.
전압 팔로워 회로(52)는 연산 증폭기(60), 제 1 및 제 2 스위칭 소자(Q1, Q2)를 포함한다.
연산 증폭기(60)는 전압 팔로워 접속되어 있다. 즉, 연산 증폭기(60)의 출력 단자가 반전 입력 단자에 접속되어, 음귀환이 구성되어 있다.
연산 증폭기(60)의 비반전 입력 단자에는 도 2에 도시하는 DAC(50)로 선택된 기준 전압(Vin)이 입력된다. 연산 증폭기(60)의 출력 단자는 제 1 스위칭 소자(Q1)를 통해 구동 전압(Vout)이 출력되는 신호 전극에 접속된다. 해당 신호 전극은 제 2 스위칭 소자(Q2)를 통해, 연산 증폭기(60)의 비반전 입력 단자에도 접속되어 있다.
컨트롤 신호 발생 회로(62)는 제 1 및 제 2 스위칭 소자(Q1, Q2)의 온 오프 제어를 행하기 위한 제어 신호(VFcnt)를 생성한다. 이러한 컨트롤 신호 발생 회로(62)는 1 또는 다수의 신호 전극마다 설치할 수 있다.
제 2 스위칭 소자(Q2)는 제어 신호(VFcnt)에 의해 온 오프 제어된다. 제 1 스위칭 소자(Q1)는 제어 신호(VFcnt)가 입력된 인버터 회로(INV1)의 출력 신호에 의해 온 오프 제어된다.
도 5에 전압 팔로워 회로(52)의 동작 타이밍의 일례를 도시한다.
컨트롤 신호 발생 회로(62)에 의해 생성된 제어 신호(VFcnt)는 래치 펄스 신호(LP)에 의해 규정되는 선택 기간(구동 기간)(t)의 전반 기간(구동 기간의 초기의 소여의 기간)(t1)과 후반 기간(t2)에서 논리 레벨이 변화한다. 즉, 전반 기간(t1)에서 제어 신호(VFcnt)의 논리 레벨이 「L」로 되면, 제 1 스위칭 소자(Q1)가 온, 제 2 스위칭 소자(Q2)가 오프로 된다. 또한, 후반 기간(t2)에서 제어 신호(VFcnt)의 논리 레벨이 「H」로 되면, 제 1 스위칭 소자(Q1)가 오프, 제 2 스위칭소자(Q2)가 온으로 된다. 따라서, 선택 기간(t)에 있어서, 전반 기간(t1)에는 전압 팔로워 접속된 연산 증폭기(60)에 의해 임피던스 변환되어 신호 전극이 구동되고, 후반 기간(t2)에는 DAC(50)으로부터 출력된 기준 전압을 이용하여 신호 전극이 구동된다.
이와 같이 구동함으로써, 액정 용량이나 배선 용량 등의 충전에 필요한 전반 기간(t1)에서는 높은 구동 능력을 가지는 전압 팔로워 접속된 연산 증폭기(60)에 의해 고속으로 구동 전압(Vout)을 올리고, 높은 구동 능력이 불필요한 후반 기간(t2)에서는 DAC(50)에 의해 구동 전압을 출력할 수 있다. 따라서, 전류 소비가 큰 연산 증폭기(60)의 동작 기간을 최저한으로 억제하고, 저소비화를 도모할 수 있는 동시에, 라인수의 증가에 의해 선택 기간(t)이 짧아져 충전 기간이 부족한 사태를 회피할 수 있다.
다음에, 기준 전압 발생 회로(48)에 대해 상세하게 설명한다.
3. 기준 전압 발생 회로
도 6에 본 실시 형태에 있어서의 기준 전압 발생 회로(48)의 구성의 개요를 도시한다.
여기서는 본 실시 형태에 있어서의 기준 전압 발생 회로(48) 이외에 DAC(50)와 전압 팔로워 회로(52)를 함께 도시하고 있다.
기준 전압 발생 회로(48)는 고전위측의 전원 전압(제 1 전원 전압)(V0)이 공급되는 제 1 전원선과 저전위측의 전원 전압(제 2 전원 전압)(VSS)이 공급되는 제 2 전원선의 사이에 접속된 래더 저항 회로에 의해, 다치의 기준 전압(V0∼VY)을 출력한다. 래더 저항 회로는 다수의 저항 회로가 직렬로 접속된다. 각 저항 회로는 예를 들면 스위치 소자나 저항 회로에 의해 구성할 수 있다. 래더 저항 회로에서 각 저항 회로에 의해 저항 분할된 제 1∼제 i(i는 2이상의 정수) 분할 노드(ND1∼NDi)의 전압은 다치의 제 1∼제 i 기준 전압(V1∼Vi)으로서 제 1∼제 i 기준 전압 출력 노드에 출력된다. DAC(50)에는 제 1∼제 i 기준 전압(V1∼Vi)과, 기준 전압(V0, VY)(= VSS)이 공급된다.
기준 전압 발생 회로(48)는 제 1 및 제 2 임피던스 가변 회로(70, 72)를 포함한다. 제 1 임피던스 가변 회로(70)는 제 1 전원선과 제 j(j는 정수) 분할 노드(NDj) 사이의 제 1 임피던스치(저항치)를 변화시킬 수 있다. 제 2 임피던스 가변 회로(72)는 제 k(1≤ j<k≤ i, k는 정수) 분할 노드(NDk)와 제 2 전원선 사이의 제 2 임피던스치(저항치)를 변화시킬 수 있다.
이와 같이 기준 전압 발생 회로(48)는 제 1 및 제 2 전원선 사이에 접속된 래더 저항 회로를 구성하는 각 저항 회로에 의해 저항 분할된 제 1∼제 i 분할 노드(ND1∼NDi) 중, 제 1 전원선과 제 j 분할 노드(NDj) 사이의 임피던스, 제 k 분할 노드(NDk)와 제 2 전원선 사이의 임피던스를 변화시키는 구성으로 되어있는 것을 특징으로 한다. 따라서, 제 j 분할 노드(NDj)와 제 (k-1) 분할 노드(NDk-1) 사이의 임피던스는 고정된 상태로 이용할 수 있다.
기준 전압 발생 회로(48)에 의해 생성된 다치의 기준 전압(V0∼VY)은DAC(50)에 공급된다. DAC(50)는 기준 전압의 출력 노드마다 형성된 스위치 회로를 가진다. 스위치 회로는 온 오프 제어에 의해 양단을 전기적으로 접속 또는 차단할 수 있다. 각 스위치 회로는 도 2에 도시하는 래치 회로(46)로부터 공급된 계조 데이터에 따라 택일적으로 온이 되도록 제어된다. DAC(50)는 선택한 전압을 출력 전압(Vin)으로서 전압 팔로워 회로(52)에 출력한다.
3. 1 래더 저항
도 7에 래더 저항의 저항비에 대해 설명하기 위해 계조 특성을 나타내는 특성도를 모식적으로 도시한다.
일반적으로 표시 패널, 특히 액정 패널은 그 구조나 액정재에 따라 계조 특성이 다르다. 따라서, 액정에 인가해야 할 전압과 화소의 투과율의 관계가 일정하게 되지 않는 것은 알려져 있다. 도 7에 도시하는 바와 같이, 전원 전압이 5 V계인 제 1 액정 패널과, 전원 전압이 3V계인 제 2 액정 패널을 예로 들면, 화소의 투과율의 변화가 큰 능동 영역에서 동작하는 인가 전압의 범위가 다르다. 이 때문에, 제 1 및 제 2 액정 패널 각각 별개로 최적의 계조 표현을 실현하는 전압으로 보정하기 위해, 래더 저항(래더 저항 회로)의 저항비를 정할 필요가 있다. 여기서, 래더 저항의 저항비란 제 1 및 제 2 전원선의 사이에 직렬 접속되는 래더 저항의 총 저항치에 대한 상기 래더 저항을 구성하는 각 저항 회로의 저항치의 비를 말한다.
도 7이 도시하는 바와 같이, 액정에의 인가 전압의 변화에 대한 투과율의 변화가 큰 영역인 중간조의 영역에서는 1계조의 변화에 대해 전압 변화가 작아지도록래더 저항의 저항비가 작게 설정된다. 한편, 액정에의 인가 전압의 변화에 대한 투과율의 변화가 작은 영역에서는 1계조의 변화에 대해 전압 변화가 커지도록 래더 저항의 저항비가 크게 설정된다.
도 8에 이러한 래더 저항의 저항비를 고려한 기준 전압 발생 회로(48)의 동작을 설명하기 위한 모식도를 도시한다.
여기서는, 래더 저항 회로가 직렬 접속된 저항 회로(R0∼R4)로 이루어지는 것으로 하여, 제 1 임피던스 가변 회로(70)가 제 1 분할 노드(ND1)와 제 1 전원선과의 사이에 삽입된 스위치 소자(BSW)를 가지는 것으로 한다. 즉, 제 1 임피던스 가변 회로(70)는 스위치 소자(BSW)를 온함으로써, 제 1 전원선과 제 1 분할 노드(ND1) 사이의 임피던스를 낮게 설정한다. 또한, 제 2 임피던스 가변 회로(72)에 대해서는 도시를 생략하고 있다.
래더 저항 회로의 각 저항 회로에 의해 저항 분할되는 분할 노드는 전압 선택 회로로서의 DAC를 구성하는 스위치 회로를 통해 기준 전압 출력 노드에 접속된다.
이러한 래더 저항 회로에서는 도 7에 도시한 계조 특성에 따라 저항 회로(R0, R4)의 저항치는 크고, 중간조의 기준 전압을 발생시키기 위한 저항 회로(R2)의 저항치는 저항 회로(R0, R4)의 저항치에 비해 작게 설정된다.
여기서, 예를 들면 제 1 분할 노드(ND1)에서는 저항 회로(R0)와 해당 노드의 부하 용량(C01) 및 배선 저항(R01)에 의해 결정되는 시정수에 의존한 충전 시간에,기준 전압(V1)의 전압에 도달하게 된다. 따라서, 저항 회로(R0)의 저항치가 크기 때문에, 충전 시간이 길어진다. 특히, 액정에 인가되는 전압의 극성을 반전하는 극성 반전 구동 방식에 의해, 극성 반전 주기마다 생성해야 할 기준 전압의 극성이 반전하는 경우에는 그 충전 시간이 부족하게 된다.
또한, 예를 들면 제 3 분할 노드(ND3)에서는 저항 회로(R0∼R2)와 해당 노드의 부하 용량(C23) 및 배선 저항(R03)에 의해 결정되는 시정수에 의존한 충전 시간에, 기준 전압(V3)의 전압에 도달하게 된다. 즉, 상술한 바와 같이 중간조 부근의 기준 전압을 생성하기 위한 저항 회로(R2)의 저항치가 작음에도 불구하고, 저항 회로(R0∼R2) 등에 의해 임피던스가 커져, 결과적으로 충전 시간이 길어진다.
래더 저항의 각 저항 회로의 저항치를 작게 함으로써, 각 분할 노드의 시정수를 작게 할 수 있는데, 래더 저항을 흐르는 전류가 많아지고, 소비 전력이 증대하므로, 저소비 전력화의 관점에서는 래더 저항을 구성하는 저항 회로의 저항치가 큰 것이 바람직하다.
여기서, 본 실시 형태에서는 제 1 임피던스 가변 회로(70)로서 스위치 회로(BSW)를 설치하고, 래더 저항 회로(R0)를 바이패스시켜, 래더 저항의 저항 회로의 저항치를 크게 하는 한편, 충전에 필요한 때 전원으로부터의 임피던스를 낮게 하여 충전 시간을 짧게 한다.
도 9에 제 1 임피던스 가변 회로(70)의 제어 타이밍의 일례를 도시한다. 도 10에 도 9에 도시하는 제어 타이밍에 따라 변화하는 제 1 및 제 3 분할 노드(ND1,ND3)의 전압의 일례를 도시한다.
예를 들면, 극성 반전 구동 방식에 있어서, 극성 반전 주기를 규정하는 극성 반전 신호(POL)에 대응한 구동 타이밍에 따라, 제 1 임피던스 가변 회로(70)를 제어할 수 있다. 즉, 계조 데이터에 따라 구동되는 구동 기간(소여의 구동 기간)(T01)의 초기 제어 기간(소여의 제어 기간)(t01)에 있어서, 제 1 임피던스 가변 회로(70)로서의 스위치 회로(BSW)를 온 하여 저항 회로(R0)를 바이패스한다. 따라서, 제 1 전원선으로부터의 임피던스를 낮게 할 수 있으므로, 제 1 분할 노드(ND1)는 신속하게 소여의 기준 전압(V1) 근처에 도달한다(도 10). 그 후(제어 기간(t01) 경과후), 스위치 회로(BSW)를 오프로 함으로써, 제 1 분할 노드(ND1)는 저항 분할된 기준 전압(V1)이 된다(도 10). 제 3 분할 노드(ND3)도 마찬가지이다.
3. 2 신호 드라이버 IC에의 적용예
도 11에 이러한 기준 전압 발생 회로(48)가 적용된 신호 드라이버 IC(30)의 구체적인 구성의 일례를 도시한다.
여기서는 기준 전압 발생 회로(48)가 M개의 신호 전극의 구동에 공용화되어 있는 경우를 도시하고 있다. 즉, M개의 신호 전극(S1∼SM) 각각에 대해 DAC(50-1∼50-M), 전압 팔로워 회로(52-1∼52-M)를 가지고 있다.
DAC(50-1)∼DAC(50-M)는 각 신호 전극에 대응하는 계조 데이터에 따라서, 다치의 기준 전압 중에서 1개의 기준 전압을 선택한다. DAC(50-1)∼(50-M)에 공급되는 다치의 기준 전압은 기준 전압 발생 회로(48)에서 생성된다. 기준 전압 발생 회로(48)는 래더 저항 회로와, 제 1 및 제 2 임피던스 가변 회로(70, 72)를 포함한다. 제 1 및 제 2 임피던스 가변 회로(70, 72)는 소여의 가변 제어 신호에 의해, 제 1 및 제 2 전원선과, 래더 저항 회로를 구성하는 저항 회로에 의해 저항 분할된 소여의 분할 노드 사이의 임피던스를 가변 제어한다. 이와 같이 구성함으로써, 신호 전극수가 증가해도, 기준 전압 발생 회로(48)에 의한 회로 규모의 증대를 억제하는 효과는 현저해진다.
3. 3 임피던스 가변 회로의 구성
기준 전압 발생 회로(48)에 있어서 상술과 같이 가변 제어되는 제 1 및 제 2 임피던스 가변 회로(70, 72)는 예를 들면 이하와 같이 구성할 수 있다.
3. 3. 1 제 1 구성예
도 12에 제 1 임피던스 가변 회로(70)의 제 1 구성예를 도시한다.
여기서는 제 1 임피던스 가변 회로(70)로서, 각 저항 회로에 의해 저항 분할된 제 1∼제 i(i는 2이상의 정수) 분할 노드(ND1∼NDi)의 전압을 제 1∼제 i 기준 전압(V1∼Vi)으로서 출력하는 래더 저항 회로에 대해, 제 j(j는 정수) 분할 노드(NDj)와 제 1 전원선과의 사이의 임피던스인 제 1 임피던스치를 변화시킨다.
제 1 임피던스 가변 회로(70)가 제 1 전원선과 제 4 분할 노드(ND4) 사이에 삽입되는 것으로 하면, 제 1 임피던스 가변 회로(70)는 예를 들면 도 12에 도시하는 것 같은 가변 제어 신호 생성 회로(80)에 의해 생성되는 가변 제어 신호(c3)에의해 온 오프 제어된다.
가변 제어 신호 생성 회로(80)는 카운터(CNT), 데이터 플립플롭(DFF), 콤퍼레이터(CMP), 셋 리셋 플립 플롭(SR-FF)을 포함한다. 데이터 플립 플롭(DFF)에는 미리 도 9에 도시하는 제어 기간(t01)에 대응하는 클록 신호(CLK)의 클록 카운트치가 설정된다. 카운터(CNT)는 클록 신호(CLK)에 따라 1씩 카운트 업되는 카운터이다. 콤퍼레이터(CMP)는 데이터 플립 플롭(DFF)에 설정된 클록 카운트치와, 카운터(CNT)에 의해 카운트 업되는 카운트치의 일치 검출을 행하고, 일치했을 때에 논리 레벨 「H」로 되는 비교 결과 신호(c1)를 출력한다. 셋 리셋 플립 플롭은 비교 결과 신호(c1)에 의해 셋되어, 소여의 출력 인에이블 신호(XOE)에 따라서 리셋된다. 카운터(CNT)도 또한 이 출력 인에이블 신호(XOE)에 따라서 리셋된다. 출력 인에이블 신호(XOE)는 도 13에 도시하는 바와 같이 극성 반전 신호(POL)의 상승 에지 및 하강 에지의 전후 소여의 기간만큼 논리 레벨 「H」로 되는 신호이고, 출력 인에이블 신호(XOE)에 따라 신호 전극이 구동되게 된다. 가변 제어 신호(c3)는 셋 리셋 플립 플롭(SR-FF)의 데이터 출력 신호(c2)와 출력 인에이블 신호(XOE)에 따라 생성된다.
도 14에 가변 제어 신호 생성 회로(80)의 제어 타이밍의 일례를 도시한다.
도 13에 도시하는 출력 인에이블 신호(XOE)의 논리 레벨이 「H」일 때, 카운터(CNT) 및 셋 리셋 플립 플롭(SR-FF)은 리셋된다. 이 때 데이터 출력 신호(c2)는 논리 레벨 「L」이 출력되고, 가변 제어 신호(c3)의 논리 레벨이 「L」이므로, 제 1 임피던스 가변 회로(70)의 스위치 회로는 오프로 된다.
그 후, 출력 인에이블 신호(XOE)의 논리 레벨이 「L」로 되면, 제 1 임피던스 가변 회로(70)의 스위치 회로는 온으로 되고, 카운터(CNT)는 클록 신호(CLK)에 따라 카운트 업을 개시한다. 여기서, 데이터 플립 플롭(DFF)에 미리「2」가 설정되어 있는 것으로 하면, 클록 신호(CLK)의 2클록째에서 비교 결과 신호(c1)의 논리 레벨이 「H」로 된다. 비교 결과 신호(c1)의 논리 레벨이 「H」로 되면, 셋 리셋 플립 플롭(SR-FF)을 셋하여, 가변 제어 신호(c3)의 논리 레벨이 「L」로 되고, 제 1 임피던스 가변 회로(70)의 스위치 회로가 오프로 된다.
이와 같이, 출력 인에이블 신호(XOE)의 논리 레벨이 「L」로 되고 나서, 데이터 플립 플롭(DFF)에 설정된 클록 카운트치에 대응한 기간만큼 제 1 임피던스 가변 회로(70)에 의해, 제 1 전원선과 제 4 분할 노드(ND4) 사이의 임피던스가 낮아진다. 이 때문에, 제 4 분할 노드(ND4)의 충전 기간이 단축되고, 그 후 정확한 기준 전압(V4)에 도달하게 된다.
또한, 제 2 임피던스 가변 회로(72)도 도 15에 도시하는 바와 같이 구성할 수 있다. 즉 제 2 임피던스 가변 회로(72)로서, 각 저항 회로에 의해 저항 분할된 제 1∼제 i(i는 2이상의 정수) 분할 노드(ND1∼NDi)의 전압을 제 1∼제 i 기준 전압(V1∼Vi)으로서 출력하는 래더 저항 회로에 대해, 제 k(j<k≤ i, k는 정수)의 분할 노드와 제 2 전원선 사이의 임피던스인 제 2 임피던스치를 변화시킨다.
제 2 임피던스 가변 회로(72)는 가변 제어 신호(c3′)에 의해 온 오프 제어된다. 가변 제어 신호(c3′)는 상술한 가변 제어 신호(c3)와 동등한 신호를 이용할 수 있다.
이와 같이 제 1 구성예에 의하면, 충전에 필요한 기간에 있어서 전원으로부터 임피던스를 낮게 할 수 있으므로, 래더 저항 회로를 구성하는 저항 회로의 저항치를 크게 하여 저소비화를 도모함과 동시에, 충분한 충전 시간을 확보할 수 있다.
3. 3. 2 제 2 구성예
도 16에 제 1 임피던스 가변 회로(70)의 제 2 구성예를 도시한다.
여기서는 제 1 임피던스 가변 회로(70)로서, 각 저항 회로에 의해 저항 분할된 제 1∼제 i(i는 2이상의 정수) 분할 노드(ND1∼NDi)의 전압을 제 1∼제 i 기준 전압(V1∼Vi)으로서 출력하는 래더 저항 회로에 대해, 상기 제 1 전원선과 제 1∼제 j 분할 노드(ND1∼NDj)를 각각 바이패스하는 제 1∼제 j 스위치 회로(SW1∼SWj)를 포함하고, 제 1 전원선과 제 1∼제 j 분할 노드(ND1∼NDj) 사이의 임피던스를 각각 낮게 한다. 또한, 도 16에서 j가 「4」인 경우를 표시하고 있다.
제 1 임피던스 가변 회로(70)는 예를 들면 도 16에 도시하는 가변 제어 신호 생성 회로(82)에 의해 생성되는 가변 제어 신호(c11, c12, c13, c14)에 의해 온 오프 제어된다.
가변 제어 신호 생성 회로(82)는 제 1∼제 4 데이터 플립플롭(이하, D-FF1∼D-FF4로 약칭한다.)을 포함한다. D-FF1∼D-FF4는 클록 입력 단자(CK)에 입력된 신호에 따라서 데이터 입력 단자(D)에 입력된 신호를 래치하고, 데이터 출력 단자(Q)에서 출력한다. D-FF1∼D-FF4의 CK 단자에는 클록 신호(CLK)가 공통으로입력되어 있다. D-FF4의 D단자에는 도 13에 도시한 출력 인에이블 신호(XOE)가 입력된다. D-FF4의 Q단자로부터는 가변 제어 신호(c14)가 출력된다. 가변 제어 신호(c14)는 제 1 임피던스 가변 회로(70)에 입력되고, 제 1 전원선과 제 4 분할 노드(ND4) 사이에 삽입된 스위치 회로(SW4)의 온 오프 제어를 행한다. D-FF4의 데이터 단자(Q)는 D-FF3의 데이터 입력 단자(D)에 접속된다.
D-FF3의 데이터 출력 단자(Q)에서는 가변 제어 신호(c13)가 출력된다. 가변 제어 신호(c13)는 제 1 임피던스 가변 회로(70)에 입력되고, 제 1 전원선과 제 3 분할 노드(ND3) 사이에 삽입된 스위치 회로(SW3)의 온 오프 제어를 행한다. D-FF3의 데이터 단자(Q)는 D-FF2의 데이터 입력 단자(D)에 접속된다.
D-FF2의 데이터 출력 단자(Q)에서는 가변 제어 신호(c12)가 출력된다. 가변 제어 신호(c12)는 제 1의 임피던스 가변 회로(70)에 입력되고, 제 1 전원선과 제 2 분할 노드(ND2) 사이에 삽입된 스위치 회로(SW2)의 온 오프 제어를 행한다. D-FF2의 데이터 단자(Q)는 D-FF1의 데이터 입력 단자(D)에 접속된다.
D-FF1의 데이터 출력 단자(Q)에서는 가변 제어 신호(c11)가 출력된다. 가변 제어 신호(c11)는 제 1 임피던스 가변 회로(70)에 입력되고, 제 1 전원선과 제 1 분할 노드(ND1) 사이에 삽입된 스위치 회로(SW1)의 온 오프 제어를 행한다.
도 17에 가변 제어 신호 생성 회로(82)의 제어 타이밍의 일례를 도시한다.
도 13에 도시하는 바와 같이 D-FF4에 입력되는 논리 레벨 「H」의 출력 인에이블 신호(XOE)는 클록 신호(CLK)에 동기하여 순차 D-FF3, D-FF2, D-FF1의 데이터출력 단자(Q)에서 출력된다. 따라서, 클록 신호(CLK)의 1클록 마다 가변 제어 신호(c14, c13, c12, c11)가 순차 논리 레벨「L」로 된다. 이에 따라, 스위치 회로(SW1∼SW4)가 온으로 되어 제 1∼제 4 분할 노드(ND1∼ND4)가 제 1 전원선과 바이패스(전기적으로 접속)된 후, 스위치 회로(SW4, SW3, SW2, SW1)의 순서로 오프로 되어 제 4∼제 1 분할 노드(ND4∼ND1)가 제 1 전원선과 전기적으로 차단된다. 이 때문에, 제 1 전원선과 제 1∼제 4 분할 노드(ND1∼ND4) 사이의 각 임피던스는 도달해야 할 전압의 레벨이 낮은 순으로 임피던스치가 원래의 소여의 값으로 되돌려지므로, 기준 전압(V1∼V4)을 빠르게 목표로 하는 전압에 도달시킬 수 있다.
또한, 제 2 임피던스 가변 회로(72)도 도 18에 도시하는 바와 같이 구성할 수 있다. 즉 제 2 임피던스 가변 회로(72)는 각 저항 회로에 의해 저항 분할된 제 1∼제 i(i는 2이상의 정수) 분할 노드(ND1∼NDi)의 전압을 제 1∼제 i 기준 전압(V1∼Vi)으로서 출력하는 래더 저항 회로에 대해, 상기 제 2 전원선과 제 k∼제 i 분할 노드(NDk∼NDi)를 각각 바이패스하는 제 k∼제 i 스위치 회로(SWk∼SWi)를 포함하고, 제 2 전원선과 제 k∼제 i 분할 노드(NDk∼NDi) 사이의 임피던스를 각각 낮게 한다. 각 스위치 회로는 가변 제어 신호(c1k′, …, c1(i-1)′, c1i′)에 의해 온 오프 제어되어, 제 1 임피던스 가변 회로(70)의 가변 제어 신호와 공용할 수 있다. 이 경우, 제 k∼제 i 스위치 회로(SWk∼SWi)를 한번 전부 온으로 한 후, 상술과 같이 순차 오프로 하도록 제어함으로써, 제 k∼제 i 분할 노드(NDk∼NDi)가 제 2 전원선과 순차 전기적으로 차단되게 된다.
이와 같이 제 2 구성예에 의하면, 충전에 필요한 기간에 있어서 전원으로부터 임피던스를 낮게 할 수 있으므로, 래더 저항 회로를 구성하는 저항 회로의 저항치를 크게 하여 저소비화를 도모하는 동시에, 충분한 충전 시간을 확보할 수 있다.
3. 3. 3 제 3 구성예
제 1 및 제 2 구성예에서는 전원선과 분할 노드를 단락함으로써 전원으로부터의 임피던스를 낮게 하고, 충전 시간의 단축화를 도모하고 있는데, 이에 한정되는 것은 아니다. 예를 들면, 전원선과 분할 노드 사이의 래더 저항의 저항치를 낮게 함으로써, 전원으로부터의 임피던스를 낮게 하도록 해도 된다.
즉, 제 1 및 제 2 전원 전압이 공급되는 제 1 및 제 2 전원선 사이에 직렬로 접속된 다수의 저항 회로를 가지고, 각 저항 회로에 의해 저항 분할된 제 1∼제 i(i는 2이상의 정수) 분할 노드의 전압을 제 1∼제 i 기준 전압으로 하여 출력하는 래더 저항 회로에 대해, 제 1 스위치 회로군에 의해, 다수의 저항 회로 중 제 1 전원선으로부터 제 j(j는 정수) 분할 노드와의 사이에 접속된 저항 회로의 임피던스를 변화시킨다. 또한 제 2 스위치 회로군에 의해, 다수의 저항 회로 중 제 2 전원선으로부터 제 k(1≤ j< k≤ i, k는 정수) 분할 노드와의 사이에 접속된 저항 회로의 임피던스를 변화시킨다. 보다 구체적으로는 제 1 및 제 2 스위치 회로군은 구동 기간의 소여의 제어 기간에서, 저항 회로의 임피던스를 낮게 하고, 제어 기간 경과후에, 저항 회로의 임피던스를 높게 한다.
제 1 및 제 2 스위치 회로군은 래더 저항 회로를 구성하는 저항 회로에 직렬로 접속해도 되고, 병렬로 접속해도 된다.
이렇게 해도, 충전에 필요한 기간에서 전원으로부터 임피던스를 낮게 함과 동시에, 래더 저항 회로를 구성하는 저항 회로의 저항치를 크게 할 수 있으므로, 저소비 전력화를 도모할 수 있다.
도 19a, 도 19b, 도 19c에 래더 저항 회로의 제 3 구성예를 도시한다.
즉, 래더 저항 회로가 도 19a에 도시하는 바와 같이, 예를 들면 직렬 접속된 가변 저항 회로(VR0∼VR3)를 포함해 구성된다. 가변 저항 회로는 도 19b에 도시하는 바와 같이, 스위치 회로(스위치 소자)와 저항 회로(저항 소자)가 직렬 접속된 저항 전환 회로를 병렬 접속하여 구성할 수 있다. 이 경우, 병렬 접속된 저항 전환 회로의 스위치 회로에서는 소여의 가변 제어 신호에 따라서, 적어도 하나가 온이 되도록 제어된다.
예를 들면, 가변 저항 회로(VR0)는 저항 전환 회로(90-01∼90-04)를 병렬 접속하여 구성할 수 있다. 가변 저항 회로(VR1)는 저항 전환 회로(90-11∼90-14)를 병렬 접속하여 구성할 수 있다. 가변 저항 회로(VR2)는 저항 전환 회로(90-21∼90-24)를 병렬 접속하여 구성할 수 있다. 가변 저항 회로(VR3)는 저항 전환 회로(90-31∼90-34)를 병렬 접속하여 구성할 수 있다.
또한, 도 19c에 도시하는 바와 같이, 가변 저항 회로에서 병렬 접속된 저항 전환 회로에 대해, 다시 저항 회로를 병렬 접속하도록 해도 된다.
예를 들면, 가변 저항 회로(VR0)는 저항 전환 회로(90-01∼90-04)와 병렬로, 저항 회로(92-0)를 접속하여 구성할 수 있다. 가변 저항 회로(VR1)는 저항 전환회로(90-11∼90-14)와 병렬로 저항 회로(92-1)를 접속하여 구성할 수 있다. 가변 저항 회로(VR2)는 저항 전환 회로(90-21∼90-24)와 병렬로 저항 회로(92-2)를 접속하여 구성할 수 있다. 가변 저항 회로(VR3)는 저항 전환 회로(90-31∼90-34)와 병렬로 저항 회로(92-3)를 접속하여 구성할 수 있다.
이 경우, 병렬 접속된 저항 전환 회로의 스위치 회로가 적어도 1개가 온이 되도록 제어할 필요가 없어지므로, 잘못 설정되어 오픈이 되는 상태를 회피하거나, 혹은 해당 상태를 회피하는 회로를 설치할 필요가 없어져, 구성 또는 제어가 간소화된다.
이러한 구성에 있어서, 각 저항 전환 회로의 스위치 회로는 소여의 가변 제어 신호에 따라 온 오프 제어된다. 따라서, 제 1 전원선과 제 j 분할 노드 사이의 각 가변 저항 회로, 또는 제 2 전원선과 제 k 분할 노드 사이의 각 저항 회로의 저항치를 가변 제어함으로써, 분할 노드와 전원선 사이의 임피던스를 낮게 할 수 있어, 상술의 구성예와 동일한 효과를 얻을 수 있게 된다.
3. 3. 4 제 4 구성예
도 20에 래더 저항 회로의 제 4 구성예를 도시한다.
여기서는 래더 저항 회로가 도 19a에 도시하는 바와 같이 예를 들면 직렬 접속된 가변 저항 회로(VR0∼VR3)를 포함하는 것으로 한다.
가변 저항 회로는 도 20에 도시하는 바와 같이, 저항 회로와 스위치 회로가 병렬로 접속된 저항 전환 회로를 직렬 접속하여 구성할 수 있다. 이 경우, 저항 전환 회로의 스위치 소자는 소여의 가변 제어 신호에 따라, 온 오프 제어되는 예를들면 가변 저항 회로(VR0)는 저항 전환 회로(94-01∼94-04)를 직렬 접속하여 구성할 수 있다. 가변 저항 회로(VR1)는 저항 전환 회로(94-11∼94-14)를 직렬 접속하여 구성할 수 있다. 가변 저항 회로(VR2)는 저항 전환 회로(94-21∼94-24)를 직렬 접속하여 구성할 수 있다. 가변 저항 회로(VR3)는 저항 전환 회로(94-31∼94-34)를 직렬 접속하여 구성할 수 있다.
이러한 구성에 있어서, 제 1 전원선과 제 j 분할 노드와의 사이의 각 가변 저항 회로, 또는 제 2 전원선과 제 k 분할 노드와의 사이의 각 저항 회로의 저항치를 가변 제어함으로써, 분할 노드와 전원선 사이의 임피던스를 낮게 할 수 있어, 상술의 구성예와 동일한 효과를 얻을 수 있게 된다.
3. 3. 5 제 5 구성예
도 21에 래더 저항 회로의 제 5 구성예를 도시한다.
여기서는 래더 저항 회로가 도 19a에 도시하는 바와 같이 예를 들면 직렬 접속된 가변 저항 회로(VR0∼VR3)를 포함하는 것으로 한다.
가변 저항 회로(VR0)에서는 제 1 전원선과 제 1 분할 노드(ND1) 사이에 직렬로 접속된 스위치 회로(스위치 소자)(SWA) 및 저항 회로(R01)가 삽입되어 있다. 제 1 분할 노드(ND1)와 기준 전압(V1)의 출력 노드 사이에는 스위치 회로(SW11)가 삽입되어 있다. 또한, 가변 저항 회로(VR0)에는 제 1 전원선과 노드(ND1B) 사이에 직렬로 접속된 스위치 회로(SWB) 및 저항 회로(R02)가 삽입되어 있다. 노드(ND1B)와기준 전압(V1) 사이에는 스위치 회로(SW12)가 삽입되어 있다. 또한, 가변 저항 회로(VRO)에는 제 1 전원선과 노드(ND1C) 사이에 직렬로 접속된 스위치 회로(SWC) 및 저항 회로(R03)가 삽입되어 있다. 노드(ND1C)와 기준 전압(V1)의 출력 노드와의 사이에는 스위치 회로(SW13)가 삽입되어 있다.
가변 저항 회로(VR1)에는 분할 노드(ND1)와 분할 노드(ND2) 사이에 저항 회로(R11)가 삽입되어 있다. 분할 노드(ND2)와 기준 전압(V2)의 출력 노드 사이에는 스위치 회로(SW21)가 삽입되어 있다. 또한, 가변 저항 회로(VR1)에는 노드(ND1B)와 노드(ND2B) 사이에 저항 회로(R12)가 삽입되어 있다. 노드(ND2B)와 기준 전압(V2)의 출력 노드 사이에는 스위치 회로(SW22)가 삽입되어 있다. 또한, 가변 저항 회로(VR1)에는 노드(ND1C)와 노드(ND2C) 사이에 저항 회로(R13)가 삽입되어 있다. 노드(ND2C)와 기준 전압(V2)의 출력 노드 사이에는 스위치 회로(SW23)가 삽입되어 있다.
가변 저항 회로(VR2)에는 분할 노드(ND2)와 분할 노드(NDs) 사이에 저항 회로(R21)가 삽입되어 있다. 분할 노드(ND3)와 기준 전압(V3)의 출력 노드 사이에는 스위치 회로(SW31)가 삽입되어 있다. 또한, 가변 저항 회로(VR2)에는 노드(ND2B)와 노드(ND3B) 사이에 저항 회로(R22)가 삽입되어 있다. 노드(ND3B)와 기준 전압(V3)의 출력 노드 사이에는 스위치 회로(SW32)가 삽입되어 있다. 또한, 가변 저항 회로(VR2)에는 노드(ND2C)와 노드(ND3C) 사이에 저항 회로(R23)가 삽입되어 있다. 노드(ND3C)와 기준 전압(V3)의 출력 노드 사이에는 스위치 회로(SW33)가 삽입되어 있다.
가변 저항 회로(VR3)에는 분할 노드(ND3)와 기준 전압(V4)의 출력 노드 사이에 저항 회로(R31)가 삽입되어 있다. 또한 가변 저항 회로(VR3)에는 노드(ND3B)와 기준 전압(V4)의 출력 노드 사이에 저항 회로(R32)가 삽입되어 있다. 또한, 가변 저항 회로(VR3)에는 노드(ND3C)와 기준 전압(V4)의 출력 노드 사이에 저항 회로(R33)가 삽입되어 있다.
이러한 구성에 있어서, 스위치 회로(SWA, SWB, SWC, SW11∼SW13, SW21∼SW23, SW31∼SW33)는 소여의 가변 제어 신호에 따라 온 오프 제어된다.
예를 들면, 스위치 회로(SWB, SWC, SW13, SW22)가 온, 스위치 회로(SWA, SW11, SW12, SW21, SW23)가 오프인 경우, 기준 전압(V1)으로서 전원 전압(V0)이 저항 회로(R03)에 의해 전압 강하한 전압이 출력되고, 기준 전압(V2)으로서 전원 전압(V0)에서 저항 회로(R03)와 저항 회로(R12)에 의해 전압 강하한 전압이 출력된다.
이러한 구성에 있어서, 제 1 전원선과 제 j 분할 노드 사이의 각 가변 저항 회로, 또는 제 2 전원선과 제 k 분할 노드 사이의 각 저항 회로의 저항치를 가변 제어함으로써, 분할 노드와 전원선 사이의 임피던스를 낮게 할 수 있어, 상술의 구성예와 동일한 효과를 얻을 수 있게 된다.
3. 3. 6 제 6 구성예
제 1∼제 5 구성예에서는 저항 소자 및 스위치 소자에 의해 임피던스의 가변 제어를 행하고 있는데, 이에 한정되는 것은 아니다. 제 6 구성예에서는 전압 팔로워 접속된 연산 증폭기에 의한 임피던스 변환을 행한다. 즉, 제 1 및 제 2 전원선간에 직렬 접속된 래더 저항 회로의 각 분할 노드에, 전압 팔로워 접속된 연산 증폭기를 포함하는 제 1 및 제 2 임피던스 가변 회로(70, 72)를 가진다. 이 경우, 구동 기간의 초기 제어 기간에서의 가변 제어로 임피던스를 낮게 하고, 그 후 임피던스를 원래로 되돌리도록 함으로써, 충전 시간을 확보하면서, 래더 저항 회로의 각 저항 회로의 저항치를 크게 할 수 있어 저소비화를 도모할 수 있다.
도 22에 전압 팔로워 접속된 연산 증폭기를 이용한 래더 저항 회로의 제 6 구성예를 도시한다.
여기서는 제 1 임피던스 가변 회로(70)가 도 19a에 도시하는 바와 같이 예를 들면 직렬 접속된 가변 저항 회로(VR0∼VR3)를 포함하는 래더 저항 회로의 제 1∼제 4 분할 노드의 임피던스 가변 제어를 행하는 것으로 한다. 가변 저항 회로(VR0∼VR3)는 래더 저항 회로의 저항 소자(R0∼R3)에 의해 저항 분할되는 제 1∼제 4 분할 노드에 전압 팔로워 회로를 설치해 임피던스 변환을 행한다.
즉, 제 1 임피던스 가변 회로(70)에서는 제 1∼제 (j-1) 분할 노드에 제 1∼제 (j-1) 전압 팔로워 회로(96-1∼96-j)가 접속된다. 전압 팔로워 회로(96-1∼96-j)는 도 4에 도시하는 바와 같이 전압 팔로워 접속된 연산 증폭기와, 제 1∼제 (j-1) 전압 팔로워 접속된 연산 증폭기의 출력과 제 1∼제 (j-1) 기준 전압 출력 노드 사이에 삽입된 제 1∼제 (j-1) 구동 출력 스위치 회로와, 제 1∼제 (j-1) 분할 노드와 제 1∼제 (j-1) 기준 전압 출력 노드 사이에 삽입된 제 1∼제 (j-1) 저항 출력 스위치 회로를 포함한다. 그리고, 제 1 바이패스 스위치 회로(SWD)가 제 (j-1) 전압 팔로워형의 연산 증폭기의 출력과 제 j 기준 전압 출력 노드 사이에 삽입되어 있다.
제 1∼제 (j-1) 구동 출력 스위치 회로와, 제 1∼제 (j-1) 저항 출력 스위치 회로는 제어 신호(cnt0, cnt1)에 의해 온 오프 제어된다.
도 23에 도 22에 도시한 래더 저항 회로의 제어 타이밍의 일례를 도시한다.
예를 들면, 래치 펄스 신호(LP)에 의해 규정되는 선택 기간(구동 기간)(t)의 전반 기간(구동 기간의 초기 소여의 기간)(t1)과 후반 기간(t2)에 제어 신호(cnt0, cnt1)의 논리 레벨이 변화한다. 전반 기간(t1)에서 제어 신호(cnt0)의 논리 레벨이 「L」, 제어 신호(cnt1)의 논리 레벨이 「H」로 되면, 제 1∼제 (j-1) 전압 팔로워형의 연산 증폭기의 출력과 제 1∼제 (j-1) 기준 전압 출력 노드를 전기적으로 접속하고, 제 1∼제 (j-1) 분할 노드와 제 1∼제 (j-1) 기준 전압 출력 노드를 전기적으로 차단한다. 또한, 후반 기간(t2)에서 제어 신호(cnt0)의 논리 레벨이 「H」, 제어 신호(cnt1)의 논리 레벨이 「L」로 되면, 제 1∼제 (j-1) 전압 팔로워형의 연산 증폭기의 출력과 제 1∼제 (j-1) 기준 전압 출력 노드를 전기적으로 차단하고, 제 1∼제 (j-1) 분할 노드와 제 1∼제 (j-1) 기준 전압 출력 노드를 전기적으로 접속한다.
이와 같이, 선택 기간(t)에 있어서, 전반 기간(t1)에는 전압 팔로워 접속된 연산 증폭기에 의해 임피던스 변환되어 기준 전압(V1)의 출력 노드가 구동되고, 후반 기간(t2)에는 저항 회로(R0)를 통해 기준 전압(V1)의 출력 노드의 전압이 결정된다. 즉, 도 23에 도시하는 바와 같이, 액정 용량이나 배선 용량 등의 충전에 필요한 전반 기간(t1)에는 높은 구동 능력을 가지는 전압 팔로워 접속된 연산 증폭기에 의해 고속으로 구동 전압을 일으키고, 높은 구동 능력이 불필요한 후반 기간(t2)에는 저항 회로(R0)에 의해 구동 전압을 출력할 수 있다.
또한, 전압 팔로워 회로(96-1∼96-3)의 연산 증폭기에 대해서는 동작시에는 동작 전류가 정상적으로 흐르기 때문에, 선택 기간(t)의 후반 기간(t2)에서 해당 동작 전류를 제한 또는 정지시키는 것이 바람직하다.
제 2 임피던스 가변 회로(72)에 대해서도, 도 24에 도시하는 바와 같이 도 22와 마찬가지로 구성할 수 있다. 즉, 제 (k+ 1)∼제 i 분할 노드에 접속된 제 (k+ 1)∼제 i 전압 팔로워형의 연산 증폭기와, 제 (k+ 1)∼제 i 전압 팔로워형의 연산 증폭기의 출력과 제 (k+ 1)∼제 i 기준 전압 출력 노드 사이에 삽입된 제 (k+ 1)∼제 i 구동 출력 스위치 회로와, 제 (k+ 1)∼제 i 분할 노드와 제 (k+ 1)∼제 i 기준 전압 출력 노드 사이에 삽입된 제 (k+ 1)∼제 i 저항 출력 스위치 회로를 포함한다. 그리고, 제 2 바이패스 스위치 회로(SWE)가 제 (k+ 1) 전압 팔로워형 연산 증폭기의 출력과 제 k 기준 전압 출력 노드 사이에 삽입되어 있다.
제 (k+ 1)∼제 i 구동 출력 스위치 회로와, 제 (k+ 1)∼제 i 저항 출력 스위치 회로는 제어 신호(cnt0′, cnt1′)에 의해 온 오프 제어된다. 제어 신호(cnt0′)는 도 22에 도시하는 제어 신호(cnt0)와 동등한 신호를 이용할 수 있다. 제어 신호(cnt1′)는 도 22에 도시하는 제어 신호(cnt1)와 동등한 신호를 이용할 수 있다.
3. 3. 6. 1 변형예
또한, 도 22에 있어서, 스위치 회로(SWD)에 대신해, 도 25에 도시하는 바와 같이 오프셋을 부가한 출력 전압을 출력하는 제 1 연산 증폭 회로(98)를 설치하도록 해도 된다.
도 25에 있어서의 가변 저항 회로(VR3)에는 전압 팔로워 회로(96-3)의 전압 팔로워 접속된 연산 증폭기의 출력 단자와 기준 전압(V4)의 출력 노드와의 사이에 오프셋 첨부 제 1 연산 증폭 회로(98)가 삽입되어 있다. 연산 증폭 회로(98)는 제어 신호(cnt1)에 의해 동작 제어된다(동작 전류의 제어가 행해진다).
도 26에 제 1 연산 증폭 회로(98)의 상세한 구성예를 도시한다.
제 1 연산 증폭 회로(98)는 차동 증폭부(100)와, 출력부(102)를 포함한다. 차동 증폭부(100)는 제 1 및 제 2 차동 증폭부(104, 106)를 포함한다.
제 1 차동 증폭부(104)는 게이트 전극에 기준 신호(VREFN)가 인가되는 n형 MOS 트랜지스터(Trn1)(이하, n형 MOS 트랜지스터(Trnx)(x는 임의의 정수)를 간단히 Trnx로 생략한다.)의 드레인·소스간에 흐르는 전류를 전류원으로 하고, 이 전류원은 Trn2∼Trn4의 소스 단자에 접속된다. Trn2, Trn3의 게이트 전극에는 제 1 연산 증폭 회로(98)의 출력 신호(OUT)가 인가되어 있다. Trn4의 게이트 전극에는 입력 신호(IN)이 인가되어 있다.
Trn2∼Trn4의 드레인 단자는 커런트 미러 구조의 p형 MOS 트랜지스터(Trp1)(이하, p형 MOS 트랜지스터 Trpy(y는 임의의 정수)를 간단히 Trpy로 약칭한다.), Trp2의 드레인 단자에 접속된다. 또한, Trp1, Trp2의 게이트 전극은 Trn2, Trn3의 드레인 단자에 접속된다.
Trp2의 드레인 단자로부터 차동 출력 신호(SO1)가 출력된다.
제 2 차동 증폭부(106)는 게이트 전극에 기준 신호(VREFP)가 인가되는 TTrp3의 드레인·소스간에 흐르는 전류를 전류원으로 하고, 이 전류원은 Trp4∼Trp6의 소스 단자에 접속된다. Trp4, Trp5의 게이트 전극에는 제 1 연산 증폭 회로(98)의 출력 신호(OUT)가 인가되어 있다. Trp6의 게이트 전극에는 입력 신호(IN)가 인가되어 있다.
Trp4∼Trp6의 드레인 단자는 커런트 미러 구조의 Trn5, Trn6의 드레인 단자에 접속된다. 또한, Trn5, Trn6의 게이트 전극은 Trp4, Trp5의 드레인 단자에 접속된다.
Trn6의 드레인 단자로부터 차동 출력 신호(SO2)가 출력된다.
출력부(102)는 전원 전압(VDD)과 접지 전원 전압(VSS) 사이에 직렬 접속된 Trp7와 Trn7를 포함한다. Trp7의 게이트 전극에는 차동 출력 신호(SO1)가 인가되어 있다. Trn7의 게이트 전극에는 차동 출력 신호(SO2)가 인가되어 있다. Trp7 및Trn7의 드레인 단자로부터 출력 신호(OUT)가 출력된다.
또한, Trp7의 게이트 전극은 Trp8의 드레인 단자가 접속된다. Trp8의 소스 단자는 전원 전압(VDD)에 접속되고, 게이트 전극에는 인에이블 신호(ENB)가 인가된다. Trn7의 게이트 전극은 Trn8의 드레인 단자가 접속된다. Trn8의 소스 단자는 접지 전원 전압(VSS)에 접속되고, 게이트 전극에는 반전 인에이블 신호(XENB)가 인가된다.
이러한 구성의 제 1 연산 증폭 회로(98)는 도 27에 도시하는 바와 같이 기준 신호(VREFN, VREFP), 인에이블 신호(ENB), 반전 인에이블 신호(XENB)가 동작하고, 입력 신호(IN)의 전압에 오프셋을 부가한 출력 신호(OUT)를 출력한다. 기준 신호(VREFN)와 인에이블 신호(ENB)로서, 도 23에 도시한 제어 신호(cnt1)를 이용할 수 있다. 기준 신호(VREFP)와 반전 인에이블 신호(ENB)로서, 제어 신호(cnt1)를 반전한 신호를 이용할 수 있다.
제 1 차동 증폭부(104)에 있어서, 기준 신호(VREFN)의 논리 레벨이 「H」로 되어 Trn1가 전류원으로서 동작을 개시하면, 출력 신호(OUT)와 입력 신호(IN)에 의거하여, 차동의 쌍을 구성하는 Trn2, Trn3와 Trn4의 구동 능력의 차에 대응한 전압이 차동 출력 신호(SO1)로서 출력된다. 이 때 Trp8이 차단되므로, 차동 출력 신호(SO1)가 그대로 Trp7의 게이트 전극에 인가된다. 또한, 제 2 차동 증폭부(106)에 있어서도, 마찬가지로 차동 출력 신호(SO2)가 Trn7의 게이트 전극에 인가된다. 그 결과, 출력부(102)는 입력 신호(IN)에 상술의 차동의 쌍을 구성하는 구동 능력에 대응한 오프셋이 부가된 출력 신호(OUT)를 출력할 수 있다.
제 1 차동 증폭부(104)에 있어서, 기준 신호(VREFN)의 논리 레벨이 「L」로 되어 Trn1가 차단되면, 증폭 동작이 불가능하게 되어, Trp8을 통해 Trp7의 게이트 전극에 전원 전압(VDD)이 인가된다. 마찬가지로, 제 2 차동 증폭부(106)에 있어서도, Trn8을 통해 Trn7의 게이트 전극에 접지 전원 전압(VSS)이 인가된다. 그 결과, 출력부(102)는 그 출력을 하이 임피던스 상태로 한다. 또한, 기준 신호(VREFN, VREFP)에 의해, 전류원에 흐르는 전류를 제한 또는 정지할 수 있으므로, 동작이 불필요한 기간에는 동작 전류가 흐르지 않도록 제어할 수 있다.
이와 같이 함으로써, 제 1 연산 증폭 회로(98)는 오프셋을 고정밀도로 부가할 수 있다. 따라서, 전압 팔로워 회로에 의한 임피던스 변환을 이용하여, 가변 저항 회로의 저항치를 가변 제어할 수 있고, 전원으로부터의 임피던스를 가변시킬 수 있다. 또한, 제 1 연산 증폭 회로(98)에 대해, 선택 기간(t)의 후반 기간(t2)에 있어서, 해당 동작 전류를 제한 또는 정지시키는 것이 바람직하다.
제 2 임피던스 가변 회로(72)에 대해서도 도 28에 도시하는 바와 같이 도 24에 있어서의 스위치 회로(SWE)에 대신해, 제 2 연산 증폭 회로(120)를 이용할 수 있다. 즉, 제 (k+ 1)∼제 i 분할 노드에 접속된 제 (k+ 1)∼제 i 전압 팔로워형의 연산 증폭기와, 제 (k+ 1)∼제 i 전압 팔로워형의 연산 증폭기의 출력과 제 (k+ 1)∼제 i 기준 전압 출력 노드의 사이에 삽입된 제 (k+ 1)∼제 i 구동 출력 스위치 회로와, 제 (k+ 1)∼제 i 분할 노드와 제 (k+ 1)∼제 i 기준 전압 출력 노드의 사이에 삽입된 제 (k+ 1)∼제 i 저항 출력 스위치 회로와, 제 (k+ 1)의 전압 팔로워형의 연산 증폭기의 출력과 제 k 기준 전압 출력 노드의 사이에 삽입된 제 2 연산증폭 회로(120)를 포함한다. 제 2 연산 증폭 회로(120)는 제 (k+ 1)의 기준 전압(Vk)에 소여의 오프셋 전압을 부가한 전압을 제 k 기준 전압 출력 노드에 출력한다.
제 2 연산 증폭 회로(120)는 도 25에 도시하는 제 1 연산 증폭 회로(98)와 마찬가지로, 예를 들면 제어 신호(cnt1′)에 의해 동작 제어할 수 있다. 또한, 제 2 연산 증폭 회로(120)에 대해서도 선택 기간(t)의 후반 기간(t2)에서 해당 동작 전류를 제한 또는 정지시키는 것이 바람직하다.
4. 기타
이상에 있어서는 TFT을 이용한 액정 패널을 구비하는 액정 장치를 예로 설명했는데, 이에 한정되는 것은 아니다. 기준 전압 발생 회로(48)에서 생성한 기준 전압을 소여의 전류 변환 회로에서 전류에 대신해, 전류 구동형의 소자에 공급 해도 된다. 이와 같이 하면, 예를 들면 신호 전극 및 주사 전극에 의해 특정되는 화소에 대응하여 형성된 유기(EL) 소자를 포함하는 유기(EL) 패널을 표시 구동하는 신호 드라이버 IC에도 적용할 수 있다.
도 29에 이러한 신호 드라이버 IC에 의해 구동되는 유기(EL) 패널에 있어서의 2 트랜지스터 방식의 화소 회로의 일례를 도시한다.
유기 EL 패널은 신호 전극(Sm)과 주사 전극(Gn)의 교차점에, 구동 TFT(800nm)와 스위치 TFT(810nm) 및 유지 캐패시터(820nm)와 유기 LED(830nm)을 가진다. 구동 TFT(800nm)는 p형 트랜지스터에 의해 구성된다.
구동 TFT(800nm)와 유기 LED(830nm)는 전원선에 직렬로 접속된다. 스위치 TFT(810nm)는 구동 TFT(800nm)의 게이트 전극과, 신호 전극(Sm)의 사이에 삽입된다. 스위치 TFT(810nm)의 게이트 전극은 주사 전극(Gn)에 접속된다.
유지 캐패시터(820nm)는 구동 TFT(800nm)의 게이트 전극과, 캐패시터 라인 사이에 삽입된다.
이러한 유기 EL 소자에 있어서, 주사 전극(Gn)이 구동되어 스위치 TFT(810nm)가 온으로 되면, 신호 전극(Sm)의 전압이 유지 캐패시터(820nm)에 기입됨과 동시에, 구동 TFT(800nm)의 게이트 전극에 인가된다. 구동 TFT(800nm)의 게이트 전압(Vgs)은 신호 전극(Sm)의 전압에 의해 결정되고, 구동 TFT(800nm)에 흐르는 전류가 정해진다. 구동 TFT(800nm)와 유기 LED(830nm)는 직렬 접속되어 있으므로, 구동 TFT(800nm)에 흐르는 전류가 그대로 유기 LED(830nm)에 흐르는 전류로 된다.
따라서, 유지 캐패시터(820nm)에 의해 신호 전극(Sm)의 전압에 따른 게이트 전압(Vgs)을 유지함으로써, 예를 들면 1프레임 기간 중에 있어, 게이트 전압(Vgs)에 대응한 전류를 유기 LED(830nm)에 흐르게 해, 해당 프레임에서 연속하여 빛나는 화소를 실현할 수 있다.
도 30a에 신호 드라이버 IC를 이용하여 구동되는 유기 EL 패널의 4 트랜지스터 방식의 화소 회로의 일례를 도시한다. 도 30b에 이 화소 회로의 표시 제어 타이밍의 일례를 도시한다.
이 경우도, 유기 EL 패널은 구동 TFT(900nm)와 스위치 TFT(910nm) 및 유지 캐패시터(920nm)와 유기 LED(930nm)를 가진다.
도 29에 도시한 2 트랜지스터 방식의 화소 회로와 다른 점은 정전압 대신에 스위치 소자로서의 p형 TFT(940)를 통해 정전류원(950)으로부터의 정전류 Idata를 화소에 공급하도록 한 점과, 전원선에 스위치 소자로서의 p형 TFT(960)를 통해 유지 캐패시터(920) 및 구동 TFT(900)와 접속하도록 한 점이다.
이러한 유기 EL 소자에 있어서, 우선 게이트 전압(Vgp)에 의해 p형 TFT(960nm)를 오프로 하여 전원선을 차단하고, 게이트 전압(Vse1)에 의해 p형 TFT(940nm)와 스위치 TFT(910nm)을 온으로 하고, 정전류원(950nm)으로부터의 정전류 Idata를 구동 TFT(900nm)에 흐르게 한다.
구동 TFT(900nm)에 흐르는 전류가 안정되기 까지 동안에, 유지 캐패시터(920nm)에는 정전류 Idata 따른 전압이 유지된다.
계속해서, 게이트 전압(Vsel)에 의해 p형 TFT(940nm)와 스위치 TFT(910nm)를 오프로 하고, 다시 게이트 전압(Vgp)에 의해 P형 TFT(960nm)를 온으로 하여, 전원선과 구동 TFT(900nm) 및 유기 LED(930nm)을 전기적으로 접속한다. 이 때, 유지 캐패시터(920nm)에 유지된 전압에 의해, 정전류 Idata와 거의 동등하거나 또는 이에 따른 크기의 전류가 유기 LED(930nm)에 공급된다.
이러한 유기 EL 소자에는 예를 들면 주사 전극을 게이트 전압(Vse1)이 인가되는 전극, 신호 전극을 데이터선으로서 구성할 수 있다.
유기 LED는 투명 아노드(ITO)의 상부에 발광층을 설치하고, 다시 그 상부에 메탈 캐소드를 설치하도록 해도 되고, 메탈 아노드의 상부에 발광층, 광투과성 캐소드, 투명 시일을 설치하도록 해도 되며, 그 소자 구조에 한정되는 것은 아니다.
이상 설명한 바와 같이 유기 EL 소자를 포함하는 유기 EL 패널을 표시 구동하는 신호 드라이버 IC를 상술한 바와 같이 구성함으로써, 유기 EL 패널에 대해 범용적으로 이용되는 신호 드라이버 IC를 제공할 수 있다.
또한, 본 발명은 상술한 실시의 형태에 한정되는 것이 아니라, 본 발명의 요지의 범위내에서 다양하게 변형 실시가 가능하다. 예를 들면, 플라즈마 디스플레이 장치에도 적용 가능하다.
또한, 분할 노드와 제 1 또는 제 2 전원선 사이의 임피던스를 가변 제어하는 가변 제어 신호로는 사용자로부터의 소여의 코맨드 또는 외부 입력 단자로부터 입력된 제어 신호를 이용해도 된다.
또한, 래더 저항 회로의 임피던스를 가변 제어하는 회로로서, 제 1∼제 6 구성예를 임의로 조합하여 구성해도 된다.

Claims (21)

  1. 계조 데이터에 의거해 감마 보정된 계조치를 생성하기 위한 다치(多値)의 기준 전압을 발생하는 기준 전압 발생 회로에 있어서,
    제 1 및 제 2 전원 전압이 공급되는 제 1 및 제 2 전원선 사이에 직렬로 접속된 다수의 저항 회로를 가지고, 각 저항 회로에 의해 저항 분할된 제 1∼제 i(i는 2 이상의 정수) 분할 노드의 전압을 제 1∼제 i 기준 전압으로서 출력하는 래더 저항 회로;
    제 j(j는 정수) 분할 노드와 상기 제 1 전원선과의 사이의 임피던스인 제 1 임피던스치를 변화시키는 제 1임피던스 가변 회로; 및
    제 k(1≤ j<k≤ i, k는 정수) 분할 노드와 상기 제 2 전원선과의 사이의 임피던스인 제 2 임피던스치를 변화시키는 제 2 임피던스 가변 회로를 포함하고,
    상기 제 1 및 제 2 임피던스 가변 회로는 상기 계조 데이터에 의거하여 구동 기간의 소여의 제어 기간에서, 상기 제 1 및 제 2 임피던스치를 낮게 하고,
    상기 제어 기간 경과후에, 상기 제 1 및 제 2 임피던스치를 각각 소여의 제 1 및 제 2 값으로 되돌리는 것을 특징으로 하는 기준 전압 발생 회로.
  2. 제 1 항에 있어서,
    상기 제 1 임피던스 가변 회로는 상기 제 1 전원선과 상기 제 j 분할 노드의 사이에 삽입된 제 1 저항 바이패스 회로를 포함하고,
    상기 제 1 저항 바이패스 회로는 상기 제어 기간에서, 상기 제 1 전원선과 상기 제 j 분할 노드를 전기적으로 접속하고,
    상기 제어 기간 경과후에, 상기 제 1 전원선과 상기 제 j 분할 노드를 전기적으로 차단하는 것을 특징으로 하는 기준 전압 발생 회로.
  3. 제 1 항에 있어서,
    제 1 임피던스 가변 회로는,
    상기 제 1 전원선과 제 1∼제 j 분할 노드를 각각 바이패스하는 제 1∼제 j 스위치 회로를 포함하고,
    상기 제 1∼제 j 스위치 회로는,
    상기 제 1의 전원선과 제 1∼제 j 분할 노드를 모두 전기적으로 접속한 후, 제 j 분할 노드로부터 제 1 분할 노드까지를 순서대로 상기 제 1 전원선과 전기적으로 차단하는 것을 특징으로 하는 기준 전압 발생 회로.
  4. 제 1 항에 있어서,
    상기 제 1 임피던스 가변 회로는,
    상기 제 1∼제 (j-1) 분할 노드에 그 입력이 접속된 제 1∼제 (j-1) 전압 팔로워형의 연산 증폭기;
    상기 제 1∼제 (j-1) 전압 팔로워형의 연산 증폭기의 출력과 제 1∼제 (j-1) 기준 전압 출력 노드와의 사이에 삽입된 제 1∼제 (j-1) 구동 출력 스위치 회로;
    상기 제 1∼제 (j-1) 분할 노드와 제 1∼제 (j-1) 기준 전압 출력 노드와의 사이에 삽입된 제 1∼제 (j-1) 저항 출력 스위치 회로; 및
    상기 제 (j-1) 전압 팔로워형의 연산 증폭기의 출력과 제 j 기준 전압 출력 노드와의 사이에 삽입된 제 1 바이패스 스위치 회로를 포함하고,
    상기 제 1∼제 (j-1) 구동 출력 스위치 회로는 상기 제어 기간에서, 상기 제 1∼제 (j-1) 전압 팔로워형의 연산 증폭기의 출력과 제 1∼제 (j-1) 기준 전압 출력 노드를 전기적으로 접속하며,
    상기 제어 기간 경과후에, 상기 제 1∼제 (j-1) 전압 팔로워형의 연산 증폭기의 출력과 제 1∼제 (j-1) 기준 전압 출력 노드를 전기적으로 차단하고,
    상기 제 1∼제 (j-1) 저항 출력 스위치 회로는 상기 제어 기간에서, 상기 제 1∼제 (j-1) 분할 노드와 제 1∼제 (j-1) 기준 전압 출력 노드를 전기적으로 차단하며,
    상기 제어 기간 경과후에, 상기 제 1∼제 (j-1) 분할 노드와 제 1∼제 (j-1) 기준 전압 출력 노드를 전기적으로 접속하고,
    상기 제 1 바이패스 스위치 회로는,
    상기 제어 기간에서, 상기 제 (j-1) 전압 팔로워형의 연산 증폭기의 출력과 제 j 기준 전압 출력 노드를 전기적으로 접속하며,
    상기 제어 기간 경과후에, 상기 제 (j-1) 전압 팔로워형의 연산 증폭기의 출력과 제 j 기준 전압 출력 노드를 전기적으로 차단하는 것을 특징으로 하는 기준 전압 발생 회로.
  5. 제 1항에 있어서,
    상기 제 1 임피던스 가변 회로는,
    상기 제 1∼제 (j-1) 분할 노드에 그 입력이 접속된 제 1∼제 (j-1) 전압 팔로워형의 연산 증폭기;
    상기 제 1∼제 (j-1) 전압 팔로워형의 연산 증폭기의 출력과 제 1∼제 (j-1) 기준 전압 출력 노드와의 사이에 삽입된 제 1∼제 (j-1) 구동 출력 스위치 회로;
    상기 제 1∼제 (j-1) 분할 노드와 제 1∼제 (j-1) 기준 전압 출력 노드와의 사이에 삽입된 제 1∼제 (j-1) 저항 출력 스위치 회로; 및
    상기 제 (j-1) 전압 팔로워형의 연산 증폭기의 출력과 제 j 기준 전압 출력 노드와의 사이에 삽입된 제 1 연산 증폭 회로를 포함하고,
    상기 제 1∼제 (j-1) 구동 출력 스위치 회로는,
    상기 제어 기간에서, 상기 제 1∼제 (j-1) 전압 팔로워형의 연산 증폭기의 출력과 제 1∼제 (j-1) 기준 전압 출력 노드를 전기적으로 접속하고,
    상기 제어 기간 경과후에, 상기 제 1∼제 (j-1) 전압 팔로워형의 연산 증폭기의 출력과 제 1∼제 (j-l)의 기준 전압 출력 노드를 전기적으로 차단하며,
    상기 제 1∼제 (j-1) 저항 출력 스위치 회로는,
    상기 제어 기간에서, 상기 제 1∼제 (j-1) 분할 노드와 제 1∼제 (j-1) 기준 전압 출력 노드를 전기적으로 차단하고,
    상기 제어 기간 경과후에, 상기 제 1∼제 (j-1) 분할 노드와 제 1∼제 (j-1)기준 전압 출력 노드를 전기적으로 접속하며,
    상기 제 1 연산 증폭 회로는,
    상기 제어 기간에서, 상기 제 j 기준 전압 출력 노드에 제 (j-1) 전압 팔로워형의 연산 증폭기의 출력에 소여의 오프셋을 부가한 전압을 출력하고,
    상기 제어 기간 경과후에, 그 동작 전류가 제한 또는 정지되는 것을 특징으로 하는 기준 전압 발생 회로.
  6. 제 1항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 2 임피던스 가변 회로는,
    상기 제 2 전원선과 상기 제 k 분할 노드와의 사이에 삽입된 제 2 저항 바이패스 회로를 포함하고,
    상기 제 2 저항 바이패스 회로는,
    상기 제어 기간에서, 상기 제 2 전원선과 상기 제 k 분할 노드를 전기적으로 접속하며,
    상기 제어 기간 경과후에, 상기 제 2 전원선과 상기 제 k 분할 노드를 전기적으로 차단하는 것을 특징으로 하는 기준 전압 발생 회로.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 2 임피던스 가변 회로는,
    상기 제 2 전원선과, 제 k∼제 i 분할 노드를 각각 바이패스하는 제 k∼제 i스위치 회로를 포함하고,
    상기 제 k∼제 i 스위치 회로는,
    상기 제 2 전원선과 상기 제 k∼제 i 분할 노드를 전기적으로 접속한 후, 제 k 분할 노드로부터 제 i 분할 노드까지를 순서대로 상기 제 2 전원선과 전기적으로 차단하는 것을 특징으로 하는 기준 전압 발생 회로.
  8. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 2 임피던스 가변 회로는,
    상기 제 (k+ 1)∼제 i 분할 노드에 그 입력이 접속된 제 (k+ 1)∼제 i 전압 팔로워형의 연산 증폭기;
    상기 제 (k+ 1)∼제 i 전압 팔로워형의 연산 증폭기의 출력과 제 (k+ 1)∼제 i 기준 전압 출력 노드와의 사이에 삽입된 제 (k+ 1)∼제 i 구동 출력 스위치 회로;
    상기 제 (k+ 1)∼제 i 분할 노드와 제 (k+ 1)∼제 i 기준 전압 출력 노드와의 사이에 삽입된 제 (k+ 1)∼제 i 저항 출력 스위치 회로; 및
    상기 제 (k+ 1)의 전압 팔로워형의 연산 증폭기의 출력과 제 k 기준 전압 출력 노드와의 사이에 삽입된 제 2 바이패스 스위치 회로를 포함하고,
    상기 제 (k+ 1)∼제 i 구동 출력 스위치 회로는,
    상기 제어 기간에서, 상기 제 (k+ 1)∼제 i 전압 팔로워형의 연산 증폭기의 출력과 제 (k+ 1)∼제 i 기준 전압 출력 노드를 전기적으로 접속하고,
    상기 제어 기간 경과후에, 상기 제(k+ 1)∼제 i 전압 팔로워형의 연산 증폭기의 출력과 제 (k+ 1)∼제 i 기준 전압 출력 노드를 전기적으로 차단하며,
    상기 제 (k+ 1)∼제 i 저항 출력 스위치 회로는,
    상기 제어 기간에서, 상기 제 (k+ 1)∼제 i 분할 노드와 제 (k+ 1)∼제 i 기준 전압 출력 노드를 전기적으로 차단하고,
    상기 제어 기간 경과후에, 상기 제 (k+ 1)∼제 i 분할 노드와 제 (k+ 1)∼제 i 기준 전압 출력 노드를 전기적으로 접속하고,
    상기 제 2 바이패스 스위치 회로는,
    상기 제어 기간에서, 상기 제 (k+ 1) 전압 팔로워형의 연산 증폭기의 출력과 제 k 기준 전압 출력 노드를 전기적으로 접속하며,
    상기 제어 기간 경과후에, 상기 제 (k+ 1) 전압 팔로워형의 연산 증폭기의 출력과 제 k 기준 전압 출력 노드를 전기적으로 차단하는 것을 특징으로 하는 기준 전압 발생 회로.
  9. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 2 임피던스 가변 회로는,
    상기 제 (k+ 1)∼제 i 분할 노드에 그 입력이 접속된 제 (k+ 1)∼제 i 전압 팔로워형의 연산 증폭기;
    상기 제 (k+ 1)∼제 i 전압 팔로워형의 연산 증폭기의 출력과 제 (k+ 1)∼제 i 기준 전압 출력 노드와의 사이에 삽입된 제 (k+ 1)∼제 i 구동 출력 스위치 회로;
    상기 제 (k+ 1)∼제 i 분할 노드와 제 (k+ 1)∼제 i 기준 전압 출력 노드와의 사이에 삽입된 제 (k+ 1)∼제 i 저항 출력 스위치 회로; 및
    상기 제 (k+ 1) 전압 팔로워형의 연산 증폭기의 출력과 제 k 기준 전압 출력 노드와의 사이에 삽입된 제 2 연산증폭회로를 포함하고,
    상기 제 (k+ 1)∼제 i 구동 출력 스위치 회로는,
    상기 제어 기간에서, 상기 제 (k+ 1)∼제 i 전압 팔로워형의 연산 증폭기의 출력과 제 (k+ 1)∼제 i 기준 전압 출력 노드를 전기적으로 접속하고,
    상기 제어 기간 경과후에, 상기 제 (k+ 1)∼제 i 전압 팔로워형의 연산 증폭기의 출력과 제 (k+ 1)∼제 i 기준 전압 출력 노드를 전기적으로 차단하며,
    상기 제 (k+ 1)∼제 i 저항 출력 스위치 회로는,
    상기 제어 기간에서, 상기 제 (k+ 1)∼제 i 분할 노드와 제 (k+ 1)∼제 i 기준 전압 출력 노드를 전기적으로 차단하고,
    상기 제어 기간 경과후에, 상기 제 (k+ 1)∼제 i 분할 노드와 제 (k+ 1)∼제 i 기준 전압 출력 노드를 전기적으로 접속하며,
    상기 제 2 연산 증폭 회로는,
    상기 제어 기간에서, 상기 제 k 기준 전압 출력 노드에 제 (k+ 1) 전압 팔로워형의 연산 증폭기의 출력에 소여의 오프셋을 부가한 전압을 출력하고,
    상기 제어 기간 경과후에, 그 동작 전류가 제한 또는 정지되는 것을 특징으로 하는 기준 전압 발생 회로.
  10. 계조 데이터에 의거해 감마 보정된 계조치를 생성하기 위한 다치의 기준 전압을 발생하는 기준 전압 발생 회로에 있어서,
    제 1 및 제 2 전원 전압이 공급되는 제 1 및 제 2 전원선의 사이에 직렬로 접속된 다수의 저항 회로를 가지고, 각 저항 회로에 의해 저항 분할된 제 1∼제 i(i는 2이상의 정수) 분할 노드의 전압을 제 1∼제 i 기준 전압으로서 출력하는 래더 저항 회로;
    상기 다수의 저항 회로 중, 상기 제 1 전원선으로부터 제 j(j는 정수) 분할 노드와의 사이에 접속된 저항 회로의 임피던스를 변화시키는 제 1 스위치 회로군; 및
    상기 다수의 저항 회로 중, 상기 제 2 전원선으로부터 제 k(1≤ j<k≤ i, k는 정수) 분할 노드와의 사이에 접속된 저항 회로의 임피던스를 변화시키는 제 2 스위치 회로군을 포함하고,
    상기 제 1 및 제 2 스위치 회로군은,
    상기 계조 데이터에 의거하여 구동 기간의 소여의 제어 기간에서, 저항 회로의 임피던스를 낮게 하고,
    상기 제어 기간 경과후에, 저항 회로의 임피던스를 높게 하는 것을 특징으로 하는 기준 전압 발생 회로.
  11. 제 1 항 내지 제 5 항 중 어느 한 항 기재의 기준 전압 발생 회로;
    상기 기준 전압 발생 회로에 의해 발생된 다치의 기준 전압으로부터 계조 데이터에 의거해 전압을 선택하는 전압 선택 회로; 및
    상기 전압 선택 회로에 의해 선택된 전압을 이용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함하는 것을 특징으로 하는 표시 구동 회로.
  12. 제 6 항 기재의 기준 전압 발생 회로;
    상기 기준 전압 발생 회로에 의해 발생된 다치의 기준 전압으로부터 계조 데이터에 의거해 전압을 선택하는 전압 선택 회로; 및
    상기 전압 선택 회로에 의해 선택된 전압을 이용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함하는 것을 특징으로 하는 표시 구동 회로.
  13. 제 7 항 기재의 기준 전압 발생 회로;
    상기 기준 전압 발생 회로에 의해 발생된 다치의 기준 전압으로부터 계조 데이터에 의거해 전압을 선택하는 전압 선택 회로; 및
    상기 전압 선택 회로에 의해 선택된 전압을 이용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함하는 것을 특징으로 하는 표시 구동 회로.
  14. 제 8 항 기재의 기준 전압 발생 회로;
    상기 기준 전압 발생 회로에 의해 발생된 다치의 기준 전압으로부터 계조 데이터에 의거해 전압을 선택하는 전압 선택 회로; 및
    상기 전압 선택 회로에 의해 선택된 전압을 이용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함하는 것을 특징으로 하는 표시 구동 회로.
  15. 제 9 항 기재의 기준 전압 발생 회로;
    상기 기준 전압 발생 회로에 의해 발생된 다치의 기준 전압으로부터 계조 데이터에 의거해 전압을 선택하는 전압 선택 회로; 및
    상기 전압 선택 회로에 의해 선택된 전압을 이용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함하는 것을 특징으로 하는 표시 구동 회로.
  16. 제 10 항 기재의 기준 전압 발생 회로;
    상기 기준 전압 발생 회로에 의해 발생된 다치의 기준 전압으로부터 계조 데이터에 의거해 전압을 선택하는 전압 선택 회로; 및
    상기 전압 선택 회로에 의해 선택된 전압을 이용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함하는 것을 특징으로 하는 표시 구동 회로.
  17. 다수의 신호 전극;
    상기 다수의 신호 전극과 교차하는 다수의 주사 전극;
    상기 다수의 신호 전극과 상기 다수의 주사 전극에 의해 특정되는 화소;
    상기 다수의 신호 전극을 구동하는 제 11 항 기재의 표시 구동 회로; 및
    상기 다수의 주사 전극을 구동하는 주사 전극 구동 회로를 포함하는 것을 특징으로 하는 표시 장치.
  18. 다수의 신호 전극;
    상기 다수의 신호 전극과 교차하는 다수의 주사 전극;
    상기 다수의 신호 전극과 상기 다수의 주사 전극에 의해 특정되는 화소;
    상기 다수의 신호 전극을 구동하는 제 12 항 기재의 표시 구동 회로; 및
    상기 다수의 주사 전극을 구동하는 주사 전극 구동 회로를 포함하는 것을 특징으로 하는 표시 장치.
  19. 다수의 신호 전극;
    상기 다수의 신호 전극과 교차하는 다수의 주사 전극; 및
    상기 다수의 신호 전극과 상기 다수의 주사 전극에 의해 특정되는 화소를 포함하는 표시 패널;
    상기 다수의 신호 전극을 구동하는 제 11 항 기재의 표시 구동 회로; 및
    상기 다수의 주사 전극을 구동하는 주사 전극 구동 회로를 포함하는 것을 특징으로 하는 표시 장치.
  20. 다수의 신호 전극;
    상기 다수의 신호 전극과 교차하는 다수의 주사 전극; 및
    상기 다수의 신호 전극과 상기 다수의 주사 전극에 의해 특정되는 화소를 포함하는 표시 패널;
    상기 다수의 신호 전극을 구동하는 제 12 항 기재의 표시 구동 회로; 및
    상기 다수의 주사 전극을 구동하는 주사 전극 구동 회로를 포함하는 것을 특징으로 하는 표시 장치.
  21. 계조 데이터에 의거해 감마 보정된 계조치를 생성하기 위한 다치의 기준 전압을 발생하는 기준 전압 발생 방법에 있어서,
    제 1 및 제 2 전원 전압이 공급되는 제 1 및 제 2 전원선의 사이에 직렬로 접속된 다수의 저항 회로의 각 저항 회로에 의해 저항 분할된 제 1∼제 i(i는 2이상의 정수) 분할 노드의 전압을 제 1∼제 i 기준 전압으로서 출력하는 래더 저항 회로에 대해,
    상기 계조 데이터에 의거해 구동되는 구동 기간의 소여의 제어 기간에서, 제 j(j는 정수) 분할 노드와 상기 제 1 전원선 사이의 저항치와, 제 k(1≤ j<k≤ i, k는 정수) 분할 노드와 상기 제 2 전원선 사이의 저항치를 작게 하는 것을 특징으로 하는 기준 전압 발생 방법.
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