JP2008134496A - 階調電位発生回路、表示装置のデータドライバ、及びその表示装置 - Google Patents

階調電位発生回路、表示装置のデータドライバ、及びその表示装置 Download PDF

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Abstract

【課題】出力インピーダンスが高くなることを抑え、安定した階調電位の出力を行うことができる階調電位発生回路、表示装置のデータドライバ、及びその表示装置を得ること。
【解決手段】本発明にかかる階調電位発生回路１４は、第１及び第２の参照電圧が両端に供給され、第１及び第２の参照電圧を分圧したｊ個（但し、ｊは２以上の整数）の階調電位を生成し、生成した前記ｊ個の階調電位をｊ個の第１のノードに出力する第１のラダー抵抗回路３２と、第１のラダー抵抗回路３２が生成するｊ個の階調電位のうち、間引いたｋ個（但し、ｊ＞ｋ）の階調電位を生成する第２のラダー抵抗回路３３と、第２のラダー抵抗回路３３によって生成されたｋ個の階調電位を、第１の制御信号に基づいて、ｊ個の第１のノードのうちのｋ個に供給するｋ個のスイッチと、を備えるものである。
【選択図】図４

Description

本発明は、階調電位発生回路、表示装置のデータドライバ、及びその表示装置に関する。
液晶表示装置（ＬＣＤ）は、薄型・軽量・低消費電力の特徴を活かして、情報通信時代に必須のフラットパネルディスプレイとして、ＯＡ用、民生用、産業用と幅広く活用されている。一般に、このような液晶表示装置には、階調電位発生回路を有する液晶駆動ＩＣ（液晶駆動回路）が配置される。この階調電位発生回路によって、複数の階調電位を発生させる。そして、画像データ信号に応じて複数の階調電位のうちのいずれかの階調電位をデコード回路によって選択する。デコード回路によって選択した階調電位を、ボルテージフォロワで電流増幅し、データ線を介して液晶セルに与えている。
図１０は、６ｂｉｔのデータドライバＩＣ３の構成を示すブロック図である。データドライバＩＣ３は、レシーバ＆シリアルパラレル変換回路１０、ラッチ回路１１、シフトレジスタ回路１２、デコード回路１３、階調電位発生回路１４から構成される。レシーバ＆シリアルパラレル変換回路１０は、タイミングコントローラＩＣから送られてくるシリアルの映像データ信号を受信し、１画素ごとのパラレルデータＤ００〜Ｄ０５に変換を行う。シフトレジスタ回路１２は、レシーバ＆シリアルパラレル変換回路１０によって変換されたパラレルデータＤ００〜Ｄ０５を順次転送し、ゲート信号線１ライン分のデータを転送する。このパラレルデータＤ００〜Ｄ０５は、記憶回路であるラッチ回路１１に送られ、出力数に対応したディジタル階調データが保持される。デコード回路１３は、階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ６３が入力され、入力された階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ６３の中から、ラッチ回路１１から送られてくるディジタル階調データＤ００〜Ｄ０５に対応した階調電位が出力ごとに選択される。なお、階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ６３は、階調電位発生回路１４によって生成され、デコード回路１３に出力される。また、階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ６３は、デコード回路１３内では、同一極性の出力同士で共有されている。そして、デコード回路１３によって選択された各出力ごとの階調電位は、例えば出力数が７２０の場合、出力ごとに備えられたボルテージフォロワ１５の入力ｔ１〜ｔ７２０に出力される。つまり、デコード回路１３によって階調電位が選択された際、全出力のボルテージフォロワ１５の入力ｔ１〜ｔ７２０を充放電する。そして、選択された階調電位をデータ線（ｏｕｔ１〜ｏｕｔ７２０）１６を介して液晶セルの各画素に供給する。
階調電位をボルテージフォロワ１５の入力ｔ１〜ｔ７２０に供給する際、目的とする階調電位のレベルに到達するまでに時間を要する。この時間は、ボルテージフォロワ１５の入力容量、階調電位発生回路１４の出力インピーダンス、デコード回路１３の抵抗成分によって決まる時定数に対応する。この時間が長いと、液晶セルへの電圧の書き込みが遅くなってしまい、映像に影響を与えるため、できるだけ短くする必要がある。
液晶表示装置の階調電位発生回路１４は、例えば特許文献１に開示されている。この階調電位発生回路１４について図１１及び図１２を用いて説明する。図１１は、階調電位発生回路１４の構成を示す図である。図１２は、階調電位発生回路１４のタイミングチャートである。
図１１に示されるように、階調電位発生回路１４は、第１の電源線ＶＤＤ、第２の電源線ＶＣＯＭ、第１のラダー抵抗回路２０、第２のラダー抵抗回路２１、スイッチＳ１〜Ｓ６４によって構成されている。第１のラダー抵抗回路２０は、複数の階調電位を生成し、生成された階調電位をそれぞれ複数の第１のノードに与える。具体的には、第１のラダー抵抗回路２０は、第１の電源線ＶＤＤと第２の電源線ＶＣＯＭの電位差を分圧し、階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ６３を発生する抵抗Ｒ１〜Ｒ６４によって構成されている。第２のラダー抵抗回路２１は、第１のラダー抵抗回路２０と同数の階調電位を生成し、生成された階調電位をそれぞれ複数の第２のノードに与える。具体的には、第２のラダー抵抗回路２１は、第１の電源線ＶＤＤと第２の電源線ＶＣＯＭの電位差を分圧し、階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ６３を発生する抵抗ｒ１〜ｒ６４によって構成されている。なお、第２のラダー抵抗回路２１は第１のラダー抵抗回路２０より低い抵抗値をもつ。つまり、抵抗ｒ１〜ｒ６４の合成抵抗は、抵抗Ｒ１〜Ｒ６４の合成抵抗より低い抵抗値を有する。また、第１のラダー抵抗回路２０と第２のラダー抵抗回路２１との間には、全階調に対応してスイッチＳ１〜Ｓ６４が設けられている。これにより、第２のラダー抵抗回路２１で生成された複数の階調電位が第１のラダー抵抗回路２０の複数の第１のノードに与えられる。ここでは、デコーダによって選択された階調電位を、データ線１６を介して画素に与える期間のうちの予め定められた期間だけスイッチＳ１〜Ｓ６４をオンする（図１２参照）。そして、低抵抗値を有する第２ラダー抵抗回路２１を一時的に活性化させる。このように、一定期間、階調電位発生回路１４全体の出力インピーダンスを低くすることによって、ボルテージフォロワ１５の入力を速やかに目的とする電圧に到達させることができる。つまり、一時的に高駆動能力で動作させ、ボルテージフォロワ１５の入力を高速に充放電し、安定した階調電位を供給することができる。また、その後スイッチＳ１〜Ｓ６４をオフさせ、第２のラダー抵抗回路２１を不活性にし、第１のラダー抵抗回路２０のみを動作させることで、消費電力の増加を僅かだけ抑えることができる。
特開２００５−３７７４６号公報
特許文献１に記載の階調電位発生回路１４を用いて全出力ＶＤＡＴＡ０〜ＶＤＡＴＡ６３の出力インピーダンスを求めた。ここでは、スイッチング素子としてＭＯＳトランジスタを用い、第１のラダー抵抗回路２０に流す電流Ｉ１と第２のラダー抵抗回路２１に流す電流Ｉ２の比を１：４としてシミュレーションを行った。図６は、特許文献１に記載の階調電位発生回路１４の全出力ＶＤＡＴＡ０〜ＶＤＡＴＡ６３の出力インピーダンス（シミュレーション値）を示すグラフである。図６において、縦軸を出力インピーダンス、横軸をＶＤＡＴＡｎ（ｎは１から６４までの整数）としている。各スイッチ素子（ＭＯＳトランジスタ）のオン抵抗の影響を受けＶＤＡＴＡ３２付近で最も出力インピーダンスが高くなった。具体的には、第１の電源線ＶＤＤあるいは第２の電源線ＶＣＯＭに最も近い第１のノードに与えられるＶＤＡＴＡ０やＶＤＡＴＡ６３では、出力インピーダンスが低くなった。そして、ＶＤＡＴＡ３２付近の第１及び第２の電源線の中間電位に近づくに従い、出力インピーダンスが高くなった。このように、特許文献１に記載の階調電位発生回路１４では、第１及び第２の電源線の中間電位付近の階調電位の出力インピーダンスが最も高くなる。
以上のことから、図１０のデコード回路１３において、各ボルテージフォロワ１５へ出力する階調電位として、ＶＤＡＴＡ３２付近の階調電圧（第１及び第２の電源線の中間電位付近の階調電位）が選択された場合、ボルテージフォロワ１５の入力を高速に充放電できない。つまり、ＶＤＡＴＡ３２付近の階調電位が選択された場合、ボルテージフォロワ１５の入力を目的の電圧に到達させる時間（遅延時間）が、他の階調電位が選択される場合と比べて、非常に長くかかってしまう。すなわち、ＶＤＡＴＡ０やＶＤＡＴＡ６３付近の階調電位が選択された場合には、高速に充放電できたとしても、ＶＤＡＴＡ３２付近の階調電位が選択された場合には、充放電が極端に遅くなってしまう。特に、図１１の階調電位発生回路１４のように、第１のラダー抵抗回路２０と第２のラダー抵抗回路２１が全階調に対応した出力ノードをもち、それぞれをスイッチで接続する構成では、第１及び第２の電源線の中間電位付近の階調電位の遅延時間が最大であるという関係は変わらず、最大遅延時間の短縮が効果的に実現できない。このため、ＶＤＡＴＡ３２付近の階調電位の画素へ書き込み不足が生じて、表示品質を損ねる可能性がある。また、全階調に対応するスイッチは、階調電位発生回路の回路面積を大幅に増加させる。
また、図１２に示されるように、この階調電位発生回路１４は、デコーダによって選択された階調電位がデータ線１６を介して画素に与えられているときに、第２のラダー抵抗回路２１の活性、不活性の切り替えを行っている。具体的には、デコード回路１３によって選択された階調電位がボルテージフォロワ１５の入力ｔ１〜ｔ７２０に与えられ、ボルテージフォロワ１５の出力電圧をデータ線１６に出力すると同時に、スイッチＳ１〜Ｓ６４をオンにし、第２のラダー抵抗回路２１を活性化させる。そして、一定期間経過後にスイッチＳ１〜Ｓ６４をオフにし、第２のラダー抵抗回路２１を不活性化させる。このため、スイッチＳ１〜Ｓ６４をオンからオフに切り替えるときに、インピーダンスが急に高くなるため切り替えノイズが発生する。そして、その切り替えノイズが画素に電圧を書き込んでいる最中に発生するので、表示画質が著しく低下してしまう。
本発明にかかる階調電位発生回路は、第１及び第２の参照電圧が両端に供給され、前記第１及び第２の参照電圧を分圧したｊ個（但し、ｊは２以上の整数）の階調電位を生成し、生成した前記ｊ個の階調電位をｊ個の第１のノードに出力する第１のラダー抵抗回路と、前記第１のラダー抵抗回路が生成するｊ個の階調電位のうち、間引いたｋ個（但し、ｊ＞ｋ）の階調電位を生成する第２のラダー抵抗回路と、前記第２のラダー抵抗回路によって生成されたｋ個の階調電位を、第１の制御信号に基づいて、前記ｊ個の第１のノードのうちのｋ個に供給するｋ個のスイッチとを備える。これにより、階調間の出力インピーダンスの差を分散させ、出力インピーダンスの最大値を低減することができる。また、前記第２のラダー抵抗回路で生成する階調電位を、前記第１のラダー抵抗回路の階調電位より間引くことで、前記第１及び第２のラダー抵抗回路間のスイッチ数を削減し、前記階調電位発生回路の回路面積の削減、あるいは、スイッチ数を削減した分スイッチサイズを増加させ、出力インピーダンスの最大値を更に低減することができる。
本発明によれば、階調間の出力インピーダンスの差を抑えた階調電位発生回路を提供することができる。また、回路面積を削減することも可能である。さらに、本発明によれば、高速駆動のデータドライバ及び、表示品質の高い表示装置を提供することができる。
実施の形態１．
本実施の形態にかかる表示装置について図１を用いて説明する。図１は、液晶表示装置の構成を示すブロック図である。液晶表示装置は、タイミングコントローラＩＣ１、ゲートドライバ（ゲート側液晶駆動回路）ＩＣ２、データドライバ（ソース側液晶駆動回路）ＩＣ３、液晶パネル４から構成されている。液晶パネル４の一辺に沿って複数のゲートドライバＩＣ２が設けられる。同様に、液晶パネル４の他の一辺に沿って複数のデータドライバＩＣ３が設けられる。つまり、ゲートドライバＩＣ２及びデータドライバＩＣ３の端部が液晶パネル４に接続されている。また、ゲートドライバＩＣ２及びデータドライバＩＣ３の液晶パネル４に接続された端部に対向する他端部は、フレキシブル基板（ＦＰＣ）等の基板７、８に接続されている。データドライバＩＣ３に接続された基板８は、さらに基板９を通じてタイミングコントローラＩＣ１に接続される。ゲートドライバＩＣ２は、基板７から入力されるタイミング制御信号に基づき、ゲート信号（走査信号）をゲート線１７に１ライン毎順次出力する。データドライバＩＣ３は、タイミングコントローラＩＣ１から送られてくるディジタル映像データ信号をアナログ電圧（階調信号）に変換し、データ線（ｏｕｔ１、ｏｕｔ２等）１６に出力する。液晶パネル４の画素５は、走査信号によりゲート線１７が選択されるときに、データ線１６に出力された階調信号を画素５に配置された液晶素子６に蓄積し、次にゲート線１７が選択されるまでの間、階調信号を保持する。これにより、所望の画像を表示することができる。
次に、本実施の形態におけるデータドライバＩＣ３を図２、図３を用いて説明する。図２は、データドライバＩＣ３の構成を示すブロック図である。データドライバＩＣ３は、レシーバ＆シリアルパラレル変換回路１０、ラッチ回路１１、シフトレジスタ回路１２、デコード回路１３、階調電位発生回路１４、ボルテージフォロワ（増幅回路）１５、出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０から構成される。ここでは、一例として６ｂｉｔのデータドライバＩＣ３を説明する。したがって、階調電位発生回路１４は、ＶＤＡＴＡ０（０階調）〜ＶＤＡＴＡ６３（６３階調）の６４の階調電位を発生させる。また出力数を７２０とし、ボルテージフォロワ１５及び出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０は、それぞれ７２０個備えられる。
コントローラＩＣ１より送られる映像データ信号は、まずレシーバ＆シリアルパラレル変換回路１０に入力される。すなわち、クロック信号ＣＬＫに応じて映像データ信号ＤＲ、ＤＧ、ＤＢの各データが供給される。レシーバ＆シリアルパラレル変換回路１０は、タイミングコントローラＩＣ１から送られてくるシリアルの映像データ信号を受信し、出力単位毎のパラレルデータＤ００〜Ｄ０５に変換を行う。レシーバ＆シリアルパラレル変換回路１０によって変換されたパラレルデータＤ００〜Ｄ０５は、シフトレジスタ回路１２により、データ線数に応じて順次転送され、出力単位ごとに設けられたラッチ回路１１に順次入力、保持され、そして所定のタイミングで一斉にデコード回路１３に出力される。デコード回路１３は、階調電位発生回路１４より出力された階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ６３が入力される。そして、入力された階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ６３の中から、ラッチ回路１１より出力されたディジタル階調データＤ００〜Ｄ０５に対応した階調電位を出力単位ごとに選択し、ボルテージフォロワ１５の入力ｔ１〜ｔ７２０にそれぞれ出力する。ボルテージフォロワ１５は、デコード回路１３で選択された階調電位を電流増幅し、制御信号２によって制御される出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０を介してデータ線１６に出力する。なお、階調電位発生回路１４には、制御信号１が入力され、階調電位発生回路１４の出力インピーダンス、すなわち、階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ６３の電圧供給能力を制御している。
また、デコード回路１３の構成例を図３に示す。図３に示されたデコード回路１３は、出力数に対応した７２０個のデコード単位回路を有する。階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ６３は、７２０個のデコード単位回路で共有されている。各デコード単位回路は、ディジタル階調データＤ００〜Ｄ０５がそれぞれ制御端に入力された、直列形態の６個のスイッチ素子で構成することができる。直列形態の６個のスイッチ素子の一端に階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ６３がそれぞれ供給され、他端は共通接続されてボルテージフォロワ１５の入力に接続される。これらのスイッチ素子は、ラッチ回路１１から送られてくるディジタル階調データＤ０００〜Ｄ００５によってオン／オフが制御される。そして、階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ６３のうち、６個のスイッチ素子が全てオンになっている階調電位がボルテージフォロワ１５の入力ｔ１〜ｔ７２０にそれぞれ出力される。なお、デコード回路１３の構成は、図３以外の構成でも構わない。
図２に示される出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０は、制御信号２によりオン、オフが制御され、オンの場合、データ線１６とボルテージフォロワ１５が接続され、データ線１６に階調電位（階調信号）が供給される。また、オフの場合、データ線１６とボルテージフォロワ１５との間が切り離される。つまり、データドライバＩＣ３と液晶パネル４とが電気的に切り離される。なお、出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０は、データ出力期間ごとにデータが切り替る際に、デコード回路１３等で発生する信号ノイズがデータ線に出力されるのを防ぐため、データ出力期間の開始から予め定められた期間の間オフとされ、データ線１６とボルテージフォロワ１５との間が切断される。信号ノイズがデータ線に伝達されると、画素への書き込み電圧に影響を与え、表示画質を低下させる可能性があるためである。したがって液晶表示装置のデータドライバＩＣ３では、上記出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０のようなデータ線１６との電気的切断手段を備えているのが一般的である。
次に、上記の階調電位発生回路１４について図４を用いて詳細に説明する。図４は、階調電位発生回路１４の構成を示す図である。階調電位発生回路１４は、第１の電源線ＶＤＤ、第２の電源線ＶＣＯＭ、第３のラダー抵抗回路３０、アンプ回路３１、第１のラダー抵抗回路３２、第２のラダー抵抗回路３３、スイッチＳＷ１〜ＳＷ４によって構成されている。
第３のラダー抵抗回路３０は、第１の電源線ＶＤＤと第２の電源線ＶＣＯＭとの電位差を分圧し、電圧Ｖａ０、Ｖａ１を生成する直列形態の抵抗Ｒａ０〜Ｒａ２によって構成されている。第１の電源線ＶＤＤ側にＲａ２が接続され、第２の電源線ＶＣＯＭ側にＲａ０が接続されている。そして、各々の抵抗の接続点に第３のノードが設けられる。アンプ回路３１は、第３のラダー抵抗回路３０と第２のラダー抵抗回路３３の間に接続されるアンプＡ０、アンプＡ１を有する。アンプＡ０は、電圧Ｖａ０が入力され、参照電圧Ｖ０を出力する。アンプＡ１は、電圧Ｖａ１が入力され、参照電圧Ｖ１を出力する。
第１のラダー抵抗回路３２は、アンプ回路３１より出力される第１及び第２の参照電圧（ここでは、参照電圧Ｖ０、Ｖ１）が両端に供給される。そして、第１のラダー抵抗回路３２は、参照電圧Ｖ０、Ｖ１を分圧し、階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ６３を生成する直列形態の抵抗Ｒ１〜Ｒ６４によって構成される。参照電圧Ｖ１側にＲ６４が接続され、参照電圧Ｖ０側にＲ１が接続される。そして、抵抗Ｒ１〜Ｒ６４の接続点及びＲ１側の参照電圧Ｖ０の供給端子に第１のノードが設けられる。すなわち、抵抗Ｒ１〜Ｒ６４の分圧により生成される階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ６３がそれぞれ６４個の第１のノードに出力される。なお、第１のラダー抵抗回路３２により生成される階調電位は、第１及び第２の参照電圧の少なくとも一方を含んでもよい。第２のラダー抵抗回路３３は、参照電圧Ｖ０、Ｖ１を分圧し、３個の階調電位ＶＤＡＴＡ２０、ＶＤＡＴＡ３２、ＶＤＡＴＡ４４を生成する直列形態の抵抗ｒ１〜ｒ４によって構成される。参照電圧Ｖ１側にスイッチＳＷ４を介してｒ４が接続され、参照電圧Ｖ０側にｒ１が接続される。そして、抵抗ｒ１〜ｒ４の接続点に第２のノードが設けられる。階調電位ＶＤＡＴＡ２０、ＶＤＡＴＡ３２、ＶＤＡＴＡ４４を出力する抵抗ｒ１〜ｒ４の接続点（３個の第２のノード）と、第１のラダー抵抗回路のＶＤＡＴＡ２０、ＶＤＡＴＡ３２、ＶＤＡＴＡ４４を出力する接続点（３個の第１のノード）との間に、スイッチＳＷ１〜ＳＷ３がそれぞれ接続される。スイッチＳＷ１〜ＳＷ３及びＳＷ４のオン、オフ制御は、制御信号１により制御され、スイッチＳＷ１〜ＳＷ４をオンとすることで、階調電位発生回路１４の出力インピーダンスを下げることができる。このとき、第２のラダー抵抗回路３３の抵抗ｒ１〜ｒ４の合成抵抗が、第１のラダー抵抗回路３２の抵抗Ｒ１〜Ｒ６４の合成抵抗より低い抵抗値となるように設計するのが望ましい。またスイッチＳＷ１〜ＳＷ４をオフとするとき、階調電位発生回路１４の出力インピーダンスは高くなるが、第２のラダー抵抗回路３３に流れる電流が遮断されるため、階調電位発生回路１４の消費電力は低くなる。スイッチＳＷ１〜ＳＷ４のオン、オフを適切に制御することにより、階調電位発生回路１４は、低消費電力で、出力インピーダンスの低い構成が実現できる。
本実施の形態において、第２のラダー抵抗回路３３は、第１のラダー抵抗回路３２が生成する階調電位のうち、間引いた階調電位を生成する。なお、第２のラダー抵抗回路３３で生成する階調電位は参照電圧は含まず、１個以上の階調電位を生成するように構成してよい。なお、２個以上の階調電位を生成するように構成する場合には、参照電圧Ｖ０、Ｖ１付近では隣り合う階調電位の電位差を大とし、参照電圧Ｖ０、Ｖ１の中間電圧付近では隣り合う階調電位の電位差を小となるように構成する。例えば、図４では、第２のラダー抵抗回路３３で生成される階調電位ＶＤＡＴＡ２０、ＶＤＡＴＡ３２、ＶＤＡＴＡ４４のうち、ＶＤＡＴＡ２０及びＶＤＡＴＡ４４は、参照電圧Ｖ０、Ｖ１との電位差（（ＶＤＡＴＡ２０−Ｖ０）及び（Ｖ１−ＶＤＡＴＡ４４））よりも、参照電圧Ｖ０、Ｖ１の中間電圧付近のＶＤＡＴＡ３２との電位差（（ＶＤＡＴＡ３２−ＶＤＡＴＡ２０）及び（ＶＤＡＴＡ４４−ＶＤＡＴＡ３２））の方が小さくなるように構成されている。これにより、スイッチＳＷ１〜ＳＷ４がオンとされたときに、階調間の出力インピーダンスの差を分散させることができ、階調電位発生回路１４の出力インピーダンスの最大値を大幅に低減することができる。この効果については、図６を参照して後述する。
また、階調電位発生回路１４のスイッチＳＷ１〜ＳＷ４のオン、オフ制御は、図２に示されたデータドライバＩＣ３のボルテージフォロワ１５の出力端とデータ線１６との間に設けられた出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０のオン、オフ制御と連携して制御される。具体的には、階調電位発生回路１４のスイッチＳＷ１〜ＳＷ４は、出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０がオフとされ、ボルテージフォロワ１５の出力端とデータ線１６との間が電気的に切断されている期間内のみ、オンとされる。出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０がオンとされ、ボルテージフォロワ１５の出力端とデータ線１６との間が接続されている期間は、階調電位発生回路１４のスイッチＳＷ１〜ＳＷ４はオフとされる。これは、階調電位発生回路１４のスイッチＳＷ１〜ＳＷ４がオフからオン、又はオンからオフに切替えられると、階調電位発生回路１４の出力インピーダンスが変化するため、階調電位発生回路１４から出力される階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ６３にノイズが生じる。上記のような出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０とスイッチＳＷ１〜ＳＷ４の制御は、このノイズを含んだ階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ６３が、デコード回路１３及びボルテージフォロワ回路１５を介してデータ線１６へ伝達されるのを防ぐことを目的としている。
図４には、本実施の形態の階調電位発生回路１４の一例として、６ｂｉｔの液晶駆動ＩＣ３の階調電位発生回路１４を示したがこれに限られない。例えば、階調電位発生回路１４の第３のラダー抵抗回路３０は、第１の電源線ＶＤＤと第２の電源線ＶＣＯＭとの電位差を分圧し、電圧Ｖａ０〜Ｖａｉを生成する抵抗Ｒａ０〜Ｒａ（ｉ＋１）によって構成されてもよい。また、ｉは１以上の整数値である。そして、アンプ回路３１は、アンプＡ０〜Ａｉを有し、第３のラダー抵抗回路３０によって生成された電圧Ｖａ０〜Ｖａｉが入力され、参照電圧Ｖ０〜Ｖｉとして出力する。第１のラダー抵抗回路３２は、アンプ回路３１の参照電圧Ｖ０〜Ｖｉを分圧し、階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ（ｊ−１）、つまりｊ個の階調電位を生成する抵抗Ｒ１〜Ｒｊによって構成されている。また、ｊは２以上の整数値である。第２のラダー抵抗回路３３は、アンプ回路３１の参照電圧Ｖ０〜Ｖｉを分圧し、第１のラダー抵抗回路３２で生成される階調電位を間引いた階調電位のみを生成する抵抗ｒ１〜ｒｋによって構成されている。これにより、ｋ個の階調電位が生成される。第２のラダー抵抗回路３３で生成する階調電位は、参照電圧Ｖ０〜Ｖｉ付近では、隣り合う階調電位の電位差を大とし、２つの参照電圧の中間電圧付近では、隣り合う階調電位の電位差を小としてもよい。また、ｋは１以上の整数値である。なお、抵抗ｒ１〜ｒｋは、第１のラダー抵抗回路３２の抵抗Ｒ１〜Ｒｊより低い抵抗値を有する。スイッチＳＷ１〜ＳＷｋは、第２のラダー抵抗回路３３によって生成された階調電位を第１のラダー抵抗回路３２の第１のノードに与える役割を果たしている。このように、６ｂｉｔのデータドライバＩＣ３のみではなく、様々なｂｉｔ数のデータドライバＩＣ３の階調電位発生回路１４に応用することができる。もちろん、それぞれのｂｉｔ数に応じて、図２、図３に示されたディジタル階調データＤ００〜Ｄ０５等も適宜変更される。ここで、本実施の形態ではｋ＜ｊ、つまりスイッチＳＷの数が階調電位数より小さくなればよい。すなわち、従来のように、全階調電位に対応させてスイッチ素子を設けない。なお、図２〜４に示された６ｂｉｔのデータドライバＩＣ３では、ｉ＝１、ｊ＝６４、ｋ＝４となっている。
本実施の形態における第２のラダー抵抗回路３３は、第１のラダー抵抗回路３２の階調電位を間引いた階調電位を生成するので、スイッチ素子の数を少なくすることができる。すなわち、従来と同面積で階調電位発生回路１４を作製すると、スイッチ素子の数が減った分、スイッチ素子のサイズを大きくすることができる。これにより、スイッチ素子のオン抵抗を小さくすることができる。従って、スイッチ素子のオン抵抗による影響を低減することができ、第１のラダー抵抗回路３２の出力インピーダンスが高い階調電位を、効果的に出力インピーダンスを低減することができる。これにより、ボルテージフォロワ１５の入力を目的の電圧まで充放電する最大遅延量を低減することができる。そして安定した階調電位の出力を行うことができる。
図５を用いて、階調電位発生回路１４のスイッチＳＷ１〜ＳＷ４と、出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０の１データ出力期間、つまり階調電位が選択される一選択期間の動作タイミングについて説明する。図５は、本実施の形態の階調電位発生回路１４のタイミングチャートである。なお、ここでは、一例として図４に示された階調電位発生回路１４、つまりｉ＝１、ｊ＝６４、ｋ＝４のタイミングチャートを示す。スイッチＳＷ１〜ＳＷ４をオンする直前に、出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０はオフする。これにより、データ線１６とボルテージフォロワ１５の出力端との間が切り離される。そして、ディジタル階調データＤ００〜Ｄ０５がラッチ回路１１からデコード回路１３に出力されるタイミングで、スイッチＳＷ１〜ＳＷ４をオンさせて第２のラダー抵抗回路３３を駆動させる。これにより、階調電位発生回路１４の出力インピーダンスが低減され、階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ６３が高い電流駆動能力で階調電位発生回路１４より出力される。そして、デコード回路１３において、階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ６３の中から、ディジタル階調データＤ００〜Ｄ０５に対応した階調電位が選択され、ボルテージフォロワ１５の入力ｔ１〜ｔ７２０は選択された階調電位にそれぞれ高速に充放電される。一定期間後、階調電位発生回路１４は、スイッチＳＷ１〜ＳＷ４をオフし、第２のラダー抵抗回路３３を停止させ、第１及び第３のラダー抵抗回路３２、３０のみを動作させる。これにより、消費電力の増加を抑制することができる。その直後に、出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０をオンさせ、ボルテージフォロワ１５で増幅出力された階調電位を速やかにデータ線（ｏｕｔ１〜ｏｕｔ７２０）１６を介して画素５に供給する。つまり、出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０がオフの期間、スイッチＳＷ１〜ＳＷ４をオンにする。
すなわち、１データ出力期間内において、出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０がオフの期間を第一の期間、それ以降の期間、つまり出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０がオンの期間を第二の期間とする。この場合、スイッチＳＷ１〜ＳＷ４は、第一の期間内の所定期間にオンとされ、第２の期間にオフとされる。これらの動作をゲート線１ライン毎に行う。そして、ゲート線全ラインを順次走査することで、所望の映像が表示される。また、出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０をオフとする第一の期間と、スイッチＳＷ１〜ＳＷ４をオンとする期間は一致していてもよく、また、スイッチＳＷ１〜ＳＷ４をオンする期間が、第一の期間より短くてもよい。これにより、出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０をオフとする第一の期間では、スイッチＳＷ１〜ＳＷ４をオンとする所定期間に、ボルテージフォロワ１５の入力を新たに選択された階調電位に高速に変化させることができ、ボルテージフォロワ１５の出力信号も新たに選択された階調電位に高速に変化させることができる。また、第１及び第２のラダー抵抗回路間のスイッチＳＷ１〜ＳＷ４のオン、オフに伴う切り替えノイズのデータ線１６への伝達を防ぐことができる。一方、出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０をオンとする第二の期間では、スイッチＳＷ１〜ＳＷ４はオフとされ、オンとされた出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０を介して、ボルテージフォロワ１５の出力信号が速やかにデータ線１６に供給される。
上記のように、本実施の形態にかかる階調電位発生回路１４では、第２のラダー抵抗回路３３の活性と不活性の切り替えをデータ線１６が切り離されているときに行う。このため、スイッチＳＷ１〜ＳＷ４による切り替えノイズが画素５に伝搬せず、表示画質に影響を与えない。なお、第２のラダー抵抗回路３３は階調電位発生回路１４の出力インピーダンス低減作用として用いられ、データ線１６への階調電位の出力には全く影響しない構成とされている。このため、第２のラダー抵抗回路３３から出力される階調電位は必ずしも高い電圧精度である必要はなく、第２のラダー抵抗回路３３は面積効率のよい抵抗設計が可能である。以上より、本実施の形態のデータドライバＩＣ３によれば、出力インピーダンスが高くなることを抑え、安定した階調電位の出力を行うことができる。
次に、本発明の階調電位発生回路１４と従来の階調電位発生回路１４を用いて全出力ＶＤＡＴＡ０〜ＶＤＡＴＡ６３の出力インピーダンスを求めた比較結果について説明する。なお、従来の階調電位発生回路１４として、特許文献１に記載の階調電位発生回路１４を用いた。ここでは、スイッチング素子としてＭＯＳトランジスタを用い、第１及び第２のラダー抵抗回路に流れる電流については、本発明と従来例の電流量を等しくしている。図１１に示された従来例では、第１のラダー抵抗回路２０に流す電流Ｉ１と第２のラダー抵抗回路２１に流す電流Ｉ２の比を１：４とし、図４に示された本発明では、第１のラダー抵抗回路３２に流す電流Ｉ１と第２のラダー抵抗回路３３に流す電流Ｉ２の比を１：４としてそれぞれシミュレーションを行った。本発明（図４）における階調電位発生回路１４のスイッチ素子の数は、従来構成の１６分の１であるため、スイッチ素子のサイズを従来構成の１６倍とした。なお、階調電位発生回路１４の面積は等しくなっている。図６は、本発明の階調電位発生回路１４と従来の階調電位発生回路１４の全出力ＶＤＡＴＡ０〜ＶＤＡＴＡ６３の出力インピーダンス（シミュレーション値）を示すグラフである。図６において、縦軸を出力インピーダンス、横軸をＶＤＡＴＡｎ（ｎは１から６４までの整数）としている。シミュレーション結果を見ると、従来構成では極端にインピーダンスが高くなっていたＶＤＡＴＡ３２付近のインピーダンスを本発明では小さくできたことが分かる。また、出力インピーダンスの最大値を小さくできていることが確認できる。なお、ＶＤＡＴＡ２０、ＶＤＡＴＡ３２、ＶＤＡＴＡ４４の箇所が周辺のＶＤＡＴＡｎの部分より出力インピーダンスが低くなった。これは、階調電位ＶＤＡＴＡ２０、ＶＤＡＴＡ３２、ＶＤＡＴＡ４４に対応してスイッチＳＷ１〜ＳＷ４を設けて、低抵抗の第２ラダー抵抗回路３３を駆動させたためである。なお、ＶＤＡＴＡ２０、ＶＤＡＴＡ３２、ＶＤＡＴＡ４４は、ラダー抵抗回路の両端に入力される２つの参照電圧の中間電圧寄りに設けている。以上のことから本発明の階調電位発生回路１４は、階調間の出力インピーダンスの差を分散させ、出力インピーダンスの最大遅延量を抑えることができる。これにより、どの電圧が選択されてもボルテージフォロワ１５の入力を高速に充放電することができる。従って、従来の階調電位発生回路１４と比較して、同面積・同消費電力で最大遅延量の小さい階調電位発生回路１４を実現することができる。
実施の形態２．
本実施の形態にかかる表示装置として実施の形態１と同様、液晶表示装置を用いることができる。本実施の形態にかかる液晶表示装置について図７を用いて説明する。液晶表示装置は、タイミングコントローラＩＣ１、ゲートドライバＩＣ２、データドライバＩＣ３、液晶パネル４、基準電位生成ＩＣ４０から構成されている。なお、本実施の形態にかかる液晶表示装置は、基準電位生成ＩＣ４０以外の構成は、実施の形態１と同様であるため説明を省略する。本実施の形態では、基準電位Ｖ０〜Ｖ８を生成させる基準電位生成ＩＣ４０を備える。そして、液晶表示装置の基板９、８を通じて各データドライバＩＣ３に共通のＶ０〜Ｖ８が供給される。
次にデータドライバＩＣ３について図８を用いて説明する。図８は、データドライバＩＣ３の構成を示すブロック図である。データドライバＩＣ３は、実施の形態１と同様、レシーバ＆シリアルパラレル変換回路１０、ラッチ回路１１、シフトレジスタ回路１２、デコード回路１３、階調電位発生回路１４、出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０から構成される。ここでは、一例として１０ｂｉｔのデータドライバＩＣ３を説明する。つまり、階調電位発生回路１４は、ＶＤＡＴＡ０〜ＶＤＡＴＡ１０２３の１０２４の階調電位を生成させる。また、実施の形態１と共通する部分については説明を省略する。
ここでは、１０ｂｉｔであるため、レシーバ＆シリアルパラレル変換回路１０は、パラレルデータＤ００〜Ｄ０９を出力する。階調電位発生回路１４には、基準電位生成ＩＣ４０によって生成された基準電位Ｖ０〜Ｖ８が入力される。つまり、それぞれのデータドライバＩＣ３によってＶ０〜Ｖ８は生成されず、基準電位生成ＩＣ４０によって生成された共通の基準電位Ｖ０〜Ｖ８が各データドライバＩＣ３の階調電位発生回路１４に入力される。そして、階調電位発生回路１４は、基準電位Ｖ０〜Ｖ８に基づいて階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ１０２３を生成し、デコード回路１３に出力する。なお、階調電位発生回路１４の出力インピーダンスは、入力される制御信号１により制御される。そして、デコード回路１３は、階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ１０２３の中から、ラッチ回路１１より出力されたディジタル階調データＤ００〜Ｄ０９に対応した階調電位を出力単位ごとに選択し、ボルテージフォロワ１５の入力ｔ１〜ｔ７２０にそれぞれ出力する。制御信号２によって出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０がオンになると、データ線１６にボルテージフォロワ１５で電流増幅された階調信号（階調電位）が供給される。
次に、階調電位発生回路１４について図９を用いて説明する。図９は、データドライバＩＣ３内の階調電位発生回路１４の構成を示すブロック図である。
基準電位生成ＩＣ４０は、第１の電源線ＶＤＤ、第２の電源線ＶＣＯＭ、第３のラダー抵抗回路３０、アンプ回路３１によって構成されている。第３のラダー抵抗回路３０は、第１の電源線ＶＤＤと第２の電源線ＶＣＯＭとの電位差を分圧し、電圧Ｖａ０〜Ｖａ８を生成する直列形態の抵抗Ｒａ０〜Ｒａ９によって構成されている。第１の電源線ＶＤＤ側にＲａ９が接続され、第２の電源線ＶＣＯＭ側にＲａ０が接続されている。そして、各々の抵抗の接続点に第３のノードが設けられる。アンプ回路３１は、第３のラダー抵抗回路３０の第３のノードに接続されたアンプＡ０〜Ａ８を有する。アンプＡ０は、第３のラダー抵抗回路３０によって生成された電圧Ｖａ０が入力され、参照電圧Ｖ０として出力する。同様に、アンプＡ１〜Ａ８は、第３のラダー抵抗回路３０によって生成された電圧Ｖａ１〜Ｖａ８がそれぞれ入力され、参照電圧Ｖ１〜Ｖ８として出力する。出力されたＶ０〜Ｖ８は、基板８を介してデータドライバＩＣ３内の階調電位発生回路１４に入力される。
階調電位発生回路１４は、第１のラダー抵抗回路３２、第２のラダー抵抗回路３３、スイッチＳＷ１〜ＳＷ１６によって構成される。なお、第１のラダー抵抗回路３２、第２のラダー抵抗回路３３、及びスイッチＳＷ１〜ＳＷ１６の基本的な構成は、実施の形態１と同様である。第１のラダー抵抗回路３２は、アンプ回路３１により出力される参照電圧Ｖ０〜Ｖ８を分圧し、階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ１０２３を生成する直列形態の抵抗Ｒ１〜Ｒ１０２４によって構成されている。参照電圧Ｖ８側にＲ１０２４が接続され、参照電圧Ｖ０側にＲ１が接続されている。そして、抵抗Ｒ１〜Ｒ１０２４の接続点及びＲ１側の参照電圧Ｖ０の供給端子に第１のノードが設けられる。すなわち、抵抗Ｒ１〜Ｒ１０２４の分圧により生成される階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ１０２３がそれぞれ１０２４の第１のノードに出力される。第２のラダー抵抗回路３３は、第１のラダー抵抗回路３２が生成する１０２４の階調電位のうち、間引いた階調電位を生成する。ここでは、出力インピーダンスが高い参照電圧Ｖ０〜Ｖ８間の中間電圧付近の階調電位のみを生成する。具体的には、アンプ回路３１により出力される参照電圧Ｖ０〜Ｖ８を分圧し、特に出力インピーダンスが高い第１のノードに対応する階調電位（例えば、ＶＤＡＴＡ７６８、ＶＤＡＴＡ８３２、ＶＤＡＴＡ８９６）のみを生成する直列形態の抵抗ｒ１〜ｒ１６によって構成されている。また、この第２のラダー抵抗回路３３によって生成される階調電位は、なお、第２のラダー抵抗回路３３は第１のラダー抵抗回路３２より低い抵抗値で構成することが望ましい。つまり、抵抗ｒ１〜ｒ１６の合成抵抗は、抵抗Ｒ１〜Ｒ１０２４の合成抵抗より低い抵抗値を有する。第２のラダー抵抗回路３３は、参照電圧Ｖ８側にｒ１６が接続され、参照電圧Ｖ０側にｒ１が接続されている。そして、抵抗ｒ１〜ｒ１６の接続点に第２のノードが設けられる。また、ｒ１の参照電圧Ｖ０側にも第２のノードが設けられる。そして、階調電位ＶＤＡＴＡ０、ＶＤＡＴＡ７６８、ＶＤＡＴＡ８３２、ＶＤＡＴＡ８９６等がそれぞれ第２のノードに出力される。
スイッチＳＷ１３、１５は、第１のラダー抵抗回路３２の第１のノードと、第２のラダー抵抗回路３３の第２のノードとを接続するように設けられている。例えば、第２のラダー抵抗回路３３の抵抗ｒ１３と抵抗ｒ１４の間の第２のノードが、スイッチＳＷ１３を介して第１のラダー抵抗回路３２の抵抗Ｒ８３２と抵抗Ｒ８３３の間の第１のノードに接続される。また、図示しないスイッチＳＷ１、３、５、７、９、１１についても同様に設けられている。つまり、第２のラダー抵抗回路３３で生成される一部の階調電位に対応してスイッチＳＷ１、３、・・・、１５は設けられている。また、スイッチＳＷ１２、１４、１６は、参照電圧Ｖ０〜Ｖ８が入力される第２のラダー抵抗回路３３の第２のノードと、当該第２のノードの参照電圧Ｖ０側の抵抗ｒ１２、１４、１６との間に設けられている。例えば、抵抗ｒ１２と参照電圧Ｖ６が入力される第２のノードとの間にスイッチＳＷ１２が設けられている。また、図示しないスイッチＳＷ２、４、６、８、１０についても同様に設けられている。そして、所定の期間、これらのスイッチＳＷ１〜１６をオンすることにより、第２のラダー抵抗回路３３に電流Ｉ２が流れて活性化し、第２のラダー抵抗回路３３によって生成された階調電位を第１のラダー抵抗回路３２の第１のノードに与えられる。従って、第１のノードは常時デコード回路１３と接続され、階調電位を供給する。一方、第２のノードは、スイッチＳＷ１〜ＳＷ１６がオン期間のみ接続される。
また、図８に示されたデータドライバＩＣ３のデータ線１６とボルテージフォロワ１５の間に設けられた出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０をオフさせている間に階調電位発生回路１４のスイッチＳＷ１〜ＳＷ１６のオンオフ切り替えを行う。つまり、出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０は、階調電位発生回路１４のスイッチＳＷ１〜１６のオン／オフを切り替えている間は、データ線１６とボルテージフォロワ１５の出力端とを電気的に切り離している。ここでは、出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０がオフの間、スイッチＳＷ１〜ＳＷ１６がオンする。つまり、階調電位発生回路１４のスイッチＳＷ１〜ＳＷ１６と出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０とは、連携して動作する。なお、階調電位発生回路１４のスイッチＳＷ１〜ＳＷ１６及び出力スイッチＳＷｏｕｔ１〜ＳＷｏｕｔ７２０は、それぞれ制御信号１及び制御信号２によってオン、オフが制御されている。すなわち、これらのスイッチ素子の動作の詳細については実施の形態１と同様である。また、本実施の形態では、一例として１０ｂｉｔのデータドライバＩＣ３を説明したが、実施の形態１で説明したように、様々なｂｉｔ数のデータドライバＩＣ３にも応用することができる。ここでは、１０ｂｉｔなので、ｉ＝８、ｊ＝１０２４、ｋ＝１６の例を示している。
本実施の形態でも、前述した実施の形態１と同様の効果を得ることができる。さらに、本実施の形態では、各データドライバＩＣ３内で個々にＶ０〜Ｖ８を生成せず、各データドライバＩＣ３に共通のＶ０〜Ｖ８が供給される。なお、この共通のＶ０〜Ｖ８は、上記のように基準電位生成ＩＣ４０によって生成される。このように、共通のＶ０〜Ｖ８が与えられるため、各データドライバＩＣ３間の素子のバラツキによる影響を受けない。つまり、各データドライバＩＣ３間での電圧Ｖ０〜Ｖ８がばらつかない。これにより、各データドライバＩＣ３間での階調電位ＶＤＡＴＡ０〜ＶＤＡＴＡ１０２３のバラツキが抑制され、画質の劣化が低減される。
なお本発明において、図１及び図７に示した液晶表示装置の構成では、ゲートドライバＩＣ２、データドライバＩＣ３等をＩＣの形態で液晶パネル４に接続する例を示したが、液晶パネル４と一体で回路が構成される形態でも構わない。以上本発明を上記実施の形態に即して説明したが、本発明は上記実施の形態の構成に限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形修正を含むことは勿論である。
実施の形態１にかかる液晶表示装置の構成を示すブロック図である。 実施の形態１にかかるデータドライバＩＣの構成を示すブロック図である。 実施の形態１にかかるデコード回路の構成を示す図である。 実施の形態１にかかる階調電位発生回路の構成を示す図である。 実施の形態１にかかる階調電位発生回路のタイミングチャートである。 実施の形態１にかかる階調電位発生回路と従来の階調電位発生回路の全出力ＶＤＡＴＡ０〜ＶＤＡＴＡ６３の出力インピーダンスを示すグラフである。 実施の形態２にかかる液晶表示装置の構成を示すブロック図である。 実施の形態２にかかるデータドライバＩＣの構成を示すブロック図である。 実施の形態２にかかる階調電位発生回路の構成を示す図である。 従来のデータドライバＩＣの構成を示すブロック図である。 従来の階調電位発生回路の構成を示す回路図である。 従来の階調電位発生回路のタイミングチャートである。
符号の説明
１ タイミングコントローラＩＣ、２ ゲートドライバＩＣ、
３ データドライバＩＣ、４ 液晶パネル、５ 画素、６ 液晶素子、７ 基板、
８ 基板、９ 基板、
１０ レシーバ＆シリアルパラレル変換回路、１１ ラッチ回路、１２ シフトレジスタ回路、１３ デコード回路、１４ 階調電位発生回路、１５ ボルテージフォロワ、
１６ データ線、１７ ゲート線
２０ 第１のラダー抵抗回路、２１ 第２のラダー抵抗回路、
３０ 第３のラダー抵抗回路、３１ アンプ回路、
３２ 第１のラダー抵抗回路、３３ 第２のラダー抵抗回路、
４０ 基準電位生成ＩＣ

Claims (7)

  1. 第１及び第２の参照電圧が両端に供給され、前記第１及び第２の参照電圧を分圧したｊ個（但し、ｊは２以上の整数）の階調電位を生成し、生成した前記ｊ個の階調電位をｊ個の第１のノードに出力する第１のラダー抵抗回路と、
    前記第１のラダー抵抗回路が生成するｊ個の階調電位のうち、間引いたｋ個（但し、ｊ＞ｋ）の階調電位を生成する第２のラダー抵抗回路と、
    前記第２のラダー抵抗回路によって生成されたｋ個の階調電位を、第１の制御信号に基づいて、前記ｊ個の第１のノードのうちのｋ個に供給するｋ個のスイッチと、を備える階調電位発生回路。
  2. 前記ｊ個の階調電位は、前記第１及び第２の参照電圧の少なくとも一方を含むことを特徴とする請求項１に記載の階調電位発生回路。
  3. 前記第２のラダー抵抗回路は、前記第１のラダー抵抗回路の抵抗値よりも低い抵抗値とされることを特徴とする請求項１又は２に記載の階調電位発生回路。
  4. 前記第２のラダー抵抗回路で生成するｋ個の階調電位は、前記第１及び第２の参照電圧付近では隣り合う階調電位の電位差を大とし、前記第１及び第２の参照電圧の中間電圧付近では隣り合う階調電位の電位差を小とすることを特徴とする請求項１乃至３に記載の階調電位発生回路。
  5. 請求項１乃至４のいずれかに記載の階調電位発生回路と、
    前記階調電位発生回路によって生成されたｊ個の階調電位、及び、映像信号に対応したディジタルデータを入力し、前記ディジタルデータに対応した階調電位を選択するデコード回路と、
    前記デコード回路から出力される階調電位を増幅出力する増幅回路と、
    前記増幅回路の出力端とデータ線との間に接続され、第２の制御信号に基づいて、前記増幅回路の出力信号をデータ線に供給する出力スイッチと、を備えることを特徴とする表示装置のデータドライバ。
  6. 前記出力スイッチは、前記デコード回路において階調電位が選択される一選択期間内の第一の期間にオフとされて、前記一選択期間内の第二の期間にオンとされ、
    前記階調電位発生回路の前記第１及び第２のラダー抵抗回路間のｋ個のスイッチは、前記第一の期間内の所定期間にオンとされ、前記第二の期間はオフとされる、ことを特徴とする請求項５に記載の表示装置のデータドライバ。
  7. 請求項５又は６に記載のデータドライバを有する表示装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101901584A (zh) * 2010-07-15 2010-12-01 宿州科力电器有限公司 矿用隔爆兼本安型监控显示器
JP2017151284A (ja) * 2016-02-25 2017-08-31 セイコーエプソン株式会社 表示装置及び電子機器

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009035588A1 (en) * 2007-09-12 2009-03-19 Corning Incorporated Derivative sampled, fast settling time current driver
JP5439976B2 (ja) * 2009-03-25 2014-03-12 富士通株式会社 比較回路、アナログデジタル変換装置
JP5674594B2 (ja) 2010-08-27 2015-02-25 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
CN103745695B (zh) * 2013-12-02 2016-03-30 深圳市华星光电技术有限公司 Gamma电压驱动电路、源极驱动模块以及液晶面板
CN106384581A (zh) * 2016-11-11 2017-02-08 惠科股份有限公司 显示面板和显示器
KR102539963B1 (ko) 2018-05-03 2023-06-07 삼성전자주식회사 감마 전압 생성 회로 및 이를 포함하는 디스플레이 구동 장치
JP7446800B2 (ja) * 2019-12-06 2024-03-11 ラピスセミコンダクタ株式会社 表示ドライバ及び表示装置
CN113409732B (zh) * 2021-06-30 2022-08-02 惠州华星光电显示有限公司 驱动电路以及驱动电路的驱动方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63188196A (ja) * 1987-01-30 1988-08-03 日本電気株式会社 分割抵抗切換回路
JPH0968695A (ja) * 1995-09-01 1997-03-11 Hitachi Ltd 階調電圧生成回路および液晶表示装置
JPH11167095A (ja) * 1997-12-01 1999-06-22 Fujitsu Ltd 液晶表示装置及びこれに用いられる基準電位発生回路並びに液晶表示装置駆動方法
JP2003233355A (ja) * 2002-02-08 2003-08-22 Seiko Epson Corp 基準電圧発生回路、表示駆動回路、表示装置及び基準電圧発生方法
JP2004012944A (ja) * 2002-06-10 2004-01-15 Seiko Epson Corp 駆動回路、電気光学装置及び駆動方法
JP2005037746A (ja) * 2003-07-16 2005-02-10 Mitsubishi Electric Corp 画像表示装置
JP2005051481A (ja) * 2003-07-28 2005-02-24 Renesas Technology Corp 逐次比較型ａ／ｄコンバータ
JP2006318381A (ja) * 2005-05-16 2006-11-24 Seiko Epson Corp 電圧発生回路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3564347B2 (ja) * 1999-02-19 2004-09-08 株式会社東芝 表示装置の駆動回路及び液晶表示装置
JP4372392B2 (ja) * 2001-11-30 2009-11-25 ティーピーオー ホンコン ホールディング リミテッド 列電極駆動回路及びこれを用いた表示装置
JP4108360B2 (ja) * 2002-04-25 2008-06-25 シャープ株式会社 表示駆動装置およびそれを用いた表示装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63188196A (ja) * 1987-01-30 1988-08-03 日本電気株式会社 分割抵抗切換回路
JPH0968695A (ja) * 1995-09-01 1997-03-11 Hitachi Ltd 階調電圧生成回路および液晶表示装置
JPH11167095A (ja) * 1997-12-01 1999-06-22 Fujitsu Ltd 液晶表示装置及びこれに用いられる基準電位発生回路並びに液晶表示装置駆動方法
JP2003233355A (ja) * 2002-02-08 2003-08-22 Seiko Epson Corp 基準電圧発生回路、表示駆動回路、表示装置及び基準電圧発生方法
JP2004012944A (ja) * 2002-06-10 2004-01-15 Seiko Epson Corp 駆動回路、電気光学装置及び駆動方法
JP2005037746A (ja) * 2003-07-16 2005-02-10 Mitsubishi Electric Corp 画像表示装置
JP2005051481A (ja) * 2003-07-28 2005-02-24 Renesas Technology Corp 逐次比較型ａ／ｄコンバータ
JP2006318381A (ja) * 2005-05-16 2006-11-24 Seiko Epson Corp 電圧発生回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101901584A (zh) * 2010-07-15 2010-12-01 宿州科力电器有限公司 矿用隔爆兼本安型监控显示器
JP2017151284A (ja) * 2016-02-25 2017-08-31 セイコーエプソン株式会社 表示装置及び電子機器

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