JP5128822B2 - 表示装置 - Google Patents

Description

本発明は、特に、液晶表示装置に係わり、画像を表示した際のコントラストを向上させる表示装置に関するものである。

液晶表示装置などのアクティブマトリクス型表示装置は、薄型、高精細、低消費電力といった特徴から携帯電話機や携帯情報端末などのモバイル機器における表示装置として広く利用されている。特に、携帯電話機では高機能化が進み、ワンセグメント放送や、録画した動画の再生、ゲームを含むアプリケーションなどで動画像を使用する場面が増加した。このような動画像を表示する際に、コントラストを向上させることで、高品位な画像が得られる。

このようなコントラストの向上について、下記特許文献１には、ルックアップテーブル（以下「ＬＵＴ」という。）を用いて、コントラストを強調することが記載されている。
特開２００６−２４１７６号公報

ＬＵＴ方式で、コントラストを強調する際には、階調数に応じたＬＵＴ、例えば、階調数が２５６階調で階調データが８ビットであれば「２５６階調×８ビット＝２０４８ビット」サイズのＬＵＴが必要となりコストの増大が懸念される。

また、ＬＵＴ方式ではなく、階調電圧生成回路において、正極用と負極用の階調電圧を生成して、この階調電圧を切り替えて、液晶表示装置に出力する現行方式がある。しかし、この現行方式での階調電圧生成回路は、例えば、基準電圧を抵抗分圧することで、階調電圧を生成するため、抵抗分圧でドロップする電圧をＶｄとした場合、例えば、基準電圧をＶ０とすると、Ｖ１の階調電圧はＶ１＝Ｖ０−Ｖｄの関係となり、その他の階調電圧（Ｖ２〜Ｖ６３）においても同様な関係となる。したがって、各階調電圧（Ｖ１〜Ｖ６３）は全て異なり、いずれかの階調電圧（Ｖ１〜Ｖ６３）を同じにすることができない。

本発明は、階調電圧を生成する抵抗ラダー回路にてコントラスト特性を制御することを特徴とする。すなわち、抵抗ラダー回路にて階調電圧を生成する場合、階調間の抵抗を任意にパスして、抵抗分圧しないことで、同一電圧の階調電圧を生成する。

したがって、ＬＵＴ方式と同様のコントラスト特性を得ることができるため、抵抗ラダー回路を制御するためのパラメータを格納するために必要なレジスタ以外には、容量の大きなＬＵＴが不要となることを特徴とする。

以上、本発明によれば、ＬＵＴを使用しないで、コントラスト特性を制御できるので、低コストの表示装置が実現可能となる。また、本発明では、表示装置のサイズを問わず利用可能であるが、特に、コストや回路面積の制約が厳しい携帯電話機及び携帯情報端末などの表示装置に最適である。

以下、図面を用いて、本発明の実施例を説明する。

図１は、本実施例に係る液晶表示装置の構成図である。なお、本実施例では、６４階調で表示を行うものとする。

図１において、１００はＣＰＵ、１０１は信号線駆動回路、１０２はシステムインタフェース、１０３は制御レジスタ、１０４はタイミングコントローラ、１０５はγ調整用レジスタ、１０８は階調電圧生成回路、１１４はメモリ制御回路、１１５は表示ＲＡＭ、１１６はラッチ回路、１１７は出力制御回路、１１８は走査線駆動回路、１１９は液晶パネルである。

ここで、信号線駆動回路１０１は、いわゆる表示メモリ内蔵型のコントローラ・ドライバで以下、信号線駆動回路１０１の内部ブロックの構成と動作について説明する。

システムインタフェース１０２は、外部システムのＣＰＵ１００が出力する表示データ及び各種設定値（以下「インストラクション」という。）を受け、制御レジスタ１０３へ出力する動作を行う。ここで、インストラクションとは、信号線駆動回路１０１の内部動作を決定するための情報であり、フレーム周波数、駆動ライン数、駆動電圧等の各種パラメータを含む。

制御レジスタ１０３は、インストラクションのデータを格納し、これを各ブロックへ出力するブロックである。例えば、フレーム周波数、駆動ライン数、データ電圧切り換えタイミングに関するインストラクションは、タイミングコントローラ１０４へ出力され、階調電圧の電位に関するインストラクションはγ調整用レジスタ１０５へ出力される。なお、表示データも一旦制御レジスタ１０３に格納され、表示位置を指示するインストラクションとともに、メモリ制御回路１１４へ出力される。

メモリ制御回路１１４は、表示ＲＡＭ１１５のライト及びリード動作を行うブロックである。まず、ライト動作時には、制御レジスタ１０３から転送される表示位置のインストラクションに基づき、表示ＲＡＭ１１５のアドレスを選択する信号を出力する。これと同時に表示データを表示ＲＡＭ１１５へ転送する。この動作により、表示ＲＡＭ１１５の所定のアドレスに表示データをライトすることができる。一方、リード動作時には、表示ＲＡＭ１１５における所定のワード線群を１本ずつ順次に選択する動作を繰り返す。この動作により、選択されたワード線上の表示データを、ビット線を介して一斉にリードすることができる。なお、リードするワード線の範囲、１回の選択期間（１走査期間と等価）、選択動作の繰り返し周期（１フレーム期間と等価）等の設定は、インストラクションにて指示されるものとする。

表示ＲＡＭ１１５は、液晶パネル１１９の走査線と信号線に相当するワード線とビット線を有し、表示データのライト動作及びリード動作を行う。なお、リードされた表示データは、ラッチ回路１１６で一旦保持された後、出力制御部１１７へ出力される。

タイミングコントローラ１０４は、内蔵の発振器が生成する基準クロックに基づき、１走査期間や１フレーム期間等を指示する信号群を自己生成して出力する。

γ調整用レジスタ１０５は、正極用レジスタ１０６と負極用レジスタ１０７にて構成される。制御レジスタ１０３から入力されたインストラクションを、正極用レジスタ１０６及び負極用レジスタ１０７に保持し、階調電圧生成回路１０８へ出力する。

階調電圧生成回路１０８は、基準ラダー回路としての正極用ラダー回路１０９及び負極用ラダー回路１１０、選択回路１１１、バッファ回路１１２、階調電圧用ラダー回路１１３にて構成される。

まず、γ調整用レジスタ１０５から入力されたγ調整用信号に基づき、正極用ラダー回路１０９及び負極用ラダー回路１１０にて、基準高電圧と基準低電圧との差電圧を抵抗分圧し、１２レベルの基準電圧（以下「リファレンス電圧」という。）を生成して、選択回路１１１へ出力する。

選択回路１１１は、交流化信号に基づき正極用ラダー回路１０９及び負極用ラダー回路１１０で生成したリファレンス電圧の一方を選択し、バッファ回路１１２に出力する。バッファ回路１１２は入力されたリファレンス電圧をボルテージフォロア回路によりバッファリングし、階調電圧用ラダー回路１１３へ出力する。

階調電圧用ラダー回路１１３は、入力された１２レベルのリファレンス電圧を基に抵抗分圧し、６４レベルの階調電圧を生成し、出力制御回路１１７へ出力する。

出力制御回路１１７は、ラッチ回路１１６から入力された表示データを基に、階調電圧生成回路１０８から入力された６４レベルの階調電圧のうち１レベルを選択し、液晶パネル１１９の信号線１２１へ出力する。

走査線駆動回路１１８は、液晶パネル１１９の走査線１２０に対し、１走査期間に同期して選択状態を示す走査電圧（本実施例では“ハイ”レベル）を線順次に出力する。ここで、先頭の走査線に“ハイ”レベルを出力するタイミングは、表示ＲＡＭ１１５における先頭のワード線をリードするタイミングに同期している。

液晶パネル１１９は、信号線１２１と走査線１２０の交点に位置する各画素部にスイッチング用トランジスタ１２２が配置された、いわゆるアクティブマトリクス型と呼ばれるフラットパネルである。トランジスタ１２２のソース端子は、信号線１２１を介して出力制御回路１１７の出力に接続され、ゲート端子は、走査線１２０を介して走査線駆動回路１１８の出力に接続される。また、トランジスタ１２２のドレイン端子は、表示素子１２３に接続される。なお、表示素子１２３の対向側は、コモン電極が接続され、コモン電極へはＶｃｏｍ電圧が出力される。したがって、選択状態にある走査線１２０においては、階調電圧とＶｃｏｍ電圧との電圧差が表示素子１２３への印加電圧となる。この表示素子１２３の種類は、液晶や有機ＥＬ等が代表的であるが、電圧によって表示輝度が制御可能であれば、その他の素子を用いてもよい。

なお、本実施例では、正極時のＶｃｏｍ電位は０Ｖ、負極時のＶｃｏｍ電位を４Ｖとしているため、正極時は、階調電圧を高くすることで輝度が高く（階調電圧を低くすることで輝度が小さく）なり、負極時は、階調電圧を低くすることで輝度が高く（階調電圧を高くすることで輝度が小さく）なる。

次に、タイミングコントローラ１０４の内部ブロック構成及び動作に関し、図２（ａ）を用いて説明する。図２（ａ）において、２００はレジスタ、２０１は内部クロック生成回路、２０２はクロックカウンタ、２０３は水平同期信号生成回路、２０４は交流化信号生成回路、２０５はラインカウンタ、２０６は垂直同期信号生成回路である。

図１に示す制御レジスタ１０３から入力された１走査期間、１フレーム期間などをレジスタ２００に保持し、クロックカウンタ２０２及びラインカウンタ２０５に出力する。

内部クロック生成回路２０１は、基準動作クロックＣＬＫを生成し各回路へ出力する。各回路は、内部クロック生成回路２０１にて生成された基準クロックＣＬＫを基に動作する。

クロックカウンタ２０２は、レジスタ２００から入力された１走査期間のＣＬＫ値まで基準クロックをカウントし、クロックカウント値を水平同期信号生成回路２０３に出力する。なお、クロックカウンタ２０２のクロックカウント値は、１走査期間のＣＬＫ値を超えるか、または、入力された垂直同期信号Ｖｓｙｎｃ（本実施例では“ロー”アクティブ）の立下りエッジにてクリア（カウント値＝“０”）となる。

水平同期信号生成回路２０３は、クロックカウンタ２０２から入力されたクロックカウント値を基に水平同期信号ＣＬ１を生成し出力する。なお、水平同期信号ＣＬ１は、クロックカウント値が“０”のとき立ち上がり（本実施例では“ハイ”アクティブ）、レジスタ２００から入力された水平同期信号のアクティブ期間まで“ハイ”出力するものとする。

ラインカウンタ２０５は、水平同期信号ＣＬ１の立ち上がりに同期して、レジスタ２００から入力された１フレーム期間のライン数までカウントし、ラインカウント値を垂直同期信号生成回路２０６に出力する。なお、ラインカウンタ２０５のラインカウント値は、１フレーム期間のライン数を超えるか、または、入力された垂直同期信号Ｖｓｙｎｃの立下りエッジにてクリア（カウント値＝“０”）となる。

垂直同期信号生成回路２０６は、ラインカウンタ２０５から入力されたカウント値を基に垂直同期信号ＦＬＭを生成し出力する。なお、垂直同期信号ＦＬＭは、ラインカウント値が“０”のとき立ち上がり（本実施例では“ハイ”アクティブ）、レジスタ２００から入力された垂直同期信号のアクティブ期間まで“ハイ”出力するものとする。

交流化信号生成回路２０４は、レジスタ２００から入力された交流化信号（本実施例ではフレーム交流駆動時“０”、ライン交流駆動時“１”）により、交流化信号Ｍを生成し出力する。

次に、タイミングコントローラ１０４にて生成された信号群の動作タイミングに関し、図２（ｂ）を用いて説明する。入力された垂直同期信号Ｖｓｙｎｃに基づいて、水平同期信号ＣＬ１が生成される。水平同期信号ＣＬ１は、レジスタ２００に設定されたライン数だけアクティブにする。

交流化信号Ｍは、レジスタ２００にて設定された交流化方法に応じて“ハイ”“ロー”を繰り返し出力する。本実施例ではライン交流駆動を設定としているため、１走査期間にて“ハイ”又は“ロー”を出力することとなる。

表示ＲＡＭ１１５にて保持されている表示データは、１フレーム期間にて１フレーム分リードする。

次に、図１に示す正極用レジスタ１０６の内部ブロックの構成に関し、図３（ａ）を用いて説明する。なお、負極用レジスタ１０７の回路構成及び動作は、正極用レジスタ１０６と同様である。

図３（ａ）において、３００はノーマルγレジスタ、３０１はコントラスト強調γレジスタ、３０２は振幅レジスタ、３０３と３０５は傾きレジスタ、３０４と３０６は微調整レジスタ、３０７と３０８は選択回路である。

図１に示す制御レジスタ１０３から入力されるγレジスタ値は、振幅レジスタ値・傾きレジスタ値・微調整レジスタ値に分類され、これらのレジスタ値を階調電圧生成回路１０８に出力することで、階調電圧生成回路１０８内の正極用ラダー回路１０９及び負極用ラダー回路１１０内の可変抵抗を調整することで、階調電圧の電位を設定することができる。

なお、振幅レジスタ値は、階調電圧の振幅を調整する設定値であり、傾き調整レジスタ値は、ダイナミックレンジを大きく変えることなく階調番号−階調電圧特性の中央付近の傾きを調整するための設定値であり、微調整レジスタ値は、階調電圧レベルを微調整するための設定値である。

これらの振幅調整レジスタ値、傾きレジスタ値及び微調整レジスタ値は、ノーマルγレジスタ３００及びコントラスト強調γレジスタ３０１内の振幅レジスタ３０２、傾きレジスタ３０３と３０５、微調整レジスタ３０４と３０６に、それぞれ保持される。

なお、コントラスト強調の有無に関わらず、振幅レジスタ値はいずれの場合も同値（階調電圧の振幅は一定）のため、振幅レジスタ値は、ノーマルγレジスタ３００の振幅レジスタ３０２にのみ保持され、コントラスト強調時においても振幅レジスタ３０２に保持した振幅レジスタ値を階調電圧生成回路１０８に出力することで、回路規模の増加を抑えている。

選択回路３０７は、制御レジスタ１０３から入力されたコントラスト強調レジスタデータ（本実施例で“ハイ”時にコントラスト強調使用、“ロー”時にコントラスト強調未使用を示す。）が“ロー”の場合、ノーマルγレジスタ３００の傾きレジスタ３０３に保持した傾きレジスタ値を選択し、階調電圧生成回路１０８に出力する。また、コントラスト強調レジスタデータが“ハイ”の場合、コントラスト強調γレジスタ３０１の傾きレジスタ３０５に保持した傾きレジスタ値を選択し、階調電圧生成回路１０８に出力する。

選択回路３０８は、制御レジスタ１０３から入力されたコントラスト強調レジスタデータが“ロー”の場合、ノーマルγレジスタ３００の微調整レジスタ３０４に保持した微調整レジスタ値を選択し、階調電圧生成回路１０８に出力する。また、コントラスト強調レジスタデータが“ハイ”の場合、コントラスト強調γレジスタ３０１の微調整レジスタ３０６に保持した微調整レジスタ値を選択し、階調電圧生成回路１０８に出力する。

次に、ノーマルγレジスタ３００内の各レジスタの内部構成について、図３（ｂ）を用いて説明する。振幅レジスタ３０２は、ＶＲＰ０〜１の２個のレジスタにて構成され、この２個のレジスタＶＲＰ０〜１に保持されるレジスタ値により、階調電圧の振幅値を調整する。傾きレジスタ３０３は、ＳＲＰ０〜１の２個のレジスタにて構成され、この２個のレジスタＳＲＰ０〜１に保持されるレジスタ値により、階調番号−階調電圧特性の中央付近の傾きを調整する。微調整レジスタ３０４は、ＰＲＰ０〜９の１０個のレジスタにて構成され、この１０個のレジスタＰＲＰ０〜９に保持されるレジスタ値により、階調電圧レベルを微調整する。なお、コントラスト強調γレジスタ３０１の内部構成は、傾きレジスタ３０３及び微調整レジスタ３０４の内部構成と同様である。

次に、図１に示す正極用ラダー回路１０９の内部ブロックの構成に関し、図４を用いて説明する。図４において、４００〜４０９はスイッチ（以下「ＳＷ」という。）、４１０〜４２１は固定抵抗、４２２〜４３５は可変抵抗である。

可変抵抗４２２及び可変抵抗４３５は、振幅レジスタ３０２から入力される振幅レジスタ値ＶＲＰ０とＶＲＰ１に応じて、その抵抗値が設定される。可変抵抗４２８及び可変抵抗４２９は、傾きレジスタ３０３から入力される傾きレジスタ値ＳＲＰ０とＳＲＰ１に応じて、その抵抗値が設定される。可変抵抗４２３〜４２７及び可変抵抗４３０〜４３４は、微調整レジスタ３０４から入力される微調整レジスタ値ＰＲＰ０〜ＰＲＰ４とＰＲＰ５〜ＰＲＰ９に応じて、その抵抗値が設定される。

なお、可変抵抗４２２〜４３５の抵抗の最小値は、抵抗分圧にて階調間の電位差を生じない程度の抵抗値（理想０Ω）とする。また、ＳＷ４００〜４０９が“オン”の場合、そのオン抵抗は固定抵抗４１０〜４２０に対し十分に小さく、ＳＷ４００〜４０９が“オフ”の場合、そのオフ抵抗は、固定抵抗４１０〜４２０に対し十分に大きいものである。

コントラスト強調レジスタデータが“ロー”（コントラスト強調未使用時）の場合、全てのＳＷ４００〜４０９はオフとなり、固定抵抗４１０〜４１４及び固定抵抗４１６〜４２０に電流が流れることで、各固定抵抗の抵抗値及び各可変抵抗の抵抗値によって基準高電圧ＶＤＨが分圧され、１２レベルのリファレンス電圧Ｖ０Ｐ／Ｖ１Ｐ／Ｖ２Ｐ／Ｖ４Ｐ／Ｖ８Ｐ／Ｖ２０Ｐ／Ｖ４３Ｐ／Ｖ５５Ｐ／Ｖ５９Ｐ／Ｖ６１Ｐ／Ｖ６２Ｐ／Ｖ６３Ｐを生成する。このリファレンス電圧Ｖ０Ｐ〜Ｖ６３Ｐの電位は全て異なり、同じ電位のものはない。

なお、Ｖ０Ｐは階調番号０の正極時の電位、Ｖ１Ｐは階調番号１の正極時の電位、Ｖ２Ｐは階調番号２の正極時の電位、Ｖ４Ｐは階調番号４の正極時の電位、Ｖ８Ｐは階調番号８の正極時の電位、Ｖ２０Ｐは階調番号２０の正極時の電位、Ｖ４３Ｐは階調番号４３の正極時の電位、Ｖ５５Ｐは階調番号５５の正極時の電位、Ｖ５９Ｐは階調番号５９の正極時の電位、Ｖ６１Ｐは階調番号６１の正極時の電位、Ｖ６２Ｐは階調番号６２の正極時の電位、Ｖ６３Ｐは階調番号６３の正極時の電位である。

これら１２レベルのリファレンス電圧を図１に示すバッファ回路１１２にてバッファリングしたのちに階調電圧用ラダー回路１１３へ出力し、階調電圧用ラダー回路１１３は、１２レベルのリファレンス電圧を基に抵抗分圧し、６４階調表示時の場合は、残りの階調番号３、階調番号５〜７、階調番号９〜１９、階調番号２１〜４２、階調番号４４〜５４、階調番号５６〜５８及び階調番号６０の階調電圧を生成する。このときの階調番号−階調電圧特性は、図６（ａ）に示すようになる。

コントラスト強調レジスタデータが“ハイ”（コントラスト強調使用時）及びコントラスト強調切替レジスタデータが“ハイ”の場合、ＳＷ４００〜４０４は“オン”となり、このＳＷ４００〜４０４に電流が流れ、固定抵抗４１０〜４１４には電流は流れない。また、ＳＷ４０５〜４０９は“オフ”となるため、固定抵抗４１６〜４２０に電流が流れる。

このとき、微調整レジスタ値ＰＲＰ０〜４及び振幅レジスタ値ＶＲＰ０で、可変抵抗４２２〜４２７の抵抗値を最小値に設定した場合、基準高電圧ＶＤＨは抵抗分圧されないから、６レベルのリファレンス電圧Ｖ４３Ｐ〜Ｖ６３Ｐの電位は、基準高電圧ＶＤＨが出力されて同一電位となる。なお、他の６レベルのリファレンス電圧Ｖ０Ｐ〜Ｖ２０Ｐは、固定抵抗４１６〜４２０に電流が流れるから抵抗分圧されるため、同一電位にはならない。

次に、コントラスト強調レジスタデータが“ハイ”（コントラスト強調使用時）及びコントラスト強調切替レジスタデータが“ロー”の場合、ＳＷ４００〜４０４は“オフ”となるため固定抵抗４１０〜４１４に電流が流れる。また、ＳＷ４０５〜４０９は“オン”となるため、このＳＷ４０５〜４０９に電流が流れ、固定抵抗４１６〜４２０には電流が流れない。

このとき、微調整レジスタ値ＰＲＰ５〜９及び振幅レジスタ値ＶＲＰ１で、可変抵抗４３０〜４３５の抵抗値を最小値に設定した場合、基準高電圧ＶＤＨは抵抗分圧されないから６レベルのリファレンス電圧Ｖ０Ｐ〜Ｖ２０Ｐの電位は、基準低電圧ＧＮＤが出力されて同一電位となる。なお、他の６レベルのリファレンス電圧Ｖ６３Ｐ〜Ｖ４３Ｐは、固定抵抗４１０〜４１４に電流が流れて抵抗分圧されるため、同一電位にはならない。

以上の動作により、図６（ｂ）に示す階調番号−階調電圧特性のように、コントラスト強調切替レジスタデータが“ハイ”の場合ではＶ４３〜Ｖ６３、コントラスト強調切替レジスタデータが“ロー”の場合ではＶ０〜Ｖ２０の階調において、同一電圧を出力することが可能となる。

次に、負極用ラダー回路１１０の内部ブロックの構成に関し、図５を用いて説明する。図５において、５００〜５０９はＳＷ、５１０〜５２１は固定抵抗、５２２〜５３５は可変抵抗である。なお、固定抵抗５１０〜５２１及び可変抵抗５２２〜５３５の抵抗値は、図４に示す正極用ラダー回路１０９の固定抵抗４１０〜４２１及び可変抵抗４２２〜４３５の抵抗値と同値である。

可変抵抗５２２及び可変抵抗５３５は、γ調整用レジスタ１０５から入力される振幅レジスタ値に応じて抵抗値を設定する。可変抵抗５２８及び可変抵抗５２９は、γ調整用レジスタ１０５から入力される傾きレジスタ値に応じて抵抗値を設定する。可変抵抗５２３〜５２７及び可変抵抗５３０〜５３４は、γ調整用レジスタ１０５から入力される微調整レジスタ値に応じて抵抗値を設定する。

なお、可変抵抗５２２〜５３５の抵抗の最小値は、抵抗分圧にて階調間の電位差を生じない程度の抵抗値（理想０Ω）とする。また、ＳＷ５００〜５０９が“オン”の場合、そのオン抵抗は、固定抵抗５１０〜５２０に対し十分に小さく、ＳＷ５００〜５０９が“オフ”の場合、そのオフ抵抗は、固定抵抗５１０〜５２０に対し十分に大きいものである。

コントラスト強調レジスタデータが“ロー”（コントラスト強調未使用時）の場合、全てのＳＷ５００〜５０９はオフとなり、固定抵抗５１０〜５１４及び固定抵抗５１６〜５２０に電流が流れることで、各固定抵抗の抵抗値及び各可変抵抗の抵抗値によって基準高電圧ＶＤＨが分圧され、１２レベルのリファレンス電圧Ｖ０Ｎ／Ｖ１Ｎ／Ｖ２Ｎ／Ｖ４Ｎ／Ｖ８Ｎ／Ｖ２０Ｎ／Ｖ４３Ｎ／Ｖ５５Ｎ／Ｖ５９Ｎ／Ｖ６１Ｎ／Ｖ６２Ｎ／Ｖ６３Ｎを生成する。このリファレンス電圧Ｖ０Ｎ〜Ｖ６３Ｎの電位は全て異なり、同じ電位のものはない。

なお、Ｖ０Ｎは階調番号０の負極時の電位、Ｖ１Ｎは階調番号１の負極時の電位、Ｖ２Ｎは階調番号２の負極時の電位、Ｖ４Ｎは階調番号４の負極時の電位、Ｖ８Ｎは階調番号８の負極時の電位、Ｖ２０Ｎは階調番号２０の負極時の電位、Ｖ４３Ｎは階調番号４３の負極時の電位、Ｖ５５Ｎは階調番号５５の負極時の電位、Ｖ５９Ｎは階調番号５９の負極時の電位、Ｖ６１Ｎは階調番号６１の負極時の電位、Ｖ６２Ｎは階調番号６２の負極時の電位、Ｖ６３Ｎは階調番号６３の負極時の電位である。

これら１２レベルのリファレンス電圧を図１に示すバッファ回路１１２にてバッファリングしたのちに階調電圧用ラダー回路１１３へ出力し、階調電圧用ラダー回路１１３は、１２レベルのリファレンス電圧を基に抵抗分圧し、６４階調表示時の場合は残りの階調番号３、階調番号５〜７、階調番号９〜１９、階調番号２１〜４２、階調番号４４〜５４、階調番号５６〜５８及び階調番号６０の階調電圧を生成する。このときの階調番号−階調電圧特性は、図６（ｃ）に示すようになる。

コントラスト強調レジスタデータが“ハイ”（コントラスト強調使用時）及びコントラスト強調切替レジスタデータが“ハイ”の場合、ＳＷ５０５〜５０９は“オン”となり、このＳＷ５０５〜５０９に電流が流れ、固定抵抗５１６〜５２０には電流は流れない。また、ＳＷ５００〜５０４は“オフ”となるため、固定抵抗５１０〜５１４に電流が流れる。

このとき、微調整レジスタ値ＰＲＮ５〜９及び振幅レジスタ値ＶＲＮ１で、可変抵抗５３０〜５３５の抵抗値を最小値に設定した場合、基準高電圧ＶＤＨは抵抗分圧されないから、６レベルのリファレンス電圧Ｖ４３Ｎ〜Ｖ６３Ｎの電位は、基準低電圧ＧＮＤが出力されて同一電位となる。なお、他の６レベルのリファレンス電圧Ｖ０Ｎ〜Ｖ２０Ｎは、固定抵抗５１０〜５１４に電流が流れるから抵抗分圧されるため、同一電位にはならない。

次に、コントラスト強調レジスタデータが“ハイ”（コントラスト強調使用時）及びコントラスト強調切替レジスタデータが“ロー”の場合、ＳＷ５０５〜５０９は“オフ”となるため固定抵抗５１６〜５２０に電流が流れる。また、ＳＷ５００〜５０４は“オン”となるため、このＳＷ５００〜５０４に電流が流れ、固定抵抗５１０〜５１４には電流が流れない。

このとき、微調整レジスタ値ＰＲＮ０〜４及び振幅レジスタ値ＶＲＮ０で、可変抵抗５２２〜５２７の抵抗値を最小値に設定した場合、基準高電圧ＶＤＨは抵抗分圧されないから６レベルのリファレンス電圧Ｖ０Ｎ〜Ｖ２０Ｎの電位は、基準高電圧ＶＤＨが出力されて同一電位となる。なお、他の６レベルのリファレンス電圧Ｖ４３Ｎ〜Ｖ６３Ｎは、固定抵抗５１６〜５２０に電流が流れて抵抗分圧されるため、同一電位にはならない。

以上の動作により、図６（ｄ）に示す階調番号−階調電圧特性のように、コントラスト強調切替レジスタデータが“ハイ”の場合ではＶ４３〜Ｖ６３、コントラスト強調切替レジスタデータが“ロー”の場合ではＶ０〜Ｖ２０の階調において、同一電圧を出力することが可能となる。

以上、説明したように、本実施例によって、低階調側及び高階調側のコントラスト特性の制御を、ＬＵＴを使用しない低コストのラダー回路によって実現可能となる。

本実施例においては、正極用ラダー回路１０９及び負極用ラダー回路１１０の回路構成が実施例１と異なる。すなわち、実施例１の図４から図６を、本実施例では、図７から図９とし、コントラスト強調切替レジスタデータを省略し、この代わりに、図７において、固定抵抗４１５に並列にＳＷ７００を接続し、図８において、固定抵抗５１５に並列にＳＷ８００を接続した。この結果、図９（ｂ）（ｄ）に示すように、コントラスト特性の高階調側及び低階調側を幅広く強調することが可能となる、その他の構成は、実施例１と同様である。

まず、図７を用いて、正極用ラダー回路１０９を説明する。図７において、コントラスト強調レジスタデータが“ロー”（コントラスト強調未使用時）の場合、ＳＷ４００〜４０９とＳＷ７００はオフとなり、固定抵抗４１０〜４２０に電流が流れることで、各固定抵抗の抵抗値及び各可変抵抗の抵抗値によって基準高電圧ＶＤＨが分圧され、１２レベルのリファレンス電圧Ｖ０Ｐ／Ｖ１Ｐ／Ｖ２Ｐ／Ｖ４Ｐ／Ｖ８Ｐ／Ｖ２０Ｐ／Ｖ４３Ｐ／Ｖ５５Ｐ／Ｖ５９Ｐ／Ｖ６１Ｐ／Ｖ６２Ｐ／Ｖ６３Ｐを生成する。このリファレンス電圧Ｖ０Ｐ〜Ｖ６３Ｐの電位は全て異なり、同じ電位のものはない。

これら１２レベルのリファレンス電圧を基に、図１に示す階調電圧用ラダー回路１１３は、１２レベルのリファレンス電圧を抵抗分圧し、６４階調表示時の場合は、残りの階調番号３、階調番号５〜７、階調番号９〜１９、階調番号２１〜４２、階調番号４４〜５４、階調番号５６〜５８及び階調番号６０の階調電圧を生成する。このときの階調番号−階調電圧特性は、図９（ａ）に示すようになる。

次に、コントラスト強調レジスタデータが“ハイ”（コントラスト強調使用時）の場合、ＳＷ４００〜４０９とＳＷ７００は“オン”となり、このＳＷ４００〜４０９とＳＷ７００に電流が流れ、固定抵抗４１０〜４２０には電流は流れない。

このとき、低階調側のコントラストを強調（高階調側の電位を同一電位）するために、微調整レジスタ値ＰＲＰ０〜４、傾きレジスタ値ＳＲＰ０〜１及び振幅レジスタ値ＶＲＰ０で、可変抵抗４２２〜４２９の抵抗値を最小値に設定した場合、基準高電圧ＶＤＨは抵抗分圧されないから、７レベルのリファレンス電圧Ｖ２０Ｐ〜Ｖ６３Ｐの電位は、基準高電圧ＶＤＨが出力されて同一電位となる。なお、他の５レベルのリファレンス電圧Ｖ０Ｐ〜Ｖ８Ｐは、固定抵抗４１６〜４２０に電流が流れないが、微調整レジスタ値ＰＲＰ５〜９及び振幅レジスタ値ＶＲＰ１の設定により可変抵抗４３０〜４３５を調整することで、基準高電圧ＶＤＨが抵抗分圧されるため、同一電位にはならない。

また、コントラスト強調レジスタデータが“ハイ”（コントラスト強調使用時）の場合に、高階調側のコントラストを強調（低階調側の電位を同一電位）するために、微調整レジスタ値ＰＲＰ５〜９、傾きレジスタ値ＳＲＰ０〜１及び振幅レジスタ値ＶＲＰ１で、可変抵抗４２８〜４３５の抵抗値を最小値に設定した場合、基準高電圧ＶＤＨは抵抗分圧されないから、７レベルのリファレンス電圧Ｖ０Ｐ〜Ｖ４３Ｐの電位は、基準低電圧ＧＮＤが出力されて同一電位となる。なお、他の５レベルのリファレンス電圧Ｖ５５Ｐ〜Ｖ６３Ｐは、固定抵抗４１０〜４１４に電流が流れないが、微調整レジスタ値ＰＲＰ０〜３及び振幅レジスタ値ＶＲＰ０の設定により可変抵抗４２２〜４２６を調整することで、基準高電圧ＶＤＨが抵抗分圧されるため、同一電位にはならない。

このような動作により、図９（ｂ）に示すように、高階調側の電位を同一として低階調側のコントラストを強調したり、低階調側の電位を同一として高階調側のコントラストを強調したりすることができる。

次に、図８を用いて、負極用ラダー回路１１０を説明する。図８において、コントラスト強調レジスタデータが“ロー”（コントラスト強調未使用時）の場合、ＳＷ５００〜５０９とＳＷ８００はオフとなり、固定抵抗５１０〜５２０に電流が流れることで、各固定抵抗の抵抗値及び各可変抵抗の抵抗値によって基準高電圧ＶＤＨが分圧され、１２レベルのリファレンス電圧Ｖ０Ｎ／Ｖ１Ｎ／Ｖ２Ｎ／Ｖ４Ｎ／Ｖ８Ｎ／Ｖ２０Ｎ／Ｖ４３Ｎ／Ｖ５５Ｎ／Ｖ５９Ｎ／Ｖ６１Ｎ／Ｖ６２Ｎ／Ｖ６３Ｎを生成する。このリファレンス電圧Ｖ０Ｎ〜Ｖ６３Ｎの電位は全て異なり、同じ電位のものはない。

これら１２レベルのリファレンス電圧を基に、図１に示す階調電圧用ラダー回路１１３は、１２レベルのリファレンス電圧を抵抗分圧し、６４階調表示時の場合は、残りの階調番号３、階調番号５〜７、階調番号９〜１９、階調番号２１〜４２、階調番号４４〜５４、階調番号５６〜５８及び階調番号６０の階調電圧を生成する。このときの階調番号−階調電圧特性は、図９（ｃ）に示すようになる。

次に、コントラスト強調レジスタデータが“ハイ”（コントラスト強調使用時）の場合、ＳＷ５００〜５０９とＳＷ８００は“オン”となり、このＳＷ５００〜５０９とＳＷ８００に電流が流れ、固定抵抗５１０〜５２０には電流は流れない。

このとき、低階調側のコントラストを強調（高階調側の電位を同一電位）するために、微調整レジスタ値ＰＲＮ５〜９、傾きレジスタ値ＳＲＮ０〜１及び振幅レジスタ値ＶＲＮ１で、可変抵抗５２８〜５３５の抵抗値を最小値に設定した場合、基準高電圧ＶＤＨは抵抗分圧されないから、７レベルのリファレンス電圧Ｖ２０Ｎ〜Ｖ６３Ｎの電位は、基準低電圧ＧＮＤが出力されて同一電位となる。なお、他の５レベルのリファレンス電圧Ｖ０Ｎ〜Ｖ８Ｎは、固定抵抗５１０〜５１４に電流が流れないが、微調整レジスタ値ＰＲＰ０〜４及び振幅レジスタ値ＶＲＰ０の設定により可変抵抗４２２〜５２７を調整することで、基準高電圧ＶＤＨが抵抗分圧されるため、同一電位にはならない。

また、コントラスト強調レジスタデータが“ハイ”（コントラスト強調使用時）の場合に、高階調側のコントラストを強調（低階調側の電位を同一電位）するために、微調整レジスタ値ＰＲＮ０〜４、傾きレジスタ値ＳＲＰ０〜１及び振幅レジスタ値ＶＲＮ０で、可変抵抗５２２〜５２７の抵抗値を最小値に設定した場合、基準高電圧ＶＤＨは抵抗分圧されないから、７レベルのリファレンス電圧Ｖ０Ｎ〜Ｖ４３Ｎの電位は、基準高電圧ＶＤＨが出力されて同一電位となる。なお、他の５レベルのリファレンス電圧Ｖ５５Ｎ〜Ｖ６３Ｎは、固定抵抗５１６〜５２０に電流が流れないが、微調整レジスタ値ＰＲＮ６〜９及び振幅レジスタ値ＶＲＮ１の設定により可変抵抗５１３〜５３５を調整することで、基準高電圧ＶＤＨが抵抗分圧されるため、同一電位にはならない。

このような動作により、図９（ｄ）に示すように、高階調側の電位を同一として低階調側のコントラストを強調したり、低階調側の電位を同一として高階調側のコントラストを強調したりすることができる。

図１０は、図１に示す信号線駆動回路１０１に、γレジスタ切替回路１０００を設けた本実施例の液晶表示装置の構成図である。このγレジスタ切替回路１０００は、図１１（ａ）に示すように、最大／最小階調検出回路１１００と表示選択回路１１０１とコントラスト強調γレジスタ生成回路１１０２にて構成される。また、１フレーム期間をｎ個のフィールド期間に分割し（ｎは２以上の整数）、ｎ個のうちの少なくとも１つのフィールド期間を高階調側の電位同一とし、ｎ個のうちの少なくとも他の１つのフィールド期間を低階調側の電位同一としてもよい。これにより、輝度の低下を抑制しつつ、動画ぼやけを低減できる。

図１１（ａ）において、最大／最小階調検出回路１１００にて、１フレーム期間内の最大階調と最小階調を検出し、表示選択回路１１０１は、図１１（ｂ）に示すフローに従いコントラスト強調レジスタデータを生成して出力し、コントラスト強調γレジスタ生成回路１１０２は、図１２及び図１３に示すフローに従いコントラスト強調γレジスタデータ（２）を生成して、図１４に示す正極用レジスタ／負極用レジスタ１０６／１０７に出力することで、図１５に示すように、表示データに応じたコントラスト強調をフレーム毎に制御することができる。なお、コントラスト強調γレジスタデータ（２）は、１フレーム期間内の最大階調と最小階調にて生成したが、１フレーム期間内のヒストグラムデータにて生成してもよい。

以下、図１０から図１３を用いて、γレジスタ切替回路１０００の動作について、説明する。他の構成の動作は、図１に示すものと同様である。

γレジスタ切替回路１０００における最大／最小階調検出回路１１００は、タイミングコントローラ１０４からの垂直同期信号ＦＬＭと水平同期信号ＣＬ１を基に、表示ＲＡＭ１１５からの表示データの１フレーム期間内の最大階調と最小階調を検出し、その最大階調と最小階調を、表示選択回路１１０１とコントラスト強調γレジスタ生成回路１１０２に出力する。

表示選択回路１１０１は、検出された最大階調と最小階調が入力され、図１１（ｂ）に示すように、その最小階調が０で最大階調が６３の場合には、コントラスト強調レジスタデータを“ロー”とし、それ以外の場合には、コントラスト強調レジスタデータを“ハイ”として出力する。すなわち、表示データ中に最小階調０と最大階調６３が含まれる場合には、表示データを最小階調０から最大階調６３まで忠実に再現するために、コントラスト強調は行わない。それ以外の場合には、表示データ中の最小階調と最大階調に合わせてコントラスト強調を行う。

コントラスト強調γレジスタ生成回路１１０２は、表示選択回路１１０１から入力されるコントラスト強調レジスタデータが“ロー”の場合には、制御レジスタ１０３からのコントラスト強調γレジスタデータ（１）を、コントラスト強調γレジスタデータ（２）として、そのまま出力する。コントラスト強調レジスタデータが“ハイ”の場合には、最大／最小階調検出回路１１００から入力される最小階調と最大階調に基づいて、コントラスト強調γレジスタデータ（１）を補正して、コントラスト強調γレジスタデータ（２）として出力する。

このコントラスト強調γレジスタデータ（２）を、コントラスト強調γレジスタ生成回路１１０２で生成する動作について、図１２と図１３を用いて説明する。

まず、図１２に示すステップ１２００において、コントラスト強調γレジスタ生成回路１１０２に入力されるコントラスト強調γレジスタデータ（１）のレジスタ値を、正極用微調整レジスタＰＲＰ０〜ＰＲＰ９と負極用微調整レジスタＰＲＮ０〜ＰＲＮ９に設定して、コントラスト強調γレジスタデータ（２）として、コントラスト強調γレジスタ生成回路１１０２から出力する。次に、ステップ１２０１において、表示選択回路１１０１からコントラスト強調γレジスタ生成回路１１０２に入力されるコントラスト強調レジスタデータが“ハイ”であるか否かを判断し、“ロー”であれば、ステップ１２０２において、コントラスト強調γレジスタデータ（１）は補正されずに、コントラスト強調γレジスタデータ（２）として、そのままコントラスト強調γレジスタ生成回路１１０２から出力され、コントラスト強調は行われずに、処理が終了する。

しかし、ステップ１２０１において、コントラスト強調レジスタデータが“ハイ”である場合には、コントラスト強調を行うために、次のステップ１２０３から１２０７において、表示データ中の最大階調が４３以下であるか、５５以下であるか、５９以下であるか、６１以下であるか、６２以下であるか、順次判断する。

すなわち、ステップ１２０３において、最大階調が４３以下の場合には、ステップ１２０８において、レジスタＰＲＰ０〜ＰＲＰ４とＰＲＮ５〜ＰＲＮ９の値を０として、ステップ１２１３で図１３に示す最小階調の処理１を行う。

次のステップ１２０４において、最大階調が５５以下の場合、すなわち、表示データ中の最大諧調が４３を超え５５以下の場合には、ステップ１２０９において、レジスタＰＲＰ０〜ＰＲＰ３とＰＲＮ６〜ＰＲＮ９の値を０として、ステップ１２１３で図１３に示す最小階調の処理１を行う。

次のステップ１２０５において、最大階調が５９以下の場合、すなわち、表示データ中の最大諧調が５５を超え５９以下の場合には、ステップ１２１０において、レジスタＰＲＰ０〜ＰＲＰ２とＰＲＮ７〜ＰＲＮ９の値を０として、ステップ１２１３で図１３に示す最小階調の処理１を行う。

次のステップ１２０６において、最大階調が６１以下の場合、すなわち、表示データ中の最大諧調が５９を超え６１以下の場合には、ステップ１２１１において、レジスタＰＲＰ０〜ＰＲＰ１とＰＲＮ８〜ＰＲＮ９の値を０として、ステップ１２１３で図１３に示す最小階調の処理１を行う。

次のステップ１２０７において、最大階調が６２以下の場合、すなわち、表示データ中の最大諧調が６２の場合には、ステップ１２１２において、レジスタＰＲＰ０とＰＲＮ９の値を０として、ステップ１２１３で図１３に示す最小階調の処理１を行う。なお、ステップ１２０７において、最大諧調が６３の場合には、レジスタＰＲＰ０〜ＰＲＰ４とＰＲＮ５〜ＰＲＮ９の値を補正せずに、ステップ１２１３で図１３に示す最小階調の処理１を行う。

次に、ステップ１２１３の最小階調の処理１について、図１３を用いて説明する。ステップ１３０３から１３０７において、表示データ中の最小階調が２０以上であるか、８以上であるか、４以上であるか、２以上であるか、１以上であるか、順次判断する。

すなわち、ステップ１３０３において、最小階調が２０以上の場合には、ステップ１３０８において、レジスタＰＲＰ５〜ＰＲＰ９とＰＲＮ０〜ＰＲＮ４の値を０として、処理を終了する。

次のステップ１３０４において、最小階調が８以上の場合、すなわち、表示データ中の最小諧調が８以上２０未満の場合には、ステップ１３０９において、レジスタＰＲＰ６〜ＰＲＰ９とＰＲＮ０〜ＰＲＮ３の値を０として、処理を終了する。

次のステップ１３０５において、最小階調が４以上の場合、すなわち、表示データ中の最小諧調が４以上８未満の場合には、ステップ１３１０において、レジスタＰＲＰ７〜ＰＲＰ９とＰＲＮ０〜ＰＲＮ２の値を０として、処理を終了する。

次のステップ１３０６において、最小階調が２以上の場合、すなわち、表示データ中の最小諧調が２以上４未満の場合には、ステップ１３１１において、レジスタＰＲＰ８〜ＰＲＰ９とＰＲＮ０〜ＰＲＮ１の値を０として、処理を終了する。

次のステップ１３０７において、最小階調が１の場合、ステップ１３１２において、レジスタＰＲＰ９とＰＲＮ０の値を０として、処理を終了する。なお、ステップ１３０７において、最小諧調が０の場合には、レジスタＰＲＰ５〜ＰＲＰ９とＰＲＮ０〜ＰＲＮ４の値を補正せずに、処理を終了する。

このように、図１０及び図１１（ａ）に示すγレジスタ切替回路１０００で生成されたコントラスト強調レジスタデータとコントラスト強調γレジスタデータ（２）を図１４に示す正極用レジスタ１０６と負極用レジスタ１０７に入力する。図１４の構成と図３（ａ）の構成との違いは、図３におけるγ設定レジスタデータを、図１４においては、ノーマルγレジスタデータとコントラスト強調γレジスタデータ（２）としたことで、他の構成については、図３（ａ）と同様である。

図１５は、正極用階調電圧と負極用階調電圧の通常表示時とコントラスト強調時の特性図であって、図１５（ａ）（ｃ）は、通常表示時の正極用階調電圧と負極用階調電圧の特性図であり、図１５（ｂ）（ｄ）は、本実施例によるコントラスト強調時の正極用階調電圧と負極用階調電圧の特性図の一例である。図１５（ｂ）（ｄ）においては、表示データ中の最大階調が４３以下で、最小階調が２０以上の場合を示している。

図１６は、図１０に示す階調電圧生成回路１０８を異なる構成の階調電圧生成回路１６００とした本実施例の液晶表示装置の構成図である。その他の構成は、図１０に示すものと同様である。

図１６に示す階調電圧生成回路１６００において、基準ラダー回路１６０１〜１６０４として、１６０１は正極（１）用ラダー回路、１６０２は負極（１）用ラダー回路、１６０３は正極（２）用ラダー回路、１６０４は負極（２）用ラダー回路、１６０５は選択回路、１６０６はバッファ回路、１６０７は階調電圧用ラダー回路である。

コントラスト強調を行わない通常表示の場合、γ調整用レジスタ１０５は、正極用レジスタ１０６に保持しているレジスタ値を正極（１）用ラダー回路１６０１に、負極用レジスタ１０７に保持しているレジスタ値を負極（１）用ラダー回路１６０２に出力する。

コントラスト強調を行う場合は、γ調整用レジスタ１０５は、正極用レジスタ１０６に保持しているレジスタ値を正極（２）用ラダー回路１６０３に、負極用レジスタ１０７に保持しているレジスタ値を負極（２）用ラダー回路１６０４に出力する。

これらのラダー回路は、入力されたレジスタ値に応じたリファレンス電圧を生成し、選択回路１６０５に出力する。選択回路１６０５は、タイミングコントローラ１０４から入力される交流化信号Ｍに応じて、これらのラダー回路から入力された２種類のリファレンス電圧のうち１種類のリファレンス電圧を選択し、バッファ回路１６０６に出力する。バッファ回路１６０６は、入力されたリファレンス電圧をボルテージフォロア回路によりバッファリングし、階調電圧用ラダー回路１６０７へ出力する。階調電圧用ラダー回路１６０７は、入力されたリファレンス電圧を抵抗分圧し、６４レベルの階調電圧を生成し、出力制御回路１１７へ出力する。

以上のように、コントラスト強調を行う場合は、専用の正極（２）用ラダー回路１６０３と負極（２）用ラダー回路１６０４を設けることで、通常表示とコントラスト強調表示を頻繁に切り替える場合において、それぞれに応じてリファレンス電圧を生成する必要がないため、これまでの実施例と比較し、階調電圧の駆動能力（階調電圧変動時間の短縮）を向上することが可能となる。

なお、本実施例での正極（１）用ラダー回路１６０１、負極（１）用ラダー回路１６０２、正極（２）用ラダー回路１６０３、負極（２）用ラダー回路１６０４の回路構成は、図４に示す正極用ラダー回路１０９、図５に示す負極用ラダー回路１１０、または、図７に示す正極用ラダー回路１０９、図８に示す負極用ラダー回路１１０の回路構成を採用してもよい。

本発明に係る液晶表示装置の構成図 図１に示すタイミングコントローラの構成図及びタイミングチャート 図１に示す正極用レジスタ及びそのノーマルγレジスタの構成図 図１に示す正極用ラダー回路図 図１に示す負極用ラダー回路図 実施例１の階調番号−階調電圧特性図 実施例２正極用ラダー回路図 実施例２負極用ラダー回路図 実施例２の階調番号−階調電圧特性図 実施例３の液晶表示装置の構成図 図１０のγレジスタ切替回路図及びその表示選択回路のフローチャート 図１１（ａ）のコントラスト強調γレジスタ生成回路のフローチャート 図１１（ａ）のコントラスト強調γレジスタ生成回路のフローチャート 図１０の正極用レジスタと負極用レジスタの構成図 実施例３の階調番号−階調電圧特性図 実施例４の液晶表示装置の構成図

符号の説明

１００…ＣＰＵ、１０１…信号線駆動回路、１０２…システムインタフェース、１０３…制御レジスタ、１０４…タイミングコントローラ、１０５…γ調整用レジスタ、１０６…正極用レジスタ、１０７…負極用レジスタ、１０８…階調電圧生成回路、１０９…正極用ラダー回路、１１０…負極用ラダー回路、１１１…選択回路、１１２…バッファ回路、１１３…階調電圧用ラダー回路、１１４…メモリ制御回路、１１５…表示ＲＡＭ、１１６…ラッチ回路、１１７…出力制御回路、１１８…走査線駆動回路、１１９…液晶パネル、１２０…走査線、１２１…信号線、１２２…ＴＦＴ、１２３…表示素子、２００…レジスタ、２０１…内部クロック生成回路、２０２…クロックカウンタ、２０３…水平同期信号生成回路、２０４…交流化信号生成回路、２０５…ラインカウンタ、２０６…垂直同期信号生成回路、３００…ノーマルγレジスタ、３０１…コントラスト強調γレジスタ、３０２…振幅レジスタ、３０３、３０５…傾きレジスタ、３０４、３０６…微調整レジスタ、３０７、３０８…選択回路、４００〜４０９…ＳＷ、４１０〜４２１…固定抵抗、４２２〜４３５…可変抵抗、５００〜５０９…ＳＷ、５１０〜５２１…固定抵抗、５２２〜５３５…可変抵抗、７００、８００…ＳＷ、１０００…γレジスタ切替回路、１１００…最大／最小階調検出回路、１１０１…表示選択回路、１１０２…コントラスト強調γレジスタ生成回路、１６００…階調電圧生成回路、１６０１…正極（１）用ラダー回路、１６０２…負極（１）用ラダー回路、１６０３…正極（２）用ラダー回路、１６０４…負極（２）用ラダー回路、１６０５…選択回路、１６０６…バッファ回路、１６０７…階調電圧用ラダー回路

Claims (8)

1. 複数の画素を有する表示パネルと前記表示パネルを駆動する駆動回路とを備え、
   前記駆動回路は、入力表示データに対応する階調電圧を生成して出力するための設定値を記憶するレジスタと、前記設定値に応じて基準階調電圧を生成する基準ラダー回路と、
   前記基準階調電圧をバッファリングして出力するバッファ回路と、前記基準階調電圧に基づいて階調電圧を生成する階調電圧用ラダー回路と、前記階調電圧の中から入力表示データに対応する階調電圧を選択して出力する出力制御回路とを有し、
   前記基準ラダー回路は、可変抵抗と、前記可変抵抗に直列接続された固定抵抗と、前記固定抵抗に並列に接続されたスイッチとを備え、前記設定値に基づいて前記可変抵抗とスイッチを制御することによって、コントラスト特性を制御する表示装置において、
   前記基準ラダー回路は、
   基準高電圧源に接続した一端を有する第１の可変抵抗と、前記第１の可変抵抗に直列接続された第１の固定抵抗と、前記第１の固定抵抗と並列接続された第１のスイッチと、
   前記第１の固定抵抗と直列接続された第２の可変抵抗と、前記第２の可変抵抗に直列接続された第２の固定抵抗、および前記第２の固定抵抗と並列接続された第２のスイッチと、
   前記第２の固定抵抗と直列接続された第３の可変抵抗と、前記第３の可変抵抗に直列接続された第３の固定抵抗、および前記第３の固定抵抗と並列接続された第３のスイッチと、
   前記第３の固定抵抗と直列接続された第４の可変抵抗と、前記第４の可変抵抗に直列接続された第４の固定抵抗、および前記第４の固定抵抗と並列接続された第４のスイッチと、
   前記第４の固定抵抗と直列接続された第５の可変抵抗と、前記第５の可変抵抗に直列接続された第５の固定抵抗、および前記第５の固定抵抗と並列接続された第５のスイッチと、
   前記第５の固定抵抗と直列接続された第６の可変抵抗と、前記第６の可変抵抗に直列接続された第７の可変抵抗、および前記第７の可変抵抗と直列接続された第６の固定抵抗と、
   前記第６の固定抵抗に直列接続された第８の可変抵抗と、
   前記第８の可変抵抗と直列接続された第９の可変抵抗と、前記第９の可変抵抗に直列接続された第７の固定抵抗、および前記第７の固定抵抗と並列接続された第６のスイッチと、
   前記第７の固定抵抗と直列接続された第１０の可変抵抗と、前記第１０の可変抵抗に直列接続された第８の固定抵抗と、前記第８の固定抵抗と並列接続された第７のスイッチと、
   前記第８の固定抵抗と直列接続された第１１の可変抵抗と、前記第１１の可変抵抗に直列接続された第９の固定抵抗と、前記第９の固定抵抗と並列接続された第８のスイッチと、
   前記第９の固定抵抗と直列接続された第１２の可変抵抗と、前記第１２の可変抵抗に直列接続された第１０の固定抵抗と、前記第１０の固定抵抗と並列接続された第９のスイッチと、
   前記第１０の固定抵抗と直列接続された第１３の可変抵抗と、前記第１３の可変抵抗に直列接続された第１１の固定抵抗と、前記第１１の固定抵抗と並列接続された第１０のスイッチと、
   前記第１１の固定抵抗と直列接続された第１４の可変抵抗と、前記第１４の可変抵抗に直列接続され、基準低電圧に一端を接続した第１２の固定抵抗と、および、
   第１の基準電圧は前記第１の可変抵抗と前記第１の固定抵抗の接続点から発生され、
   第２の基準電圧は前記第２の可変抵抗と前記第２の固定抵抗の接続点から発生され、
   第３の基準電圧は前記第３の可変抵抗と前記第３の固定抵抗の接続点から発生され、
   第４の基準電圧は前記第４の可変抵抗と前記第４の固定抵抗の接続点から発生され、
   第５の基準電圧は前記第５の可変抵抗と前記第５の固定抵抗の接続点から発生され、
   第６の基準電圧は前記第６の可変抵抗と前記第７の可変抵抗の接続点から発生され、
   第７の基準電圧は前記第８の可変抵抗と前記第９の可変抵抗の接続点から発生され、
   第８の基準電圧は前記第７の固定抵抗と前記第１０の可変抵抗の接続点から発生され、
   第９の基準電圧は前記第８の固定抵抗と前記第１１の可変抵抗の接続点から発生され、
   第１０の基準電圧は前記第９の固定抵抗と前記第１２の可変抵抗の接続点から発生され、
   第１１の基準電圧は前記第１０の固定抵抗と前記第１３の可変抵抗の接続点から発生され、
   第１２の基準電圧は前記第１１の固定抵抗と前記第１４の可変抵抗の接続点から発生され、
   第１乃至第５のスイッチに第１の切り替え信号が入力され、第６乃至第１０のスイッチに第１の切り替え信号に対して反転した第２の切り替え信号が入力されることを特徴とする表示装置。
2. 複数の画素を有する表示パネルと前記表示パネルを駆動する駆動回路とを備え、
   前記駆動回路は、入力表示データに対応する階調電圧を生成して出力するための設定値を記憶するレジスタと、前記設定値に応じて基準階調電圧を生成する基準ラダー回路と、前記基準階調電圧をバッファリングして出力するバッファ回路と、前記基準階調電圧に基づいて階調電圧を生成する階調電圧用ラダー回路と、前記階調電圧の中から入力表示データに対応する階調電圧を選択して出力する出力制御回路とを有し、
   前記基準ラダー回路は、可変抵抗と、前記可変抵抗に直列接続された固定抵抗と、前記固定抵抗に並列に接続されたスイッチとを備え、前記設定値に基づいて前記可変抵抗とスイッチを制御することによって、コントラスト特性を制御する表示装置において、
   前記基準ラダー回路は、
   基準高電圧源に接続した一端を有する第１の可変抵抗と、前記第１の可変抵抗に直列接続された第１の固定抵抗と、前記第１の固定抵抗と並列接続された第１のスイッチと、
   前記第１の固定抵抗と直列接続された第２の可変抵抗と、前記第２の可変抵抗に直列接続された第２の固定抵抗、および前記第２の固定抵抗と並列接続された第２のスイッチと、
   前記第２の固定抵抗と直列接続された第３の可変抵抗と、前記第３の可変抵抗に直列接続された第３の固定抵抗、および前記第３の固定抵抗と並列接続された第３のスイッチと、
   前記第３の固定抵抗と直列接続された第４の可変抵抗と、前記第４の可変抵抗に直列接続された第４の固定抵抗、および前記第４の固定抵抗と並列接続された第４のスイッチと、
   前記第４の固定抵抗と直列接続された第５の可変抵抗と、前記第５の可変抵抗に直列接続された第５の固定抵抗、および前記第５の固定抵抗と並列接続された第５のスイッチと、
   前記第５の固定抵抗と直列接続された第６の可変抵抗と、
   前記第６の可変抵抗と直列接続された第７の可変抵抗と、前記第７の可変抵抗と直列接続された第６の固定抵抗と、前記第６の固定抵抗と並列接続された第６のスイッチと、
   前記第６の固定抵抗と直列接続された第８の可変抵抗と、
   前記第８の可変抵抗と直列接続された第９の可変抵抗と、前記第９の可変抵抗と直列接続された第７の固定抵抗と、前記第７の固定抵抗と並列接続された第７のスイッチと、
   前記第７の固定抵抗と直列接続された第１０の可変抵抗と、前記第１０の可変抵抗と直列接続された第８の固定抵抗と、前記第８の固定抵抗と並列接続された第８のスイッチと、
   前記第８の固定抵抗と直列接続された第１１の可変抵抗と、前記第１１の可変抵抗と直列接続された第９の固定抵抗と、前記第９の固定抵抗と並列接続された第９のスイッチと、
   前記第９の固定抵抗と直列接続された第１２の可変抵抗と、前記第１２の可変抵抗と直列接続された第１０の固定抵抗と、前記第１０の固定抵抗と並列接続された第１０のスイッチと、
   前記第１０の固定抵抗と直列接続された第１３の可変抵抗と、前記第１３の可変抵抗と直列接続された第１１の固定抵抗と、前記第１１の固定抵抗と並列接続された第１１のスイッチと、
   前記第１１の固定抵抗と直列接続された第１４の可変抵抗と、前記第１４の可変抵抗に直列接続され、基準低電圧に一端を接続した第１２の固定抵抗と、および、
   第１の基準電圧は前記第１の可変抵抗と前記第１の固定抵抗の接続点から発生され、
   第２の基準電圧は前記第２の可変抵抗と前記第２の固定抵抗の接続点から発生され、
   第３の基準電圧は前記第３の可変抵抗と前記第３の固定抵抗の接続点から発生され、
   第４の基準電圧は前記第４の可変抵抗と前記第４の固定抵抗の接続点から発生され、
   第５の基準電圧は前記第５の可変抵抗と前記第５の固定抵抗の接続点から発生され、
   第６の基準電圧は前記第６の可変抵抗と前記第７の可変抵抗の接続点から発生され、
   第７の基準電圧は前記第８の可変抵抗と前記第９の可変抵抗の接続点から発生され、
   第８の基準電圧は前記第７の固定抵抗と前記第１０の可変抵抗の接続点から発生され、
   第９の基準電圧は前記第８の固定抵抗と前記第１１の可変抵抗の接続点から発生され、
   第１０の基準電圧は前記第９の固定抵抗と前記第１２の可変抵抗の接続点から発生され、
   第１１の基準電圧は前記第１０の固定抵抗と前記第１３の可変抵抗の接続点から発生さ
   れ、
   第１２の基準電圧は前記第１１の固定抵抗と前記第１４の可変抵抗の接続点から発生され、第１乃至第１１のスイッチに同一の切り替え信号が入力されることを特徴とする表示装置。
3. 請求項１に記載の表示装置において、
   前記基準ラダー回路は、正極性の階調電圧を発生する正極性ラダー回路と、負極性の階調電圧を発生する負極性ラダー回路とを含むことを特徴とする表示装置。
4. 請求項１に記載の表示装置において、
   前記基準ラダー回路の可変抵抗は、前記入力表示データの最大階調値と最小階調値に従って制御されることを特徴とする表示装置。
5. 請求項１に記載の表示装置において、
   前記基準ラダー回路は、通常表示のための正極性および負極性ラダー回路と、コントラスト強調のための正極性および負極性ラダー回路を含むことを特徴とする表示装置。
6. 請求項２に記載の表示装置において、
   前記基準ラダー回路は、正極性の階調電圧を発生する正極性ラダー回路と、負極性の階調電圧を発生する負極性ラダー回路とを含むことを特徴とする表示装置。
7. 請求項２に記載の表示装置において、
   前記基準ラダー回路の可変抵抗は、前記入力表示データの最大階調値と最小階調値に従って制御されることを特徴とする表示装置。
8. 請求項２に記載の表示装置において、
   前記基準ラダー回路は、通常表示のための正極性および負極性ラダー回路と、コントラスト強調のための正極性および負極性ラダー回路を含むことを特徴とする表示装置。
   
   
   

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