KR20030011650A - 집적 회로와 집적 회로 테스트 방법 - Google Patents

집적 회로와 집적 회로 테스트 방법 Download PDF

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Abstract

ASIC(100)를 테스트하는 방법은 ASIC(100) 내부의 내장형 프로세서(110)를 이용하여 내장형 메모리(128)나 외부 메모리로부터의 테스트 루틴을 실행한다. ASIC 생산 동안, 테스트 장비에 의한 복잡한 테스트 패턴없이 테스트 루틴은 ASIC의 블록을 포괄적으로 테스트할 수 있다. 테스트 루틴은 또한 ASIC를 포함하는 시스템이나 최종 제품에서 파워 업 테스트를 실행할 수 있다. 테스트 선택과, 활성화와, 결과 출력은 ASIC의 몇몇 터미널(130)을 이용하여 구현될 수 있다.

Description

집적 회로와 집적 회로 테스트 방법{BUILT-IN-SELF-TEST USING EMBEDDED MEMORY AND PROCESSOR IN AN APPLICATION SPECIFIC INTEGRATED CIRCUIT}
애플리케이션 특정적 집적 회로(application specific integrated circuits; ASIC)는 여러 다양한 환경에서 테스트되어야만 한다. 예컨대, 개발 단계에서는, 일반적으로, ASIC는 집적 회로의 설계를 검사하고 고정하도록 철저한 테스팅과 디버깅(debugging)을 필요로 한다. 생산 단계에서는, 일반적으로, ASIC는 불량한 칩과 양질의 칩을 구분하도록 테스트되어야 한다. 이용 단계에서는, ASIC는 대개 그 집적 회로가 시스템 내에서 적절하게 기능하고 있는지 판정하도록 테스트되어야 한다.
생산 단계에서 ASIC를 테스트하는 한 가지 방법은 Agilent 83000 F330 등의 전통적 ASIC 테스터를 이용해서 ASIC의 터미널에 테스트 패턴(test pattern)을 적용하는 것이다. 테스트 패턴은 이론상 ASIC의 기능적 경로(functional pate) 전체를 테스트하고 ASIC에서 어떠한 결함이라도 발견해낼 수 있다. 철저한 테스팅에 맞는 테스트 패턴을 개발하려면 개발 노력이 매우 많이 들 수 있다. 특히, 내장형 메모리를 포함하는 여러 기능 유닛들에서 그 전체 기능 방향을 테스트하는 테스트 패턴을 개발하는 것은 곤란한 일일 수 있다. 또한, ASIC가 외부 메모리에 대한 인터페이스를 포함하는 경우, 테스트 패턴은 그 외부 메모리를 에뮬레이트(emulate)해야만 하고, 고속 외부 메모리의 타이밍을 에뮬레이트하는 테스트 패턴을 개발하는 것은, 특히, ASIC가 핀 카운트(pin count)를 줄이기 위하여 순차 인터페이스(serial interface)를 이용하는 경우, 시간 소모적일 수 있다.
철저한 테스트 패턴이 개발되었다할지라도, ASIC를 테스팅하는 동안의 복잡한 테스트 패턴 실행은 시간을 소모하게 되고, 이는 잠재적으로 ASIC의 제조 비용을 증가시키게 된다. 테스트 패턴을 보다 덜 철저하게 할수록 테스트 시간을 줄일 수 있지만, 테스트 패턴이 간단할수록 많은 결함을 놓치게 될 것이며, 이는 고객에게 배달되는 칩에서 보다 많은 결함이 발생하는 결과를 야기하게 된다.
또한, 테스터를 이용하는 ASIC 테스트에 있어서는, 그러한 테스트가 ASIC의 생산이나 개발 단계로 제한되고 일반적으로 상품이나 시스템 내에서 ASIC를 테스트하는 것이 곤란하다는 한계를 지니게 된다. 따라서, ASIC는 적어도 두 타입의 테스트를 필요로 하는바, 외부 테스터(external tester)에 의하여 구현되는 테스트와, 제품 내에서 ASIC가 수행하는 내장형 셀프 테스트(built-in-self-test; BIST)가 그것이다. 그 양자의 테스트를 개발하는 것은 이중의 노력과 비용을 필요로 한다.
BIST 테스트는, 일반적으로, 결정적인 신호 패턴(deterministic signal pattern)을 적용하여 논리 경로(logic path)를 테스트하고자 시도하는 특별한 BIST 논리를 이용하여 구현된다. 테스트되는 경로가 실제 기능 경로(actual functional path)라는 보장이 없다는 점과 테스트 논리를 생성하는 것은 대개 전문화된 설계도구를 필요로 한다는 점 때문에 철저한 테스트를 수행하는 BIST 논리의 개발은 어려운 일이다. 일단 생산되면, 그러한 논리는 대개 복잡하고, ASIC의 사이즈와 비용을 증가시키며, ASIC 성능을 감소시키는 오버헤드를 포함할 수 있다.
테스팅에 관련된 난점의 견지에서, 개발, 생산, 그리고 이용 단계 동안 ASIC를 테스트할 수 있는 보다 효율적인 테스팅 방법 및 구조가 필요로 된다.
본 발명의 일특징에 따르면, 내장형 프로세서를 구비한 ASIC는 테스트 루틴을 실행해서 ASIC의 오퍼레이션(operation)을 테스트한다. 테스트 루틴은 내장형 메모리와, 코더(coder) 및 디코더(decoder)와, 외부 장치에 대한 인터페이스 등의 회로 블록에 대하여 고속으로 기능 테스트를 수행할 수 있다. 테스트를 구현함에 있어서 테스트 루틴을 저장하는 메모리를 위한 IC 영역의 양이 소규모여야 한다. 본 발명의 일실시예에서 외부 테스트 장비는 단지 세 개의 ASIC 핀에만 관련된 간단한 테스트 패턴을 이용할 수 있다. 따라서, 복잡한 테스트 논리로 ASIC에 부담을 주지 않고서 간단한 테스트 장비만으로 신속하게 생산 단계 테스팅을 수행할 수 있다. 따라서, ASIC가 제품 내에 있는 경우 셀프 테스트에 있어서 내장형 메모리 내의 동일하거나 유사한 테스트 루틴이 이용될 수 있다.
본 발명의 일실시예는 프로세싱 코어(processing core)와 비휘발성 메모리를 포함하는 집적 회로에 관한 것으로, 비휘발성 메모리는 그 집적 회로를 테스트하기 위하여 프로세싱 코어가 실행하는 테스트 루틴을 포함한다. 집적 회로 내의 인터페이스 블록은 테스트에 관련된 신호를 처리할 수 있다. 구체적으로, 프로세싱 코어는 인터페이스 블록을 통한 제어 신호 입력에 따라서 선택된 테스트 루틴을 실행한다.
일실시예에서, 인터페이스 블록은 제 1 및 제 2 터미널을 포함한다. 프로세싱 코어는 제 1 터미널 상에서 제 1 신호를 이용하여 테스트 결과를 표시, 즉 테스트 루틴의 실행으로 집적 회로내의 결함이 검출되었는지를 표시한다. 제 2 터미널에서, 프로세싱 코어는 제 2 신호를 활성화하여 제 1 신호가 테스트 결과를 표시하는 때를 나타낸다. 제 3 터미널은 생산 단계 테스트 또는 시스템 레벨 테스트를 위한 내장형 메모리로부터 테스트 루틴을 선택할 것인지, 또는 외부 메모리로부터 다운로드(downloaded)된 펌웨어의 실행을 선택할 것인지에 관한 제어 신호를 수신할 수 있다.
집적 회로내의 기능 블록은 블록의 소프트웨어 테스팅을 촉진하는 데이터 경로를 포함할 수 있다. 예컨대, 일반적으로 외부 소스로부터 데이터 입력을 수신하는 입력 버퍼는, 프로세서가 그 입력 버퍼를 통한 데이터 흐름을 테스트하도록 입력 버퍼에 기록할 수 있게, 연결될 수 있다. 전체 데이터 스트림을 모니터하는 테스트 루틴에 대한 필요성을 줄이기 위해서, 특정 유닛에 대하여 체크 코드(check code)나 CRC 계산기(CRC calculator)가 부가되어 에러 검출을 위하여 용이하게 체크되는 코드를 제공할 수 있다. 또한, 입출력 네트워트 인터페이스로부터의 데이터 테스팅을 촉진하도록 루프-백 능력(loop-back capability)이 부가될 수 있다.
본 발명의 또 다른 실시예는 집적 회로를 위한 테스트 방법에 관한 것이다.테스트 방법은 집적 회로 내에서 내장형 프로세싱 코어를 이용하여 그 집적 회로내의 내장형 비휘발성 메모리에 저장된 테스트 루틴을 실행한다. 테스트 루틴은 외부 메모리나 기타 집적 회로의 기능 블록에 대한 철저한 테스트 등의 복잡한 테스트를 구현하고 테스트 결과를 판정하도록 테스터가 관측한 신호를 출력할 수 있다. 일반적으로, 제 1 신호는 테스트 루틴을 실행하여 집적 회로 내에서 결함을 검출하였는지 표시한다. 테스트 루틴 실행에 있어서 프로세싱 코어는 제 1 신호의 상태가 테스트 루틴이 결함을 검출하였는지 표시하는 때를 표시하는 제 2 신호를 활성화한다. 제 1 신호는 제 2 신호의 활성화 이전에 활성화되어 프로세싱 코어가 테스트 루틴을 실행하는 것을 승인 또는 신호할 수 있다. 집적 회로로부터의 하나 이상 추가 신호로 테스트 루틴 실행에서 검출한 결함의 타입과 위치를 표시할 수 있다.
집적 회로의 생산 단계 테스팅 동안, 테스터는 단지 몇몇의 핀에 관한 간단한 테스트 패턴을 가지지만 테스트 루틴 내에서 구현되는 철저한 테스트로부터 테스트 결과를 획득한다. 또한, 시스템 내부의 집적 회로를 이용하는 동안, 시스템 회로는 그 집적 회로의 테스트를 용이하게 개시하고 결과를 모니터할 수 있다.
도 1은 본 발명의 일실시예에 따라서 셀프 테스트 능력을 갖는 ASIC의 블록도,
도 2a 및 도 2b는 통과형 셀프 테스트(passed self test)와 결함형(failed) 셀프 테스트 각각을 위한 출력 신호의 타이밍을 도시하는 도면,
도 3은 본 발명에 따른, 외부 메모리 부분의 테스트 프로세스에 관한 흐름도,
도 4는 본 발명의 일실시예에 따라서 생산 단계 테스팅을 위하여 테스트 장비에 연결된 ASIC의 블록도,
도 5는 본 발명의 일실시예에 따라서 시스템 레벨 테스팅을 수행할 수 있는 시스템 내부 ASIC의 블록도.
도면의 주요 부분에 대한 부호의 설명
110 : 프로세싱 코어120 : 내부 메모리
130 : 범용 입출력 인터페이스140 : 코덱
150 : USB 인터페이스160 : 프린트 엔진 통신 유닛
170 : 비디오 DMA180 : 타이밍 회로
각 도면에 있어서, 동일한 아이템은 동일한 참조 번호로 표시한다.
본 발명의 일특징에 따르면, 내장형 프로세서를 갖춘 ASIC는 내장형 메모리 내에 테스트 루틴을 포함한다. 내장형 프로세서는 ASIC의 오퍼레이션을 테스트하기 위한 테스트 루틴을 실행한다. ASIC 생산 단계 테스트와 시스템 레벨 파워 온 셀프 테스트(system-level power-on self-test)를 위한 테스트 루틴이 이용될 수 있다. 이미 내장형 ROM을 포함하는 고도의 집적 회로에 있어서는, 이러한 셀프 테스트 기능을 위한 오버헤드 논리(overhead logic)가 미미(minimal)하다.
도 1은 본 발명의 예시적 실시예에 따른 ASIC(100)의 블록도이다. 도 1에서, ASIC(100)는 프린터를 위한 포매터(formatter)이고 최종 제품에서는 프린터와 호스트 컴퓨터간 통신에 참여할 것이다. 이 예시적 실시예는 하나의 ASIC 애플리케이션에 관한 구체적 예를 제공하도록 개시된 것이지만, 본 발명의 광범위한 특징은 임의의 집적 회로에서나 테스트 루틴을 실행하기 위한 충분한 프로세싱 파워를 갖춘 내장형 프로세서를 포함하고 있는 임의의 집적 회로 또는 ASIC에서 보다 널리 이용될 수 있다. 본 발명의 실시예는 ASIC(100)의 특정 기능 유닛을 포함하는 집적 회로로 명확히 제한되는 것은 아니다.
도 1에 도시된 바와 같이, ASIC(100)는 프로세싱 코어(110)와, 내부 메모리(120)와, 범용 입출력(general purpose input/output; GPIO) 인터페이스(130)와, 코덱(codec)(140)을 포함하는 기능 유닛과, 외부 장치 인터페이스(150)와, 프린터 엔진 통신 유닛(160)과, DMA 유닛(170)과, 타이밍 회로(180)를 포함한다. 중재형 내부 버스(arbitrated internal bus)(190)는 ASIC(100)의 여러 블록 사이에서 통신 신호를 전달한다.
프로세싱 코어(110)는 내부 메모리(120)나 외부 메모리(도시되지 않음)에 저장될 수 있는 명령을 실행한다. 임의 타입의 프로세서가 프로세서(100)에 적합할수도 있겠지만, 본 발명의 예시적 실시예에서, 프로세싱 코어(110)는 ARM7 프로세싱 코어이며, 이는 ARM Ltd.가 권리를 가지고 있다.
내부 메모리(120)는 DRAM(122)과 SRAM(124) 등의 휘발성 메모리와 ROM(126) 등의 비휘발성 메모리를 포함한다. ROM(126)은 마스크(mask) ROM(126), EPROM, 또는 EEPROM 등과 같은 비휘발성 메모리 중 임의의 타입일 수 있으며 테스트 루틴(128)을 포함(그러나 이에 제한되지는 않음)하는 펌웨어를 저장한다. 테스트 루틴(128)의 예시적 세트가 이하에서 보다 더 설명될 것인데 이는 일반적으로 오퍼레이션 내부 메모리(120)와 관련 메모리 인터페이스 회로에 대한 테스트 및 기타 기능 유닛(140,150,160,170,180)에 대한 테스트를 포함한다.
예시적 실시예에서, 인터페이스(150)는 호스트 컴퓨터와의 통신을 위한 유니버설 순차 버스(universal serial bus; USB) 인터페이스 기능을 하는 정상 모드(normal mode)에서 동작하지만, 인터페이스(150)는 또한 이하에서 개시되는 바와 같이 펌웨어를 다운로드하도록 동작할 수 있다. 이와 달리, GPIO 인터페이스(130)가 메모리 인터페이스로 이용되어 순차 EEPROM 등의 외부 메모리로부터 펌웨어를 다운로드할 수 있다. 다운로드된 펌웨어는 이하에서 더 설명되는 바와 같이 테스트 루틴(128)의 전체 또는 일부분을 대신할 수 있다. 프린트 엔진 통신 유닛(160)은 프린터에 대한 통신 인터페이스 기능을 하고, DMA(170)는 프린트 이미지를 전달하기 위하여 직접적 메모리 액세스를 실시한다. 코덱(140)은 프린트 이미지에 대한 코딩 및 디코딩 동작을 수행한다.
GPIO 인터페이스(130)는 ASIC(100)의 셀프 테스트 기능을 위한 제어 및 출력인터페이스로서 기능한다. 구체적으로, GPIO 인터페이스(130)는 3개의 신호, 즉 ASICTEST와, BISTERROR와, BISTDONE을 이용한다. 프로세싱 코어(110)는 GPIO 인터페이스(130)를 통한 입력 신호 ASICTEST를 체크하여 시스템 레벨 셀프 테스트를 실행할 것인지 ASIC 생산 단계 테스트를 실행할 것인지 판정한다. 테스트 루틴(128)은 일반적으로 시스템 레벨 테스트나 생산 단계 테스트에 대하여 별반 차이를 보이지 않을 것이다. 프로세싱 코어(110)는 BISTERROR 신호와, BISTDONE 신호를 제어하여 테스트 결과를 표시한다.
도 2a 및 도 2b는 BISTERROR 신호와 BISTDONE 신호에 대한 타이밍을 도시하는 도면인데, 본 발명의 예시적 실시예에서 각 신호는 통과형 셀프 테스트와 결함형 셀프 테스트를 각각 나타낸다.
도 2a에서, 프로세싱 코어(110)는 ASIC(100)의 리셋에 응답하여 (생산 단계 테스팅 또는 시스템 레벨의 테스팅을 위한) 테스트 코드(128)를 실행한다. 프로세싱 코어(110)는 짧은 주기(예컨대, 대략 100ns) 동안 BISTERROR 신호를 활성화하여 그 BISTERROR 신호가 제대로 동작한다는 것을 확인함으로써 시작한다. 리셋 신호의 활성화 이후 한 주기 내에 프로세싱 코어(110)가 BISTERROR 신호를 활성화하는데 실패하는 경우 외부 테스트 장비(도시되지 않음)는 결함을 검출한다. BISTERROR 신호를 비활성화한 다음, 프로세싱 코어(110)는 ASICTEST 신호와 같은 입력 제어 신호가 표시하는 테스트 루틴(128)의 일부분을 실행한다. 도 2a의 예에 있어서는, 어떠한 에러도 검출되지 않고, 테스트 루틴(128)의 실행이 끝나면 프로세싱 코어(110)가 BISTDONE 신호를 활성화한다. 생산 단계 테스트 동안의 외부 테스트 장비나 시스템 내부 테스트 동안의 시스템 회로는 BISTERROR 신호가 어떠한 에러도 없음을 표시하는 상태(예컨대, 비활성)에 있는 동안 BISTDONE 신호의 활성화에 앞서 BISTERROR 신호를 토글링(toggling)하여 통과형 셀프 테스트를 확인한다.
도 2b에서, 프로세싱 코어(110)는 BISTERROR 신호를 다시 토글링하여 BISTERROR 신호가 제대로 기능하여 입력 제어 신호에 의해서 지정되는 테스트 루틴(128) 부분을 실행한다는 것을 확인한다. 도 2b의 예에서는, 테스트 루틴(128)을 실행하여 결함을 검출하고, 프로세싱 코어(110)가 BISTERROR 신호를 재활성화하여 테스트 결함을 나타내는 BISTDONE 신호를 활성화한다. 외부 테스트 장비나 시스템 회로는 BISTERROR 신호가 에러를 표시하는 상태(예컨대, 활성)에 있는 동안 BISTDONE 신호의 활성화로부터 결함형 셀프 테스트를 확인한다. 프로세싱 코어(100)는 GPIO 인터페이스(130)로부터의 기타 출력 신호를 이용하여 결함이나 실패의 타입 및/또는 위치를 표시할 수 있다.
본 발명의 예시적 실시예에서, 테스트 루틴(128)은, 파워 업(power up) 동안 ASIC(100)이 실행하는 부트 코드(boot code)의 일부이며, 테스트 루틴(128)은 BIST, EEPROM, 그리고 셀프 테스트라고 지칭되는 세 개의 메인 부분을 포함한다. 본 발명의 예시적 실시예에서는, GPIO 인터페이스(130)를 통한 제어 신호 입력이, 프로세싱 코어(110)가 테스트 루틴(128)을 실행하는지 아니면 인터페이스(130) 또는 인터페이스(150)를 통하여 외부 메모리로부터 펌웨어를 다운로드하고자 시도하는지 제어한다. 테스트 루틴(128)이 실행되는 경우, 프로세싱 코어(110)는 테스트루틴(128)의 BIST 부분으로 시작한다.
시스템이 셋업되기 이전에 BIST 부분이 실행되어 ASIC(100)의 내부 메모리나 내부 오퍼레이팅 시스템을 이용한다. BIST 부분은, 예컨대, 광범위한 기록 및 판독 패턴을 실행하고 데이터 판독이 옳은지 입증함으로써, 내부 DRAM(122) 및 SRAM(124)을 테스트한다. 프로세싱 코어(110)는 내부 메모리 테스트에서 비롯한 에러 코드를 체크하고 에러가 검출되는 경우 BISTERROR 신호를 활성화한 다음 BISTDONE 신호를 활성화한다. ASIC(100)이 BIST 테스트를 통과하면, 테스트 루틴(128)은 외부 장치로부터 펌웨어를 다운로드하도록 인터페이스(150)에서의 메모리 제어기 이용을 인에이블한다.
본 발명의 일실시예에서, 내부 메모리의 BIST 테스트는 시스템 레벨 셀프 테스트를 위하여만 수행될 뿐 생산 단계 테스트를 위하여 수행되지는 않는다. DRAM과 같은 내부 메모리를 포함하는 ASIC에 대한 생산 단계 테스트는 어떠한 결함에 대하여 통상적 레이저 수리 동작(laser repair operation)을 인에이블하기 위하여 메모리 내부에서 그 위치를 식별하여야만 한다. 메모리 어레이에서 결함의 위치를 식별하기 위하여, 임의의 수리 가능한 결함의 메모리 어레이 내부 정확한 위치를 표시하는 추가적 출력 신호를 제공하도록 도 2a 및 도 2b에 도시된 간단한 에러 신호 타이밍이 증강될 수 있다. 그러나, 그 결과 에러 신호 출력의 복잡도가 증가하여 테스트 루틴(128)의 복잡도가 증가되어 통상적 메모리 어레이 테스트 방법은 생산 단계 테스트에 적합할 수 있다. 시스템 레벨 테스트에 있어서, 일반적으로 수리는 선택적인 것이 아니고, 테스트 루틴(128)의 메모리 테스팅으로 전체 필요한정보를 제공한다. 전술된 바와 같이, 예시적 실시예에서, ASICTEST 신호는 활성화되거나 내부 메모리의 BIST가 필요로 되는지 표시하지 않는다.
ASIC(100)이 테스트 루틴(128)의 BIST 부분에서 테스트를 통과한 다음, 프로세싱 코어(110)는 테스트 루틴(128)의 EEPROM 부분을 실행한다. 도 3은 EEPROM 부분에 구현된 프로세스(300)의 흐름도이다. 초기 결정 단계(310)에서 프로세스(300)는 GPIO 인터페이스(130)(예컨대, 핀 GPIO[13])를 통한 제어 신호 입력을 체크한다. 제어 신호가 활성화되지 않은 경우, 프로세싱 코어(110)는 테스트 루틴(128)의 셀프 테스트 부분(370)을 실행한다.
제어 신호가 활성화된 경우, 단계(320)에서 프로세싱 코어(110)는 외부 순차 EEPROM과 같은 외부 메모리를 리셋하고자 시도하고 그런 다음 (예컨대, 어떠한 외부 메모리도 연결되지 않았기 때문에) 리셋 동작이 실패한다면 셀프 테스트 루틴(370) 실행으로 점프한다. 리셋 동작이 성공적이라면, 단계(340)에서 프로세싱 코어(110)가 외부 메모리에 저장되어야 하는 식별 데이터를 판독 즉 체크하고 판정단계(350)에서 외부 메모리가 예상 정보를 포함하고 있는지, 예컨대, 제 1 워드가 xFFFF와 동일하지 않은 값을 가지고 있는지 판정한다. 외부 메모리가 예상 정보를 포함하고 있다면, 테스트 루틴(128)의 실행을 지속하는 대신에, 단계(350)에서 프로세싱 코어(110)는 내부 메모리(120)로 펌웨어를 다운로드하고 그 펌웨어를 실행한다. 외부 메모리가 예상 정보를 제공하지 않는다면, 프로세싱 코어(110)는 결정 단계(350)로부터 점프하여 테스트 루틴(128)의 셀프 테스트 부분(370)을 실행한다.
부트 프로세스 동안 외부 메모리로부터 펌웨어를 로드하는 능력은 ASIC(100)의 설계를 디버깅하는데 특화(specialized)된 테스트나 ASIC(100)을 이용하는 특정 시스템을 위하여 특화된 테스트의 구현을 촉진한다. "Point-Of-Sale Demonstration of Computer Peripherals"라는 명칭의, 본 출원인의 미국 특허 출원은 비테스팅 기능(non-testing function)(예컨대, 시스템 증명(demonstration)을 제공함)을 구현하기 위한 펌웨어 다운로드 능력의 이용을 개시하고 있으며, 본 명세서에서는 그 전체를 참조하고 있다.
테스트 루틴(128)의 셀프 테스트 부분(128)은 ASIC(100)의 주요 블록의 동작을 입증한다. 특히, 예시적 실시예에서, 테스트 루틴(128)의 셀프 테스트 부분은 인터페이스(150)와, DMA 블록(170)과, 코덱(140)을 테스트한다. 내부 메모리(120)의 추가적 테스트가 또한 수행될 수 있다.
특정한 블록의 특정한 테스트는 그 블록의 특정 기능에 의존한다. 예컨대, 코덱(140)의 경우, 프로세싱 코어(110)는 코딩이나 디코딩을 위하여 내부 메모리(120)로부터 코덱(140)으로 데이터를 전달할 수 있다. 프로세싱 코어(110)는 그런 다음 코덱(140)으로부터 출력 데이터가 ROM(126)에 저장된 코드형 또는 디코드형 데이터와 완전히 매칭되는지 판정한다.
반복적 실제 시스템 동작을 테스트하기 위하여, 테스트 루틴은 ASIC(100)에서 정상적 데이터 흐름을 에뮬레이트하고자 시도할 수 있다. 예컨대, 예시적 실시예에서 정상적 데이터 흐름은 USB 인터페이스(150)에서 입력 FIFO 버퍼로 데이터를 입력하는 것으로 시작한다. 데이터 흐름을 개시하기 위하여, 입력 FIFO 버퍼는 외부 회로로부터의 정상적 입력 경로를 포함하며, 프로세싱 코어(110)가 입력 FIFO 버퍼로 데이터를 기록할 수 있게 하는 또 다른 데이터 경로를 포함할 수 있다. 마찬가지로, 프로세싱 코어(110)는 출력 버퍼에서 데이터를 판독하여 데이터 출력을 체크할 수 있다.
데이터 흐름은 입력 FIFO 버퍼로부터 내부 메모리(120)로 진행하거나, 내부 메모리(120)로부터 코딩을 위한 코덱(140)으로 또는 다시 내부 메모리(120)로 진행하거나, 내부 메모리(120)로부터 디코딩을 위한 코덱(140)으로 또는 DMA 블록(170)으로 진행할 수 있다. 전체 시스템을 통하여 데이터가 적절히 통과하게 된다면 ASIC(100)의 동작에 대한 고도의 입증이 되는 것이다. 또한, 여러 기능 블록을 통한 데이터 흐름을 테스트하는 것은, 프로세싱 코어(110)가 에러를 검출하기 위한 흐름의 최종 단계에서 데이터를 관찰할 수 있기 때문에 별도로 각 데이터 전송 단계를 테스트할 필요성을 피할 수 있다. 에러 체킹을 더욱 촉진하기 위하여, 데이터 흐름에 있어서 마지막 기능 블록, 예컨대, DMA 블록(170) 등은 CRC 코드 계산기를 포함할 수 있어, 프로세싱 코어(110)는 전체 출력 데이터 스트림 대신에 CRC 코드만을 체크할 필요가 있다.
ASIC(100)의 기능 블록이 구현에 있어서 통상적이지만, 특정한 피쳐가 여러 기능 블록으로 구성되어 실행되는 내장형 프로세서(110) 테스트 동작을 촉진할 수 있다. 예컨대, DMA 블록(170)은 프로세싱 코어(110)가 전체 데이터 스트림을 처리할 필요없이 에러 검출을 가능하게 하는 CRC 계산을 수행하는 회로를 포함할 수 있다. USB 인터페이스(150)와 같은 입력 블록은 프로세싱 코어(110)가 입력 값을 입력 FIFO 버퍼에 기록하도록 하는 경로를 제공하여 데이터 흐름을 테스트하는 때 데이터 입력을 시뮬레이트할 수 있다. 기능 블록에서 "루프백 테스트(loopback test)" 능력을 구현하는 것은 프로세싱 코어(110)에 의하여 실행되는 테스트를 촉진할 수 있다. 그러한 테스트는 테스팅 온칩 네트워크 인터페이스에 있어서 특히 유용할 것이다.
프로세싱 코어(110)는 또한 ASIC(100)에서 이용되는 특정 클록 속도에서 ASIC(100)의 블록을 통한 데이터 흐름을 테스트하여 그 블록이 요구되는 타이밍을 만족시키는지 판정할 수 있다. 이러한 테스팅에 있어서, ASIC(100)의 클록과 리셋 핀은 ASIC(100)의 정상적 동작에 필요한 정도로 생산 단계나 시스템 레벨 테스팅 동안 구동될 수 있다. 도 4에 도시된 통상적 테스트 장비(400)는 ASIC를 전속도(full speed)로 또는 상승 속도(elevated speed)로 테스트하도록 타이밍 신호 CLK와 제어 신호 ASICTEST를 용이하게 구현하여 생산 단계 테스트 동안의 타이밍 마진(timing margin)을 개선할 수 있다.
전술한 테스트 프로세스에서, 프로세싱 코어(110)는 표명 신호(asserting signal) BISTERROR에 더하여 결함 코드 CODE를 제공할 수 있다. 결함 코드 CODE는 테스트 동안 발견되는 결함의 속성이나 그 위치를 표시할 것이다. 예컨대, 2비트 결함 코드가 표시할 수 있는 값은 검출된 결함이 내부 메모리(120) 내에 있는지, 코덱(140)내에 있는지, DMA(170) 내에 있는지, 아니면 인터페이스 블록(150) 내에 있는지 표시할 수 있다.
제품에서, ASIC(100)은 도 5에 도시된 다른 시스템 소자(500)와 연결된다.도 5의 실시예에서는, 예컨대, 외부 인터페이스(150)가 호스트 컴퓨터나 외부 메모리로의 연결을 위한 호스트 연결기(host connector)(510)로 연결되고, 프린트 엔진 통신 유닛(160)은 프린터의 프린터 연결기(printer connector)(520)로 연결된다. 클록 및 시스템 회로(540)와 선택적 외부 메모리(530)는 타이밍 회로(180)와 GPIO 인터페이스(130)로 연결된다. 시스템 레벨 테스트에 있어서, 시스템 제어(540)는 시스템 레벨 테스트를 선택하고 BISTDONE 신호와 BISTERROR 신호를 모니터하도록 ASICTEST 신호를 제어하여 ASIC(100)이 적절히 기능하는지 판정할 수 있다. 도 5에 도시된 시스템에서는, 내부 메모리(120)로부터 유래하거나, 메모리(530)로부터 다운로드된 테스트 루틴을 실행하는 경우, 프로세싱 코어(110)는 ASIC(100)와 기타 임의의 시스템 소자(500)를 테스트할 수 있다.
본 발명이 특정한 실시예를 참조하여 설명되었지만, 이는 본 발명에 있어서 하나의 애플리케이션에 대한 예일 뿐이며 본 발명을 제한하는 것으로 이해되어서는 안된다. 예컨대, 전술된 실시예가 프린터를 위한 포매터에 관한 것이지만, 본 발명의 실시예는 다른 유형의 집적 회로에 이용될 수도 있다. 개시된 실시예와는 다른 여러 변형 및 조합도 다음 청구범위에서 정의되는 본 발명의 범위 내에서 이루어질 수 있다.
본 발명에 따르면, ASIC를 테스트하는 방법은 ASIC 내부의 내장형 프로세서를 이용하여 내장형 메모리나 외부 메모리로부터의 테스트 루틴을 실행한다. ASIC생산 동안, 테스트 장비에 의한 복잡한 테스트 패턴없이 테스트 루틴은 ASIC의 블록을 포괄적으로 테스트할 수 있다. 테스트 루틴은 또한 ASIC를 포함하는 시스템이나 최종 제품에서 파워 업 테스트를 실행할 수 있다. 테스트 선택과, 활성화와, 결과 출력은 ASIC의 몇몇 터미널을 이용하여 구현될 수 있다.

Claims (10)

  1. 집적 회로(integrated circuit)로서,
    프로세싱 코어(processing core)(110)와,
    상기 집적 회로를 테스트하기 위하여 상기 프로세싱 코어가 실행하는 테스트 루틴(test routine)(128)을 포함하는 내부 메모리(internal memory)(120)와,
    상기 테스트 루틴으로부터의 테스트 결과(test result)를 표시하는 제 1 출력 신호의 활성화(activation)를 허용하기 위하여 상기 프로세싱 코어에 연결된 인터페이스(interface)(130)를 포함하는
    집적 회로.
  2. 제 1 항에 있어서,
    상기 프로세서는 상기 제 1 신호가 제대로 동작하는지 증명(verify)하는 제 1 출력을 토글(toggle)하는
    집적 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 프로세싱 코어는 상기 집적 회로의 생산 단계 테스트(production test)동안 내부 메모리로부터의 테스트 루틴을 실행하는
    집적 회로.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 내부 메모리는 상기 집적 회로의 생산 단계 테스트 동안 실행하는 제 1 테스트 루틴 세트와 상기 집적 회로의 제품 내 테스트(in-product test) 동안 실행하는 제 2 테스트 루틴 세트를 포함하는
    집적 회로.
  5. 제 4 항에 있어서,
    상기 집적 회로로 입력되는 제어 신호(control signal)는 상기 제 1 및 제 2 루틴 세트 중 어느 것이 실행될 것인지 제어하는
    집적 회로.
  6. 집적 회로에 대한 테스트 방법으로서,
    상기 집적 회로(100) 내부의 프로세싱 코어(110)를 이용하여 상기 집적 회로 내에 저장된 테스트 루틴(128)을 실행하는 단계와,
    상기 프로세싱 코어가 상기 테스트 루틴을 실행한 결과로서 상기 집적 회로로부터 출력된 제 1 신호- 상기 제 1 신호는 상기 테스트 루틴의 실행으로 상기 집적 회로 내에서 결함이 검출되었는지 여부를 표시함 -를 관찰하는 단계를 포함하는
    집적 회로 테스트 방법.
  7. 제 6 항에 있어서,
    상기 집적 회로로부터 하나 이상의 추가 신호(additional signal)를 관측하는 단계를 더 포함하되,
    상기 프로세싱 코어는 상기 추가 신호를 제어하여 테스트 루틴 실행으로 검출된 결함의 타입을 표시하는
    집적 회로 테스트 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 집적 회로로부터 출력되는 제 2 신호를 관찰하는 단계를 더 포함하되,
    상기 테스트 루틴 실행에 있어서 상기 프로세싱 코어는 상기 제 2 신호를 활성화하여 상기 제 1 신호의 상태가 상기 테스트 루틴 실행으로 테스트 결함이 검출되었는지 표시하는 때를 표시하는
    집적 회로 테스트 방법.
  9. 제 8 항에 있어서,
    상기 제 2 신호의 활성화 이전에 상기 제 1 신호를 활성화하여 상기 제 1 신호가 제대로 동작하는지 증명하는 단계를 더 포함하는
    집적 회로 테스트 방법.
  10. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 집적 회로로 제어 신호를 인가하는 단계와,
    상기 제어 신호에 따라서 상기 테스트 루틴을 선택하는 단계를 더 포함하되,
    상기 제어 신호는 제 1 상태- 상기 제 1 상태는 선택된 상기 테스트 루틴이 상기 집적 회로의 생산 단계 테스트를 구현하는 상태임 -를 포함하고,
    상기 제어 신호는 제 2 상태- 상기 제 2 상태는 선택된 상기 테스트 루틴이 상기 집적 회로의 시스템 레벨 테스트를 구현하는 상태임 -를 포함하는
    집적 회로 테스트 방법.
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