JP2003114260A - Asicの埋め込みメモリ及びプロセッサを用いた内蔵自己テスト法 - Google Patents
Asicの埋め込みメモリ及びプロセッサを用いた内蔵自己テスト法Info
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Abstract
換方法および装置の提供 【解決手段】ASIC(100)のテスト方法であっ
て、ASIC内の組込みプロセッサ(110)を用い
て、組込みメモリ(120)または外部メモリ中のテス
トルーチン(128)を実行する。ASIC製造中に、
テストルーチンは、試験装置から複雑なテストパターン
の供給を受ける事なく、ASICブロックの幅広いテス
トが可能である。そのテストルーチンは、そのASIC
を含むシステムや最終製品において高機能な試験を実施
可能である。テストの選択、活性化、結果出力は、AS
ICの幾つかの端子を用いて提供される。
Description
ストは様々な環境条件下で実施されなければならない。
例えば、開発段階においてはASICの設計を検証又は
修正する為にテスト及びデバッグを徹底的に実施するこ
とが必要である。また、製造段階においては、良品と不
良品を選別する為のASICテストを実施しなければな
らない。更に使用段階においてはシステム中でASIC
が適正に作動しているかを検証するテストがしばしば行
われる。
は、Agilent83000F330のような従来型
のASICテスタを用いてテストパターンをASICの
端子へと印加するものである。テストパターンとして
は、出来ればASICの機能経路の全てを作動させ、A
SIC中のあらゆる欠陥を発見出来るものが望ましい。
完全なテストを実施する為のテストパターンを開発する
には大きな労力が必要である。特に埋め込みメモリを含
む多機能ユニット中の全機能経路を作動させることが出
来るテストパターンの開発は、難しい場合もある。更
に、ASICが外部メモリへのインターフェースを含む
場合、テストパターンはその外部メモリをエミュレート
出来なければならず、そして高速な外部メモリのタイミ
ングをエミュレートするテストパターンの開発は、特に
そのASICがピンカウントを抑制する為にシリアルイ
ンターフェースを使用している場合、長い時間を要する
ことになる。
ても、ASICテストにおいてこの複雑なテストパター
ンを走らせるには時間がかかることが多く、ASICの
製造コストを増大させる可能性がある。網羅性を下げた
テストパターンを使用すれば時間は短縮できるが、単純
なテストパターンでは同等数の欠陥を見出すことは望め
ず、顧客に出荷されてしまう不良品が増大することにな
る。
更なる制約は、そのようなテスタがASICの製造及び
開発段階でのテスト用に限定されたものであり、総じて
市販される製品又はシステムレベルでのASICテスト
には実用的ではない点である。従って、ASICは少な
くとも2種類のテストを要する。1つは外部テスタによ
り実施するテストであり、もう1つはASICが製品中
で実施する内蔵自己テスト(BIST)である。両方の
テストを開発する為、要する労力と費用も倍増すること
になるのである。
せることを意図して確定的信号パターンを印加する特殊
なBISTロジックを用いて実施される。作動させる経
路が実際の機能経路かどうかの保証がないこと、そして
テストロジックの作成は特殊な設計ツールを要する場合
が多いことから、網羅的テストを実行するBISTロジ
ックの開発は困難である。作成できた場合でも、このよ
うなロジックは複雑なものが多く、ASICのサイズ及
びコストを増大させ、ASICの性能を低下させるオー
バーヘッドともなりかねない。
らの問題から、開発、製造及び使用段階のASICテス
トにおいて、より効率的なテスト方法及び構造が望まれ
ているのである。
ば、埋め込みプロセッサを含むASICがその動作を試
験する為のテストルーチンを実行する。テストルーチン
は埋め込みメモリ、符号器・復号器及び外部装置へのイ
ンターフェース等のような回路ブロックに対し、実動作
速度(アット・スピード)で機能テストを実施すること
が出来る。このテストを実現する為に、テストルーチン
を格納するメモリに付随した小さなIC領域を使用す
る。外部試験装置は、本発明の一実施例においてはAS
ICの3本のピンのみに対応する単純なテストパターン
を使用することが出来る。従って、製造テストはASI
Cに複雑なテストロジックで負荷をかけることなく単純
な試験装置を用いて迅速に実施することが出来る。更
に、ASICが製品中にある場合、埋め込みメモリ中の
同一又は同様のテストルーチンを自己テストにおいて使
用することが出来る。
集積回路は、処理コアと、集積回路を処理コアが試験す
る為に実行するテストルーチンを格納する不揮発性メモ
リを含んでいる。集積回路中のインターフェースブロッ
クはテストに関連する信号を取り扱うことが出来る。よ
り具体的に説明すると、インターフェースブロックを介
して入力された制御信号に基づいてテストルーチンが選
択され、このテストルーチンを処理コアが実行するので
ある。
ロックは第一及び第二の端子を含む。処理コアは第一の
端子上で第一の信号を用いて試験結果を表示する(例え
ばテストルーチンの実施によりその集積回路中に欠陥が
検出されたかどうかを表示する)。第二の端子上では、
処理コアは第一の信号が試験結果を表示したことを示す
為に第二の信号を有効化する。第三の端子は、製造テス
ト用又はシステムレベルテスト用にテストルーチンを選
択する為の、或いは外部メモリからダウンロードされた
ファームウェアの実行を選択する為の制御信号を受信す
ることが出来る。
ソフトウェアテストを助けるデータ経路が含まれる場合
もある。例えば、入力バッファ中を流れるデータフロー
のテストを実施する為に、通常は外部ソースからデータ
入力を受ける入力バッファにプロセッサが書き込みを行
えるような接続を作ることが出来る。データストリーム
全体のモニタに要するテストルーチンを減らす為には、
特定のユニットにチェックコード又はCRC計算機を追
加し、チェックすることで容易にエラーを検出出来るコ
ードを設けても良い。更にネットワークインターフェー
スを出入りするデータのテストを容易化する為にループ
バック機能を付加することも出来る。
である。本テスト法は、集積回路中の埋め込みプロセッ
サを用い、その集積回路中の埋め込み不揮発性メモリに
格納されるテストルーチンを実行するというものであ
る。テストルーチンは、内部メモリや集積回路の他の機
能ブロックに実施する網羅的テストのような複雑なテス
トを実施し、テスト結果を判定する為にテスタが監視す
る信号を出力することが出来る。通常は、第一の信号が
テストルーチンの実行により集積回路中に不良が検出さ
れたかどうかを表示する。テストルーチンを実行中の処
理コアは、第一の信号がテストルーチンによる不良検出
の有無を表示している状態にあることを示す第二の信号
を有効化することが出来る。更に集積回路から1つ以上
の追加信号を出力することにより、実行中のテストルー
チンが検出した不良の種類又は位置を表示することも出
来る。
間、わずかな数のピンを対象とした単純なテストパター
ンを用いるのみであるが、しかしテストルーチンにより
実行される網羅的テストの結果は取得するのである。更
に、システム内で集積回路が使用されている間も、シス
テムの回路は集積回路の試験を容易に実施することが出
来、また、その結果をモニタすることが出来る。
みプロセッサを持つASICは埋め込みメモリ中にテス
トルーチンを含んでいる。埋め込みプロセッサはテスト
ルーチンを実行してASICの動作をテストする。テス
トルーチンは製造テスト及びシステムレベルの電源投入
自己テストに用いることが出来る。埋め込みROMを既
に含む高集積回路の場合、これらの自己テスト機能のオ
ーバーヘッドロジックは最小限で済む。
IC100のブロック図である。図1においては、AS
IC100はプリンタ用のフォーマッタであり、最終的
な製品中においてはプリンタ−ホストコンピュータ間
(図示せず)の通信に関連した機能を提供する。本実施
例はASICの一具体例を説明する為に記載している
が、本発明の広義における態様は、テストルーチンを実
行するに充分な処理能力を持つ埋め込みプロセッサを含
むものであれば、より広い範囲のあらゆる集積回路又は
ASICにも適用可能である。本発明の実施例は、AS
IC100の特定の機能ユニットを含む集積回路だけに
限られたものでないことは言うまでもない。
理コア110、内部メモリ120、汎用入出力(GPI
O)インターフェース130、そしてコーデック14
0、外部装置インターフェース150、プリントエンジ
ン通信ユニット160、DMAユニット170及びタイ
ミング回路180を含む機能ユニットを含んでいる。調
停バス190はASIC100の様々なブロック間で通
信信号を搬送する。
部メモリ(図示せず)に格納することが出来る命令を実
行する。プロセッサ100としてはいずれの種類のプロ
セッサも適合するが、本発明の実施例においては、処理
コア110はARM社からのライセンスにより使用可能
なARM7処理コアである。
RAM124等の揮発性メモリ及びROM126等の不
揮発性メモリを含む。ROM126は、マスクROM、
EPROM又はEEPROMのようないずれの種類の不
揮発性メモリでも良く、このメモリにはテストルーチン
128を含むがこれに限られないファームウェアが格納
される。テストルーチン群128の一具体例については
更に後述するが、通常は内部メモリ120と対応メモリ
インターフェース回路の動作テスト及び他の機能ユニッ
ト140、150、160、170、180のテストを
含んでいる。
50は通常モードにおいてはホストコンピュータと通信
を行う為のUSBインターフェースを実現するものであ
るが、インターフェース150は更に以下に説明するよ
うにファームウェアのダウンロードも実行出来る。かわ
りに、GPIOインターフェース130はシリアルEE
PROM等の外部メモリからファームウェアをダウンロ
ードする為のメモリインターフェースとして使用しても
良い。ダウンロードされたファームウェアは後述するよ
うにテストルーチン128の全て又は一部を置き換える
ことが出来る。プリントエンジン通信ユニット160は
プリンタへの通信インターフェースを提供するものであ
り、DMA170はプリント画像伝送用のダイレクトメ
モリアクセスを実現するものである。コーデック140
はプリント画像の符号化・復号化処理を実行する。
C100の自己テスト機能の為の制御及び出力インター
フェースを提供する。具体的には、GPIOインターフ
ェース130は3つの信号、ASICTEST、BIS
TERROR、及びBISTDONEを利用する。処理
コア110はGPIOインターフェース130を介して
受けた入力信号ASICTESTを確認することによ
り、システムレベルの自己テストを実施するのか、或い
はASIC製造テストを実施するのかを決定する。通
常、テストルーチン128はシステムレベルテストと製
造テストとの間で若干異なる。処理コア110はBIS
TERROR信号及びBISTDONE信号を制御して
テスト結果を表示する。
信号及びBISTDONE信号のタイミング図であり、
本発明の本実施例において合格した自己テスト及び不合
格となった自己テストをそれぞれに表したものである。
IC100のリセットに反応してテストコード128
(製造テスト又はシステムレベルテスト)を実行してい
る。処理コア110は先ず、BISTERROR信号を
短期間(例えば約100ns)有効化してBISTER
ROR信号が機能することを証明する。外部試験装置
(図示せず)は、リセット信号が有効化された後、処理
コア110がある期間内にBISTERROR信号の有
効化を行わなかった場合、不良を検出する。処理コア1
10は、BISTERROR信号を無効化した後、AS
ICTEST信号のような制御信号が指定するテストル
ーチン128の一部を実行する。図2Aの例において
は、エラーは検出されておらず、処理コア110はテス
トルーチン128の実行が完了した時点でBISTDO
NE信号を有効化している。製造テスト中の外部試験装
置、又はシステムテスト中のシステム回路は、BIST
ERROR信号が切り替わり、これに続いてBISTE
RROR信号がエラー非表示状態(例えば無効状態)に
ある間にBISTDONE信号が有効化されたことを受
け、自己テストの合格を判定するものである。
STERROR信号を切り換えることによりBISTE
RROR信号が機能することを証明し、その後入力制御
信号により指定されるテストルーチン128の一部を実
行する。図2Bの例においては、テストルーチン128
は不良を検出しており、処理コア110はBISTER
ROR信号を再度有効化させた後にBISTDONE信
号を有効化してテスト不良を検出したことを表示してい
る。外部試験装置又はシステム回路は、BISTERR
OR信号がエラー表示状態(例えば有効状態)にある間
にBISTDONE信号が有効化されたことを受け、自
己テストの不合格を判定する。処理コア100は更に、
GPIOインターフェース130からの他の出力信号を
用いて欠陥又は不良の種類及び(又は)位置を表示する
ことが出来る。
チン128はASIC100が電源投入時に実行するブ
ートコードの一部であり、本願明細書においては「BI
ST」、「EEPROM」及び「自己テスト」と呼ばれ
る3つの主要部分を含んでいる。本発明の本実施例にお
いては、GPIOインターフェース130を介して受け
る制御信号は、処理コア110にテストルーチン128
を実行させるのか、或いはインターフェース130又は
150を介して外部メモリからファームウェアをダウン
ロードさせるのかについて制御するものである。テスト
ルーチン128を実行する場合、処理コア110はテス
トルーチン128のBIST部分から開始する。
はASIC100の内部オペレーティングシステムを使
用する設定となる前に実行される。BIST部分は大量
の書き込み及び読み出しパターンを実行し、そして読み
出されたデータが正しいかどうかを検証することによ
り、例えば内部DRAM122及びSRAM124をテ
ストするものである。処理コア110は内部メモリテス
トから得られたエラーコードをチェックし、エラーが検
出された場合にはBISTERROR信号を有効化した
後にBISTDONEを有効化する。ASIC100が
BISTテストを合格した場合、テストルーチン128
は外部装置からファームウェアをダウンロードする為に
インターフェース150中のメモリコントローラを有効
化する。
のBISTテストは、システムレベルでの自己テストの
みに適用され、製造テストにおいては実施されない。D
RAM等の内部メモリを含むASICの製造テストで
は、従来のレーザー修復処理を可能とする為にメモリ中
の欠陥位置を特定出来なければならない場合が多い。メ
モリアレイ中の欠陥位置を特定するには、図2A及び図
2Bに示した単純なエラー信号タイミングを補強し、メ
モリアレイ中の全ての再現可能な欠陥の正確な位置を示
す更なる出力信号が提供されるようにすれば良い。しか
しながら、このようにエラー信号の出力を複雑化してし
まうと、テストルーチン128もより複雑なものとなら
ざるを得ない為、製造テストには従来のメモリアレイ試
験方法が適している。システムレベルでのテストの場
合、通常は修復という選択肢は無く、そしてそのテスト
ルーチン128をテストするメモリが必要な情報の全て
を提供する。先にも述べたように、本実施例において
は、内部メモリのBISTが必要であるかどうかは、A
SICTEST信号の有効状態又は無効状態により表示
される。
BIST部分のテストに合格した後、処理コア110は
テストルーチン128のEEPROM部分を実行する。
図3は、EEPROM部分において実行される処理30
0のフローチャートである。処理300の最初の判定ス
テップ310では、GPIOインターフェース130
(例えばピンGPIO[13])を介して受けた制御信
号入力がチェックされる。制御信号が無効状態にある場
合、処理コア110はテストルーチン128の自己テス
ト部分を実行する(ステップ370)。
110はステップ320において外部シリアルEEPR
OM等のような外部メモリのリセットを試み、そしてリ
セット処理が実行できなかった場合(例えば外部メモリ
が接続されていない場合等)は自己テストルーチンの実
行ステップ370へとジャンプする。リセット処理が実
行できた場合、処理コア110はステップ340におい
て外部メモリに格納されているべき識別データの読み出
し又はチェックを行い、その後判定ステップ350にお
いて、外部メモリが期待される情報(例えば最初のワー
ドがxFFFFとは異なる値を持っている等)を持って
いるかどうかを判定する。外部メモリが期待される情報
を含む場合、処理コア110はステップ350において
ファームウェアを内部メモリ120へとダウンロード
し、テストルーチン128を続行するかわりにそのファ
ームウェアを実行する。外部メモリが期待される情報を
提供しない場合、処理コア110は判定ステップ350
からテストルーチン128の自己テスト部分を実行する
ステップ370へとジャンプする。
リからロードする機能により、ASIC100の設計デ
バッグに特化したテストやASIC100を使用した特
定のシステムに特化したテストの実施が容易になる。共
同所有される米国特許出願“Point−Of−Sal
e Demonstration of Comput
er Peripherals”においては、ファーム
ウェアダウンロード機能を利用した非テスト機能の実施
(例えばシステムのデモを行う等)について記載されて
いるが、この特許出願はこの参照によりその全てを本願
に含むものである。
は、ASIC100の主要ブロックの動作を検証するも
のである。具体的に説明すると、本実施例では、テスト
ルーチン128の自己テスト部分はインターフェース1
50、DMAブロック170及びコーデック140をテ
ストする。更に内部メモリ120のテストを実施するこ
とも出来る。
ロックの特定の機能により異なる。例えば、コーデック
140の場合、処理コア110は符号化又は復号化処理
の為にデータを内部メモリ120からコーデック140
へと送る。その後処理コア110は、コーデック140
からの出力データがROM126に記憶される符号化、
又は復号化されたデータと適正に一致するかどうかを判
定する。
施する為に、テストルーチンはASIC100における
通常のデータフローのエミュレーションを試みることが
出来る。例えば、本実施例においては、通常のデータフ
ローはUSBインターフェース150の入力FIFOバ
ッファへと入力があった時点で開始するものである。入
力FIFOバッファには、外部回路からの通常入力経
路、そして処理コア110がデータフローを開始する為
に入力FIFOバッファへとデータを書き込むことが出
来る代替経路を設けることが出来る。同様に、処理コア
110はデータ出力をチェックする為に出力バッファか
らデータを読み出すことも出来る。
内部メモリ120、そして内部メモリ120からコーデ
ック140へと進み、ここで符号化され、内部メモリ1
20へと返される。そして内部メモリ120から復号化
の為にコーデック140、又はDMAブロック170へ
と進む。システム全体の適正なデータ経路により、AS
IC100の動作の高度な検証が実施されるのである。
更に、複数の機能ブロックを通るデータフローにより、
処理コア110はフローの最終段でデータをモニタして
エラーを検出することが出来る為、各データ伝送ステッ
プを個々にテストする必要がない。エラーチェックを更
に容易化する為に、データフローの最後の機能ブロック
(例えばDMAブロック170)にCRCコード計算機
を設け、処理コア110によるチェックが出力データス
トリーム全体に対してではなく、CRCコードに対して
のみ実施されるようにしても良い。
に実現することが出来るが、埋め込みプロセッサ110
が実行するテスト処理を容易化する為に各種機能ブロッ
クには特定の特徴を組み込むことが出来る。例えば、D
MAブロック170にCRC計算を実施する回路を設け
ることにより、処理コア110はデータストリーム全体
のモニタを実施する必要なくエラーを検出することが出
来る。USBインターフェース150のような入力ブロ
ックは、データフローテストにおいてデータをシミュレ
ーションする為に処理コア110が入力値を入力FIF
Oバッファへと書き込むことが出来る経路を提供する。
この機能ブロックにおいてループバックテスト機能を実
現することにより、処理コア110の実行するテストが
容易化される。これらのようなテストは、オンチップネ
ットワークインターフェースの試験において有用であ
る。
使用される特定のクロック速度でASIC100のブロ
ック中を流れるデータフローをテストし、これらのブロ
ックが要求されるタイミングに一致しているかどうかを
判定する。このテストの場合、製造テスト又はシステム
レベルテストの間、ASIC100のクロック及びリセ
ットピンがそのASIC100の通常動作に必要な方式
で駆動される。図4に示した従来型の試験装置400
は、ASICを試験して例えば製造テスト中のタイミン
グマージンを得る為に、ASICの最高速度又はより速
い速度でタイミング信号CLK及び制御信号ASICT
ESTを生成することが出来る。
110はBISTERROR信号を有効化することに加
え、不良コードCODEを供給することも出来る。不良
コードCODEはテスト中に見つかった不良の性質又は
位置を示すものである。例えば、2ビット値の不良コー
ドは検出された不良が内部メモリ120、コーデック1
40、DMAブロック170、及びインターフェースブ
ロック150のうち、どれに位置するのかを表示するこ
とが出来る。
00は図5に示したように他のシステム部品500へと
接続している。例えば図5の実施例において言えば、外
部インターフェース150はホストコネクタ510へと
接続することでホストコンピュータ又は外部メモリと繋
がっている。プリントエンジン通信ブロック160はプ
リンタのプリンタコネクタ520へと接続している。ク
ロック及びシステム制御回路540、そしてオプション
の外部メモリ530はタイミング回路180及びGPI
Oインターフェース130へと接続している。システム
レベルテストの場合、システム制御回路540がASI
CTESTを制御してシステムレベルテストを選択し、
BISTDONE信号及びBISTERROR信号をモ
ニタすることによりASIC100が適正に動作してい
るかどうかを判定する。図5に示したもののようなシス
テムにおいては、内部メモリ120から取得した、又は
メモリ530からASIC100へとダウンロードした
テストルーチンを実行する場合、処理コア110はAS
IC100及び他のシステム部品500のいずれをもテ
ストすることが出来る。
たが、この説明は本発明の応用例にしか過ぎず、本発明
を限定するものではない。例えば、上述した実施例はプ
リンタ用のフォーマッタであったが、本発明の実施例は
異なる種類の集積回路においても実現することが出来
る。他の様々な改変形態及び開示した実施例を併合した
いずれの形態も、請求項により定義される本発明の範囲
に入るものである。
者には本発明に対するさまざまな修正が明らかになるで
あろう。従って、本発明は、付属の特許請求の範囲によ
ってのみ制限されるものとする。しかしながら、本発明
の広汎な応用の可能性に鑑み、以下に本発明の実施態様
を幾つか例示する。
積回路をテストする為に前記処理コアが実行するテスト
ルーチン(128)を含む内部メモリ(120)と、そ
して前記テストルーチンを実行した結果得られたテスト
結果を表示する第一の出力信号を有効化出来るように前
記処理コアに結合するインターフェース(130)とを
具備した集積回路。
することを立証する為に、前記プロセッサ(110)が
前記第一の出力信号を切り換えることを特徴とする実施
態様1に記載の集積回路。
において、前記処理コアが、前記内部メモリからの前記
テストルーチンを実行することを特徴とする実施態様1
又は2に記載の集積回路。
積回路の製造テストにおいて実行する為の第一のテスト
ルーチン群及び前記集積回路の製品レベルでのテストに
おいて実行する為の第二のテストルーチン群を含むこと
を特徴とする実施態様1、2又は3に記載の集積回路。
る制御信号が、前記第一及び第二のルーチン群のいずれ
を実行するかについて制御することを特徴とする実施態
様4に記載の集積回路。
理コア(110)を利用して前記集積回路中に記憶され
たテストルーチン(128)を実行するステップと、そ
して前記処理コアが前記テストルーチンを実行したこと
により得られた、前記集積回路からの第一の信号出力を
モニタするステップとを含み、前記第一の出力信号が、
前記テストルーチンを実行した結果、前記集積回路中に
不良が検出されたかどうかを表示するものであることを
特徴とする集積回路のテスト法。
上の追加信号をモニタするステップを含み、前記処理コ
アが前記追加信号を制御することにより前記テストルー
チンの前記実行により検出された不良のタイプを表示す
ることを特徴とする実施態様6に記載の方法。
信号をモニタするステップを更に含み、前記テストルー
チンを実行している前記処理コアが、前記第一の信号が
前記テストルーチンの前記実行によるテスト不良検出の
有無を表示している状態にあることを前記第二の信号を
有効化することにより表示することを特徴とする実施態
様6又は7に記載の方法。
ことを立証する為に、前記第二の信号を有効化する前に
前記第一の信号を有効化するステップを更に含むことを
特徴とする実施態様8に記載の方法。
へと印加するステップと、そして前記テストルーチンを
前記制御信号に基づいて選択するステップとを更に含
み、前記制御信号が第一の状態にある場合に選択される
テストルーチンは前記集積回路の製造テストであり、前
記制御信号が第二の状態にある場合に選択されるテスト
ルーチンは前記集積回路のシステムレベルのテストであ
ることを特徴とする実施態様6、7、8又は9に記載の
方法。
するASICのブロック図である。
び、不合格の場合の出力信号のタイミング図である。
び、不合格の場合の出力信号のタイミング図である。
流れ図である。
装置に接続されたASICのブロック図である。
テストが可能なシステム中にあるASICのブロック図
である。
Claims (10)
- 【請求項1】処理コアと、 集積回路をテストする為に前記処理コアが実行するテス
トルーチンを含む内部メモリと、そして前記テストルー
チンを実行した結果得られたテスト結果を表示する第一
の出力信号を有効化出来るように前記処理コアに結合す
るインターフェースとを具備した集積回路。 - 【請求項2】前記第一の出力信号が機能することを立証
する為に、前記処理コアが前記第一の出力信号を切り換
えることを特徴とする請求項1に記載の集積回路。 - 【請求項3】前記集積回路の製造テストにおいて、前記
処理コアが、前記内部メモリからの前記テストルーチン
を実行することを特徴とする請求項1又は2に記載の集
積回路。 - 【請求項4】前記内部メモリが、前記集積回路の製造テ
ストにおいて実行する為の第一のテストルーチン群及び
前記集積回路の製品レベルでのテストにおいて実行する
為の第二のテストルーチン群を含むことを特徴とする請
求項1、2又は3のいずれかに記載の集積回路。 - 【請求項5】前記集積回路へと入力される制御信号が、
前記第一及び第二のルーチン群のいずれを実行するかに
ついて制御することを特徴とする請求項4に記載の集積
回路。 - 【請求項6】前記集積回路中の前記処理コアを利用して
前記集積回路中に記憶された前記テストルーチンを実行
するステップと、そして前記処理コアが前記テストルー
チンを実行したことにより得られた、前記集積回路から
の第一の信号出力をモニタするステップとを含み、前記
第一の出力信号が、前記テストルーチンを実行した結
果、前記集積回路中に不良が検出されたかどうかを表示
するものであることを特徴とする集積回路のテスト法。 - 【請求項7】前記集積回路からの1つ以上の追加信号を
モニタするステップを含み、前記処理コアが前記追加信
号を制御することにより前記テストルーチンの前記実行
により検出された不良のタイプを表示することを特徴と
する請求項6に記載の方法。 - 【請求項8】前記集積回路からの第二の信号をモニタす
るステップを更に含み、前記テストルーチンを実行して
いる前記処理コアが、前記第一の信号が前記テストルー
チンの前記実行によるテスト不良検出の有無を表示して
いる状態にあることを前記第二の信号を有効化すること
により表示することを特徴とする請求項6又は7に記載
の方法。 - 【請求項9】前記第一の信号が機能することを立証する
為に、前記第二の信号を有効化する前に前記第一の信号
を有効化するステップを更に含むことを特徴とする請求
項8に記載の方法。 - 【請求項10】制御信号を前記集積回路へと印加するス
テップと、そして前記テストルーチンを前記制御信号に
基づいて選択するステップとを更に含み、 前記制御信号が第一の状態にある場合に選択されるテス
トルーチンは前記集積回路の製造テストであり、 前記制御信号が第二の状態にある場合に選択されるテス
トルーチンは前記集積回路のシステムレベルのテストで
あることを特徴とする請求項6、7、8又は9のいずれ
かに記載の方法。
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