JP2003114260A - Ａｓｉｃの埋め込みメモリ及びプロセッサを用いた内蔵自己テスト法 - Google Patents

Ａｓｉｃの埋め込みメモリ及びプロセッサを用いた内蔵自己テスト法

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Abstract

(57)【要約】 【課題】自動試験装置に適したアナログ・ディジタル変
換方法および装置の提供 【解決手段】ＡＳＩＣ（１００）のテスト方法であっ
て、ＡＳＩＣ内の組込みプロセッサ（１１０）を用い
て、組込みメモリ（１２０）または外部メモリ中のテス
トルーチン（１２８）を実行する。ＡＳＩＣ製造中に、
テストルーチンは、試験装置から複雑なテストパターン
の供給を受ける事なく、ＡＳＩＣブロックの幅広いテス
トが可能である。そのテストルーチンは、そのＡＳＩＣ
を含むシステムや最終製品において高機能な試験を実施
可能である。テストの選択、活性化、結果出力は、ＡＳ
ＩＣの幾つかの端子を用いて提供される。

Description

【発明の詳細な説明】
【０００１】
【従来の技術】特殊用途向け集積回路（ＡＳＩＣ）のテ
ストは様々な環境条件下で実施されなければならない。
例えば、開発段階においてはＡＳＩＣの設計を検証又は
修正する為にテスト及びデバッグを徹底的に実施するこ
とが必要である。また、製造段階においては、良品と不
良品を選別する為のＡＳＩＣテストを実施しなければな
らない。更に使用段階においてはシステム中でＡＳＩＣ
が適正に作動しているかを検証するテストがしばしば行
われる。
【０００２】製造時にＡＳＩＣをテストする方法の１つ
は、Ａｇｉｌｅｎｔ８３０００Ｆ３３０のような従来型
のＡＳＩＣテスタを用いてテストパターンをＡＳＩＣの
端子へと印加するものである。テストパターンとして
は、出来ればＡＳＩＣの機能経路の全てを作動させ、Ａ
ＳＩＣ中のあらゆる欠陥を発見出来るものが望ましい。
完全なテストを実施する為のテストパターンを開発する
には大きな労力が必要である。特に埋め込みメモリを含
む多機能ユニット中の全機能経路を作動させることが出
来るテストパターンの開発は、難しい場合もある。更
に、ＡＳＩＣが外部メモリへのインターフェースを含む
場合、テストパターンはその外部メモリをエミュレート
出来なければならず、そして高速な外部メモリのタイミ
ングをエミュレートするテストパターンの開発は、特に
そのＡＳＩＣがピンカウントを抑制する為にシリアルイ
ンターフェースを使用している場合、長い時間を要する
ことになる。
【０００３】網羅的なテストパターンが開発出来たとし
ても、ＡＳＩＣテストにおいてこの複雑なテストパター
ンを走らせるには時間がかかることが多く、ＡＳＩＣの
製造コストを増大させる可能性がある。網羅性を下げた
テストパターンを使用すれば時間は短縮できるが、単純
なテストパターンでは同等数の欠陥を見出すことは望め
ず、顧客に出荷されてしまう不良品が増大することにな
る。
【０００４】テスタを使用したＡＳＩＣテストにおける
更なる制約は、そのようなテスタがＡＳＩＣの製造及び
開発段階でのテスト用に限定されたものであり、総じて
市販される製品又はシステムレベルでのＡＳＩＣテスト
には実用的ではない点である。従って、ＡＳＩＣは少な
くとも２種類のテストを要する。１つは外部テスタによ
り実施するテストであり、もう１つはＡＳＩＣが製品中
で実施する内蔵自己テスト（ＢＩＳＴ）である。両方の
テストを開発する為、要する労力と費用も倍増すること
になるのである。
【０００５】ＢＩＳＴテストは通常、論理経路を作動さ
せることを意図して確定的信号パターンを印加する特殊
なＢＩＳＴロジックを用いて実施される。作動させる経
路が実際の機能経路かどうかの保証がないこと、そして
テストロジックの作成は特殊な設計ツールを要する場合
が多いことから、網羅的テストを実行するＢＩＳＴロジ
ックの開発は困難である。作成できた場合でも、このよ
うなロジックは複雑なものが多く、ＡＳＩＣのサイズ及
びコストを増大させ、ＡＳＩＣの性能を低下させるオー
バーヘッドともなりかねない。
【０００６】
【発明が解決しようとする課題】テストに付随するこれ
らの問題から、開発、製造及び使用段階のＡＳＩＣテス
トにおいて、より効率的なテスト方法及び構造が望まれ
ているのである。
【０００７】
【課題を解決するための手段】本発明の一態様によれ
ば、埋め込みプロセッサを含むＡＳＩＣがその動作を試
験する為のテストルーチンを実行する。テストルーチン
は埋め込みメモリ、符号器・復号器及び外部装置へのイ
ンターフェース等のような回路ブロックに対し、実動作
速度（アット・スピード）で機能テストを実施すること
が出来る。このテストを実現する為に、テストルーチン
を格納するメモリに付随した小さなＩＣ領域を使用す
る。外部試験装置は、本発明の一実施例においてはＡＳ
ＩＣの３本のピンのみに対応する単純なテストパターン
を使用することが出来る。従って、製造テストはＡＳＩ
Ｃに複雑なテストロジックで負荷をかけることなく単純
な試験装置を用いて迅速に実施することが出来る。更
に、ＡＳＩＣが製品中にある場合、埋め込みメモリ中の
同一又は同様のテストルーチンを自己テストにおいて使
用することが出来る。
【０００８】本発明の一実施例は集積回路であり、この
集積回路は、処理コアと、集積回路を処理コアが試験す
る為に実行するテストルーチンを格納する不揮発性メモ
リを含んでいる。集積回路中のインターフェースブロッ
クはテストに関連する信号を取り扱うことが出来る。よ
り具体的に説明すると、インターフェースブロックを介
して入力された制御信号に基づいてテストルーチンが選
択され、このテストルーチンを処理コアが実行するので
ある。
【０００９】一実施例においては、インターフェースブ
ロックは第一及び第二の端子を含む。処理コアは第一の
端子上で第一の信号を用いて試験結果を表示する（例え
ばテストルーチンの実施によりその集積回路中に欠陥が
検出されたかどうかを表示する）。第二の端子上では、
処理コアは第一の信号が試験結果を表示したことを示す
為に第二の信号を有効化する。第三の端子は、製造テス
ト用又はシステムレベルテスト用にテストルーチンを選
択する為の、或いは外部メモリからダウンロードされた
ファームウェアの実行を選択する為の制御信号を受信す
ることが出来る。
【００１０】集積回路の機能ブロックには、ブロックの
ソフトウェアテストを助けるデータ経路が含まれる場合
もある。例えば、入力バッファ中を流れるデータフロー
のテストを実施する為に、通常は外部ソースからデータ
入力を受ける入力バッファにプロセッサが書き込みを行
えるような接続を作ることが出来る。データストリーム
全体のモニタに要するテストルーチンを減らす為には、
特定のユニットにチェックコード又はＣＲＣ計算機を追
加し、チェックすることで容易にエラーを検出出来るコ
ードを設けても良い。更にネットワークインターフェー
スを出入りするデータのテストを容易化する為にループ
バック機能を付加することも出来る。
【００１１】本発明の他の実施例は集積回路のテスト法
である。本テスト法は、集積回路中の埋め込みプロセッ
サを用い、その集積回路中の埋め込み不揮発性メモリに
格納されるテストルーチンを実行するというものであ
る。テストルーチンは、内部メモリや集積回路の他の機
能ブロックに実施する網羅的テストのような複雑なテス
トを実施し、テスト結果を判定する為にテスタが監視す
る信号を出力することが出来る。通常は、第一の信号が
テストルーチンの実行により集積回路中に不良が検出さ
れたかどうかを表示する。テストルーチンを実行中の処
理コアは、第一の信号がテストルーチンによる不良検出
の有無を表示している状態にあることを示す第二の信号
を有効化することが出来る。更に集積回路から１つ以上
の追加信号を出力することにより、実行中のテストルー
チンが検出した不良の種類又は位置を表示することも出
来る。
【００１２】従って、テスタは集積回路の製造テストの
間、わずかな数のピンを対象とした単純なテストパター
ンを用いるのみであるが、しかしテストルーチンにより
実行される網羅的テストの結果は取得するのである。更
に、システム内で集積回路が使用されている間も、シス
テムの回路は集積回路の試験を容易に実施することが出
来、また、その結果をモニタすることが出来る。
【００１３】
【発明の実施の形態】本発明の一態様によれば、埋め込
みプロセッサを持つＡＳＩＣは埋め込みメモリ中にテス
トルーチンを含んでいる。埋め込みプロセッサはテスト
ルーチンを実行してＡＳＩＣの動作をテストする。テス
トルーチンは製造テスト及びシステムレベルの電源投入
自己テストに用いることが出来る。埋め込みＲＯＭを既
に含む高集積回路の場合、これらの自己テスト機能のオ
ーバーヘッドロジックは最小限で済む。
【００１４】図１は、本発明の一実施例に基づいたＡＳ
ＩＣ１００のブロック図である。図１においては、ＡＳ
ＩＣ１００はプリンタ用のフォーマッタであり、最終的
な製品中においてはプリンタ−ホストコンピュータ間
（図示せず）の通信に関連した機能を提供する。本実施
例はＡＳＩＣの一具体例を説明する為に記載している
が、本発明の広義における態様は、テストルーチンを実
行するに充分な処理能力を持つ埋め込みプロセッサを含
むものであれば、より広い範囲のあらゆる集積回路又は
ＡＳＩＣにも適用可能である。本発明の実施例は、ＡＳ
ＩＣ１００の特定の機能ユニットを含む集積回路だけに
限られたものでないことは言うまでもない。
【００１５】図１に示したように、ＡＳＩＣ１００は処
理コア１１０、内部メモリ１２０、汎用入出力（ＧＰＩ
Ｏ）インターフェース１３０、そしてコーデック１４
０、外部装置インターフェース１５０、プリントエンジ
ン通信ユニット１６０、ＤＭＡユニット１７０及びタイ
ミング回路１８０を含む機能ユニットを含んでいる。調
停バス１９０はＡＳＩＣ１００の様々なブロック間で通
信信号を搬送する。
【００１６】処理コア１１０は内部メモリ１２０又は外
部メモリ（図示せず）に格納することが出来る命令を実
行する。プロセッサ１００としてはいずれの種類のプロ
セッサも適合するが、本発明の実施例においては、処理
コア１１０はＡＲＭ社からのライセンスにより使用可能
なＡＲＭ７処理コアである。
【００１７】内部メモリ１２０はＤＲＡＭ１２２及びＳ
ＲＡＭ１２４等の揮発性メモリ及びＲＯＭ１２６等の不
揮発性メモリを含む。ＲＯＭ１２６は、マスクＲＯＭ、
ＥＰＲＯＭ又はＥＥＰＲＯＭのようないずれの種類の不
揮発性メモリでも良く、このメモリにはテストルーチン
１２８を含むがこれに限られないファームウェアが格納
される。テストルーチン群１２８の一具体例については
更に後述するが、通常は内部メモリ１２０と対応メモリ
インターフェース回路の動作テスト及び他の機能ユニッ
ト１４０、１５０、１６０、１７０、１８０のテストを
含んでいる。
【００１８】本実施例においては、インターフェース１
５０は通常モードにおいてはホストコンピュータと通信
を行う為のＵＳＢインターフェースを実現するものであ
るが、インターフェース１５０は更に以下に説明するよ
うにファームウェアのダウンロードも実行出来る。かわ
りに、ＧＰＩＯインターフェース１３０はシリアルＥＥ
ＰＲＯＭ等の外部メモリからファームウェアをダウンロ
ードする為のメモリインターフェースとして使用しても
良い。ダウンロードされたファームウェアは後述するよ
うにテストルーチン１２８の全て又は一部を置き換える
ことが出来る。プリントエンジン通信ユニット１６０は
プリンタへの通信インターフェースを提供するものであ
り、ＤＭＡ１７０はプリント画像伝送用のダイレクトメ
モリアクセスを実現するものである。コーデック１４０
はプリント画像の符号化・復号化処理を実行する。
【００１９】ＧＰＩＯインターフェース１３０はＡＳＩ
Ｃ１００の自己テスト機能の為の制御及び出力インター
フェースを提供する。具体的には、ＧＰＩＯインターフ
ェース１３０は３つの信号、ＡＳＩＣＴＥＳＴ、ＢＩＳ
ＴＥＲＲＯＲ、及びＢＩＳＴＤＯＮＥを利用する。処理
コア１１０はＧＰＩＯインターフェース１３０を介して
受けた入力信号ＡＳＩＣＴＥＳＴを確認することによ
り、システムレベルの自己テストを実施するのか、或い
はＡＳＩＣ製造テストを実施するのかを決定する。通
常、テストルーチン１２８はシステムレベルテストと製
造テストとの間で若干異なる。処理コア１１０はＢＩＳ
ＴＥＲＲＯＲ信号及びＢＩＳＴＤＯＮＥ信号を制御して
テスト結果を表示する。
【００２０】図２Ａ及び図２Ｂは、ＢＩＳＴＥＲＲＯＲ
信号及びＢＩＳＴＤＯＮＥ信号のタイミング図であり、
本発明の本実施例において合格した自己テスト及び不合
格となった自己テストをそれぞれに表したものである。
【００２１】図２Ａにおいては、処理コア１１０はＡＳ
ＩＣ１００のリセットに反応してテストコード１２８
（製造テスト又はシステムレベルテスト）を実行してい
る。処理コア１１０は先ず、ＢＩＳＴＥＲＲＯＲ信号を
短期間（例えば約１００ｎｓ）有効化してＢＩＳＴＥＲ
ＲＯＲ信号が機能することを証明する。外部試験装置
（図示せず）は、リセット信号が有効化された後、処理
コア１１０がある期間内にＢＩＳＴＥＲＲＯＲ信号の有
効化を行わなかった場合、不良を検出する。処理コア１
１０は、ＢＩＳＴＥＲＲＯＲ信号を無効化した後、ＡＳ
ＩＣＴＥＳＴ信号のような制御信号が指定するテストル
ーチン１２８の一部を実行する。図２Ａの例において
は、エラーは検出されておらず、処理コア１１０はテス
トルーチン１２８の実行が完了した時点でＢＩＳＴＤＯ
ＮＥ信号を有効化している。製造テスト中の外部試験装
置、又はシステムテスト中のシステム回路は、ＢＩＳＴ
ＥＲＲＯＲ信号が切り替わり、これに続いてＢＩＳＴＥ
ＲＲＯＲ信号がエラー非表示状態（例えば無効状態）に
ある間にＢＩＳＴＤＯＮＥ信号が有効化されたことを受
け、自己テストの合格を判定するものである。
【００２２】図２Ｂにおいても、処理コア１１０はＢＩ
ＳＴＥＲＲＯＲ信号を切り換えることによりＢＩＳＴＥ
ＲＲＯＲ信号が機能することを証明し、その後入力制御
信号により指定されるテストルーチン１２８の一部を実
行する。図２Ｂの例においては、テストルーチン１２８
は不良を検出しており、処理コア１１０はＢＩＳＴＥＲ
ＲＯＲ信号を再度有効化させた後にＢＩＳＴＤＯＮＥ信
号を有効化してテスト不良を検出したことを表示してい
る。外部試験装置又はシステム回路は、ＢＩＳＴＥＲＲ
ＯＲ信号がエラー表示状態（例えば有効状態）にある間
にＢＩＳＴＤＯＮＥ信号が有効化されたことを受け、自
己テストの不合格を判定する。処理コア１００は更に、
ＧＰＩＯインターフェース１３０からの他の出力信号を
用いて欠陥又は不良の種類及び（又は）位置を表示する
ことが出来る。
【００２３】本発明の本実施例においては、テストルー
チン１２８はＡＳＩＣ１００が電源投入時に実行するブ
ートコードの一部であり、本願明細書においては「ＢＩ
ＳＴ」、「ＥＥＰＲＯＭ」及び「自己テスト」と呼ばれ
る３つの主要部分を含んでいる。本発明の本実施例にお
いては、ＧＰＩＯインターフェース１３０を介して受け
る制御信号は、処理コア１１０にテストルーチン１２８
を実行させるのか、或いはインターフェース１３０又は
１５０を介して外部メモリからファームウェアをダウン
ロードさせるのかについて制御するものである。テスト
ルーチン１２８を実行する場合、処理コア１１０はテス
トルーチン１２８のＢＩＳＴ部分から開始する。
【００２４】ＢＩＳＴ部分は、システムが内部メモリ又
はＡＳＩＣ１００の内部オペレーティングシステムを使
用する設定となる前に実行される。ＢＩＳＴ部分は大量
の書き込み及び読み出しパターンを実行し、そして読み
出されたデータが正しいかどうかを検証することによ
り、例えば内部ＤＲＡＭ１２２及びＳＲＡＭ１２４をテ
ストするものである。処理コア１１０は内部メモリテス
トから得られたエラーコードをチェックし、エラーが検
出された場合にはＢＩＳＴＥＲＲＯＲ信号を有効化した
後にＢＩＳＴＤＯＮＥを有効化する。ＡＳＩＣ１００が
ＢＩＳＴテストを合格した場合、テストルーチン１２８
は外部装置からファームウェアをダウンロードする為に
インターフェース１５０中のメモリコントローラを有効
化する。
【００２５】本発明の一実施例においては、内部メモリ
のＢＩＳＴテストは、システムレベルでの自己テストの
みに適用され、製造テストにおいては実施されない。Ｄ
ＲＡＭ等の内部メモリを含むＡＳＩＣの製造テストで
は、従来のレーザー修復処理を可能とする為にメモリ中
の欠陥位置を特定出来なければならない場合が多い。メ
モリアレイ中の欠陥位置を特定するには、図２Ａ及び図
２Ｂに示した単純なエラー信号タイミングを補強し、メ
モリアレイ中の全ての再現可能な欠陥の正確な位置を示
す更なる出力信号が提供されるようにすれば良い。しか
しながら、このようにエラー信号の出力を複雑化してし
まうと、テストルーチン１２８もより複雑なものとなら
ざるを得ない為、製造テストには従来のメモリアレイ試
験方法が適している。システムレベルでのテストの場
合、通常は修復という選択肢は無く、そしてそのテスト
ルーチン１２８をテストするメモリが必要な情報の全て
を提供する。先にも述べたように、本実施例において
は、内部メモリのＢＩＳＴが必要であるかどうかは、Ａ
ＳＩＣＴＥＳＴ信号の有効状態又は無効状態により表示
される。
【００２６】ＡＳＩＣ１００がテストルーチン１２８の
ＢＩＳＴ部分のテストに合格した後、処理コア１１０は
テストルーチン１２８のＥＥＰＲＯＭ部分を実行する。
図３は、ＥＥＰＲＯＭ部分において実行される処理３０
０のフローチャートである。処理３００の最初の判定ス
テップ３１０では、ＧＰＩＯインターフェース１３０
（例えばピンＧＰＩＯ［１３］）を介して受けた制御信
号入力がチェックされる。制御信号が無効状態にある場
合、処理コア１１０はテストルーチン１２８の自己テス
ト部分を実行する（ステップ３７０）。
【００２７】制御信号が有効状態にある場合、処理コア
１１０はステップ３２０において外部シリアルＥＥＰＲ
ＯＭ等のような外部メモリのリセットを試み、そしてリ
セット処理が実行できなかった場合（例えば外部メモリ
が接続されていない場合等）は自己テストルーチンの実
行ステップ３７０へとジャンプする。リセット処理が実
行できた場合、処理コア１１０はステップ３４０におい
て外部メモリに格納されているべき識別データの読み出
し又はチェックを行い、その後判定ステップ３５０にお
いて、外部メモリが期待される情報（例えば最初のワー
ドがｘＦＦＦＦとは異なる値を持っている等）を持って
いるかどうかを判定する。外部メモリが期待される情報
を含む場合、処理コア１１０はステップ３５０において
ファームウェアを内部メモリ１２０へとダウンロード
し、テストルーチン１２８を続行するかわりにそのファ
ームウェアを実行する。外部メモリが期待される情報を
提供しない場合、処理コア１１０は判定ステップ３５０
からテストルーチン１２８の自己テスト部分を実行する
ステップ３７０へとジャンプする。
【００２８】ブート処理中にファームウェアを外部メモ
リからロードする機能により、ＡＳＩＣ１００の設計デ
バッグに特化したテストやＡＳＩＣ１００を使用した特
定のシステムに特化したテストの実施が容易になる。共
同所有される米国特許出願“Ｐｏｉｎｔ−Ｏｆ−Ｓａｌ
ｅ Ｄｅｍｏｎｓｔｒａｔｉｏｎ ｏｆ Ｃｏｍｐｕｔ
ｅｒ Ｐｅｒｉｐｈｅｒａｌｓ”においては、ファーム
ウェアダウンロード機能を利用した非テスト機能の実施
（例えばシステムのデモを行う等）について記載されて
いるが、この特許出願はこの参照によりその全てを本願
に含むものである。
【００２９】テストルーチン１２８の自己テスト部分
は、ＡＳＩＣ１００の主要ブロックの動作を検証するも
のである。具体的に説明すると、本実施例では、テスト
ルーチン１２８の自己テスト部分はインターフェース１
５０、ＤＭＡブロック１７０及びコーデック１４０をテ
ストする。更に内部メモリ１２０のテストを実施するこ
とも出来る。
【００３０】特定のブロックの特定のテストは、そのブ
ロックの特定の機能により異なる。例えば、コーデック
１４０の場合、処理コア１１０は符号化又は復号化処理
の為にデータを内部メモリ１２０からコーデック１４０
へと送る。その後処理コア１１０は、コーデック１４０
からの出力データがＲＯＭ１２６に記憶される符号化、
又は復号化されたデータと適正に一致するかどうかを判
定する。
【００３１】実際のシステム動作を再現するテストを実
施する為に、テストルーチンはＡＳＩＣ１００における
通常のデータフローのエミュレーションを試みることが
出来る。例えば、本実施例においては、通常のデータフ
ローはＵＳＢインターフェース１５０の入力ＦＩＦＯバ
ッファへと入力があった時点で開始するものである。入
力ＦＩＦＯバッファには、外部回路からの通常入力経
路、そして処理コア１１０がデータフローを開始する為
に入力ＦＩＦＯバッファへとデータを書き込むことが出
来る代替経路を設けることが出来る。同様に、処理コア
１１０はデータ出力をチェックする為に出力バッファか
らデータを読み出すことも出来る。
【００３２】データフローは入力ＦＩＦＯバッファから
内部メモリ１２０、そして内部メモリ１２０からコーデ
ック１４０へと進み、ここで符号化され、内部メモリ１
２０へと返される。そして内部メモリ１２０から復号化
の為にコーデック１４０、又はＤＭＡブロック１７０へ
と進む。システム全体の適正なデータ経路により、ＡＳ
ＩＣ１００の動作の高度な検証が実施されるのである。
更に、複数の機能ブロックを通るデータフローにより、
処理コア１１０はフローの最終段でデータをモニタして
エラーを検出することが出来る為、各データ伝送ステッ
プを個々にテストする必要がない。エラーチェックを更
に容易化する為に、データフローの最後の機能ブロック
（例えばＤＭＡブロック１７０）にＣＲＣコード計算機
を設け、処理コア１１０によるチェックが出力データス
トリーム全体に対してではなく、ＣＲＣコードに対して
のみ実施されるようにしても良い。
【００３３】ＡＳＩＣ１００の機能ブロックは従来通り
に実現することが出来るが、埋め込みプロセッサ１１０
が実行するテスト処理を容易化する為に各種機能ブロッ
クには特定の特徴を組み込むことが出来る。例えば、Ｄ
ＭＡブロック１７０にＣＲＣ計算を実施する回路を設け
ることにより、処理コア１１０はデータストリーム全体
のモニタを実施する必要なくエラーを検出することが出
来る。ＵＳＢインターフェース１５０のような入力ブロ
ックは、データフローテストにおいてデータをシミュレ
ーションする為に処理コア１１０が入力値を入力ＦＩＦ
Ｏバッファへと書き込むことが出来る経路を提供する。
この機能ブロックにおいてループバックテスト機能を実
現することにより、処理コア１１０の実行するテストが
容易化される。これらのようなテストは、オンチップネ
ットワークインターフェースの試験において有用であ
る。
【００３４】処理コア１１０は更に、ＡＳＩＣ１００で
使用される特定のクロック速度でＡＳＩＣ１００のブロ
ック中を流れるデータフローをテストし、これらのブロ
ックが要求されるタイミングに一致しているかどうかを
判定する。このテストの場合、製造テスト又はシステム
レベルテストの間、ＡＳＩＣ１００のクロック及びリセ
ットピンがそのＡＳＩＣ１００の通常動作に必要な方式
で駆動される。図４に示した従来型の試験装置４００
は、ＡＳＩＣを試験して例えば製造テスト中のタイミン
グマージンを得る為に、ＡＳＩＣの最高速度又はより速
い速度でタイミング信号ＣＬＫ及び制御信号ＡＳＩＣＴ
ＥＳＴを生成することが出来る。
【００３５】上述したテスト処理においては、処理コア
１１０はＢＩＳＴＥＲＲＯＲ信号を有効化することに加
え、不良コードＣＯＤＥを供給することも出来る。不良
コードＣＯＤＥはテスト中に見つかった不良の性質又は
位置を示すものである。例えば、２ビット値の不良コー
ドは検出された不良が内部メモリ１２０、コーデック１
４０、ＤＭＡブロック１７０、及びインターフェースブ
ロック１５０のうち、どれに位置するのかを表示するこ
とが出来る。
【００３６】製品中に使用されている場合、ＡＳＩＣ１
００は図５に示したように他のシステム部品５００へと
接続している。例えば図５の実施例において言えば、外
部インターフェース１５０はホストコネクタ５１０へと
接続することでホストコンピュータ又は外部メモリと繋
がっている。プリントエンジン通信ブロック１６０はプ
リンタのプリンタコネクタ５２０へと接続している。ク
ロック及びシステム制御回路５４０、そしてオプション
の外部メモリ５３０はタイミング回路１８０及びＧＰＩ
Ｏインターフェース１３０へと接続している。システム
レベルテストの場合、システム制御回路５４０がＡＳＩ
ＣＴＥＳＴを制御してシステムレベルテストを選択し、
ＢＩＳＴＤＯＮＥ信号及びＢＩＳＴＥＲＲＯＲ信号をモ
ニタすることによりＡＳＩＣ１００が適正に動作してい
るかどうかを判定する。図５に示したもののようなシス
テムにおいては、内部メモリ１２０から取得した、又は
メモリ５３０からＡＳＩＣ１００へとダウンロードした
テストルーチンを実行する場合、処理コア１１０はＡＳ
ＩＣ１００及び他のシステム部品５００のいずれをもテ
ストすることが出来る。
【００３７】本発明を特定の実施例に沿って説明して来
たが、この説明は本発明の応用例にしか過ぎず、本発明
を限定するものではない。例えば、上述した実施例はプ
リンタ用のフォーマッタであったが、本発明の実施例は
異なる種類の集積回路においても実現することが出来
る。他の様々な改変形態及び開示した実施例を併合した
いずれの形態も、請求項により定義される本発明の範囲
に入るものである。
【００３８】以上の説明及び添付の図面から、当該技術
者には本発明に対するさまざまな修正が明らかになるで
あろう。従って、本発明は、付属の特許請求の範囲によ
ってのみ制限されるものとする。しかしながら、本発明
の広汎な応用の可能性に鑑み、以下に本発明の実施態様
を幾つか例示する。
【００３９】（実施態様１）処理コア（１１０）と、集
積回路をテストする為に前記処理コアが実行するテスト
ルーチン（１２８）を含む内部メモリ（１２０）と、そ
して前記テストルーチンを実行した結果得られたテスト
結果を表示する第一の出力信号を有効化出来るように前
記処理コアに結合するインターフェース（１３０）とを
具備した集積回路。
【００４０】（実施態様２）前記第一の出力信号が機能
することを立証する為に、前記プロセッサ（１１０）が
前記第一の出力信号を切り換えることを特徴とする実施
態様１に記載の集積回路。
【００４１】（実施態様３）前記集積回路の製造テスト
において、前記処理コアが、前記内部メモリからの前記
テストルーチンを実行することを特徴とする実施態様１
又は２に記載の集積回路。
【００４２】（実施態様４）前記内部メモリが、前記集
積回路の製造テストにおいて実行する為の第一のテスト
ルーチン群及び前記集積回路の製品レベルでのテストに
おいて実行する為の第二のテストルーチン群を含むこと
を特徴とする実施態様１、２又は３に記載の集積回路。
【００４３】（実施態様５）前記集積回路へと入力され
る制御信号が、前記第一及び第二のルーチン群のいずれ
を実行するかについて制御することを特徴とする実施態
様４に記載の集積回路。
【００４４】（実施態様６）集積回路（１００）中の処
理コア（１１０）を利用して前記集積回路中に記憶され
たテストルーチン（１２８）を実行するステップと、そ
して前記処理コアが前記テストルーチンを実行したこと
により得られた、前記集積回路からの第一の信号出力を
モニタするステップとを含み、前記第一の出力信号が、
前記テストルーチンを実行した結果、前記集積回路中に
不良が検出されたかどうかを表示するものであることを
特徴とする集積回路のテスト法。
【００４５】（実施態様７）前記集積回路からの１つ以
上の追加信号をモニタするステップを含み、前記処理コ
アが前記追加信号を制御することにより前記テストルー
チンの前記実行により検出された不良のタイプを表示す
ることを特徴とする実施態様６に記載の方法。
【００４６】（実施態様８）前記集積回路からの第二の
信号をモニタするステップを更に含み、前記テストルー
チンを実行している前記処理コアが、前記第一の信号が
前記テストルーチンの前記実行によるテスト不良検出の
有無を表示している状態にあることを前記第二の信号を
有効化することにより表示することを特徴とする実施態
様６又は７に記載の方法。
【００４７】（実施態様９）前記第一の信号が機能する
ことを立証する為に、前記第二の信号を有効化する前に
前記第一の信号を有効化するステップを更に含むことを
特徴とする実施態様８に記載の方法。
【００４８】（実施態様１０）制御信号を前記集積回路
へと印加するステップと、そして前記テストルーチンを
前記制御信号に基づいて選択するステップとを更に含
み、前記制御信号が第一の状態にある場合に選択される
テストルーチンは前記集積回路の製造テストであり、前
記制御信号が第二の状態にある場合に選択されるテスト
ルーチンは前記集積回路のシステムレベルのテストであ
ることを特徴とする実施態様６、７、８又は９に記載の
方法。
【図面の簡単な説明】
【図１】本発明の一実施例に基づく自己テスト機能を有
するＡＳＩＣのブロック図である。
【図２Ａ】それぞれ、自己テスト結果が合格の場合、及
び、不合格の場合の出力信号のタイミング図である。
【図２Ｂ】それぞれ、自己テスト結果が合格の場合、及
び、不合格の場合の出力信号のタイミング図である。
【図３】本発明に基づくテスト処理の外部メモリ部分の
流れ図である。
【図４】本発明の一実施例に基づく製造テスト用の試験
装置に接続されたＡＳＩＣのブロック図である。
【図５】本テスト法の一実施例に基づくシステムレベル
テストが可能なシステム中にあるＡＳＩＣのブロック図
である。
【符号の説明】
１００ 集積回路 １１０ 処理コア １２０ 内部メモリ １２８ テストルーチン １３０ インターフェース
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・ディ・テイラー アメリカ合衆国アイダホ州イーグル、ノー ス・チャウサー・ウェイ1752 (72)発明者 マーク・ディ・モンティアース アメリカ合衆国アイダホ州メリディアン、 ノース・スプリングクレスト7175 (72)発明者 メルビン・ディ・ボディリィ アメリカ合衆国アイダホ州ボイジー、ウエ スト・ジンジャー・クリーク・ドライブ 12836 (72)発明者 ゲリー・ゼィマーマン アメリカ合衆国アイダホ州ボイジー、ファ ロウ・ストリート4849 (72)発明者 ジョン・ディ・マーシャル アメリカ合衆国アイダホ州ボイジー、サウ ス・ウィンスロップ・ウェイ664 Ｆターム(参考） 2G132 AA00 AA13 AB01 AH03 AK13 AK22 AK29 AL09 5B048 AA20 CC11 DD01 DD10

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】処理コアと、 集積回路をテストする為に前記処理コアが実行するテス
    トルーチンを含む内部メモリと、そして前記テストルー
    チンを実行した結果得られたテスト結果を表示する第一
    の出力信号を有効化出来るように前記処理コアに結合す
    るインターフェースとを具備した集積回路。
  2. 【請求項２】前記第一の出力信号が機能することを立証
    する為に、前記処理コアが前記第一の出力信号を切り換
    えることを特徴とする請求項１に記載の集積回路。
  3. 【請求項３】前記集積回路の製造テストにおいて、前記
    処理コアが、前記内部メモリからの前記テストルーチン
    を実行することを特徴とする請求項１又は２に記載の集
    積回路。
  4. 【請求項４】前記内部メモリが、前記集積回路の製造テ
    ストにおいて実行する為の第一のテストルーチン群及び
    前記集積回路の製品レベルでのテストにおいて実行する
    為の第二のテストルーチン群を含むことを特徴とする請
    求項１、２又は３のいずれかに記載の集積回路。
  5. 【請求項５】前記集積回路へと入力される制御信号が、
    前記第一及び第二のルーチン群のいずれを実行するかに
    ついて制御することを特徴とする請求項４に記載の集積
    回路。
  6. 【請求項６】前記集積回路中の前記処理コアを利用して
    前記集積回路中に記憶された前記テストルーチンを実行
    するステップと、そして前記処理コアが前記テストルー
    チンを実行したことにより得られた、前記集積回路から
    の第一の信号出力をモニタするステップとを含み、前記
    第一の出力信号が、前記テストルーチンを実行した結
    果、前記集積回路中に不良が検出されたかどうかを表示
    するものであることを特徴とする集積回路のテスト法。
  7. 【請求項７】前記集積回路からの１つ以上の追加信号を
    モニタするステップを含み、前記処理コアが前記追加信
    号を制御することにより前記テストルーチンの前記実行
    により検出された不良のタイプを表示することを特徴と
    する請求項６に記載の方法。
  8. 【請求項８】前記集積回路からの第二の信号をモニタす
    るステップを更に含み、前記テストルーチンを実行して
    いる前記処理コアが、前記第一の信号が前記テストルー
    チンの前記実行によるテスト不良検出の有無を表示して
    いる状態にあることを前記第二の信号を有効化すること
    により表示することを特徴とする請求項６又は７に記載
    の方法。
  9. 【請求項９】前記第一の信号が機能することを立証する
    為に、前記第二の信号を有効化する前に前記第一の信号
    を有効化するステップを更に含むことを特徴とする請求
    項８に記載の方法。
  10. 【請求項１０】制御信号を前記集積回路へと印加するス
    テップと、そして前記テストルーチンを前記制御信号に
    基づいて選択するステップとを更に含み、 前記制御信号が第一の状態にある場合に選択されるテス
    トルーチンは前記集積回路の製造テストであり、 前記制御信号が第二の状態にある場合に選択されるテス
    トルーチンは前記集積回路のシステムレベルのテストで
    あることを特徴とする請求項６、７、８又は９のいずれ
    かに記載の方法。
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