JP7425839B2 - フェイルセーフｉｃ製造テスト - Google Patents

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Description

本発明は、集積回路テストに関するものであり、特に、不揮発性メモリを用いて集積回路テストの品質を向上させる方法およびシステムに関するものである。
集積回路（ＩＣ）は、ウェハレベル（「ウェハソート」）およびパッケージユニットレベルでテストされることができる。テストは、キャリブレーション、パーソナライゼーション、シリアル番号の挿入などを含むことができる。
「Ａｄｖａｎｃｅｄ Ｔｅｓｔ Ｍｅｔｈｏｄｏｌｏｇｙ ａｎｄ Ｓｔｒａｔｅｇｉｅｓ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ，」Ｂ．Ｇ． Ｗｅｓｔ （Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ １３ｔｈ ＩＰＦＡ， ２００６， Ｓｉｎｇａｐｏｒｅ）では、著者が、ハイエンド機器のテストにおいて近年、正確な測定からデータ管理にどのように焦点がシフトしたかを説明しており、且つトランザクションベースの自動テスト装置（ＡＴＥ）のアーキテクチャの説明を進めている。
ワンタイムプログラマブル（ＯＴＰ）メモリデバイスを含む半導体集積回路のテスト方法が開示されている（特許文献１参照）。プログラムコマンドがテスターからＯＴＰメモリデバイスに転送される。プログラミングおよびプログラミング検証は、プログラムコマンドに応答して、ＯＴＰメモリデバイス内のＯＴＰメモリセルに対して実行される。
米国特許第２０１７／００４００６７号明細書
不揮発性メモリを用いて集積回路テストの品質を向上させる方法およびシステムを提供する。
本明細書に記載された本発明の実施形態は、不揮発性メモリおよび起動回路を含む集積回路（ＩＣ）を提供する。起動回路は、ＩＣを起動するように構成され、ＩＣの製造テストが正常に完了したかどうかを示す１つ以上の値を不揮発性メモリから読み取り、１つ以上の値が、製造テストが正常に完了されなかったことを示した場合、応答動作を開始することを含む。
いくつかの実施形態では、１つ以上の値は、単一のパス／フェイルビットで構成されている。いくつかの実施形態では、１つ以上の値は、外部自動テスト装置（ＡＴＥ）によって不揮発性メモリに書き込まれている。いくつかの実施形態では、ＩＣは、製造テストが正常に完了したかどうかを示す情報を外部自動テスト装置（ＡＴＥ）から受け取り、その情報に基づいて１つ以上の値を不揮発性メモリに書き込むように構成された制御回路をさらに含む。
一実施形態では、１つ以上の値は、（ｉ）回復不可能テストパス指示、（ｉｉ）回復不可能テストフェイル指示、（ｉｉｉ）回復可能テストフェイル指示、および（ｉｖ）回復可能テストパス指示のうちの１つ以上を含む。 開示された実施形態では、１つ以上の値は相互に直交している。
いくつかの実施形態では、不揮発性メモリは、ワンタイムプログラマブル（ＯＴＰ）メモリである。他の実施形態では、不揮発性メモリは、マルチタイムプログラマブル不揮発性メモリ（ＭＴＰ ＮＶＭ）である。
本発明の一実施形態による、不揮発性メモリを含む集積回路（ＩＣ）を起動するステップを含む方法、（ｉ）ＩＣの製造テストが正常に完了したかどうかを示す１つ以上の値を不揮発性メモリから読み取るステップ、および（ｉｉ）１つ以上の値が、製造テストが正常に完了されなかったことを示した場合、応答動作を開始するステップを含む方法がさらに提供される。
本発明は、添付の図面を参照しながら以下の詳細な説明から、より完全に理解することができる。
図１は、本発明の実施形態による、集積回路（ＩＣ）の製造テストシステムを概略的に示すブロック図である。 図２は、本発明の実施形態による、ＩＣ製造テストの第１の方法を概略的に示すフローチャートである。 図３は、本発明の実施形態による、予めテストされたＩＣの起動を概略的に示すフローチャートである。 図４は、本発明の実施形態による、ワンタイムプログラマブル（ＯＴＰ）メモリにおけるテスト結果の直交プログラミングを概略的に示すブロック図である。 図５は、本発明の実施形態による、マルチタイムプログラマブル不揮発性メモリ（ＭＴＰ－ＮＶＭ）を用いたＩＣテストの方法を概略的に示すフローチャートである。 図６Ａは、本発明の実施形態による、ＩＣ製造テストの第２の方法を概略的に示すフローチャートである。 図６Ｂは、本発明の実施形態による、予めテストされたＩＣの代替の起動を概略的に示すフローチャートである。
概要
集積回路（ＩＣ）製造テスト（ＰＴ）は、製造後にＩＣをテストし、欠陥部品を選別するように用いられている。通常、ＰＴは、パラメータの調整、キャリブレーション、個別のシリアル番号の挿入、およびその他のパーソナライゼーション機能にも用いられる。
明らかなように、ＰＴを無事に完全にパス（ｐａｓｓ）しないＩＣは、顧客に出荷されるべきではない。しかしながら、実際には、人為的（またはコンピュータ）エラーにより、ＰＴがフェイル（ｆａｉｌ）、またはＰＴをスキップしたＩＣが、顧客に出荷されることがある。
再テストは、製造テストでは一般化している。テストの問題により製造テストがフェイルすることがある。例えば、ＩＣパッドとＡＴＥパッド間の接触不良、または誤った温度設定の使用などである。この場合、テストは、問題が発見された（且つ修復された）後に繰り返されることができる。
一部の欠陥は、不安定または限界的な（ｍａｒｇｉｎａｌ）結果をもたらす可能性がある。この場合、テストが繰り返されると、テスト結果がパスとフェイル間で交互に変わる可能性がある。ユーザーは、フェイルしてはならない（また、随時フェイルした場合はＩＣの製造欠陥を示すことがある）クリティカルテスト（ｃｒｉｔｉｃａｌ ｔｅｓｔ）、および時々フェイルすることがある非クリティカルテスト（ｎｏｎ－ｃｒｉｔｉｃａｌ ｔｅｓｔ）を定義することができる。クリティカルテストを「回復不可能テスト」と呼び、非クリティカルテストを「回復可能テスト」と呼ぶ。さらに、同じテストを繰り返し実行することを、テスト反復（Ｔｅｓｔ Ｉｔｅｒａｔｉｏｎ）と呼ぶ。
本明細書に開示される本発明による実施形態は、改善された品質の製造テストを有する装置および方法を提供する。テスト結果は、ＩＣの起動時に自動的にテストされるか、またはＩＣのユーザーによるＩＣの受け入れテスト（ｉｎｃｏｍｉｎｇ ｔｅｓｔ）中に検証される。
いくつかの実施形態では、ＩＣは、ワンタイムプログラマブル（ＯＴＰ）メモリを含み、予め割り当てられたＯＴＰ位置にテスト結果を格納し、各テスト結果（またはテスト反復結果）は、２つの別々のＯＴＰビットでプログラムされたパスまたはフェイルである可能性がある。一実施形態では、ＩＣは、制御回路が受信する（例えば、ＡＴＥから）テスト結果の指示に応答して、回復可能および回復不可能なテスト反復結果をＯＴＰビットに格納する制御回路を含む。他の実施形態では、ＡＴＥは、全ての回復可能および回復不可能なテスト結果に応答して、単一の複合のテスト結果の指示（ａ ｓｉｎｇｌｅ ｃｏｍｐｏｕｎｄ ｔｅｓｔ ｒｅｓｕｌｔ ｉｎｄｉｃａｔｉｏｎ）をＯＴＰにプログラムし、制御回路はテスト結果の指示のプログラミングに必要でないことができる。いくつかの実施形態では、制御回路の開示された機能は、必ずしも専用のハードウェアによって実行される必要はない。そのような機能は、例えば、ＩＣ内のプロセッサ（例えば、ＣＰＵまたはコントローラ）によって実行されることができる。
一実施形態では、起動時に、ＩＣ内の起動回路は、対応するＯＴＰビットをチェックして、全ての回復不可能なテストで全ての反復結果がパスであり、且つ全ての回復可能なテストで、少なくとも１つの反復結果がパスであることを確認する。もう１つの実施形態では、制御回路はなく、ＩＣは、起動時に、複数のテスト結果ビットの結果（または複合テスト結果の指示の状態をチェックする）。
いくつかの実施形態では、ＯＴＰは、テスト結果を格納するために割り当てられたＯＴＰワード（「テスト結果ワード」）を含むＯＴＰワードを含む。各テスト結果ワードは、複数のフィールド（例えば、１ビットフィールド）を含み、テストの複数の反復の結果を格納する。ＩＣは、テスト反復結果に応じて、ＯＴＰワードのパスフィールドまたはフェイルフィールドを常にプログラムする。実施形態では、パスまたはフェイルの結果を格納するために用いられるフィールドは直交している（例えば、別々のフィールド）。一実施形態では、パス結果は、ＯＴＰテスト結果ワードの奇数ビットでプログラムされ、フェイル結果は、偶数ビットでプログラムされる（またはその逆）。従って、ＯＴＰワードが１６ビットであると仮定すると、テスト結果ワードが１６ｘ５５５５の場合、テストは８回パスし、ワードが１６ｘＡＡＡＡの場合、テストは８回フェイルし、例えば、ワードが５Ａ５５の場合、テストは６回パスし、２回フェイルとなる（これは回復可能なテストでは許容され得る）。
理解されるように、本明細書では格納されたテスト結果について言及しているが、ＩＣメモリに格納された結果は、実際のテスト結果と異なる可能性がある。例えば、いくつかの実施形態では、複数のテストおよびパーソナライゼーション操作（ｐｅｒｓｏｎａｌｉｚａｔｉｏｎ ｏｐｅｒａｔｉｏｎ）の累積結果は、単一の「テスト結果」ワード（「パス」および「フェイル」の指示を含むことがある）としてメモリに格納されることができる。
いくつかの実施形態では、ＩＣは、ＯＴＰを含まず、代わりに、複数回プログラム（および消去）されることができる不揮発性メモリ（ＮＶＭ）を含む。制御回路は、パスとフェイルの結果を別々のフィールドに格納する。しかしながら、追加のテストを実行する前にＮＶＭメモリを消去する必要がある実施形態では、ＡＴＥは、まずＮＶＭからテスト結果ワードを読み出し、テスト結果ワードをＲＡＭに一時的に格納し、ＮＶＭ（またはテスト結果ワードが格納されているＮＶＭのセグメント）を消去した後、テストを続行し、結果をＲＡＭ（ＮＶＭ結果を一時的に格納するために用いられたのと同じＲＡＭ、または別のＲＡＭ）に格納する。テストが完了すると、ＡＴＥはＩＣのＮＶＭの結果（一時メモリに格納された結果履歴を含む）を復元する。
要約すると、本発明の実施形態は、テスト結果をＩＣ内のＮＶＭに格納することによって、且つＩＣの起動（ｓｔａｒｔｕｐ）（例えば、起動（ｂｏｏｔ））時にＮＶＭ内のテスト結果をチェックすることによって、ＩＣテストの品質を大幅に向上させるものである。いくつかの実施形態では、ＩＣは、テスト結果をＮＶＭに格納する回路を含み、他の実施形態では、ＡＴＥは試験結果をＮＶＭに格納する。実施形態では、パスおよびフェイルを含む個々のテスト結果は、ＮＶＭに格納され、他の実施形態では、複合テスト結果のみが格納される。さらに他の実施形態では、上述の実施形態の様々な組み合わせおよびサブコンビネーションが用いられてもよい。
システム記述 本明細書に開示される実施形態は、ＩＣメーカーによる不揮発性メモリを有する集積回路（ＩＣ）のテスト、ＩＣの顧客によるＩＣの受け入れ検査（ｉｎｃｏｍｉｎｇ ｉｎｓｐｅｃｔｉｏｎ）、およびターゲットシステムで組み合わせられたときのＩＣの起動に言及している。しかしながら、開示された技術は、システム（例えば、マルチチップモジュール、またはＭＣＭ）のテストにも用いられることができる。
図１は、本発明の実施形態による、集積回路（ＩＣ）の製造テストシステム１００を概略的に示すブロック図である。ＩＣ１０２は、ＩＣ内のテストポート１０６を介して、自動テスト装置（ＡＴＥ）１０４に結合されている。ＩＣは、ＩＣ１０２の機能を実施するように動作可能な機能回路１０８、および制御回路１０９を含む。ＡＴＥは、機能回路のさまざまなテストを実行するように構成されている。いくつかの実施形態では、テストは、キャリブレーション、パラメータプログラミング、シリアル番号プログラミング、およびセキュリティキーの挿入など、ＩＣのパーソナライゼーションを含むことができる。
いくつかの実施形態では、ＩＣ１０２は、ＡＴＥ１０４の制御下で機能回路１０８のテストを実行するように動作可能なビルトインセルフテスト（ＢＩＳＴ）回路１１０を含む。（ＢＩＳＴ回路は、メモリのテストなど、業界で広く用いられている。いくつかの実施形態では、ＢＩＳＴ回路は、デバイスの起動中にも用いられる。一実施形態では、ＢＩＳＴテストは、ソフトウェアコマンドによって、ハードウェアコマンドによって、または予め定義された条件の検出に応答してトリガーされることができる。）
図１に示された例示的な実施形態によれば、ＩＣ１０２は、ワンタイムプログラマブル（ＯＴＰ）メモリ１１２（例えば、ヒューズメモリ）を含み、制御回路は、テスト結果をＯＴＰメモリにプログラムするように構成される（他の実施形態では、ＡＴＥはＯＴＰをプログラムし、制御回路は必要でないことができる）。従って、人為的またはコンピュータエラーにより、ＩＣメーカーが、製造テストにフェイルした（または完全にあるいは部分的にスキップした）ＩＣを出荷した場合、ＩＣの顧客は、受け入れ検査中またはＩＣの起動時にエラーを検出する（これについては以下で詳述する）。
従って、テスト結果を内蔵のＯＴＰメモリにプログラミングし、顧客サイトでＯＴＰに保存されているテスト結果をテストすることにより、出荷されたＩＣの品質が向上されることができる。
理解されるように、図１に示され、本明細書に記載された、ＩＣ１０２および製造テストシステム１００の構造は、明確にするために引用された例示的な構造である。他の適切な構造が代替の実施形態で用いられることができる。例えば、ＢＩＳＴ回路１１０は、ＢＩＳＴコードを格納するＲＡＭを含むことができる。ＡＴＥは、テスト中にコードをＢＩＳＴ ＲＡＭに書き込むことができる。もう１つの例では、単一のＡＴＥが複数のＩＣを同時にテストすることができる。
いくつかの実施形態では、制御回路１０９は、ＡＴＥからの指示に応答したテスト結果を含む、またはＡＴＥおよび／または他のソース（例えば、内蔵プロセッサからの）からの指示に応答した、他のビット（例えば、キャリブレーションデータまたはセキュリティキー）を含む、任意または全てのＯＴＰビットをプログラムするように動作可能である。
図１に示され、本明細書に記載された例示的な実施形態では、ＩＣ１０２は、試験結果でＮＶＭをプログラムする制御回路１０９を含む。しかしながら、代替の実施形態では、外部ＡＴＥは、試験結果でＮＶＭを直接プログラムし、制御回路１０９は必要でないことができる。
図２は、本発明の実施形態による、ＩＣ製造テストの方法を概略的に示すフローチャート２００である。フローチャートは、制御回路１０９およびＡＴＥ１０４によって実行される（図１）。ユーザー（例えば、製品エンジニア）が一セットのテストを予め定義していることとしている。
フローチャートは、初期化テスト（Ｉｎｉｔｉａｌｉｚｅ－Ｔｅｓｔ）ステップ２０２で始まり、ＡＴＥは、テスト番号Ｎを１に設定する（Ｎは、ソフトウェア変数、またはレジスタであってもよい）。理解されるように、初期化テストステップ２０２では、ＡＴＥ１０４は、他のテスト初期化機能、例えば、電圧およびタイミング閾値の設定を実行することができる。
次いで、テストＮ実行（Ｒｕｎ－Ｔｅｓｔ－Ｎ）ステップ２０４では、ＡＴＥは予め定義されたテストＮ（Ｔｅｓｔ－Ｎ）（図１のＢＩＳＴ回路１１０のアクティブ化を時々含むことがある）を実行する。次いで、ＡＴＥは、パスチェック（Ｃｈｅｃｋ－Ｐａｓｓ）ステップ２０６に入り、テストＮがパスしたかどうかをチェックする（例えば、ＢＩＳＴ回路１１０のＴｅｓｔ－Ｐａｓｓパッドを検査することにより）。テストがパスした場合、制御回路はプログラムパス（Ｐｒｏｇｒａｍ－Ｐａｓｓ）ステップ２０８に入り、ＯＴＰメモリ１１２の予め指定されたビットをプログラムしてテストＮがパスしたことを示す。ステップ２０６で、テストがフェイルした場合、制御回路は、プログラムフェイル（Ｐｒｏｇｒａｍ－Ｆａｉｌ）ステップ２１０に入り、ＯＴＰの予め指定されたビットをプログラムしてテストＮがフェイルしたことを示す。（上述の説明は、テストパスまたはテストフェイルを示すＯＴＰビットのプログラミングに言及しているが、いくつかの実施形態では、その指示は、１ビット以上であり得るＯＴＰフィールドにプログラムされる。）
ステップ２０８と２１０の両方の後、ＡＴＥはチェックラスト（Ｃｈｅｃｋ－Ｌａｓｔ）ステップ２１２に入り、Ｎが最後の予め定義されたテストであるかどうかをチェックする。そうであれば、テストのフローチャートは完了する。Ｎが最後のテストでない場合、ＡＴＥはインクリメントＮ（Ｉｎｃｒｅｍｅｎｔ－Ｎ）ステップ２１４でＮをインクリメントし、次のテストのためにステップ２０４に再び入る。
従って、図２に示され、本明細書に記載された例示的な実施形態によれば、制御回路は、テストパス指示とテストフェイル指示を含む全てのテスト結果をオンチップＯＴＰに格納する。
理解されるように、図２に示され、本明細書に記載されたフローチャートは、概念を明確にするために引用された例である。代替の実施形態では、他の適切なフローチャートが用いられることができる。例えば、いくつかの実施形態では、テストＮは、フェイルした場合、自動的に繰り返されることができる（ステップ２１０の後、ＡＴＥは、ステップ２０４に再び入り、予め設定された数のテスト再試行（反復）をループ（ｌｏｏｐｉｎｇ）することができる。このようなテストの反復の結果は、より多くのＯＴＰビットに格納されることができる）。
いくつかの実施形態では、ＡＴＥは、パスおよびフェイルの指示を追跡し、テスト結果は、対応するＯＴＰフィールドを読み取ることなく、ユーザーに表示（または他の方法で伝達）することができる。
いくつかの実施形態では、ＩＣ１０２は、制御回路１０９を含まず、ＡＴＥは全てのフローチャート２００を実行する。
回復可能および回復不可能なテスト 本発明の実施形態によれば、製造テストは、決してフェイルしてはならないテストと、時々フェイルすることがあるテスト（例えば、ＩＣまたはテスターのリード線の汚れによりフェイルすることがあるが、汚れが除去されるとパスすることができるテスト）も含むことができる。前者のテストを回復不能なテストと呼び、後者を回復可能なテストと呼ぶ。例えば、ＢＩＳＴテストは通常、回復不能なテストと見なされ、連続的な継続性テスト（ｃｏｎｔｉｎｕｉｔｙ ｔｅｓｔ）は通常、回復可能である。パラメータ化されたテストは、パラメータが限界値（ｍａｒｇｉｎａｌ）である場合、例えば、温度設定が不正確である場合、回復可能であることができる。
実施形態では、制御回路は、テストパスおよびテストフェイルの指示でＯＴＰをプログラムする。いくつかの実施形態では、ユーザーは、回復可能および回復不可能なテストのリストを定義する。一実施形態では、回復可能なテストごとに、ユーザーは、同じテストの反復におけるフェイルの最大許容数を定義し、別の実施形態では、ユーザーは、パスとフェイルのテストの反復の限界比を定義する（例えば、所定の回復可能なテストでは、パスしたテストの反復の数は、テストの反復の総数の少なくとも９０％でなければならない）。さらに他の実施形態では、いくつかの回復可能なテストでは、単一のテストの反復がパスしなければならない。
図３は、本発明の実施形態による、予めテストされたＩＣの起動を概略的に示すフローチャート３００である。フローチャートは、制御回路１０９（図１）によって実行される（ＩＣ１０２は、通常、フローチャート２００を含むブートシーケンスを実行するプロセッサを含む）。従って、制御回路１０９は、プロセッサおよびブートプログラムの対応する部分を指すことができる）。以下の説明では、この方法が開示された制御回路によって実行されることとしている。より一般的には、この方法は、ＩＣを起動する任意の適切な起動回路によって実行されることができる。
上述のように、ＩＣは、ＩＣメーカーが実行した製造テスト結果を格納するＯＴＰワードを含む。各ＯＴＰワードは、単一のテストの全ての反復の結果を格納するものとしている。
フローチャートは、初期化ブートテスト（Ｉｎｉｔｉａｌｉｚｅ－ｂｏｏｔ－Ｔｅｓｔ）ステップ３０２で始まり、制御回路は、テスト番号パラメータ（例えば、レジスタ）を１の値（テスト番号はＮと呼ばれる）に設定する。次に、読み取りＯＴＰワード（Ｒｅａｄ ＯＴＰ ｗｏｒｄ）ステップ３０４では、制御回路は、ＯＴＰから、テスト番号Ｎに対応するテスト結果ワードを読み取る。
次に、チェック有効（Ｃｈｅｃｋ－Ｖａｌｉｄ）ステップ３０６では、制御回路は、次いで格納されたＯＴＰワードが有効であるかどうかをチェックする。例えば、テストパスとテストフェイルの指示のどちらもプログラムされていない場合、そのワードは有効ではない（有効でないＯＴＰワードの他の例は、図４を参照に以下で詳述する）。ＯＴＰワードが有効でない場合、起動は中止される。追加的または代替的に、ＯＴＰワードが有効でない場合、制御回路は任意の他の適切な応答動作をとることができる。
ステップ３０６では、ＯＴＰワードが有効である場合、制御回路は、結果の数チェック（Ｃｈｅｃｋ－Ｎｕｍｂｅｒ－ｏｆ－Ｒｅｓｕｌｔｓ）ステップ３０７に入り、制御回路は、ｔｅｓｔ－Ｎに保存された結果の数が、テストの予め設定された結果の数の値と等しいかどうかをチェックする（結果の数は、ｔｅｓｔ－Ｎに関するパスとフェイルの両方の結果を含む）。結果の数が予め設定された値と異なる場合、起動は中止される。いくつかの実施形態では、回復可能および回復不可能なテストのリストは、不揮発性メモリに格納される。他の実施形態では、リストは、起動テストの前の起動段階で外部メモリデバイスから読み取られることができる。
ステップ３０７では、結果の数が予め設定された値と等しい場合、制御回路は、回復可能チェック（Ｃｈｅｃｋ Ｒｅｃｏｖｅｒａｂｌｅ）ステップ３０８に入り、テストＮが回復可能かどうかをチェックする。ステップ３０８では、テストＮが回復不可能である場合、制御回路は、全てが適合かチェック（Ｃｈｅｃｋ－Ａｌｌ－Ｇｏｏｄ）ステップ３１２に入り、テストＮの複数の反復が実行された場合、全ての反復がパスしている（例えば、ＯＴＰワードの全ての対応するフィールドが設定されている）ことをチェックする。テストの実行のいずれかがフェイルした場合、制御回路は起動エラーを指示して起動を中止するか、または他の適切な応答動作をとる。
ステップ３０８では、テストＮが回復可能である場合、制御回路は、いずれかが適合かチェック（Ｃｈｅｃｋ－Ａｎｙ－Ｇｏｏｄ）ステップ３１０に入り、制御回路は、テストＮの複数の反復が実行された場合、いずれかの反復がパスしたかどうかをチェックする。全ての反復がフェイルした場合、制御回路は再び起動エラーを指示し、起動を中止する。
ステップ３１２で、全てのテストの反復がパス、またはステップ３１０で、いずれかのテストの反復がパスした場合、制御回路は、チェックラスト（Ｃｈｅｃｋ－Ｌａｓｔ）ステップ３１４に入り、Ｎが最後のテストであるかどうかをチェックする（テストの数は、例えば、予め設定されることができる）。そうであれば、起動テストブートテストは正常に完了し、ＩＣは他のブート機能の実行に進む。ステップ３１４では、Ｎが最後のテストでない場合、制御回路は、インクリメントＮ（Ｉｎｃｒｅｍｅｎｔ－Ｎ）ステップ２１４でＮの値をインクリメントし、次のテストのためにステップ３０４に再び入る。
従って、図３に示され、本明細書に記載された例示的な実施形態によれば、製造テスト結果でプログラムされているＩＣは、起動の間に、ＩＣの製造テストが各回復不可能なテストの全ての反復をチェックすることにより、正常に実行され、各回復可能テストの少なくとも１回の反復がパスしたことを確認することができる。
理解されるように、図３に示され、本明細書に記載されたフローチャートは、概念を明確にするために引用された例である。本発明によるフローチャートは、本明細書の図および説明に限定されない。例えば、いくつかの実施形態では、単一の複合のテスト結果がＮＶＭに格納され、フローチャート３００はそれに応じて短縮される。実施形態では、ＩＣはプロセッサではなく、起動することができない。むしろ、フローチャートは、プロセッサと、受け入れＩＣが挿入されたゼロ挿入力（ＺＩＦ）ソケットを含む受け入れ検査システムによって実行される。
他の実施形態では、フローチャート３００は、ＩＣの起動シーケンスの一部として、機能回路１０８のプロセッサによって実行される。一実施形態では、プロセッサは、制御回路にアクセスして、ＮＶＭからテスト結果を読み取る。
いくつかの実施形態では、フェイル制限数は、様々な回復可能なテストの反復に対して定義され、ＩＣは、フェイル指示の数が制限を超えていないことをチェックする。一実施形態では、制御回路は、回復可能なテストのパスとフェイルの反復の比率を比較し、その比率を予め設定された限界と比較する。
図４は、本発明の実施形態による、ワンタイムプログラマブル（ＯＴＰ）メモリにおけるテスト結果の直交プログラミングの構造を概略的に示すブロック図４００である。図４に示された例示的な実施形態によれば、各テストは、１６ビットのＯＴＰワード４０２が割り当てられ、０から７までの番号が付けられた８回のテスト反復の８回のパスまたはフェイルの結果を格納するように用いられることができる。反復４０４がフェイルする場合、ＯＴＰワード４０２の奇数ビットがプログラムされる。テストの反復にパスすると、ＯＴＰワードの偶数ビットがプログラムされる。１回目の反復では、ビット０またはビット１のいずれかがプログラムされる。２回目の反復では、ビット２またはビット３のいずれかがプログラムされ、以下同様に続く。
偶数ビットと奇数ビットは相互に直交しているため、フェイル記録とパス記録は互いに影響し合わないことに留意されたい。
可能なＯＴＰワードのいくつかの例が例ボックス４０８に示される。第１の例では、ＯＴＰワードは０ｘ５５５５であり、全ての偶数ビットはプログラムされており、これはテストの８回の反復全てがパスしたことを意味している。第２の例では、ＯＴＰワードは０ｘ５５Ａ５である。偶数ビット０、２、８、１０、１２、および１４はプログラムされているが、奇数ビット５および７もプログラムされている。テストは６回の反復でパスし、２回でフェイルした（これは、ＩＣが回復不可能なテストには適合せず、回復可能なテストには適合していると見なすことができる）。
第３の例では、ＯＴＰワードは０ｘ０５５５である。偶数ビット０、２、４、６、８、および１０はプログラムされているが、ビット１２～１５はプログラムされていない。図４に示された例示的な実施形態によれば、全てのテストは、少なくとも８回のテストパスまたはテストフェイルの反復を含まなければならない。従って、０ｘ０５５５ＯＴＰワードは、テストが完了しなかったことを示す。
第４の例では、テスト結果のＯＴＰワードは０ｘＤ５５５である。これは、テスト反復０～６はパスしたが、テスト反復7ではパスビット（１４）とフェイルビット（１５）の両方が設定されているため、テスト手順が破損していることを意味する。
理解されるように、図４に示され、本明細書に記載された直交プログラミングの構造は、例示的な構造である。他の構造が代替の実施形態で用いられてもよい。例えば、いくつかの実施形態では、別々のワードが各テストのパス結果およびフェイル結果を格納するために割り当てられる。いくつかの実施形態では、各テストの反復の数は固定されておらず、テストに応じて変化する可能性がある。一実施形態では、回復不可能なテストは、フェイルテストの結果を格納するＯＴＰセルを有せず、代わりに、回復不可能なテストがフェイルした場合、全体的なフェイルビットがプログラムされ、テストが中止される。
マルチタイムプログラマブル不揮発性メモリの使用 上記の説明は、テスト結果をオンチップのワンタイムプログラマブル（ＯＴＰ）不揮発性メモリ（ＮＶＭ）に格納することに言及しているが、説明された技術は、ＩＣがマルチタイムプログラマブルＮＶＭ（以下、「ＭＴＰ」と呼ぶ）を含むとき、またはＩＣがＯＴＰおよびＭＴＰの両方を含むときにも用いられことができるが、ＭＴＰの使用が望ましい（例えば、ＯＴＰのサイズが制限されている場合）。
ＭＴＰがテスト結果を保存するのに用いられるとき、全てのＮＶＭが消去される製造段階で保存されたテスト結果を失わないように注意する必要がある（ＯＴＰではありえない）。
図５は、本発明の実施形態による、マルチタイムプログラマブル不揮発性メモリ（ＭＴＰ－ＮＶＭ）を用いたＩＣテストの方法を概略的に示すフローチャート５００である。図５に示された例示的な実施形態によれば、ＩＣは、以前のテストサイクルの結果を置き換えるのではなく、拡張すべき新しいセットのテストを受ける。テストは、完全なＮＶＭの消去で始まる必要があるものとする。
フローチャートは、ＡＴＥ１０４（図１）によって実行され、コピーテスト結果（Ｃｏｐｙ－Ｔｅｓｔ－Ｒｅｓｕｌｔｓ）ステップ５０２で始まる。ＡＴＥは、以前のテストの累積結果をＭＴＰ ＮＶＭから読み取り、その結果をランダムアクセスメモリ（ＲＡＭ）に格納する。次いで、ＮＶＭ消去（Ｅｒａｓｅ ＮＶＭ）ステップ５０４では、ＡＴＥは、ＮＶＭの完全な内容を消去する。 次に、ＡＴＥは、実行追加テスト（Ｒｕｎ－Ａｄｄｉｔｉｏｎａｌ－Ｔｅｓｔｓ）ステップ５０６に入る。ステップ５０６は、フェイル（ステップ２１０）およびパス（ステップ２０８）がＡＴＥ ＲＡＭにプログラムされることを除いて、フローチャート２００（ステップ２０４から）と同様である。
次いで、プログラムＮＶＭステップ５０８で、ＡＴＥは、更新されたテスト結果をＡＴＥ ＲＡＭからＭＴＰ ＮＶＭにコピーし、フローは終了する。
従って、テスト結果に一時的にＲＡＭストレージを用いると、向上されたテストはＯＴＰの代わりにＭＴＰ ＮＶＭを用いて実現されることができる。
理解されるように、図５に示され、本明細書に記載されたフローチャートは、例示的なフローチャートである。代替の実施形態では、他のフローチャートが用いられることができる。例えば、いくつかの実施形態では、ＭＴＰ ＭＶＭが消去された後、ＡＴＥ ＲＡＭに格納されているテスト結果のコピーはＭＴＰ ＮＶＭにコピーバックされ、さらなるテスト結果がＭＴＰ ＮＶＭに書き込まれる。
図６Ａは、本発明の実施形態による、ＩＣ製造テストの第２の方法を概略的に示すフローチャート６００である。フローチャートは、ＩＣ１０２（図１）に結合されたＡＴＥ１０４によって実行される。図６Ａに示された例示的な実施形態によれば、ＩＣ１０２は、制御回路を必要としない（フローチャート２００、図２とは異なる）。
フローチャートは、実行ＩＣテスト（Ｒｕｎ－ＩＣ Ｔｅｓｔｓ）ステップ６０２で始まり、ＡＴＥは、ＩＣ１０２の様々なテストを実行する。上述で説明したように、テストは、常にパスしなければならない回復不可能なテスト、時々フェイルすることがある（しかしながら、少なくとも１回はパスしなければならない）テスト回復可能なテスト、および例えば、キャリブレーション、パーソナライゼーションなどのさまざまな非テスト手順を含むことできる。
次に、復号テスト結果判定（Ｄｅｔｅｒｍｉｎｅ Ｃｏｍｐｏｕｎｄ Ｔｅｓｔ Ｒｅｓｕｌｔ）ステップ６０４において、ＡＴＥは、ステップ６０２で実行された試験の結果に従って、復号テスト結果を判定する。結果はパスまたはフェイルのいずれかになることができる。
最後に、プログラム複合テスト結果（Ｐｒｏｇｒａｍ Ｃｏｍｐｏｕｎｄ Ｔｅｓｔ ｒｅｓｕｌｔ）ステップ６０６において、ＡＴＥは、複合テスト結果をＮＶＭメモリ１１２にプログラムし、フローチャートは終了する。
理解されるように、図６Ａに示されたフローチャートは、例として引用される。代替の実施形態では、他の適切なフローチャートが用いられることができる。例えば、いくつかの実施形態では、ＡＴＥ１０４は、複合テスト結果に加えて、またはその代わりに、全てのテスト結果をＮＶＭ１１２にプログラムする。
図６Ｂは、本発明の実施形態による、予めテストされたＩＣの代替の起動を概略的に示すフローチャート６５０である。フローチャートは、ＩＣ１０２（例えば、ＩＣ１０２のプロセッサによって）によって実行される。
フローチャートは、初期化ブートシーケンス（Ｉｎｉｔｉａｌ ｂｏｏｔ Ｓｅｑｕｅｎｃｅ）ステップ６５２で始まり、ＩＣは、初期化起動タスクを実行する（例えば、ＢＩＳＴを実行する）。次いで、読み取り複合テスト結果（Ｒｅａｄ Ｃｏｍｐｏｕｎｄ Ｔｅｓｔ Ｒｅｓｕｌｔ）ステップ６５４で、ＩＣは、復号テスト結果（ＩＣ製造テストでプログラムされている）をＮＶＭから読み取る。
次に、チェックテストパス（Ｃｈｅｃｋ－Ｔｅｓｔ－Ｐａｓｓ）ステップ６５６では、ＩＣは、次いで、読み取ったテスト結果がパスであるかどうかをチェックする。そうであれば、ＩＣは、さらなる起動ステップ６５８に進み、追加の起動タスクを実行し、次いでフローチャートを離れる（起動が完了する）。
ステップ６５６で、複合テスト結果がフェイルである場合、ＩＣは、起動を中止する（例えば、リセットする）。
従って、テストされていないＩＣ（またはテストにフェイルしたＩＣ）が用いられる可能性を排除することにより、テストの信頼性が実質的に向上する。
図１～図５に示され、本明細書に記載された、製造テストシステム１００、ＩＣ１０２、ＯＴＰメモリ１１２およびＯＴＰワード４００の構成、フローチャート２００、３００、５００、６００、および６５０は、単に概念を明確にするために示された例示的な構成およびフローチャートである。他の適切な構成およびフローチャートは、代替の実施形態で用いられることができる。ＩＣ１０２の異なるサブユニットは、１つ以上の特定用途向け集積回路（ＡＳＩＣ）またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）などの適切なハードウェアを用いて、ソフトウェアを用いて、ハードウェアを用いて、またはハードウェアとソフトウェア要素の組み合わせを用いて実装されることができる。
ＡＴＥ１０４および／またはＩＣ１０２は、本明細書に記載された機能を実行するソフトウェアにプログラムされた、１つ以上の汎用プロセッサを含むことができる。ソフトウェアは、例えば、ネットワークを介して、またはホストから、電子形式でプロセッサにダウンロードされることができ、あるいは、代替的または追加的に、磁気、光学、または電子メモリなどの非一時的有形媒体に提供および／または格納されてもよい。
本明細書に記載された実施形態は主にＩＣ製造テストに対処するが、本明細書に記載された方法およびシステムは、モジュールの製造テストなどの他の用途にも用いられることができる。
上述の実施形態は、例として引用されており、以下の特許請求の範囲は、上述に具体的に開示および記載された内容に限定されないことに留意されたい。むしろ、この範囲は、上述の様々な特徴のコンビネーションおよびサブコンビネーションの両方、ならびに前述の説明を読んで当業者が知るであろう、先行技術に開示されていないその変更および修正を含む。参照することにより本特許出願に組み込まれた文書は、組み込まれた文書の用語の定義が本明細書で明示的または暗黙的になされた定義と矛盾する場合を除いて、本出願の不可欠な部分と見なされ、本明細書の定義のみが考慮されるべきである。
１００ 製造テストシステム
１０２ 集積回路（ＩＣ）
１０４ 自動テスト装置（ＡＴＥ）
１０６ テストポート
１０８ 機能回路
１０９ 制御回路
１１０ ビルトインセルフテスト（ＢＩＳＴ）回路
１１２ ワンタイムプログラマブル（ＯＴＰ）メモリ
２００ フローチャート
２０２～２１４ ステップ
３００ フローチャート
３０２～３１６ ステップ
４００ ブロック図
４０２ ＯＴＰワード
４０４ 反復
４０８ 例ボックス
５００ フローチャート
５０２～５０８ ステップ
６００ フローチャート
６０２～６０６ ステップ
６５０ フローチャート
６５２～６５８ ステップ

Claims (16)

  1. 不揮発性メモリ、および
    集積回路の製造テストが正常に完了したかどうかを示す１つ又は２つ以上の完了示唆値を前記不揮発性メモリから読み取り、前記集積回路を起動しているときに、読み取った前記完了示唆値をチェックするように構成された起動回路を含み、
    前記完了示唆値が、前記製造テストが正常に完了したことを示した場合、前記起動回路は前記集積回路をさらに起動し、及び
    前記完了示唆値が、前記製造テストが正常に完了されなかったことを示した場合、前記起動回路は前記集積回路を起動することを中止する、集積回路（ＩＣ）。
  2. 前記完了示唆値は、単一のパス／フェイルビットで構成されている請求項１に記載の集積回路。
  3. 前記完了示唆値は、外部自動テスト装置（ＡＴＥ）によって不揮発性メモリに書き込まれている請求項１に記載の集積回路。
  4. 前記製造テストが正常に完了したかどうかを示す情報を外部自動テスト装置（ＡＴＥ）から受け取り、前記情報に基づいて前記完了示唆値を前記不揮発性メモリに書き込むように構成された制御回路をさらに含む請求項１に記載の集積回路。
  5. 前記完了示唆値は、回復不可能テストパス指示、回復不可能テストフェイル指示、回復可能テストフェイル指示、および回復可能テストパス指示のうちの１つ以上を含む請求項１に記載の集積回路。
  6. ２つ以上の前記完了示唆値は相互に直交している請求項１に記載の集積回路。
  7. 前記不揮発性メモリは、ワンタイムプログラマブル（ＯＴＰ）メモリである請求項１に記載の集積回路。
  8. 前記不揮発性メモリは、マルチタイムプログラマブル不揮発性メモリ（ＭＴＰ ＮＶＭ）である請求項１に記載の集積回路。
  9. 不揮発性メモリを含む集積回路（ＩＣ）を起動するステップを含み、
    前記集積回路の製造テストが正常に完了したかどうかを示す１つ又は２つ以上の完了示唆値を前記不揮発性メモリから読み取り、読み取った前記完了示唆値をチェックするステップ、および
    前記完了示唆値が、前記製造テストが正常に完了したことを示した場合、前記集積回路をさらに起動し、前記完了示唆値が、前記製造テストが正常に完了されなかったことを示した場合、前記集積回路を起動することを中止するステップを含む方法。
  10. 前記完了示唆値は、単一のパス／フェイルビットで構成されている請求項９に記載の方法。
  11. 前記完了示唆値は、外部自動テスト装置（ＡＴＥ）によって不揮発性メモリに書き込まれている請求項９に記載の方法。
  12. 前記集積回路で前記製造テストが正常に完了したかどうかを示す情報を外部自動テスト装置（ＡＴＥ）から受け取り、前記情報に基づいて前記完了示唆値を前記不揮発性メモリに書き込むステップをさらに含む請求項９に記載の方法。
  13. 前記完了示唆値は、回復不可能テストパス指示、回復不可能テストフェイル指示、回復可能テストフェイル指示、および回復可能テストパス指示のうちの１つ以上を含む請求項９に記載の方法。
  14. ２つ以上の前記完了示唆値は相互に直交している請求項９に記載の方法。
  15. 前記不揮発性メモリは、ワンタイムプログラマブル（ＯＴＰ）メモリである請求項９に記載の方法。
  16. 前記不揮発性メモリは、マルチタイムプログラマブル不揮発性メモリ（ＭＴＰ ＮＶＭ）である請求項９に記載の方法。
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