KR20030001919A - 반도체 소자의 콘택홀 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 셀 영역과 주변 회로 영역에 서로 다른 깊이의 콘택홀을 형성하는 과정에서, 셀 영역에 포토레지스트 패턴을 더블 코팅하여 셀 영역과 주변 회로 영역의 단차에 따른 식각 차이를 발생시키고, 포토 리소그라피 공정을 실시한 후 식각 공정을 실시하는 과정에서 노출되는 하부 요소에 따라 식각 선택비를 조절하여 영역별로 식각 정도를 다르게 조절하므로써 영역별로 서로 다른 깊이의 콘택홀을 한번의 포토리소그라피/식각 공정으로 동시에 형성하여 공정의 단계를 줄이고, 공정 마진을 확보하여 공정의 신뢰성을 향상킬 수 있는 반도체 소자의 콘택홀 형성 방법을 제공하는데 그 목적이 있다.
Description
본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 특히 콘택홀 형성을 위한 식각 공정의 마진을 증가시키고, 셀 영역과 주변 회로 영역간의 단차에 상관없이 하나의 마스크만으로도 셀 영역과 주변 회로 영역에 목표 깊이의 콘택홀을 동시에 형성할 수 있는 반도체 소자의 콘택홀 형성 방법에 관한 것이다.
소자의 집적도가 높아짐에 따라 회로의 선폭은 점점 더 줄어든다. 이로 인하여, 활성(Active)영역에 형성되는 비트 라인 콘택(Bit Line Contact)을 형성하는 공정 마진(Margin)을 확보하는데 어려움이 있다. 따라서, 비트 라인 콘택을 형성하는 공정 마진을 확보하기 위하여 플러그(Plug)를 먼저 형성하고, 그 위에 콘택(Contact)을 형성한다.
하지만, 선폭이 더 줄어듦에 따라, 플러그를 형성하는 공정에서는 홀(Hole) 형태의 패턴(Pattern)이 적합하지 않아져 라인(Line) 형태로 패턴이 변경되면서, 셀 영역에 비해 불규칙적인 주변 회로 영역에는 상기의 공정을 적용할 수 없다.
종래에는 셀 영역과 주변 회로 영역에 각각 따로 비트 라인 콘택을 형성하기 위하여, 1차 비트 라인 콘택 마스크를 형성한 후 식각 공정으로 셀 영역이나 주변 회로 영역에 비트 라인 콘택을 형성한 다음 마스크를 제거하고, 2차 비트 라인 콘택 마스크를 형성한 후 식각 공정으로 나머지 영역에 비트 라인 콘택을 형성한 다음 마스크를 제거하여 셀 영역과 주변 회로 영역에 비트 라인 콘택을 형성한다.
비트 라인 콘택 형성 공정 시 ISO 패턴이 Z-셀(Z-Cell)에서 I-셀(I-Cell)로 변경됨에 따라, 비트 라인 콘택 형성 시 셀 영역과 주변 회로 영역에 콘택을 한번에 형성하지 못하고 플러그 형성시 발생되는 셀 영역과 주변 회로 영역간의 단차로 인하여 불가피하게 상기와 같이 2회에 걸쳐 노광 및 식각공정을 하여 비트 라인 콘택을 형성한다.
상기와 같이, 2회에 걸친 노광 공정과 식각공정을 통하여 형성하게 됨에 따라, 공정 단계가 증가하고, 2차례에 걸친 마스크 형성 공정 시 불충분한 공정 마진에 의해 공정의 신뢰성 및 공정 진행 시간이 저하된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 셀 영역에 포토레지스트 패턴을 더블 코팅하여 셀 영역과 주변 회로 영역의 단차에 따른 식각 차이를 발생시키고, 포토 리소그라피 공정을 실시한 후 식각 공정을 실시하는 과정에서 노출되는 하부 요소에 따라 식각 선택비를 조절하여 영역별로 식각 정도를 다르게 조절하므로써 영역별로 서로 다른 깊이의 콘택홀을 한번의 포토리소그라피/식각 공정으로 동시에 형성하여 공정의 단계를 줄이고, 공정 마진을 확보하여 공정의 신뢰성을 향상킬 수 있는 반도체 소자의 콘택홀 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판12a : 게이트 산화막
12b : 폴리실리콘층12c : 텅스텐 실리사이드층
12d : 하드 마스크12e : 절연막 스페이서
12f : 접합 영역12 : 트랜지스터
13 : 플러그14 : 층간 절연막
14a : 제 1 콘택홀14b : 제 2 콘택홀
14c : 제 3 콘택홀15 : 제 1 포토레지스트 패턴
16 : 제 1 마스크17 : 제 2 포토레지스트 패턴
18 : 제 2 마스크A : 제 1 영역
B : 제 2 영역C : 제 3 영역
본 발명에 따른 반도체 소자의 콘택홀 형성 방법은 셀 영역 및 주변 회로 영역으로 나뉘어진 반도체 기판의 셀 영역에 포토레지스트막을 더블 코팅하여 주변 회로 영역과의 단차에 따른 식각 차이를 발생시키고, 포토 리소그라피 공정을 실시한 후 식각 공정을 실시하는 과정에서 소정의 영역별로 노출되는 하부 요소에 따라 식각 선택비의 조절을 통해 식각 정도를 다르게 조절하여 서로 다른 깊이의 콘택홀을 한번의 포토리소그라피/식각 공정으로 동시에 형성하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 콘택홀 형성 방법의 다른 실시예는 셀 영역과 주변 회로 영역으로 나뉘어지고, 소정의 공정을 통해 실리사이드층을 포함하는 게이트 전극과 접합 영역을 포함하여 이루어진 트랜지스터와 소정 영역의 게이트 전극 사이에 플러그가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계, 셀 영역의 층간 절연막 상에 제 1 포토레지스트 패턴을 형성하는 단계, 제 1 포토레지스트 패턴을 포함한 전체 상부에 소정의 패턴으로 제 2 포토레지스트 패턴을 형성하는 단계, 및 식각 공정을 실시하면서 소정의 영역별로 노출되는 플러그, 실리사이드층에 대한 식각 선택비를 조절하여 플러그, 접합 영역 및 실리사이드층을 각각 노출시키는 서로 다른 깊이의 콘택홀을 형성하는 단계로 이루어지는 것을 특징으로 한다.
상기에서, 제 1 포토레지스트 패턴은 네거티브 포토레지스트를 코팅하여 형성하며, 네거티브 포토레지스트는 i-Line용 또는 DUV용 네거티브 포토레지스트를 사용한다. 또한, 제 2 포토레지스트 패턴은 포지티브 포토레지스트를 코팅하여 형성한다.
셀 영역의 플러그 상부에 형성되는 콘택홀은 제 1 포토레지스트 패턴에 의해 발생된 주변 회로 영역과의 단차에 의해 주변 회로 영역에 형성된 콘택홀보다 낮은 깊이로 식각되면서 형성된다.
실리사이드층 상부에 형성되는 콘택홀은 식각 공정을 실시하는 과정에서 실리사이드층에 대한 식각 선택비의 조절을 통해 실리사이드층 상부까지만 식각이 이루어지도록 하여 형성된다.
식각 공정은 셀 영역의 1 포토레지스트 패턴이 식각되면서 층간 절연막이 노출되고, 주변 회로 영역의 층간 절연막이 식각되면서 플러그 및 게이트 전극이 노출되는 단계, 플러그에 대한 식각 선택비를 조절하여 플러그를 제거해 접합 영역을 노출시키는 콘택홀을 형성하는 단계, 및 실리사이드층에 대한 식각 선택비를 조절하여 셀 영역의 층간 절연막 및 게이트 전극 상부의 하드 마스크를 제거해 셀 영역의 플러그 및 실리사이드층을 각각 노출시키는 콘택홀을 형성하는 단계로 실시된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 소자 분리막(도시되지 않음)이 형성되어 활성 영역이 정의되고, 셀 영역 및 주변 회로 영역으로 나뉘어진 반도체 기판(11) 상에 통상의 공정으로 게이트 산화막(12a), 폴리실리콘층(12b), 실리사이드층(12c), 하드 마스크(12d), 절연막 스페이서(12e) 및 접합 영역(12f)으로 이루어진 트랜지스터(12)를 형성한다.
상기에서, 게이트 산화막(12a), 폴리실리콘층(12b), 실리사이드층(12c), 하드 마스크(12d)는 트랜지스터(12)의 게이트 구조에 해당되며, 접합 영역(12f)은 소오스/드레인에 해당된다.
이후, 전체 상부에 도전성 물질층을 형성한 후 화학적 기계적 연마를 통해 마스크(12d) 상부의 도전성 물질층을 제거하고 게이트 구조(12a 내지 도 12d) 사이에만 도전성 물질을 잔류시켜 게이트 구조(12a 내지 도 12d) 사이에 플러그(13)를 형성한다.
플러그(13)가 형성되면, 전체 상부에 층간 절연막(14)을 형성한 후 순차적으로 제 1 포토레지스트막(15a)을 형성한다. 이때, 제 1 포토레지시트막(15a)은 층간 절연막(14) 상에 네거티브 포토레지스트(Negative Photoresist)를 코팅하여 형성한다. 네거티브 포토레지스트는 i-Line용 또는 DUV용 네거티브 포토레지스트를 사용한다.
이후, 셀 영역에만 제 1 포토레지스트막(15a)을 남기기 위하여 셀 영역쪽으로만 빛을 투과시키는 제 1 마스크(16)를 이용하여 노광 공정을 실시한다. 이때, 제 1 마스크(16)로는 셀 영역 개방 마스크(Cell Open Mask)를 사용하기 때문에, 노광 공정에서 충분한 공정 마진(Margin)을 확보할 수 있다. 따라서, 샘플마스크(Sample Mask) 진행 없이도 노광 공정을 진행할 수 있을 정도의 충분한 공정 마진을 확보하므로 생산성이 저하되는 것을 방지한다.
이때, 제 1 포토레지스트막(15a)의 두께는 후속의 콘택홀을 형성하기 위한 식각 공정에서 발생시킬 셀 영역과 주변 회로 영역의 식각 차이를 고려하여 결정한다. 이는, 후속 공정 중 콘택홀을 형성하기 위한 식각공정에서 셀 영역과 주변 회로 영역간의 식각 깊이를 각각 다르게 조절하기 위함이다. 따라서, 제 1 포토레지스트막(15a)의 두께에 따라 후속의 식각 공정시 셀 영역과 주변 회로 영역간의 서로 다른 식각 깊이를 조절할 수 있다.
도 1b를 참조하면, 노광 공정을 실시한 후 노광이 이루어지지 않은 주변 회로 영역의 제 1 포토레지스트막을 제거하여 제 1 포토레지스트 패턴(15)을 형성한다. 제 1 포토레지스트 패턴(15)은 층간 절연막(14) 상부의 셀 영역에만 형성된다.
도 1c를 참조하면, 제 1 포토레지스트 패턴(15)을 포함한 셀 영역 및 주변 회로 영역의 전체 상부에 제 2 포토레지스트막(17a)을 형성한다. 제 2 포토레지스트막(17a)은 포지티브 포토레지스트를 코팅하여 형성한다.
이로써, 셀 영역의 층간 절연막(14) 상부에는 제 1 포토레지스트 패턴(15) 및 제 2 포토레지스트막(17a)이 순차적으로 적층되고, 주변 회로 영역에는 제 2 포토레지스트막(17a)만 형성되어 셀 영역과 주변 회로 영역에는 단차가 발생된다.
이후, 비트 라인 콘택을 포함한 콘택홀이 형성될 제 1 내지 제 3 영역(A, B 및 C)을 정의하기 위하여 제 1 내지 제 3 영역(A, B 및 C)쪽으로만 빛을 투과시키는 제 2 마스크(18)를 이용하여 노광 공정을 실시한다.
상기에서, 제 1 포토레지시트막(15a)은 네거티브 포토레지스트(Negative Photoresist)를 코팅하여 형성하고, 제 2 포토레지스트막(17a)은 포지티브 포토레지스트를 코팅하여 형성한다. 이는, 포지티브 포토레지스트로 먼저 코팅한 후 다음 포토레지스트를 코팅하면 포토레지스트에함유되어있는 솔벤트(Solvent) 성분에 의해 하부의 포토레지스트가 녹아버리기 때문이다. 따라서, 제 1 포토레지시트막(15a)을 네거티브 포토레지스트로 형성하므로써, 다음 포토레지스트 즉, 제 2 포토레지스트막(17a)을 코팅하는 과정에서 원하는 패턴을 유지할 수 있다.
도 1d를 참조하면, 노광 공정을 실시한 후 노광이 이루어진 제 1 내지 제 3 영역(A, B 및 C)의 제 2 포토레지스트막을 제거하여 제 2 포토레지스트 패턴(17)을 형성한다. 이로써, 셀 영역에서는 제 1 포토레지스트 패턴(15)의 소정 영역이 노출되고, 주변 회로 영역에서는 층간 절연막(14)의 소정 영역이 노출된다.
도 1e를 참조하면, 제 2 포토레지스트 패턴(17)을 식각 마스크로 이용한 식각 공정으로 제 1 내지 제 3 영역(A, B 및 C)을 식각한다. 이때, 셀 영역의 제 1 영역(A)은 하부의 제 1 포토레지스트 패턴(15)에 의해 주변 회로 영역의 제 2 및 제 3 영역(B 및 C)보다 덜 식각된다.
따라서, 제 1 영역(A)은 제 1 포토레지스트 패턴(15)이 식각되어 하부의 층간 절연막(14)이 노출되는 동안, 제 2 및 제 3 영역(B 및 C)에는 제 1 포토레지스트 패턴이 형성되어 있지 않으므로 층간 절연막(14)까지 식각되어 하부의 플러그(13) 및 하드 마스크(12d)가 노출된다.
도 1f를 참조하면, 셀 영역 및 주변 회로 영역에 콘택을 형성하기 위하여 식각 공정을 실시하는 과정에서, 실리사이드층(12c)과 플러그(13)의 실리콘(Silicon)에 대한 선택비를 높여주면, 실리사이드층(12c)과 플러그(13)가 식각 정지층의 역할을 하게 되므로 주변 회로 영역의 제 2 및 제 3 영역(B 및 C)에서 각각 다른 깊이의 콘택이 형성된다. 다시 말해, 식각 공정을 실시하는 과정에서 노출되는 하부 요소에 따라 식각 선택비를 조절하여 줌으로써, 각 영역이 식각되는 양을 조절하여 식각 깊이를 제어할 수 있다.
즉, 제 1 영역(A)은 제 1 포토레지스트 패턴(15)의 두께에 의해 식각 깊이가 낮아지고, 제 2 영역(B)은 하부 요소인 플러그의 실리콘에 대한 선택비를 조절하며, 제 3 영역(C)은 실리사이드층(12c)에 대한 선택비를 조절하므로써 실리사이드층(12c) 상부까지만 식각된다.
이로써, 제 1 영역(A)에는 플러그(13)가 노출되고, 제 2 영역(B)에는 접합 영역(12f)이 노출되며, 제 3 영역(C)에는 실리사이드층(12c)이 노출된다.
도 1g를 참조하면, 식각 공정이 완료되면, 층간 절연막(14) 상부의 제 1 및 제 2 포토레지스트 패턴(15 및 17)을 제거한다.
이로써, 제 1 영역(A)에는 플러그(13)가 노출되는 제 1 콘택홀(14a)이 형성되고, 제 2 영역(B)에는 접합 영역(12f)이 노출되는 제 2 콘택홀(14b)이 형성되며, 제 3 영역(C)에는 실리사이드층(14c)이 노출되는 제 3 콘택홀(14c)이 형성된다.
상술한 바와 같이, 본 발명은 포토레지스트 패턴을 이용하여 단차를 발생시키고, 식각 공정을 실시하는 과정에서 하부 요소에 따라 식각 선택비를 달리하여 한번의 포토리소그라피/식각 공정으로 각기 다른 깊이의 콘택홀을 동시에 형성하므로써 공정의 단계를 줄이고, 공정 마진을 확보하여 공정의 신뢰성을 향상시킨다.
Claims (8)
- 셀 영역 및 주변 회로 영역으로 나뉘어진 반도체 기판의 상기 셀 영역에 포토레지스트막을 더블 코팅하여 상기 주변 회로 영역과의 단차에 따른 식각 차이를 발생시키고, 포토 리소그라피 공정을 실시한 후 식각 공정을 실시하는 과정에서 소정의 영역별로 노출되는 하부 요소에 따라 식각 선택비의 조절을 통해 식각 정도를 다르게 조절하여 서로 다른 깊이의 콘택홀을 한번의 포토리소그라피/식각 공정으로 동시에 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 셀 영역과 주변 회로 영역으로 나뉘어지고, 소정의 공정을 통해 실리사이드층을 포함하는 게이트 전극과 접합 영역을 포함하여 이루어진 트랜지스터와 소정 영역의 상기 게이트 전극 사이에 플러그가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계;상기 셀 영역의 층간 절연막 상에 제 1 포토레지스트 패턴을 형성하는 단계;상기 제 1 포토레지스트 패턴을 포함한 전체 상부에 소정의 패턴으로 제 2 포토레지스트 패턴을 형성하는 단계 및식각 공정을 실시하면서 소정의 영역별로 노출되는 상기 플러그, 상기 실리사이드층에 대한 식각 선택비를 조절하여 상기 플러그, 상기 접합 영역 및 상기 실리사이드층을 각각 노출시키는 서로 다른 깊이의 콘택홀을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 2 항에 있어서,상기 제 1 포토레지스트 패턴은 네거티브 포토레지스트를 코팅하여 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 3 항에 있어서,상기 네거티브 포토레지스트는 i-Line용 또는 DUV용 네거티브 포토레지스트인 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 2 항에 있어서,상기 제 2 포토레지스트 패턴은 포지티브 포토레지스트를 코팅하여 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 2 항에 있어서,상기 셀 영역의 플러그 상부에 형성되는 콘택홀은 상기 제 1 포토레지스트패턴에 의해 발생된 상기 주변 회로 영역과의 단차에 의해 상기 주변 회로 영역에 형성된 콘택홀보다 낮은 깊이로 식각되면서 형성되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 2 항에 있어서,상기 실리사이드층 상부에 형성되는 콘택홀은 상기 식각 공정을 실시하는 과정에서 상기 실리사이드층에 대한 식각 선택비의 조절을 통해 상기 실리사이드층 상부까지만 식각이 이루어지도록 하여 형성되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 2 항에 있어서,상기 식각 공정은 상기 셀 영역의 상기 1 포토레지스트 패턴이 식각되면서 상기 층간 절연막이 노출되고, 상기 주변 회로 영역의 층간 절연막이 식각되면서 상기 플러그 및 상기 게이트 전극이 노출되는 단계;상기 플러그에 대한 식각 선택비를 조절하여 상기 플러그를 제거해 상기 접합 영역을 노출시키는 콘택홀을 형성하는 단계 및상기 실리사이드층에 대한 식각 선택비를 조절하여 상기 셀 영역의 층간 절연막 및 상기 게이트 전극 상부의 하드 마스크를 제거해 상기 셀 영역의 플러그 및상기 실리사이드층을 각각 노출시키는 콘택홀을 형성하는 단계로 실시되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
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