KR20050010147A - 반도체 소자의 게이트 전극 형성방법 - Google Patents

반도체 소자의 게이트 전극 형성방법 Download PDF

Info

Publication number
KR20050010147A
KR20050010147A KR1020030049038A KR20030049038A KR20050010147A KR 20050010147 A KR20050010147 A KR 20050010147A KR 1020030049038 A KR1020030049038 A KR 1020030049038A KR 20030049038 A KR20030049038 A KR 20030049038A KR 20050010147 A KR20050010147 A KR 20050010147A
Authority
KR
South Korea
Prior art keywords
hard mask
mask layer
gate electrode
layer
semiconductor device
Prior art date
Application number
KR1020030049038A
Other languages
English (en)
Other versions
KR101016334B1 (ko
Inventor
원용식
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020030049038A priority Critical patent/KR101016334B1/ko
Publication of KR20050010147A publication Critical patent/KR20050010147A/ko
Application granted granted Critical
Publication of KR101016334B1 publication Critical patent/KR101016334B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 게이트 식각 공정시에 하드 마스크층을 적용하여 미세 패턴의 게이트 전극을 형성하고, 버텀-반사방지막을 전체 구조상에 도포한 후 에치-백 공정으로 하드 마스크층을 제거하고, 이후 잔여 버텀-반사방지막을 제거하므로, 하드 마스크층 적용으로 양호한 형상의 미세 패턴을 얻을 수 있고, 버텀-반사방지막을 적용하므로 하드 마스크층을 용이하게 제거할 수 있어 후속 샐리사이드 공정을 가능하게 하여, 반도체 소자의 고집적화에 따른 미세한 게이트 패터닝시 포토레지스트의 두께 마진 부족을 해소할 수 있다.

Description

반도체 소자의 게이트 전극 형성방법{Method of forming gate electrode in semiconductor device}
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 특히 게이트 식각 공정시 포토레지스트 두께 마진 부족에 따른 패턴 형상(pattern profile) 불량을 방지할 수 있는 반도체 소자의 게이트 전극 형성방법에 관한 것이다.
반도체 소자의 회로 선폭 감소로 인해 게이트 포토 공정에서 미세 패터닝을 위해 포토레지스트막의 두께를 감소하고 있는 추세이다. 포토레지스트막의 두께 감소는 게이트 식각 공정에서 포토레지스트 마진(PR margin) 부족을 가져오기 때문에 미세 패턴을 형성하는데 한계가 있다.
도 1a 내지 1c는 종래 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 소자분리 공정 및 웰 형성 공정을 실시한 반도체 기판(11) 상에 게이트 산화막(12) 및 폴리실리콘층(13)을 형성한다.
도 1b를 참조하면, 게이트 패턴을 형성하기 위해 포토레지스트 도포, 노광, 현상 공정을 진행하여 폴리실리콘층(13) 상에 포토레지스트 패턴(14)을 형성한다. 이때, 소자의 집적도가 점점 증가하여 포토 공정의 미세 패터닝 기술이 요구되며, 이를 위해 포토레지스트 두께는 점점 감소되고 있다.
도 1c를 참조하면, 포토레지스트 패턴(14)을 식각 마스크로 한 게이트 식각 공정으로 폴리실리콘층(13)의 노출된 부분을 제거하여 게이트 전극(130)을 형성한다. 게이트 식각 공정은 Cl2가스 및 HBr 가스를 주로 사용하며, 소자 집적도가 증가하면서 게이트 산화막(12)의 두께 또한 감소하기 때문에 산화물과의 높은 선택비를 갖는 HeO2가스가 적용되고 있다. 그런데, 미세 패터닝을 위해 포토레지스트 두께가 점점 감소하여 식각 공정에서 포토레지스트 마진 부족으로 인해 게이트 형성 후에 게이트 전극(130)의 상단 모서리부(A)에 패싯(facet)이 발생하여 패턴 형상(pattern profile)이 불량하게 되는 문제가 있어, 게이트 전극의 전기적 특성 저하 및 소자의 고집적화 실현을 어렵게 한다.
따라서, 본 발명은 게이트 식각 공정시 포토레지스트 두께 마진 부족에 따른 패턴 형상(pattern profile) 불량을 방지하여 소자의 신뢰성을 향상시킬 뿐만 아니라 소자의 고집적화 실현을 가능하게 하는 반도체 소자의 게이트 전극 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 1c는 종래 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 반도체 기판 12, 22: 게이트 산화막
13, 23: 폴리실리콘층 130, 230: 게이트 전극
14, 24: 포토레지스트 패턴 210: 하드 마스크층
220: 버텀-반사방지막
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형성방법은 반도체 기판 상에 게이트 산화막 및 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층 상에 하드 마스크층을 형성하는 단계; 포토레지스트 패턴을 이용한 식각 공정으로 상기 하드 마스크층을 패터닝하는 단계; 상기 패터닝된 하드 마스크층을 식각 마스크로 식각 공정으로 상기 폴리실리콘층을 패터닝하는 단계; 전체 구조 상부에 버텀-반사방지막을 도포한 후, 에치-백 공정으로 상기 패터닝된 하드 마스크층을 노출시키고, 액티브 영역에는 상기 버텀-반사방지막이 잔류하는 단계; 상기 잔류된 버텀-반사방지막을 식각 방지막으로 하여 상기 패터닝된 하드 마스크층을 제거하는 단계; 및 상기 잔류된 버텀-반사방지막을 제거하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 2f는 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 소자분리 공정 및 웰 형성 공정을 실시한 반도체 기판(21) 상에 게이트 산화막(22) 및 폴리실리콘층(23)을 형성한다.
도 2b를 참조하면, 폴리실리콘층(23) 상에 하드 마스크층(210)을 형성한 후, 게이트 패턴을 형성하기 위해 포토레지스트 도포, 노광, 현상 공정을 진행하여 하드 마스크층(210) 상에 포토레지스트 패턴(24)을 형성한다. 이때, 소자의 집적도가 점점 증가하여 포토 공정의 미세 패터닝 기술이 요구되며, 이를 위해 포토레지스트두께는 점점 감소되고 있는데, 포토레지스트 패턴(24)은 비교적 두께가 얇은 하드 마스크층(210)만을 패터닝하면 되기 때문에 기존의 폴리실리콘층을 패터닝하기 위한 두께보다 얇게 형성할 수 있다. 하드 마스크층(210)은 산화물 계통의 물질로 형성하며, 게이트 식각 공정시 식각 마스크 역할을 하며, 따라서 폴리실리콘층(23)과의 선택비를 고려하여 최소한의 두께로 형성한다.
도 2c를 참조하면, 포토레지스트 패턴(24)을 식각 마스크로 한 식각 공정으로 하드 마스크층(210)을 패터닝한다. 포토레지스트 패턴(24)을 제거한 후, 패터닝된 하드 마스크층(210)을 식각 마스크로 한 게이트 식각 공정으로 폴리실리콘층(23)의 노출된 부분을 제거하여 게이트 전극(230)을 형성한다.
상기에서, 하드 마스크층(210)은 CF4/CHF3가스를 이용한 건식 식각 방식으로 패터닝하며, 하드 마스크층(210)의 식각 공정은 게이트의 임계치수(critical dimension; CD)를 결정하는 중요한 공정으로서 CF4/CHF3가스 비율을 조절하여 원하는 임계치수가 컨트롤된다. 포토레지스트 패턴(24)은 O2플라즈마를 이용하여 제거한다. 게이트 식각 공정은 Cl2가스 및 HBr 가스를 주로 사용하며, 소자 집적도가 증가하면서 게이트 산화막(22)의 두께 또한 감소하기 때문에 산화물과의 높은 선택비를 갖는 HeO2가스를 첨가한다.
도 2d를 참조하면, 상부에 패터닝된 하드 마스크층(210)을 갖는 게이트 전극(230)을 포함한 전체 구조 상에 컨포멀 타입(conformal type)의 버텀-반사방지막(BARC film; 220)을 도포(coating)한다. 이때 형성된 토폴러지(topology)에 의하여 게이트 전극(230) 상단부와 액티브 영역 상부의 도포 두께에 차이가 발생하며, 이후 진행될 버텀-반사방지막(220)의 에치-백(etch-back) 공정에서 선택적으로 게이트 전극(230) 상단부의 버텀-반사방지막(220)과 하드 마스크층(210)을 제거할 수 있다.
도 2e를 참조하면, 건식 식각 방식으로 게이트 전극(230) 상단부 및 액티브 영역 상부의 버텀-반사방지막(220)을 에치-백 공정으로 제거한다. 이때 O2가스 및 N2가스가 사용되며, 게이트 전극(230) 상단부와 액티브 영역 상부의 버텀-반사방지막(220)의 두께 차이로 인하여 패터닝된 하드 마스크층(210)이 먼저 개방(open)되고, 액티브 영역 상부에는 버텀-반사방지막(220)이 일정 두께 남아있게 된다. 잔류된 버텀-반사방지막(220)을 제거하지 않고 CF4/CHF3가스를 이용한 식각 공정으로 하드 마스크층(210)을 제거한다. 이때, 잔류된 버텀-반사방지막(220)은 식각 방지막 역할을 하여 액티브 영역의 식각 손상(etch attack)을 방지한다.
도 2f를 참조하면, O2플라즈마를 이용하여 잔류된 버텀-반사방지막(220)을 제거하고, 이로 인하여 패턴 형상이 양호한 최종 게이트 전극(230)이 형성된다.
상기한 본 발명의 실시예에 의한 게이트 전극 형성방법은 게이트 포토 공정의 낮은 포토레지스트 두께에 대한 게이트 식각 공정시 마진 부족으로 인한 게이트 전극의 상단부에 발생하는 패싯 현상을 제거할 수 있다.
한편, 게이트 전극의 상단부에 하드 마스크층을 용이하게 제거시키므로 게이트 전극의 저항을 낮추기 위하여 도 2f의 최종 게이트 전극(230)에 샐리사이드 공정의 적용할 수 있다.
상술한 바와 같이, 본 발명은 게이트 포토 공정의 포토레지스트 두께의 감소가 용이하여 더욱 미세한 게이트 패터닝을 가능하게 하며, 게이트 식각시 포토레지스트 두께 마진 부족으로 인한 게이트 상단의 패싯 문제를 해결할 수 있어 안정적인 게이트 패턴 형상(gate pattern profile)을 구현할 수 있으며, 게이트의 미세 패턴화가 가능해져 더욱 집적도가 높은 반도체 소자의 구현이 가능하며, 버텀-반사방지막의 에치-백 공정으로 인해 마스크 단계 추가 없이 선택적 식각이 가능해져 추가 응용 공정에 적용할 수 있다.

Claims (5)

  1. 반도체 기판 상에 게이트 산화막 및 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층 상에 하드 마스크층을 형성하는 단계;
    포토레지스트 패턴을 이용한 식각 공정으로 상기 하드 마스크층을 패터닝하는 단계;
    상기 패터닝된 하드 마스크층을 식각 마스크로 식각 공정으로 상기 폴리실리콘층을 패터닝하는 단계;
    전체 구조 상부에 버텀-반사방지막을 도포한 후, 에치-백 공정으로 상기 패터닝된 하드 마스크층을 노출시키고, 액티브 영역에는 상기 버텀-반사방지막이 잔류하는 단계;
    상기 잔류된 버텀-반사방지막을 식각 방지막으로 하여 상기 패터닝된 하드 마스크층을 제거하는 단계; 및
    상기 잔류된 버텀-반사방지막을 제거하는 단계를 포함하는 반도체 소자의 게이트 전극 형성방법.
  2. 제 1 항에 있어서,
    상기 하드 마스크층은 CF4/CHF3가스를 이용한 건식 식각 방식으로 패터닝하는 반도체 소자의 게이트 전극 형성방법.
  3. 제 1 항에 있어서,
    상기 폴리실리콘층은 Cl2가스 및 HBr 가스에 HeO2가스를 첨가하여 패터닝하는 반도체 소자의 게이트 전극 형성방법.
  4. 제 1 항에 있어서,
    상기 에치-백 공정은 O2가스 및 N2가스를 사용하는 반도체 소자의 게이트 전극 형성방법.
  5. 제 1 항에 있어서,
    상기 잔류된 버텀-반사방지막은 O2플라즈마를 이용하여 제거하는 반도체 소자의 게이트 전극 형성방법.
KR1020030049038A 2003-07-18 2003-07-18 반도체 소자의 게이트 전극 형성방법 KR101016334B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030049038A KR101016334B1 (ko) 2003-07-18 2003-07-18 반도체 소자의 게이트 전극 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030049038A KR101016334B1 (ko) 2003-07-18 2003-07-18 반도체 소자의 게이트 전극 형성방법

Publications (2)

Publication Number Publication Date
KR20050010147A true KR20050010147A (ko) 2005-01-27
KR101016334B1 KR101016334B1 (ko) 2011-02-22

Family

ID=37222607

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030049038A KR101016334B1 (ko) 2003-07-18 2003-07-18 반도체 소자의 게이트 전극 형성방법

Country Status (1)

Country Link
KR (1) KR101016334B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104064474A (zh) * 2014-07-16 2014-09-24 上海集成电路研发中心有限公司 双重图形化鳍式晶体管的鳍结构制造方法
CN110854073A (zh) * 2019-11-26 2020-02-28 上海华力集成电路制造有限公司 栅极的制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100546092B1 (ko) * 2000-12-12 2006-01-24 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성 방법
KR100734083B1 (ko) * 2001-06-28 2007-07-02 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성방법
KR100723784B1 (ko) * 2001-06-29 2007-05-30 매그나칩 반도체 유한회사 반도체 소자의 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104064474A (zh) * 2014-07-16 2014-09-24 上海集成电路研发中心有限公司 双重图形化鳍式晶体管的鳍结构制造方法
CN110854073A (zh) * 2019-11-26 2020-02-28 上海华力集成电路制造有限公司 栅极的制造方法

Also Published As

Publication number Publication date
KR101016334B1 (ko) 2011-02-22

Similar Documents

Publication Publication Date Title
KR100834396B1 (ko) 반도체 소자의 패턴 형성 방법
JPH11330245A (ja) 半導体装置のコンタクト形成方法
KR101016334B1 (ko) 반도체 소자의 게이트 전극 형성방법
KR100612947B1 (ko) 비대칭 스텝구조의 게이트를 구비하는 반도체소자의 제조방법
KR100489350B1 (ko) 반도체소자의 게이트 형성방법
JP2000173996A (ja) 半導体装置およびその製造方法
KR100516771B1 (ko) 반도체 소자의 게이트 전극 형성방법
KR100390948B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR20040059981A (ko) 하드마스크의 경사 프로파일을 방지할 수 있는 ＡｒＦ노광원을 이용한 반도체소자 제조 방법
KR100400321B1 (ko) 반도체소자의 형성방법
KR20050001104A (ko) 반도체소자 제조 방법
KR20070000719A (ko) 반도체 소자의 비트라인콘택 형성방법
KR100256809B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100212697B1 (ko) 다단계 에칭에 의한 콘택 형성방법
KR20020036255A (ko) 반도체 소자의 미세 콘택 홀 형성방법
KR20100011488A (ko) 반도체 소자의 패턴 형성방법
KR0126887B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR940002298B1 (ko) 2단계 mlr을 이용한 포토 마스크 제조방법
KR100780628B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR100886641B1 (ko) 반도체 소자의 캐패시터 제조방법
KR20050073369A (ko) 반도체 소자의 게이트 라인 형성 방법
KR20060118734A (ko) 플래시 메모리 소자의 제조 방법
KR20040001845A (ko) 반도체소자의 패턴 형성방법
KR20010036161A (ko) 하드마스크를 이용한 자기정렬 콘택의 콘택홀 형성방법
KR20060072518A (ko) 플래쉬 메모리 소자의 제조방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140116

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150116

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160119

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170117

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180116

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190117

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20200116

Year of fee payment: 10