KR20020056347A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 게이트전극을 형성하기 위한 공정시, 셀 동작과는 무관한 더미게이트를 필드산화막 상부에 추가로 형성함으로써, 반도체 소자의 패턴밀도 및 층간 구조의 단차를 줄일 수 있는 반도체 소자의 제조 방법을 제시함에 있다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 게이트전극을 형성하기 위한 공정시, 셀 동작과는 무관한 더미게이트를 필드산화막 상부에 추가로 형성함으로써, 반도체 소자의 패턴밀도 및 층간 구조의 단차를 줄일 수 있는 반도체 소자의 제조 방법에 관한 것이다.
현재 일반적으로 사용되고 있는 FULL CMOS SRAM 셀(Cell)의 제조 방법을 간략하게 설명하면 다음과 같다.
도 1 및 도 2에 도시된 바와 같이, 소정의 반도체 기판 상부에 필드영역과 액티브영역을 확정하기 위한 필드산화막(1)이 형성된 후, 필드산화막(Field oxide)(1)을 포함한 전체 구조 상부에 폴리실리콘(Poly silicon)이 증착된 후, 소정의 마스크공정을 이용한 식각공정에 의해 식각되어 게이트전극(2)이 형성된다. 이후, 게이트전극(2)을 마스크로 이용한 소정의 이온 주입공정에 의해 반도체 기판의 소정 부위에 액티브영역(3)이 형성된다.
그러나, 벌크(Bulk) 트랜지스터의 게이트전극을 형성하는 폴리실리콘층의 패턴 형성시 I-라인(I-Line) 스텝퍼(Stepper)를 이용하는데, 최소 선폭이 0.33㎛이하로 작아지게 되는 경우에 폴리실리콘 라인이 필드산화막 상에서 얇아지는 현상이 발생하며, 포토 도프(Photo dof) 마진이 부족하여 유니폼(Uniform)하지 못한 패턴을 형성하여 동작의 불균일성을 유발시킨다.
따라서, 렌즈기법(Annula)을 이용하여 이를 개선하였으나, 도 3 및 도 4에 도시된 바와 같이, 셀 이외의 Y-디코더(Y-Decoder)지역에서 패턴 형성이 제대로 되지 못하여 게이트전극(2)간의 브리지(Bridge)를 유발시킨다. 게이트전극(2) 형성후 층간 인터커넥션 라인(Inter connection line)(4) 형성시 액티브(Active)와 게이트전극(3) 상에 콘택부(Contact ; 5)(각 셀당 10개)가 동시에 형성되는데, 이 때, 각 콘택부(5)의 주변 조건이 모두 상이하여 콘택부(5) 형성시 공정 마진이 부족한 문제가 발생한다.
또한, 도 3에 도시된 "B"와 같이, 인터커넥션 라인(4) 형성시 게이트전극(2)과 게이트전극(2) 간에 형성된 하부층(Under layer)의 열악한 토폴로지(Topology)로 인하여 패턴의 넛치(Notch) 및 단락(Short)현상을 유발시킨다.
따라서, 본 발명의 목적은 인터커넥션 라인(Inter connection line)의 하부에 형성되는 하부층의 구조적인 차이 및 게이트전극 형성시 I-라인 스탭퍼 장비의 패턴 밀도 차이에서 야기되는 반도체 소자의 층간 단차를 방지하기 위한 반도체 소자의 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은 게이트전극을 형성하기 위한 공정시, 셀 동작과는무관한 더미게이트를 필드산화막 상부에 추가로 형성함으로써, 반도체 소자의 패턴밀도 및 층간 구조의 단차를 줄일 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
도 1은 종래 기술에 따른 반도체 소자의 평면도.
도 2는 도 2에 도시되 반도체 소자의 SEM 사진.
도 3은 도 1에 도시된 반도체 소자를 선 "A-A'"로 절단한 반도체 소자의 단면도.
도 4는 도 1에 도시된 반도체 소자 상부에 형성된 인터커넥션 라인을 도시한 반도체 소자의 평면도.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 평면도.
도 6은 도 5에 도시된 반도체 소자를 선 " C-C'"로 절단한 반도체 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1,12 : 필드산화막 2,13 : 게이트전극
3 : 액티브영역 4,16 : 인터커넥션 라인
5 : 콘택부 11 : 반도체 기판
13' : 더미게이트부 15 : 층간절연막
본 발명은 소정의 반도체 기판 상부에 필드산화막을 형성하는 단계와; 상기 반도체 기판 상부에 게이트전극을 형성함과 아울러 상기 필드산화막 상부에 더미게이트를 형성하는 단계와; 상기 게이트전극 및 더미게이트를 덮도록 층간절연막을 형성하는 단계와; 상기 층간절연막 상부에 금속라인을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자를 도시한 평면도이고, 도 6은 도 5에 도시된 선 "C-C''"로 절단한 반도체 소자를 도시한 단면도이다.
도 5 및 도 6을 참조하면, 우선, 소정의 반도체 기판(11) 상부에 액티브영역과 필드영역을 확정하기 위한 필드산화막(12)이 형성된다. 이후, 소정의 이온 주입공정을 행하여 반도체 기판(11)의 소정 부위에 N-웰(N-Well)과 P-웰(P-Well)이 형성된다. 필드산화막(12)을 포함한 전체 구조 상부에 폴리실리콘이 증착된 후, 소정의 마스크공정을 이용한 식각공정에 의해 게이트전극(13)이 형성됨과 아울러 필드산화막(12) 상부에는 더미게이트(13')가 형성된다.
이후, 게이트전극(13)을 포함한 전체 구조 상부에 스페이서막이 증착된 후, 소정의 제거공정에 의해 게이트전극(13)과 더미게이트(13')의 측면에만 남고 모두 제거되어 스페이서(14)가 형성된다.
이후, 스페이서(14)를 마스크로 이용한 소정의 이온 주입공정에 의해 N-웰 상에는 p+ 접합영역(도시되지 않음)이 형성되고, P-웰 상에는 n+ 접합영역(도시되지 않음)이 형성된다.
이후, 게이트전극(13)과 더미게이트(13')를 덮도록 층간절연막(15)이 증착된 후, 게이트전극(13) 상부에 형성된 층간절연막(15)은 소정의 마스크공정을 이용한 식각공정에 의해 식각되어 콘택홀이 형성된다.
이후, 층간절연막(15) 상부에는 콘택홀을 덮도록 인터커넥션 라인(16)이 형성된다.
전술한 바와 같이, 본 발명은 게이트전극을 형성하기 위한 공정시, 셀 동작과는 무관한 더미게이트를 필드산화막 상부에 추가로 형성하여 패턴밀도 및 층간 구조의 단차를 줄일 수 있다.
상술한 바와 같이, 본 발명은 게이트전극을 형성하기 위한 공정시, 셀 동작과는 무관한 더미게이트를 필드산화막 상부에 추가로 형성함으로써, 반도체 소자의 패턴밀도 및 층간 구조의 단차를 줄일 수 있다.
또한, 층간 구조의 단차를 줄임으로써, 반도체 소자의 공정 마진을 향상시켜 수율 향상 및 보다 안정적인 FULL CMOS SRAM CELL을 제조 할 수 있다.

Claims (1)

  1. 소정의 반도체 기판 상부에 필드산화막을 형성하는 단계와;
    상기 반도체 기판 상부에 게이트전극을 형성함과 아울러 상기 필드산화막 상부에 더미게이트를 형성하는 단계와;
    상기 게이트전극 및 더미게이트를 덮도록 층간절연막을 형성하는 단계와;
    상기 층간절연막 상부에 금속라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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