KR100386625B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 공정 단순화 및 콘택 저항을 낮추도록 한 반도체 소자의 제조방법에 관한 것으로서, 게이트 및 소오스/드레인 영역으로 이루어진 트랜지스터 및 비트 라인이 형성된 반도체 기판의 전면에 층간 절연막을 형성하는 단계와, 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀의 내부에 폴리 실리콘 플러그를 형성하는 단계와, 상기 폴리 실리콘 플러그를 포함한 반도체 기판의 전면에 질화막 및 산화막을 차례로 형성하는 단계와, 상기 산화막상에 하드 마스크층을 형성하여 캐패시터 영역을 정의하는 단계와, 상기 하드 마스크층을 마스크로 이용하여 상기 폴리 실리콘 플러그 및 그에 인접한 층간 절연막의 표면이 노출되도록 상기 산화막 및 질화막을 선택적으로 제거하는 단계와, 상기 하드 마스크층 및 폴리 실리콘 플러그를 동시에 제거하는 단계와, 상기 반도체 기판에 세정 공정을 실시하는 단계와, 상기 반도체 기판의 전면에 비정질 실리콘막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 제조방법{method for manufacturing of semiconductor device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 셀 저항을 개선하는데 적당한 반도체 소자의 제조방법에 관한 것이다.

반도체 소자가 고집적화됨에 따라 패턴(pattern)이 미세화되어 캐패시터(capacitor) 형성을 위한 캡 산화막 에치시 포토레지스트의 고선택비의 한계로 인하여 폴리 실리콘막을 하드 마스크(hard mask)로 사용하고 있고, 이때 사용된 하드 마스크용 폴리 실리콘막이 후속 공정 진행(스토리지 노드 분리)시 방해가 됨에 따라서 폴리 실리콘막의 에치백을 통해 하드 마스크를 제거하고 있다.

이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.

도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.

도 1a에 도시한 바와 같이, 게이트 및 소오스/드레인으로 이루어진 트랜지스터(도시되지 않음) 및 비트라인(도시되지 않음)이 형성된 반도체 기판(11)의 전면에 층간 절연막(12)을 형성하고, 상기 반도체 기판(11)의 표면이 소정 부분 노출되도록 상기 층간 절연막(12)을 선택적으로 제거하여 콘택홀을 형성한다.

이어, 상기 콘택홀을 포함한 반도체 기판(11)의 전면에 폴리 실리콘막을 증착한 후, 에치백 또는 CMP 공정 등의 평탄화 공정을 실시하여 상기 콘택홀의 내부에 스토리지 노드용 폴리 실리콘 플러그(13)를 형성한다.

그리고 상기 폴리 실리콘 플러그(13)를 포함한 반도체 기판(11)의 전면에 에칭 스톱(etching stop)층으로 질화막(14)을 형성하고, 상기 질화막(14)상에 산화막(15)을 형성한다.

도 1b에 도시한 바와 같이, 상기 산화막(15)상에 하드 마스크용 폴리 실리콘막(16)을 형성하고, 상기 폴리 실리콘막(16)상에 제 1 포토레지스트(17)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(17)를 패터닝하여 캐패시터 형성 영역을 정의한다.

이어, 상기 패터닝된 제 1 포토레지스트(17)를 마스크로 이용하여 상기 폴리 실리콘막(16)을 선택적으로 제거한다.

도 1c에 도시한 바와 같이, 상기 제 1 포토레지스트(17)를 제거하고, 상기 폴리 실리콘막(16)을 마스크로 이용하여 상기 폴리 실리콘 플러그(13) 및 그에 인접한 층간 절연막(12)의 표면이 노출되도록 상기 산화막(15) 및 질화막(14)을 선택적으로 제거한다.

도 1d에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 제 2 포토레지스트(18)를 도포한 후, 노광 및 현상 공정으로 상기 폴리 실리콘막(16)이 노출되도록 패터닝한다.

도 1e에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트(18)를 마스크로 이용하여 상기 폴리 실리콘막(16)을 에치백 공정으로 제거하고, 마스크로 사용된 제 2 포토레지스트(18)를 제거한다.

이때 상기 제 2 포토레지스트(18)를 제거할 때 계면에 폴리머(polymer)가 잔존하여 이후 셀 저항이 증가하는 요인이 된다.

이어, 상기 반도체 기판(11)에 세정 공정을 실시하고, 상기 반도체 기판(11)의 전면에 캐패시터 하부 전극용 비정질 실리콘막(19)을 증착한다.

이후 공정은 도면에 도시하지 않았지만 상기 비정질 실리콘막(19)을 선택적으로 제거하여 하부 전극을 형성하고, 상기 하부 전극을 포함한 전면에 유전체막 및 상부전극을 차례로 형성함으로서 캐패시터를 형성한다.

그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.

즉, NP(Storage Node Plug)용 폴리 실리콘막이 식각이 되지 않게 하기 위하여 포토레지스트 등을 블록킹막으로 사용해서 식각을 함으로서 불필요한 공정이 추가되고 블록킹 막을 완벽하게 제거하지 않을 경우 콘택 저항이 증가한다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 공정 단순화 및 콘택 저항을 낮추도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도

도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도

도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 층간 절연막

23 : 폴리 실리콘 플러그 24 : 질화막

25 : 산화막 26 : 폴리 실리콘막

27 : 포토레지스트 28 : 비정질 실리콘막

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 게이트 및 소오스/드레인 영역으로 이루어진 트랜지스터 및 비트 라인이 형성된 반도체 기판의 전면에 층간 절연막을 형성하는 단계와, 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀의 내부에 폴리 실리콘 플러그를 형성하는 단계와, 상기 폴리 실리콘 플러그를 포함한 반도체 기판의 전면에 질화막 및 산화막을 차례로 형성하는 단계와, 상기 산화막상에 하드 마스크층을 형성하여 캐패시터 영역을 정의하는 단계와, 상기 하드 마스크층을 마스크로 이용하여 상기 폴리 실리콘 플러그 및 그에 인접한 층간 절연막의 표면이 노출되도록 상기 산화막 및 질화막을 선택적으로 제거하는 단계와, 상기 하드 마스크층 및 폴리 실리콘 플러그를 동시에 제거하는단계와, 상기 반도체 기판에 세정 공정을 실시하는 단계와, 상기 반도체 기판의 전면에 비정질 실리콘막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.

도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.

도 2a에 도시한 바와 같이, 게이트 및 소오스/드레인으로 이루어진 트랜지스터(도시되지 않음) 및 비트라인(도시되지 않음)이 형성된 반도체 기판(21)의 전면에 층간 절연막(22)을 형성하고, 상기 반도체 기판(21)의 표면이 소정 부분 노출되도록 상기 층간 절연막(21)을 선택적으로 제거하여 콘택홀을 형성한다.

이어, 상기 콘택홀을 포함한 반도체 기판(21)의 전면에 폴리 실리콘막을 증착한 후, 에치백 또는 CMP 공정 등의 평탄화 공정을 실시하여 상기 콘택홀의 내부에 스토리지 노드용 폴리 실리콘 플러그(23)를 형성한다.

그리고 상기 폴리 실리콘 플러그(23)를 포함한 반도체 기판(21)의 전면에 에칭 스톱(etching stop)층으로 질화막(24)을 형성하고, 상기 질화막(24)상에 산화막(25)을 형성한다.

도 2b에 도시한 바와 같이, 상기 산화막(25)상에 하드 마스크용 폴리 실리콘막(26)을 형성하고, 상기 폴리 실리콘막(26)상에 포토레지스트(27)를 도포한 후, 노광 및 현상공정으로 포토레지스트(27)를 패터닝하여 캐패시터 형성 영역을 정의한다.

이어, 상기 패터닝된 포토레지스트(27)를 마스크로 이용하여 상기 폴리 실리콘막(26)을 선택적으로 제거한다.

도 2c에 도시한 바와 같이, 상기 포토레지스트(27)를 제거하고, 상기 폴리 실리콘막(26)을 마스크로 이용하여 상기 폴리 실리콘 플러그(23) 및 그에 인접한 층간 절연막(22)의 표면이 노출되도록 상기 산화막(25) 및 질화막(24)을 선택적으로 제거한다.

도 2d에 도시한 바와 같이, 상기 폴리 실리콘막(26) 및 폴리 실리콘 플러그(23)를 동시에 제거한다.

도 2e에 도시한 바와 같이, 상기 반도체 기판(21)에 세정 공정을 실시하고, 상기 반도체 기판(21)의 전면에 캐패시터 하부 전극용 비정질 실리콘막(28)을 증착한다.

여기서 상기 세정 공정시 비트 라인의 양측면에 형성되어 있는 절연막 측벽(도시되지 않음)의 손실을 방지하기 위하여 SiON막으로 이루어진 절연막을 사용하여 절연막 측벽을 형성한다.

이후 공정은 도면에 도시하지 않았지만 상기 비정질 실리콘막(28)을 선택적으로 제거하여 하부 전극을 형성하고, 상기 하부 전극을 포함한 전면에 유전체막 및 상부전극을 차례로 형성함으로서 캐패시터를 형성한다.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.

첫째, 하드 마스크용 폴리 실리콘막을 제거할 때 스토리지 노드용 폴리 실리콘 플러그를 리세스 식각(recess etch)함으로서 공정을 단순화시킬 수 있다.

둘째, 캐패시터 하부 전극과 기판(또는 플러그)을 직접 콘택함으로서 스토리지 노드용 폴리 실리콘 플러그와 스토리지 노드간의 접촉 저항을 줄이어 전체적인 셀 저항을 줄일 수 있다.

Claims (2)

1. 게이트 및 소오스/드레인 영역으로 이루어진 트랜지스터 및 비트 라인이 형성된 반도체 기판의 전면에 층간 절연막을 형성하는 단계;

   상기 반도체 기판의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;

   상기 콘택홀의 내부에 폴리 실리콘 플러그를 형성하는 단계;

   상기 폴리 실리콘 플러그를 포함한 반도체 기판의 전면에 질화막 및 산화막을 차례로 형성하는 단계;

   상기 산화막상에 하드 마스크층을 형성하여 캐패시터 영역을 정의하는 단계;

   상기 하드 마스크층을 마스크로 이용하여 상기 폴리 실리콘 플러그 및 그에 인접한 층간 절연막의 표면이 노출되도록 상기 산화막 및 질화막을 선택적으로 제거하는 단계;

   상기 하드 마스크층 및 폴리 실리콘 플러그를 동시에 제거하는 단계;

   상기 반도체 기판에 세정 공정을 실시하는 단계;

   상기 반도체 기판의 전면에 비정질 실리콘막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서, 상기 하드 마스크층은 폴리 실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.