KR19980017256A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 메모리의 비트라인(Bit Line)형성시 메모리셀 지역과, 주변 지역의 비트라인 콘택을 동시에 형성하는 반도체 소자의 제조 방법에 관한 것이다.
이를 위한 본 발명의 반도체 소장의 제조방법은 셀 지역과 주변 지역으로 구분되어 동시에 제조되는 반도체 제조 방법에 있어서, 반도체 기판상에 필드 영역과 활성영역을 정의하여 필드 영역에 필드 산화막을 성장하고 활성영역에 게이트 절연막을 형성하는 단계; 상기 활성영역에 제1 도전층, 캠 게이트 1, 제2 절연막을 구비한 게이트 전극을 복수개 형성하는 단계; 상기 게이트 전극을 마스크로 하여 기판상에 불순물 영역을 형성하는 단계; 상기 게이트 전극 측면에 제3 질연막 측벽을 형성하는 단계; 상기 주변지역의 캡게이트 제2 절연막과 캡게이트 제2 절연막 측면의 제3 절연막을 선택적으로 제거하는 단계; 전면에 제4 절연막을 증착하고 상기 셀지역의 불순물 영역 상측과 주변지역의 게이트 전극 상측이 노출되도록 마스킹 하는 단계; 상기 셀지역의 불순물 영역과 주변지역의 게이트 전극이 노출되도록 콘택홀을 형성하는 단계; 전면에 제2 도전층을 증착하는 단계를 포함하여 이루어짐을 특징으로 한다.

Description

반도체 소자의 제조 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 메모리의 비트라인(Bit Line)형성시 메모리셀 지역과, 주변 지역의 비트라인 콘택을 동시에 형성하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 고집적화로 인하여 셀 사이즈가 감소하게 되므로 콘택홀 형성시 오정렬(Misalign)로 인하여 수율(Yield)이 감소되었다.
따라서, 이와 같은 문제점을 해결하기 위하여 식각 선택비가 서로 다른 절연물질로 이용하여 콘택 마진을 증가시키는 반도체 소자의 제조 방법을 많이 사용하고 있다.
즉, DRAM 반도체 소자의 제조 공정시 기판상에 게이트 전극 및 소오스/드레인 불순물 영역을 형성하고 전면에 절연막을 증착한 다음 불순물 영역에 비트라인 콘택홀을 형성한다.
이때, 콘택홀 마진을 좋게 하기 위하여, 게이트 전극의 캡게이트 절연막 및 게이트 측면 절연막을 질화막으로 형성하고 전면에 산화막을 증착한 다음, 사진 식각 공정으로 불순물 영역의 산화막을 선택적으로 제거하여 비트라인 콘택홀을 형성한다.
이와 같이 선택비가 다른 절연물질을 콘택홀을 형성하여, 포토 리소그래피(Photo Lithography)공정시 오정렬로 인해 정확하게 불순물 영역을 정렬시키지 못했더라도 질화막이 에치 스토퍼(Etch Stopper)역할을 하기 때문에 비트라인과 게이트 전극이 쇼트(Short)되는 경우가 발생하지 않는다.
이와 같은 기술을 이용한 종래의 반도체 소자의 제조 방법을 설명하면 다음과 같다.
도1a 내지 도1f는 종래의 비트라인 방법을 나타낸 공정 단면도이다.
도1a 에서와 같이, 반도체 기판(11)상에 제1 질화막(12) 및 제1 감광막(13)을 차례로 증착한다.
그리고, 상기 제1 감광막(13)을 셀 지역(14)과 주변지역(15)에는 남기고 필드(Field) 지역에는 제거되도록 선택적으로 노광 및 현상한다.
상기 선택적으로 노광 및 현상된 제1 감광막(13)을 마스크로 이용하여 상기 제1 질화막(12)을 선택적으로 식각한 다음 상기 제1 감광막(13)을 제거한다.
그리고, 상기 제1 질화막(12)을 마스크로 이용하여 열산화 공정으로 필드 산화막(16)을 성장시킨 다음, 상기 제1 질화막(12)을 제거한다.
도 1b에서와 같이, 상기 필드 산화막(16)을 포함한 반도체 기판(11)상에 열산화 공정으로 게이트 산화막(17)을 성장시킨 다음, 상기 게이트 산화막(17)상에 제1 다결정 실리콘과 산화막과 제2 질화막을 차례로 증착한다.
그리고, 상기 제1 다결정 실리콘과, 산화막과, 제2 질화막을 선택적으로 식각하여 산화막(18)과 제2 질화막(19) 2중 구조의 캡 게이트 절연막이 적층되도록 게이트 전극(20)을 형성한다.
도 1c 에서와 같이, 상기 게이트 전극(20)들을 마스크로 이용하여 저농도 불순물을 이온 주입하여서 제1 불순물 영역(21)을 형성한다.
그리고, 상기 게이트 전극(20)들을 포함하여 게이트 산화막(17)상에 제3 질화막(22)을 증착하고 에치백하여 상기 게이트 전극(20)과, 산화막(18)과, 제2 질화막(19)의 양측에 측벽을 형성한다.
도 1d에서와 같이, 상기 측벽을 포함한 게이트 전극(20)들을 마스크로 이용하여 고농도 불순물을 이온 주입하여서 제2 불순물 영역(23)을 형성하고 상기 게이트 전극(20)들을 포함한 게이트 산화막(17)상에 산화막으로 형성된 ILD(Inter Layer Dielectric) 층(24) 및 제2 감광막(25)을 차례로 형성한다.
이어 상기 제2 감광막(25)을 상기 셀지역(14)의 하나의 불순물 영역에만 제거되도록 선택적으로 노광 및 현상한다.
상기 선택적으로 노광및 제2 감광막(25)를 마스크로 이용하여 상기 ILD층(24) 및 게이트 산화막(17)을 차례로 식각한다.
도 1e에서와 같이, 상기 제2 감광막(25)을 제거하고 상기 ILD층(24)을 포함하여 반도체 기판(11)상에 제3 감광막(25)을 도포한다.
그리고, 상기 제3 감광막(25)을 상기 주변지역(15)의 소정 게이트 전극(20)상에만 제거되도록 선택적으로 노광 및 현상한다.
이어 상기 선택적으로 노광 및 현상된 제3 감광막(25)을 마스크로 이용하여 상기 제2 질화막(19)과 산화막(19)을 차례로 식각한다.
이때 한번의 식각 공정에 의해 셀지역(14)의 콘택홀과 주변지역(15)의 콘택홀을 동시에 할 수 없는 이유는 다음과 같다.
예를 들어 제2 감광막(25)을 증착하고 셀지역(14)의 불순물 영역 상측과 주변지역(15)의 게이트 전극상측이 노출되도록 패터닝한 다음, 식각 공정으로 ILD층(23)을제거하며 셀지역(14)은 게이트 절연막(17)까지 제거되어 불순물 영역이 노출된다.
그러나 주변지역(15)의 게이트 전극은 질화막으로 감싸져 있기 때문에 노출되지 않는다. 따라서, 주변지역(15)의 게이트 전극 상측의 질화막을 제거해야만 한다.
이때, 주변지역(15)의 게이트 전극 상측의 질화막을 제거하게 되면 셀지역(14)의 게이트 전극 측벽 및 캡 게이트 질화막도 함께 제거되기 때문에 셀지역(14)에서 게이트 전극이 노출되어 차 후, 비트라인을 형성하였을 경우 비트라인과 셀지역의 게이트 전극이 쇼트되기 때문이다.
도1f에서와 같이, 상기 제3 감광막(25)을 제거하고 상기 ILD층(23)과 노출된 게이트 전극(20)을 포함한 반도체 기판(11)상에 제2 다결정 실리콘(26)과 텅스텐 실리사이드(Tungsten Siliside)(27)을 차례로 증착한다.
그리고, 상기 텅스텐 실리사이드(27)상에 제4 감광막(도면에 도시하지 않음)을 도포하고 일정 부분만 제거되도록 선택적으로 노광 및 현상한다.
이어 상기 선택적으로 노광 및 현상된 제4 감광막을 마스크로 이용하여 차례로 상기 텅스텐 실리사이드(27)와 제2 다결정 실리콘(26)을 선택적으로 식각한다. 상기 제4 감광막을 제거함으로 비트라인을 형성한다.
종래의 반도체 소자의 제조 방법은 비트라인 콘택홀을 셀지역과 주변지역으로 구분하여 2회 형성하므로 비트라인 콘택홀과 비트라인간의 오버랩(Over lap) 또는 미스어라인(Misalign)의 여유가 적어지는 문제점이 있었다.
본 발명 상기의 문제점을 해결하기 위해 안출한 것으로 비트라인 콘택홀을 형성하기 전에 주변지역 게이트상의 질화막을 제거하여 동시에 비트라인 콘택홀을 형성하므로 비트라인 콘택홀과 비트라인간의 오버랩 또는 미스어라인의 여유를 크게하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1f는 종래의 비트라인 방법을 나타낸 공정 단면도
도2a 내지 도2f는 본 발명의 실시예에 따른 비트라인 방법을 나타낸 공정 단면도
* 도면의 주요부분에 대한 부호의 설명 *
31 : 반도체 기판31 : 셀지역
35 : 주변지역36 : 필드 산화막
37 : 게이트 산화막38 : 산화막
39 : 제2 질화막40 : 게이트 전극
41 : 제1 불순물 영역42 : 제 3 질화막
43 : 제2 불순물 영역45 : ILD
본 발명에 따른 반도체 소자의 제조 방법은 셀지역과 주변지역으로 구분되어 동시에 제조되는 반도체 제조 방법에 있어서, 반도체 기판상에 필드 영역과 활성영역을 정의하여 필드 영역에 필드 산화막을 성장하고 활성영역에 게이트 절연막을 형성하는 단계와, 상기 활성영역에 제1 도전층, 캠 게이트 1, 제2 절연막을 구비한 게이트 전극을 복수개 형성하는 단계와, 상기 게이트 전극을 마스크로 하여 기판상에 불순물 영역을 형성하는 단계와, 상기 게이트 전극 측면에 제3 질연막 측벽을 형성하는 단계와, 상기 주변지역의 캡게이트 제2 절연막과 캡게이트 제2 절연막 측면의 제3 절연막을 선택적으로 제거하는 단계와, 전면에 제4 절연막을 증착하고 상기 셀지역의 불순물 영역 상측과 주변지역의 게이트 전극 상측이 노출되도록 마스킹 하는 단계와, 상기 셀지역의 불순물 영역과 주변지역의 게이트 전극이 노출되도록 콘택홀을 형성하는 단계와, 전면에 제2 도전층을 증착하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 2f는 본 발명의 실시예에 따른 비트라인 방법을 나타낸 공정 단면도 이다.
도 2a에서와 같이, 반도체 기판(31)상에 제1 질화막)(32) 및 제1 감광막(33)을 차례로 증착한다.
그리고, 상기 제1 감광막(33)을 셀지역(34)과 주변지역(35)에는 남기고 필드(Field)지역에는 제거되도록 선택적으로 노광 및 현상한다.
이어 상기 선택적으로 노광 및 현상된 제1 감광막(33)을 마스크로 이용하여 상기 제1 질화막(32)를 선택적으로 식각한 다음, 상기 제1 감광막(33)을 제거한다.
그리고, 상기 제1 질화막(32)을 마스크로 이용하여 열산화 공정으로 필드 산화막(36)을 성장시킨 다음, 상기 제1 질화막(32)을 제거한다.
도 2b에서와 같이, 상기 필드 산화막(36)을 포함한 반도체 기판(31)상에 열산화 공정으로 게이트 산화막(37)을 성장시킨 다음, 상기 게이트 산화막(37)상에 제1 다결정 실리콘과, 산화막과 제2 질화막을 차례로 증착한다.
그리고, 상기 제1 다결정 실리콘과, 산화막과 제2 질화막을 선택적으로 식각하여 산화막(38)과 제2 질화마(39) 2중 구조의 캡게이트 절연막이 적층되도록 게이트 전극(40)을 형성한다.
도2c에서와 같이, 상기 게이트 전극(40)들을 마스크로 이용하여 저농도 불순물을 이온 주입하여서 제1 불순물 영역(41)을 형성한다.
그리고, 상기 게이트 전극(40)들을 포함하여 게이트 산화막(37)상에 제3 질화막(42)를 증착하고 에치백하여 상기 게이트 전극(40)과, 산화막(38)과, 제2 질화막(39)의 양측에 측벽을 형성한다.
도 2d에서와 같이, 상기 측벽을 포함한 게이트 전극(40)들을 마스크로 이용하여 고농도 불순물을 이온 주입하여서 제2 불순물 영역(43)을 형성한다.
그리고, 상기 게이트 전극(40)들을 포함한 게이트 산화막(37)상에 제2 감광막(44)을 도포한다.
이어, 상기 제2 감광막(44)을 상기 셀지역(34)에만 남도록 선택적으로 노광 및 현상한다.
상기 선택적으로 노광 및 현상된 제2 감광막(44)을 마스크로 이용하여 상기 주변지역 게이트 전극(40)에서 산화막(38)상의 제2, 제3 질화막(39,42)을 RIE(Reactive Ion Etching) 방법을 사용하여 식각한다.
도2e에서와 같이, 상기 제2 감광막(44)을 제거하고 상기 게이트 전극(40)들을 포함한 게이트 산화막(37)상에 산화막으로 형성된 ILD층(45) 및 제3 감광막(46)을 차례로 형성한다.
그리고 상기 제2 감광막(46)을 상기 셀지역의 하나의 불순물 영역과, 주변지역(35)의 제2, 제3 질화막(39,42)이 식각된 게이트 전극(40)에만 제거되도록 선택적으로 노광 및 현상한다.
상기 선택적으로 노광 및 현상된 제3 감광막(46)을 마스크로 이용하여 상기 ILD층(45) 및 게이트 산화막(37)과 산화막(38)을 선택적으로 식각한다.
도2f에서와 같이, 상기 제3 감광막(46)을 제거하고 상기 ILD층(45)과 노출된 게이트 전극(40)을 포함한 반도체 기판(31)상에 제2 다결정 실리콘(47)과 텅스텐 실리사이드(48)을 차례로 증착한다.
그리고, 상기 텅스텐 실리사이드(48)상에 제4 감광막(도면에 도시하지 않음)을 도포하고 일정 부분만 제거되도록 선택적으로 노광 및 현상한다.
이어 상기 선택적으로 노광 및 현상된 제4 감광막을 마스코로 이용하여 차례로 상기 텅스텐 실리사이드(48)와 제2 다결정 실리콘(47)을 선택적으로 식각한다.
상기 제4 감광막을 제거함으로 비트라인을 형성한다.
본 발명의 반도체 소자의 제조 방법은 비트라인 콘택홀과 비트라인간의 오버랩 또는 미스어라인의 여유를 크게하여 소자의 수율이 크게 개선되는 효과가 있다.

Claims (3)

  1. 셀지역과 주변지역으로 구분되어 동시에 제조되는 반도체 제조 방법에 있어서,반도체 기판상에 필드영역과 활성영역을 정의하여 필드 영역에 필드 산화막을 성장하고 활성영역에 게이트 절연막을 형성하는 단계;
    상기 활성영역에 제1 도전층, 켑 게이트 1, 제2 절연막을 구비한 게이트 전극을 복수개 형성하는 단계;
    상기 게이트 전극을 마스크로 하여 기판상에 불순물 영역을 형성하는 단계;
    상기 게이트 전극 측면에 제3 질연막 측벽을 형성하는 단계;
    상기 주변지역의 캡게이트 제2 절연막과 캡게이트 제2 절연막 측면의 제3 절연막을 선택적으로 제거하는 단계;
    전면에 제4 절연막을 증착하고 상기 셀지역의 불순물 영역 상측과 주변지역의 게이트 전극 상측이 노출되도록 마스킹 하는 단계;
    상기 셀지역의 불순물 영역과 주변지역의 게이트 전극이 노출되도록 콘택홀을 형성하는 단계;
    전면에 제2 도전층을 증착하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    제2 절연막과, 제3 절연막은 동일 성질을 갖고 제4 절연막과,
    제1 절연막에 비해 식각 선택비가 큰 절연막을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    게이트 절연막, 제1 절연막, 제4 절연막을 산화막으로 하고, 제2, 제3 절연막을 질화막으로 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR20040088301A (ko) * 2003-04-09 2004-10-16 주식회사 하이닉스반도체 비트라인 콘택플러그 형성방법

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