KR20020002682A - 반도체 소자의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 16
- 239000004065 semiconductor Substances 0.000 title abstract description 24
- 238000004519 manufacturing process Methods 0.000 title description 13
- 239000010410 layer Substances 0.000 claims abstract description 58
- 230000002093 peripheral effect Effects 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000011229 interlayer Substances 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- 150000004767 nitrides Chemical class 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000000576 coating method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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Abstract
본 발명은 셀(Cell) 영역과 주변 영역의 비트 라인(Bit line) 콘택홀을 동시에 형성하여 공정 횟수를 감소시키기 위한 반도체 소자의 제조 방법에 관한 것이다.
본 발명의 반도체 소자의 제조 방법은 셀 영역의 워드 라인(Word line)의 측벽 형성 시와 주변 영역의 워드 라인의 측벽 형성 공정 시 상기 주변 영역의 캡(Cap) 게이트 절연막을 제거하여 셀 영역과 주변 영역에 형성되는 비트 라인 콘택홀을 동시에 형성하므로 공정 횟수를 저하시켜 소자의 생산성을 향상시키는 특징이 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 셀(Cell) 영역과 주변 영역의 비트 라인(Bit line) 콘택홀을 동시에 형성하여 소자의 생산성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
종래의 반도체 소자의 제조 방법은 도 1a에서와 같이, 셀(Cell) 영역과 주변 영역이 정의된 반도체 기판(11)상에 캡 게이트 절연막(13)을 가지며 형성되는 다수개의 워드 라인(Word line)(12)들을 형성한다.
그리고, 상기 워드 라인(12)들을 포함한 반도체 기판(11)상에 질화막을 형성한 다음 상기 질화막을 에치백(Etch back)하여 상기 워드 라인 양측의 반도체 기판(11)상에 질화막 측벽(14)을 형성한다.
이어, 상기 질화막 측벽(14)을 포함한 전면에 플러그(Plug) 형성용 금속층을 형성하고 에치백하여 상기 셀 영역의 각 워드 라인(12) 양측의 반도체 기판(11)상에 플러그층(15)을 형성한다.
그리고, 상기 플러그층(15)을 포함한 전면에 층간 절연막(16)을 형성한다.
도 1b에서와 같이, 상기 층간 절연막(16)상에 제 1 감광막(17)을 도포한 다음, 상기 제 1 감광막(17)을 상기 플러그층(15) 상측 부위에서만 제거되도록 선택적으로 노광 및 현상한다.
상기 선택적으로 노광 및 현상된 제 1 감광막(17)을 마스크로 상기 층간 절연막(16)을 선택 식각하여 제 1 비트 라인 콘택홀(18)을 형성한다.
도 1c에서와 같이, 상기 제 1 감광막(17)을 제거하고, 상기 제 1 비트 라인 콘택홀(18)을 포함한 층간 절연막(16)상에 제 2 감광막(도시하지 않음)을 도포한 다음, 상기 제 2 감광막을 상기 주변 영역의 비트 라인 콘택홀이 형성될 부위에서만 제거되도록 선택적으로 노광 및 현상한다.
상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 층간절연막(16)과 캡 게이트 절연막(13)을 선택 식각하여 제 2 비트 라인 콘택홀(19)을 형성한 후, 상기 제 2 감광막을 제거한다.
그러나 종래의 반도체 소자의 제조 방법은 셀 영역의 비트 라인 콘택홀을 워드 라인상의 캡 게이트 절연막을 사용하여 자기정열의 방법으로 비트 라인 콘택홀을 형성하고 주변 영역은 워드 라인상의 캡 게이트 절연막을 식각한 후 비트 라인 콘택홀을 형성하므로 셀 영역과 주변 영역의 비트 라인 콘택홀 형성 시 각각의 감광막 도포 공정 등과 같은 공정 횟수가 증가하는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 셀 영역과 주변 영역의 비트 라인 콘택홀을 동시에 형성하여 공정 횟수를 감소시키는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c종래의 반도체 소자의 제조 방법을 나타낸 공정 단면도
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
<도면의 주요부분에 대한 부호의 설명>
31: 반도체 기판 32: 워드 라인
33: 캡 게이트 절연막 34: 질화막
35: 산화막 36: 제 1 감광막
37: 제 1 측벽 38: 제 2 감광막
39: 제 2 측벽 40: 플러그층
41: 층간 절연막
본 발명의 반도체 소자의 제조 방법은 셀 영역과 주변 영역이 정의된 기판상에 캡 게이트 절연막을 가지며 형성되는 다수개의 워드 라인들을 형성하는 단계, 상기 워드 라인들을 포함한 기판상에 제 1, 제 2 절연막을 순차적으로 형성하는 단계, 상기 제 2 절연막을 선택 식각하고 제 1 절연막을 전면 식각하여 상기 셀 영역의 각 워드 라인 양측에의 기판상에 제 1 절연막 측벽을 형성하고 상기 주변 영역의 캡 게이트 절연막을 비트 라인 콘택홀이 형성될 부위의 워드 라인을 노출시키는 단계, 상기 주변 영역의 제 1, 제 2 절연막을 전면 식각하여 상기 주변 영역의 각 워드 라인 양측의 기판상에 제 1, 제 2 절연막 측벽을 형성하고 상기 주변 영역의캡 게이트 절연막을 제거하는 단계, 상기 셀 영역의 각 워드 라인 양측의 기판상에 플러그층을 형성하는 단계, 상기 플러그층을 포함한 전면에 층간 절연막을 형성하는 단계 및 상기 층간 절연막을 선택 식각하여 셀 영역과 주변 영역에 비트 라인 콘택홀을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 도 2a에서와 같이, 셀 영역과 주변 영역이 정의된 반도체 기판(31)상에 캡 게이트 절연막(33)을 가지며 형성되는 다수개의 워드 라인(32)들을 형성한다.
그리고, 상기 워드 라인(32)들을 포함한 반도체 기판(31)상에 질화막(34)과 산화막(35)을 순차적으로 형성한다.
도 2b에서와 같이, 상기 산화막(35)상에 제 1 감광막(36)을 도포한 다음, 상기 제 1 감광막(36)을 상기 주변 영역의 비트 라인 콘택홀이 형성될 부위와 셀 영역에서만 제거되도록 선택적으로 노광 및 현상한다.
도 2c에서와 같이, 상기 선택적으로 노광 및 현상된 제 1 감광막(36)을 마스크로 상기 산화막(35)을 습식 식각 방법에 의해 선택 식각한다.
그리고, 상기 제 1 감광막(36)을 마스크로 상기 질화막(34)을 에치백하여 상기 셀 영역의 각 워드 라인 양측의 반도체 기판(31)상에 제 1 측벽(37)을 형성한다.
여기서, 상기 산화막(35)의 습식 식각 공정과 상기 질화막(34)의 에치백 공정으로 상기 주변 영역의 캡 게이트 절연막(33)도 제 1 식각된다.
도 2d에서와 같이, 상기 제 1 감광막(36)을 제거하고, 상기 제 1 측벽(37)을 포함한 전면에 제 2 감광막(38)을 도포한다.
그리고, 상기 제 2 감광막(38)을 상기 셀 영역에서만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막(38)을 마스크로 상기 산화막(35)과 질화막(34)을 에치백하여 상기 주변 영역의 각 워드 라인 양측의 반도체 기판(31)상에 제 2 측벽(39)을 형성한다.
여기서 상기 주변 영역의 제 2 측벽(39) 형성 공정 시, 산화막(35)과 질화막(34)의 에치백 공정으로 상기 캡 게이트 절연막(33)도 제 2 식각되어 상기 주변 영역의 캡 게이트 절연막(33)은 제거된다.
도 2e에서와 같이, 상기 제 2 감광막(36)을 제거하고, 상기 제 2 측벽(39)을 포함한 전면에 플러그 형성용 금속층을 형성하고 에치백하여 상기 셀 영역의 각 워드 라인(32) 양측의 반도체 기판(31)상에 플러그층(40)을 형성한다.
그리고, 상기 플러그층(40)을 포함한 전면에 층간 절연막(41)을 형성한다.
도 2f에서와 같이, 상기 층간 절연막(41)상에 제 3 감광막(도시하지 않음)을 도포한 후, 상기 제 3 감광막을 상기 셀 영역과 주변 영역에서 비트 라인 콘택홀이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 상기 층간 절연막(41)을 선택 식각하여 비트 라인 콘택홀을 형성한 후, 상기 제 3 감광막을 제거한다.
본 발명의 반도체 소자의 제조 방법은 셀 영역의 워드 라인의 측벽 형성 시와 주변 영역의 워드 라인의 측벽 형성 공정 시 상기 주변 영역의 캡 게이트 절연막을 제거하여 셀 영역과 주변 영역에 형성되는 비트 라인 콘택홀을 동시에 형성하므로 공정 횟수를 저하시켜 소자의 생산성을 향상시키는 효과가 있다.
Claims (4)
- 셀 영역과 주변 영역이 정의된 기판상에 캡 게이트 절연막을 가지며 형성되는 다수개의 워드 라인들을 형성하는 단계;상기 워드 라인들을 포함한 기판상에 제 1, 제 2 절연막을 순차적으로 형성하는 단계;상기 제 2 절연막을 선택 식각하고 제 1 절연막을 전면 식각하여 상기 셀 영역의 각 워드 라인 양측에의 기판상에 제 1 절연막 측벽을 형성하고 상기 주변 영역의 캡 게이트 절연막을 비트 라인 콘택홀이 형성될 부위의 워드 라인을 노출시키는 단계;상기 주변 영역의 제 1, 제 2 절연막을 전면 식각하여 상기 주변 영역의 각 워드 라인 양측의 기판상에 제 1, 제 2 절연막 측벽을 형성하고 상기 주변 영역의 캡 게이트 절연막을 제거하는 단계;상기 셀 영역의 각 워드 라인 양측의 기판상에 플러그층을 형성하는 단계;상기 플러그층을 포함한 전면에 층간 절연막을 형성하는 단계;상기 층간 절연막을 선택 식각하여 셀 영역과 주변 영역에 비트 라인 콘택홀을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 절연막을 상기 금속 배선의 50 ∼ 100%의 두께로 형성함을 특징으로 하는 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 절연막을 산화막으로 형성함을 특징으로 하는 금속 배선 형성 방법.
- 제 3 항에 있어서,상기 산화막을 HF 또는 BOE로 습식 식각함을 특징으로 하는 금속 배선 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000036922A KR20020002682A (ko) | 2000-06-30 | 2000-06-30 | 반도체 소자의 제조방법 |
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|---|---|
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ID=19675219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000036922A KR20020002682A (ko) | 2000-06-30 | 2000-06-30 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020002682A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100689557B1 (ko) * | 2006-01-26 | 2007-03-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR20110021008A (ko) * | 2009-08-25 | 2011-03-04 | 삼성전자주식회사 | 포토 마스크, 기판의 노광 방법, 패턴의 형성방법 및 반도체 소자의 제조방법 |
| US9754944B2 (en) | 2013-11-13 | 2017-09-05 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor device |
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- 2000-06-30 KR KR1020000036922A patent/KR20020002682A/ko not_active Application Discontinuation
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