KR20000050505A - 반도체 장치의 콘택홀 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 콘택홀 형성 방법에 관한 것으로, 단차 구조물을 포함하여 반도체 기판 전면에 절연막 및 희생막(sacrificial layer)이 차례로 증착 된다. 이때, 희생막은 절연막과 식각 선택비(etch selectivity)를 갖는 물질로써 형성되고, 증착 후 평탄화 식각 되어 평탄한 상부 표면을 갖도록 형성된다. 희생막 및 절연막이 차례로 식각 되어 단차 구조물의 일부 및 반도체 기판의 일부가 노출되도록 각각의 콘택홀이 형성된 후, 희생막이 선택적으로 제거된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 평탄한 상부 표면의 희생막 상에 콘택홀 형성을 위한 포토(photo) 공정을 수행함으로써, 포토 공정 마진을 증가시킬 수 있고, 콘택홀 형성 후 희생막을 제거함으로써 콘택홀의 종횡비를 줄일 수 있으며, 따라서 후속 도전막 필링(filling) 공정을 용이하게 할 수 있다. 또한, 단차에 관계없이 콘택홀의 종횡비를 거의 일정하게 유지할 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 반도체 장치의 콘택홀 형성 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 셀(cell)의 단위 면적(unit area)이 감소하고 이에 따라, 셀의 구조가 이차원(two dimension) 구조에서 삼차원(three dimension) 구조로 점차 복잡해지고 있다.
상기 삼차원 구조의 예로서, DRAM에서 정전 용량을 확보하기 위해서 스택 커패시터(stacked capacitor)를 비트 라인(bit line) 상부에 형성하는 COB(capacitor over bit line) 구조가 있다.
그러나, 이러한 복잡한 삼차원 구조는 대부분 동일 평면상에서의 수직적인 높낮이 차이, 즉 단차를 유발시키게 된다. 상기 단차는 후속 공정 특히, 포토(photo) 공정을 어렵게 하고, 후속 공정 마진을 감소시키게 된다.
상기 COB 구조를 이용한 DRAM에서 스택 커패시터가 형성되는 셀 영역(cell area)과 스택 커패시터가 형성되지 않는 주변회로 영역(peripheral region)의 단차가 스택 커패시터 높이의 50% 내지 100% 정도 발생된다. 이러한 단차로 인해, 금속 콘택(metal contact)과 같은 후속 콘택 형성 공정에서 포토(photo) 공정의 DOF 마진(depth of focus margin)이 부족하여 셀 영역과 주변회로 영역에 콘택 패턴(contact pattern)을 동시에 형성하기 어렵다.
실제로, 0.21㎛의 디자인 룰(design rule)을 갖는 소자의 경우, 스택 커패시터의 높이가 1㎛에 이르며, 현재 포토 노광 기술로는 이와 같은 단차에 의해 유발되는 콘택 형성 공정의 문제점을 극복하는데 많은 어려움이 있다.
이를 해결하기 위한 대안으로, 콘택홀 형성을 위한 노광 전에 형성하는 절연막을 평탄화(planarization) 시킴으로써 단차를 줄이고 있다. 그러나, 평탄화에 의한 단차 극복 방법은 콘택홀의 깊이를 증가시켜 콘택홀의 종횡비(aspect ratio)를 증가시키게 되고, 이에 따라 콘택홀을 금속막으로 채우는 공정을 매우 어렵게 한다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 서로 다른 높이의 상부 표면을 갖는 영역에 동시에 콘택홀을 형성함에 있어서, 콘택홀의 깊이를 증가시키지 않으면서 포토 공정을 용이하게 할 수 있는 반도체 장치의 콘택홀 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 장치의 콘택홀 형성 방법의 공정들을 순차적으로 보여주는 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판102 : 단차 구조물
104 : 절연막106 : 희생막
108a, 108b, 108a', 108b' : 콘택홀
(구성)
상술한 목적을 달성하기 위한 본 발명의 특징에 의하면, 반도체 장치의 콘택홀 형성 방법은, 반도체 기판 상에 형성된 구조물과, 상기 구조물을 포함하여 반도체 기판 전면에 형성된 절연막을 포함하고, 상기 절연막을 식각 하여 콘택홀을 형성하는 반도체 장치의 콘택홀 형성 방법에 있어서, 상기 절연막 상에 평탄한 상부 표면을 갖는 희생막을 형성하는 단계; 상기 희생막은 상기 절연막과 서로 다른 식각률을 갖는 막질로써 형성되고, 콘택홀 형성 마스크를 사용하여 상기 희생막 및 절연막을 차례로 식각 하여 상기 구조물이 형성된 영역과 상기 구조물이 형성되지 않은 영역에 각각의 콘택홀을 형성하는 단계; 및 상기 희생막을 선택적으로 제거하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 희생막 형성 전에 상기 절연막 상에 상기 희생막과 식각 선택비를 갖는 물질막을 증착하는 단계를 더 포함할 수 있다. 이때, 상기 물질막은 상기 희생막 제거 공정시 식각 정지층으로 작용 한다.
(작용)
도 1c 및 도 1d를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 콘택홀 형성 방법은, 평탄한 상부 표면의 희생막 상에 콘택홀 형성을 위한 포토(photo) 공정을 수행함으로써, 포토 공정 마진을 증가시킬 수 있다. 그리고, 콘택홀 형성 후 희생막을 제거함으로써 콘택홀의 종횡비를 줄일 수 있으며, 따라서 후속 도전막 필링(filling) 공정을 용이하게 할 수 있다. 또한, 단차에 관계없이 콘택홀의 종횡비를 거의 일정하게 유지할 수 있다.
(실시예)
이하, 도 1을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 장치의 콘택홀 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 1a를 참조하면, 본 발명의 실시예에 따른 반도체 장치의 콘택홀 형성 방법은 먼저, 반도체 기판(100) 상에 단차 구조물(102)이 형성된다. 상기 단차 구조물(102)은 예를 들어, 하부 배선 내지 DRAM의 스택 커패시터이다.
상기 단차 구조물(102)을 포함하여 반도체 기판(100) 전면에 절연막(104)이 증착 된다. 상기 절연막(104)은 예를 들어, BPSG(borophospho silicate glass) 내지 USG(undoped silicate glass) 등의 실리콘 산화막(silicon oxide)으로서 CVD(chemical vapor deposition) 방법으로 증착 된다.
상기 절연막(104) 상에 본 발명에 따른 신규한 희생막(sacrificial layer)(106)이 증착 된다. 상기 희생막(106)은 후속 공정에서 제거되는 막으로서, 상기 절연막(104) 보다 습식 식각률 및 건식 식각률이 더 높은 막질로써 형성된다.
상기 희생막(106)은 예를 들어, SOG(spin on glass) 내지 PECVD(plasma enhanced chemical vapor deposition) 등의 산화막으로써 형성되고 도 1b에서와 같이, 단차가 제거된 평탄한 상부 표면을 갖도록 형성된다.
상기 희생막(106)의 상부 표면의 평탄화는 스핀 증착(spin deposition), 증착 및 에치 백(deposition/etch back), 또는 CMP(chemical mechanical polishing) 방법에 의해 달성된다.
상기 희생막(106) 상에 콘택홀 형성 마스크(contact hole forming mask) 예를 들어, 포토레지스트 패턴(photoresist pattern)(도면에 미도시)이 형성된 후, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 희생막(106) 및 절연막(104)이 차례로 식각 되어 콘택홀(108a, 108b)이 형성된다.
상기 콘택홀(108a)은 상기 단차 구조물(102)의 일부가 노출되도록 형성되고, 상기 콘택홀(108b)은 반도체 기판(100)의 일부가 노출되도록 형성된다. 그 결과, 상기 콘택홀(108a, 108b)은 서로 다른 깊이를 갖도록 형성된다.
상기 콘택홀(108a, 108b) 형성을 위한 포토 공정시 상기 희생막(106)의 상부 표면이 평탄화 되어 있기 때문에 포토 공정을 용이하게 할 뿐아니라, 포토 공정 마진을 증가시키게 된다.
마지막으로, 상기 희생막(106)이 건식 식각 공정 및 습식 식각 공정 중 적어도 하나에 의해 선택적으로 제거되면 도 1d에 도시된 바와 같이, 상기 콘택홀(108a, 108b)의 종횡비보다 낮은 종횡비를 갖는 콘택홀(108a', 108b')이 형성된다.
이와 같이, 상기 희생막(106)이 선택적으로 제거됨으로써, 상기 콘택홀(108a', 108b')의 종횡비가 서로 거의 같게 된다. 결과적으로 형성된 콘택홀(108a', 108b')의 종횡비가 종래와 달리, 단차의 영향을 거의 받지 않게 된다.
상기 희생막(106)의 선택적인 제거는 상기 건식 식각 공정 또는 습식 식각 공정에 대해 상기 희생막(106)과 상기 절연막(104)의 식각률이 서로 다르기 때문에 가능한 것이다.
예를 들어, 상기 절연막(104)이 USG이고, 상기 희생막(106)이 SOG인 경우, 습식 케미컬(wet chemical)인 묽은 HF(diluted HF) 또는 건식 케미컬(dry chemical)인 CHF3, CF4, 그리고 Ar의 혼합 가스를 사용하여 상기 희생막(106)이 선택적으로 제거된다. 이때, 상기 습식 케미컬 내지 건식 케미컬에 대한 상기 희생막(106)의 식각률은 상기 절연막(104)의 식각률보다 매우 높게 된다.
반대로, 상기 절연막(104)이 BPSG이고, 상기 희생막(106)이 SOG인 경우와 같이, 상기 습식 케미컬 내지 건식 케미컬에 대한 희생막(106)의 식각률이 상기 절연막(104)의 식각률보다 낮은 경우, 상기 희생막(106)의 선택적인 제거가 어렵게 된다.
이 경우는 상기 희생막(106) 증착 전에 상기 절연막(104) 상에 희생막(106)과 식각 선택비를 갖는 물질막(material layer) 예를 들어, 실리콘 질화막(SiN)(도면에 미도시)이 약 50Å의 두께로 얇게 더 형성되도록 한다. 그러면, 상기 희생막(106) 식각시 상기 실리콘 질화막이 식각 정지층(etch stopping layer)으로 작용하게 되어 상기 희생막(106)의 선택적 제거가 가능하게 된다.
그러나, 상기 습식 에천트 또는 건식 에천트에 대한 상기 희생막(106)의 식각률이 상기 절연막(104)의 식각률보다 더 높은 것이 바람직하다.
후속 공정으로, 상기 콘택홀(108a', 108b')이 도전막 예를 들어, 텅스텐 등의 금속막으로 채워져서 후속 상부 배선과 상기 단차 구조물(102) 및 반도체 기판(100)을 각각 전기적으로 접속되도록 하는 콘택이 형성된다.
상술한 바와 같이, 본 발명은 평탄한 상부 표면의 희생막(106) 상에 포토 공정이 수행되므로, 포토 공정이 용이할 뿐아니라, 상기 콘택홀(108a, 108b) 형성 후 상기 희생막(106)이 제거됨으로써 그 결과로써 형성된 콘택홀(108a', 108b')의 종횡비가 작아져서 후속 도전막 필링(filling) 공정에 유리하게 된다.
본 발명은 평탄한 상부 표면의 희생막 상에 콘택홀 형성을 위한 포토 공정을 수행함으로써, 포토 공정 마진을 증가시킬 수 있고, 콘택홀 형성 후 희생막을 제거함으로써 콘택홀의 종횡비를 줄일 수 있으며, 따라서 후속 도전막 필링 공정을 용이하게 할 수 있는 효과가 있다.
또한, 본 발명은 단차에 관계없이 콘택홀의 종횡비를 거의 일정하게 유지할 수 있는 효과가 있다.
Claims (4)
- 반도체 기판(100) 상에 형성된 구조물(structure)(102)과, 상기 구조물(102)을 포함하여 반도체 기판(100) 전면에 형성된 절연막(104)을 포함하고, 상기 절연막(104)을 식각 하여 콘택홀(contact hole)을 형성하는 반도체 장치의 콘택홀 형성 방법에 있어서,상기 절연막(104) 상에 평탄한 상부 표면을 갖는 희생막(sacrificial layer)(106)을 형성하는 단계;상기 희생막(106)은 상기 절연막(104)과 서로 다른 식각률(etch rate)을 갖는 막질로써 형성되고,콘택홀 형성 마스크(contact hole forming mask)를 사용하여 상기 희생막(106) 및 절연막(104)을 차례로 식각 하여 상기 구조물(102)이 형성된 영역과 상기 구조물(102)이 형성되지 않은 영역에 각각의 콘택홀(108a, 108b)을 형성하는 단계; 및상기 희생막(106)을 선택적으로 제거(selectively removing)하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 희생막(106)의 선택적인 제거는 건식 식각 공정 및 습식 식각 공정 중 적어도 하나에 의해 수행되는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 희생막(106) 형성 전에 상기 절연막(104) 상에 상기 희생막(106)과 식각 선택비를 갖는 물질막(material layer)을 증착하는 단계를 더 포함하고, 상기 물질막은 상기 희생막(106) 제거 공정시 식각 정지층(etch stopping layer)으로 작용하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
- 제 3 항에 있어서,상기 물질막은 실리콘 질화막(SiN)인 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390948B1 (ko) * | 2001-06-28 | 2003-07-12 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성 방법 |
| KR100433621B1 (ko) * | 2001-08-09 | 2004-05-31 | 한국전자통신연구원 | 사설 인터넷의 단대단 서비스를 위한 다중 계층 인터넷프로토콜 및 상기 다중 계층 인터넷 프로토콜 패킷의송/수신 방법 |
| KR101046717B1 (ko) * | 2003-12-22 | 2011-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 자기정렬콘택 형성 방법 |
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1999
- 1999-01-11 KR KR1019990000429A patent/KR20000050505A/ko not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |