KR20010090540A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20010090540A
KR20010090540A KR1020010015233A KR20010015233A KR20010090540A KR 20010090540 A KR20010090540 A KR 20010090540A KR 1020010015233 A KR1020010015233 A KR 1020010015233A KR 20010015233 A KR20010015233 A KR 20010015233A KR 20010090540 A KR20010090540 A KR 20010090540A
Authority
KR
South Korea
Prior art keywords
semiconductor
semiconductor element
metal wiring
semiconductor device
base material
Prior art date
Application number
KR1020010015233A
Other languages
English (en)
Inventor
호리우치미치오
쿠리하라타까시
나가오카토미오
아오키마사오
미즈노시게루
Original Assignee
모기 쥰이찌
신꼬오덴기 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모기 쥰이찌, 신꼬오덴기 고교 가부시키가이샤 filed Critical 모기 쥰이찌
Publication of KR20010090540A publication Critical patent/KR20010090540A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13347—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83856—Pre-cured adhesive, i.e. B-stage adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01038—Strontium [Sr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0133—Ternary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0134—Quaternary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/1579—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

장착 높이를 감소시키는 동시에 균일화하고 개개의 칩을 장착하는 복잡한 공정을 필요로 하지 않고, 제조 수율을 높이고, 칩 두께의 변화에 의해 영향을 받지 않고서 반도체 장치의 균일한 높이를 달성하고, 일괄하여 전기적 시험을 실행할 수 있는 반도체 장치, 특히 박형 반도체 패키지로서, 두께 방향의 관통홀을 갖는 절연성 테이프 기재의 상면에 배면을 위쪽으로 노출시켜 반도체 소자가 장착되고, 반도체 소자의 측면 주위는 밀봉 수지로 밀봉되고, 테이프 기재의 하면에 형성된 금속 배선이 테이프 기재의 관통홀의 저부를 한정하고, 두께 방향의 관통홀을 갖는 솔더 레지스트 층이 금속 배선 및 테이프 기재의 하면을 덮고, 반도체 소자의 활성면으로부터 아래쪽으로 연장된 접속 단자가 테이프 기재의 관통홀 내에 삽입되고, 도전성 재료로 이루어진 충전재가 접속 단자와 테이프 기재의 관통홀의 내벽 사이의 갭을 충전하고 접속 단자와 금속 배선을 전기적으로 접속하는 반도체 장치가 제공된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PROCESS OF PRODUTION OF SAME}
1. 발명의 분야
본 발명은 반도체 그 제조 방법에 관한 것으로, 보다 구체적으로 박형 패키지 반도체 장치 및 그 제조 방법에 관한 것이다.
2. 관련 기술의 설명
핀을 증가시키고, 전체적으로 장치의 두께 및 사이즈를 감소시키기 위한 반도체 소자(LSI 또는 기타 반도체 칩)를 장착하는 가장 플렉시블한 유형의 박형 패키지 반도체 장치는 테이프 캐리어 패키지(tape carrier package; TCP)이다.
TCP는 테이프 자동화 본딩(tape automated bonding; TAB)에 의해 절연 테이프 기재(보통 수지 필름) 상에 반도체 소자를 장착하여 제조된다. 전형적으로, 우선, 소정의 개구 패턴이 형성된 수지 필름에 동 포일(copper foil)이 부착되고 나서, 동 포일을 에칭에 의해 패터닝하여 소정의 동 리드(copper lead)를 형성한다. 그 다음에, 반도체 소자(반도체 칩)가 수지 필름의 개구부 내에 위치 결정되어 유지되고, 칩의 복수의 접속 단자(일반적으로 금 범프) 및 수지 필름 상의 대응하는 복수의 동 리드가 서로 접합되고 나서, 반도체 칩 및 동 리드의 일부가 수지에 의해 밀봉되어 단일 반도체 패키지 단위를 완성한다. 수지 필름을 단속적으로 이송하면서 각 개구부마다 이 조작을 반복함으로써, 단일 필름 상에 다수의 반도체 패키지 단위가 형성된다. 최종적으로, 필름의 종방향을 따라 형성된 다수의 반도체패키지 단위가 서로 절단 분리되어 개별의 반도체 패키지가 얻어진다.
도 1은 반도체 칩과 TCP 리드를 접속하여 얻어진 관련 기술의 반도체 장치의 사시도이다. 이는 개개의 TCP가 테이프로부터 절단되기 전의 상태를 나타낸다. TCP(10)는 수지 필름(1)(예를 들면, 폴리이미드 수지 필름)을 기재로서 사용하고, 상부에 동 포일의 에칭에 의해 형성된 리드(2)를 갖는다. 또한, 필름을 이송하기 위해 수지 필름(1)의 양측에 스프로킷 필름(sprocket hole; 3)이 형성된다. 반도체 칩(4)(일반적으로 "디바이스 홀"이라 불림)을 수용하기 위한 개구(5) 및 윈도 홀(9)이 도시된 바와 같이 수지 필름의 중앙에 또한 형성된다.
반도체 칩과 패키지의 리드의 접속 상태는 확대된 도 1의 반도체 장치의 중앙부를 나타내는 도 2의 단면도에 도시되어 있다. 반도체 칩(4)은 수지 필름(1)의 디바이스 홀(5)에 위치 결정되어 배치되고 나서, 전극 상의 범프(통상, 금도금에 의해 형성된 돌기)에 리드(2)의 선단이 접합된다. 이 리드는 통상적으로 전용 본딩 툴을 사용하여 일괄 접합된다. 동으로 이루어진 리드(2)의 선단과 범프(6)를 본딩하는 것을 돕기 위해, 범프가 본딩 공정에 앞서 미리 금도금된다는 것이 주목된다. 최종적으로, 도 1에 도시되지 않았지만, 반도체 칩(1)과 리드(6)를 주위 환경의 습도, 오염 등으로부터 보호하기 위해, 이들을 덮도록 수지(7)로 밀봉한다. 밀봉 수지(7)로서는, 예를 들면 에폭시 수지가 사용된다.
그렇지만, 상기 종래의 반도체 장치에는 다음과 같은 문제 (a) 내지 (e)가 있었다.
(a) 수지 필름에의 반도체 칩의 장착 높이에 한계가 있기 때문에, 반도체 장치의 박형화에 한계가 있다. 즉, 반도체 소자의 고정은 수지 필름의 개구부 내에 브리지 모양으로 가늘고 길게 돌출한 동 리드로 이루어지기 때문에, 장착 강도를 확보하려면, 동 리드, 그 지지 부재로 이용되는 수지 필름, 및 장치 전체에 있는 정도 이상의 두께가 필요하다. 수지 밀봉부로 강도를 보강시키려면, 넓은 범위가 뚜껍게 밀봉되어야 한다. 그렇지만, 넓은 범위에 걸쳐 밀봉의 완전성을 확보하는 것은 어렵다. 또한, 두껍게 밀봉하는 것은 박형화에 역행한다.
(b) 반도체 장치의 두께를 감소시키기에 충분히 얇아진 경우 반도체 칩은 부서지기 쉽고 휘어지기 용이하다. 각 칩은 특별한 캐리어를 필요로 한다. 취급은 매우 복잡하고 다수의 공정이 요구된다. 또한, 제조 수율의 향상이 곤란하다.
(c) 개개의 반도체 칩을 하나하나 수지 필름의 개구부에 위치맞춤하여 접합할 필요가 있으므로, 다수의 반도체 패키지를 제조하려면 제조 공정이 번잡하고 길어진다.
(d) 복수 층에 반도체 칩을 적층하여 얻어진 다층 반도체 장치의 경우에, 각각의 반도체 칩이 수지 필름의 개구부에 위치 결정 및 접합되므로, 제조 공정은 더 길어지고 번잡해진다.
(e) 칩 두께의 제조 변화가 있을 뿐만 아니라, 개개의 장착 높이의 변화가 있다. 결과적으로, 반도체 장치에서 높이의 변화가 발생한다. 따라서, 필름을 반도체 패키지 단위로 절단 분리하기 전에 일괄적으로 전기 시험을 행하는 것은 곤란하다.
본 발명의 목적은, 상기 종래기술의 문제를 해결하고, 장착 높이를 감소시키는 동시에 균일화하고, 개개의 칩을 장착하기 위한 복잡한 공정을 필요로 하지 않고, 제조 수율을 향상시키며, 칩의 두께 변화에 영향을 받지 않지 않고 반도체 장치의 높이를 균일화하며, 전기 시험의 일관 실행이 가능한 박형 반도체 패키지로서의 반도체 장치 및 그 제조 방법을 제공하는 것이다.
도 1은 반도체 칩과 TCP의 리드를 접속한 후의 종래의 반도체 장치를 나타내는 사시도로서, 개개의 TCP를 테이프로부터 절단하기 전의 상태를 나타내는 도면.
도 2는 종래의 패키지 리드와 반도체 칩의 접속을 나타내는 단면도로서, 확대된 도 1의 반도체 장치의 중앙 부분을 나타내는 도면.
도 3은 본 발명의 제 1 실시태양에 따른 반도체 장치의 일례를 나타내는 단면도(a) 및 평면도(b).
도 4는 도 3에 도시된 본 발명의 제 1 실시태양에 따른 반도체 장치를 제조하기 위해 우선적으로 준비된 초기 구조를 나타내는 단면도.
도 5는 도 4에 도시된 초기 구조 상에 절연성 피막을 형성한 상태를 나타내는 단면도.
도 6은 경화 전에 반도체 소자를 피막 상에 배치 및 접합하는 공정을 나타내는 단면도.
도 7은 반도체 소자가 형성되는 영역이외의 다른 곳에 테이프 기재의 상면을 덮고 적어도 반도체 소자의 측면 주위를 밀봉하는 밀봉 수지층을 형성한 상태를 나타내는 단면도.
도 8은 도 7과 상이한 방식으로 반도체 소자가 형성되는 영역이외의 다른 곳에 테이프 기재의 상면을 덮고 적어도 반도체 소자의 측면 주위를 밀봉하는 밀봉 수지층을 형성한 상태를 나타내는 단면도.
도 9는 밀봉 수지층의 상부 및 반도체 소자의 배면부를 소정의 두께로 연삭 및 연마하여 외부 접속 단자를 형성한 상태를 나타내는 단면도.
도 10은 본 발명의 제 1 실시태양에 따른 반도체 장치의 또 다른 일례를 단면도(a) 및 평면도(b).
도 11은 도 10a 및 10b의 복수의 반도체 장치를 적층하여 형성된 박막 적층형 반도체 장치를 나타내는 단면도.
도 12는 도 10에 도시된 본 발명의 제 1 실시태양에 따른 반도체 장치를 제조하기 위해 우선적으로 준비된 초기 구조를 나타내는 단면도.
도 13은 도 12에 도시된 초기 구조 상에 저융점 금속의 도체와 절연성 피막을 형성한 상태를 나타내는 단면도.
도 14는 경화 전에 반도체 소자를 피막 상에 배치 및 접합하는 공정을 나타내는 단도면.
도 15는 반도체 소자가 형성되는 영역이외의 다른 곳에 테이프 기재의 상면을 덮고 적어도 반도체 소자의 측면 주위를 밀봉하는 밀봉 수지층을 형성한 상태를 나타내는 단도면.
도 16은 밀봉 수지층의 상부 및 반도체 소자의 배면부를 소정의 두께로 연삭 및 연마하여 외부 접속 단자를 형성한 상태를 나타내는 단면도.
도 17은 본 발명의 제 1 실시태양에 따른 반도체 장치의 또 다른 일례를 나타내는 단면도(a) 및 평면도(b).
도 18은 도 17의 복수의 반도체 장치를 적층하여 형성된 박막 적층형 반도체 장치를 나타내는 단면도.
도 19는 도 17에 도시된 본 발명의 제 1 실시태양에 따른 반도체 장치를 제조하기 위해 우선적으로 준비된 초기 구조를 나타내는 단면도.
도 20은 도 19에 도시된 초기 구조 상에 절연성 피막을 형성하여 경화 전에 반도체 소자를 피막 상에 배치 및 접합하는 공정을 나타내는 단면도.
도 21은 반도체 소자와 절연성 기판의 개구 사이의 갭을 밀봉 수지층으로 밀봉한 상태를 나타내는 단면도.
도 22는 도 21에 도시된 상태로부터 절연성 기판의 상부, 밀봉 수지층의 상부 및 반도체 소자의 배면부를 소정의 두께로 연삭 및 연마하여 외부 접속 단자를 형성한 상태를 나타내는 단면도.
도 23은 테이프 기재를 포함하는 디스크 형태의 초기 구조를 사용하여 제조된 절단 전의 구조로서, 부분 단면도로 도시된 사시도.
도 24는 본 발명의 제 2 실시태양에 따른 반도체 장치의 일례를 나타내는 단면도(a), 단면도(b) 및 평면도(c).
도 25는 도 24의 반도체 장치를 제조하는 공정(a 내지 e)을 나타내는 단면도.
도 26은 본 발명의 제 2 실시태양에 따른 반도체 장치의 또 다른 일례를 나타내는 단면도(a) 및 평면도.
도 27은 도 26의 반도체 장치를 제조하는 공정(a 내지 e)을 나타내는 단면도.
도 28은 본 발명의 제 2 실시태양에 따른 반도체 장치의 또 다른 일례를 나타내는 단면도(a) 및 평면도(b).
도 29는 본 발명의 제 3 실시태양에 따른 반도체 장치의 일례를 나타내는 단면도.
도 30은 도 29의 반도체 장치를 제조하는 공정(a 내지 f)을 나타내는 단면도.
도 31은 도 29의 반도체 장치를 제조하는 공정(a 내지 g)의 또 다른 일례를 나타내는 단면도.
도 32는 본 발명의 제 3 실시태양에 따른 반도체 장치의 또 다른 일례를 나타내는 단면도.
도 33은 도 32의 복수의 반도체 장치를 적층하여 형성된 박막 적층형 반도체 장치를 나타내는 단면도.
도 34는 적층된 장치로 이루어진 병렬형 및 적층 병렬형 반도체 장치 내에 접속되고 병렬로 접속된 도 32의 반도체 장치로 이루어진 병렬형 반도체 장치를 나타내는 단면도.
도 35는 커패시터를 포함하는 본 발명의 제 3 실시태양의 반도체 장치의 일례를 나타내는 단면도(a) 및 부분 확대 단면도(b).
상기 목적을 달성하기 위해서, 본 발명의 제 1 실시태양에 따라,
두께 방향의 관통홀(through hole)을 갖는 절연성 테이프 기재와, 상기 테이프 기재의 상면에, 배면을 위쪽으로 노출시키고 활성면을 아래쪽으로 향하게 하여 장착된 반도체 소자와, 상기 반도체 소자가 장착된 영역 이외의 상기 테이프 기재 상면에 형성되고, 사기 반도체 소자의 측면 주위를 밀봉하는 밀봉 수지와, 상기 테이프 기재의 하면에 형성되고 상기 테이프 기재의 관통홀의 하단을 차단하여 저부를 한정하는 금속 배선과, 상기 금속 배선 및 상기 테이프 기재의 하면을 덮고 두께 방향의 관통홀을 갖는 솔더 레지스트 층과, 상기 금속 배선의 하면으로부터 돌출하고, 상기 솔더 레지스트 층의 관통홀을 충전하고 관통하여 아래쪽으로 돌출한 외부 접속 단자와, 상기 반도체 소자의 활성면으로부터 아래쪽으로 연장되고, 상기 테이프 기재의 관통홀 내에 삽입된 접속 단자, 및 상기 접속 단자와 상기 테이프 기재의 관통홀의 내벽 사이의 갭을 충전하고, 상기 접속 단자와 상기 금속 배선을 전기적으로 접속하는 도전성 재료로 이루어진 충전재(filler)를 포함하는 것을 특징으로 하는 반도체 장치가 제공된다.
또한, 본 발명에 따라,
복수의 반도체 패키지 단위를 수용할 수 있는 면적을 갖고, 하면에 금속 배선층 및 솔더 레지스트 층을 구비한 테이프 기재 및 상기 솔더 레지스트 층에 각각 두께 방향의 관통홀을 형성하는 공정과, 상기 테이프 기재의 관통홀에 상기 도전성 재료를, 상기 관통홀을 불완전하게 충전하는 양으로 충전하는 공정과, 복수의 반도체 패키지 단위를 구성하는 필요 개수의 상기 반도체 소자의 접속 단자를 상기 테이프 기재의 대응하는 관통홀에 각각 삽입하여, 상기 접속 단자와 상기 관통홀의 내벽 사이의 갭을 관통홀의 거의 상단까지 상기 도전성 재료에 의해 충전시키는 공정과, 상기 반도체 소자를 상기 테이프 기재의 상면에 접합하여 장착하는 공정과, 상기 반도체 소자가 장착된 영역이외의 상기 테이프 기재의 상면을 덮고 반도체 소자의 측면 주위를 밀봉하는 밀봉 수지층을 형성하는 공정과, 상기 밀봉 수지층의 상부 및 상기 반도체 소자의 배면측 부분을 소정의 두께로 연삭 및 연마하는 공정과, 상기 테이프 기재를 상기 반도체 패키지 단위로 절단하여 개개의 반도체 장치를 얻는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
반도체 소자의 활성면으로부터 아래쪽으로 연장되어, 테이프 기재의 관통홀 내에 삽입된 접속 단자와, 및 접속 단자와 테이프 기재의 관통홀의 내벽 사이의 갭을 충전하고 접속 단자와 금속 배선을 전기적으로 접속하는 도전성 재료로 이루어진 충전재를 구비한 구조로 함으로써, 반도체 소자를 활성면에서 직접 테이프 기재와 접합할 수 있는 동시에, 테이프 기재의 관통홀에 삽입된 접속 단자 및 갭을 충전하는 도전성 재료로 이루어진 충전재에 의해 반도체 소자를 금속 배선층에 전기적으로 접속할 수 있기 때문에, 종래기술과 같이 반도체 소자를 테이프 기재의 개구 내에 리드로 고정하는 구조에 비해서, 장착 강도를 용이하게 확보하여 종래보다도 박형화할 수 있다.
또한, 테이프 기재 상에 다수의 반도체 소자를 고정하고, 반도체 소자의 측면 주위를 수지 밀봉한 상태에서, 반도체 소자의 배면 및 밀봉 수지층을 위로부터 연삭 및 연마하여 소정값까지 높이를 감소시킬 수 있기 때문에, 개개의 반도체 칩은 얇게 하지 않고 두꺼운 상태로 취급할 수 있고, 종래와 같이 복잡한 공정도 특별한 캐리어도 필요로 하지 않고, 다수의 반도체 패키지 단위를 테이프 기재에 고정된 일체로서 일괄하여 제조할 수 있으며, 반도체 패키지로서의 반도체 장치의 높이를 얇고 균일하게 정렬할 수 있고, 전기적 시험도 일괄하여 실행할 수 있으며, 제조 공정을 단축시키고 제조 수율을 향상시킨 결과, 종래보다도 박형화할 수 있다.
바람직하기로, 반도체 장치는, 상기 밀봉 수지층 및 이 밀봉 수지층이 형성되어 있는 영역의 상기 테이프 기재를 관통하고, 상단이 이 밀봉 수지층의 상면에 노출되고, 하단이 상기 금속 배선층에 전기적으로 접속되어 있는 도체 칼럼을 더 포함하는 구조이거나, 또는 상기 밀봉 수지층 대신, 상기 반도체 소자가 장착된 영역이외의 상기 테이프 기재 상면에 접합되고 상기 반도체 소자의 측면을 갭을 통하여 둘러싸는 절연성 프레임과, 상기 갭 내를 충전하여 반도체 소자의 측면 주위를 밀봉하는 밀봉 수지층을 포함하고, 상기 프레임 및 이 프레임이 접합되어 있는 영역의 상기 테이프 기재를 관통하고, 상단이 상기 프레임의 상면에 노출되고, 하단이 상기 금속 배선층에 전기적으로 접속되어 있는 도체 칼럼을 더 포함하는 구조이다.
상기 바람직한 구조는 적층형 반도체 장치의 제조에 적용하는 경우 특히 유리하다. 이러한 방식으로 제조되는 적층형 반도체 장치는, 이와 같은 반도체 장치가 복수층에 적층되고, 각 층의 반도체 장치가 상기 도체 칼럼의 상단과 외부 접속 단자의 하단에서 서로 전기적으로 접속되어 있는 구조이다.
바람직하기로, 반도체 소자의 활성면으로부터 아래쪽으로 연장된 접속 단자는 금 또는 동으로 이루어진 범프이다.
바람직하기로, 솔더 레지스트 층의 개구를 충전하여 관통하는 외부 접속 단자는 반도체 장치의 용도 또는 고객의 요구에 따라 주변 또는 에리어의 형태로 배치된다.
바람직하기로, 접속 단자와 테이프 기재의 관통홀의 내벽 사이의 갭을, 관통홀의 거의 상단이 위치까지 충전재가 충전된다. 즉, 충전재의 양은 나중에 삽입되는 반도체 소자의 접속 단자와의 합계 체적이 테이프 기재의 관통홀(저부를 금속 배선이 한정함)의 용적과 거의 동일해지도록 설정된다. 이 때문에, 접속 단자와 금속 배선의 접속이 확실하게 이루어지고, 동시에 여분의 도전성 재료가 관통홀 상단으로부터 오버플로(overflow)하는 것이 방지된다. 도전성 재료로서는, 저융점 금속 또는 도전성 페이스트를 사용할 수 있다.
바람직하기로, 테이프 기재 상에 형성된 다수의 반도체 패키지 단위의 높이가 균일하게 정렬되어 있기 때문에, 밀봉 수지층을 형성한 후, 연삭 및 연마 전 또는 후에, 용이하게 일괄하여 전기적 시험을 행할 수 있다.
바람직하기로, 테이프 기재는 복수의 반도체 패키지 단위를 수용할 수 있는 사이즈로서, 직경 2인치 내지 12인치의 디스크 모양이다. 이 때문에, 동일 사이즈의 반도체 웨이퍼를 처리하는 기존의 연삭기나 절단기 등의 설비를 사용할 수 있으므로, 그 만큼 신규 설비의 비용을 감소시킬 수 있다.
본 발명의 제 2 실시태양에 따라,
상면에 금속 배선을 갖는 절연성 테이프 기재와, 상기 테이프 기재의 상면에, 배면을 위쪽으로 노출시키고 활성면을 아래쪽으로 향하게 하여 장착된 반도체 소자와, 상기 테이프 기재의 상면에 형성되고, 상기 반도체 소자의 측면 주위를 밀봉하고 상기 반도체 소자의 활성면과 상기 테이프 기재의 상면 사이의 갭을 충전하는 밀봉 수지층을 포함하고,
상기 금속 배선의 상면으로부터 위쪽으로 연장되어 상기 반도체 소자의 측면 주위의 밀봉 수지층을 관통하고 상단이 위쪽으로 노출된 도체 칼럼과, 상기 금속 배선의 하면으로부터 아래쪽으로 연장되어 상기 테이프 기재를 관통하고 아래쪽으로 돌출된 외부 접속 단자 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치가 제공된다.
전형적으로, 밀봉 수지층의 상면과 반도체 소자의 배면이 동일 평면을 이루고 있다.
본 발명의 제 2 실시태양의 반도체 장치는, 도체 칼럼과 외부 접속 단자 중한쪽 또는 양쪽을 구비하는 3가지 경우에 따라 다음의 제조 공정 중 하나에 의해 제조될 수 있다.
첫째로, 복수의 반도체 패키지 단위를 수용할 수 있는 면적을 갖고, 상면에 금속 배선을 구비한 테이프 기재를 준비하는 공정과, 복수의 반도체 패키지 단위를 구성하는 필요 개수의 반도체 소자의 활성면의 접속 단자를, 상기 테이프 기재의 금속 배선의 상면에 접속함으로써, 상기 반도체 소자를 테이프 기재의 상면에 장착하는 공정과, 상기 금속 배선의 상면에 하단이 접합된 도체 칼럼을 형성하는 공정과, 상기 금속 배선 및 상기 도체 칼럼을 포함하여 상기 반도체 소자의 측면 주위를 밀봉하고 상기 반도체 소자의 활성면과 상기 테이프 기재의 상면 사이의 갭을 충전하는 밀봉 수지층을 형성하는 공정과, 상기 밀봉 수지층의 상부 및 상기 반도체 소자의 배면측 부분을 소정의 두께로 연삭 및 연마하는 동시에 상기 도체 칼럼의 상단을 위쪽으로 노출시키는 공정과, 상기 테이프 기재를 상기 반도체 패키지 단위로 절단하여 개개의 반도체 장치를 얻는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
둘째로, 복수의 반도체 패키지 단위를 수용할 수 있는 면적을 갖고, 상면에 금속 배선을 구비하고, 외부 접속 단자에 대응하는 위치에 두께 방향의 관통홀을 갖고, 상기 금속 배선의 하면이 상기 관통홀의 상단을 한정하는 테이프 기재를 준비하는 공정과, 복수의 반도체 패키지 단위를 구성하는 필요 개수의 반도체 소자의 활성면의 접속 단자를, 상기 테이프 기재의 금속 배선의 상면에 접합함으로써, 상기 반도체 소자를 테이프 기재의 상면에 장착하는 공정과, 상기 금속 배선을 포함하여 상기 반도체 소자의 측면 주위를 밀봉하고 상기 반도체 소자의 활성면과 상기 테이프 기재의 상면 사이의 갭을 충전하는 밀봉 수지층을 형성하는 공정을 포함하고, 상기 밀봉 수지층의 상부 및 상기 반도체 소자의 배면측 부분을 소정의 두께로 연삭 및 연마하는 공정과, 상기 관통홀의 상단을 한정하는 상기 금속 배선의 하면으로부터 아래쪽으로 연장되고 상기 관통홀을 충전하여 아래쪽으로 돌출된 외부 접속 단자를 형성하는 공정을 이 순서 또는 역순으로 포함하고, 상기 테이프 기재를 상기 반도체 패키지 단위로 절단하여 개개의 반도체 장치를 얻는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
셋째로, 복수의 반도체 패키지 단위를 수용할 수 있는 면적을 갖고, 상면에 금속 배선을 구비하고, 외부 접속 단자에 대응하는 위치에 두께 방향의 관통홀을 갖고, 상기 금속 배선의 하면이 상기 관통홀의 상단을 한정하는 테이프 기재를 준비하는 공정과, 복수의 반도체 패키지 단위를 구성하는 필요 개수의 반도체 소자의 활성면의 접속 단자를, 상기 테이프 기재의 금속 배선의 상면에 접합함으로써, 상기 반도체 소자를 테이프 기재의 상면에 장착하는 공정과, 상기 금속 배선의 상면에 하단이 접합된 도체 칼럼을 형성하는 공정과, 상기 금속 배선 및 상기 도체 칼럼을 포함하여 상기 반도체 소자의 측면 주위를 밀봉하고 상기 반도체 소자의 활성면과 상기 테이프 기재의 상면 사이의 갭을 충전하는 밀봉 수지층을 형성하는 공정을 포함하고, 상기 밀봉 수지층의 상부 및 상기 반도체 소자의 배면측 부분을 소정의 두께로 연삭 및 연마하여 상기 도체 칼럼의 상단을 위쪽으로 노출시키는 공정과, 상기 관통홀의 상단을 한정하는 상기 금속 배선의 하면으로부터 아래쪽으로 연장되고 상기 관통홀을 충전하여 아래쪽으로 돌출된 외부 접속 단자를 형성하는 공정을 이 순서 또는 역순으로 포함하고, 상기 테이프 기재를 상기 반도체 패키지 단위로 절단하여 개개의 반도체 장치를 얻는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
반도체 소자의 활성면으로부터 아래쪽으로 돌출된 접속 단자의 하단이 테이프 기재 상면에 있는 금속 배선의 상면에 접속된 구조로 함으로써, 본 발명의 제 1 실시태양에서와 같이 테이프 기재의 관통홀 내에서 충전재를 통해서 접속 단자와 금속 배선이 접속되는 것보다도 더 간결한 구조로 할 수 있으므로, 박형 반도체 장치의 생산성을 더 높일 수 있다.
또한, 본 발명의 제 1 실시태양과 마찬가지로, 테이프 기재 상에 다수의 반도체 소자를 고정하고, 반도체 소자의 측면 주위를 수지 밀봉한 상태에서, 반도체 소자의 배면 및 밀봉 수지층을 위로부터 연삭 및 연마하여 소정값까지 높이를 감소시킬 수 있기 때문에, 개개의 반도체 칩은 얇게 하지 않고 두꺼운 상태로 취급할 수 있고, 종래와 같이 복잡한 공정도 특별한 캐리어도 필요로 하지 않으며, 다수의 반도체 패키지 단위를 테이프 기재에 고정된 일체로서 일괄하여 제조할 수 있고, 반도체 패키지로서의 반도체 장치의 높이를 얇고 균일하게 정렬할 수 있고, 전기적 시험도 일괄하여 실행할 수 있고, 제조 공정을 단축시키고 제조 수율을 향상시킨 결과, 종래보다도 박형화할 수 있다.
본 발명의 제 3 실시태양에 따라,
소정 두께의 수지 부재와, 상기 수지 부재의 내부에 밀봉되고, 이 수지 부재의 상면에 배면을 노출시키고, 활성면을 아래쪽으로 향하게 한 반도체 소자와, 상기 수지 부재의 하면에 형성된 금속 배선과, 상기 반도체 소자의 활성면으로부터 아래쪽으로 연장되어 사단이 상기 금속 배선의 상면에 접속되어 있는 접속 단자를 포함하는 것을 특징으로 하는 반도체 장치가 제공된다.
전형적으로, 수지 부재의 상면과 반도체 소자의 배면이 동일 평면을 이루고 있다.
또한, 본 발명에 따라,
복수의 반도체 패키지 단위를 수용할 수 있는 면적을 갖는 금속 기판의 상면에, 반도체 소자의 활성면을 아래쪽으로 향하게 하여 접속 단자의 선단을 접합함으로써, 상기 반도체 소자를 금속 기판에 장착하는 공정과, 상기 금속 기판의 상면 전체를 수지로 덮음으로써, 내부에 반도체 소자가 밀봉되고 하면에 금속 기판이 접합된 수지 부재를 형성하는 공정을 포함하고,
상기 수지 부재의 상부 및 상기 반도체 소자의 배면측 부분을 소정의 두께로 연삭 및 연마하는 공정과, 상기 금속 기판을 패터닝함으로써, 상면이 접속 단자의 하단에 접속된 금속 배선을 상기 수지 부재의 하면에 형성하는 공정을 이 순서 또는 역순으로 포함하고,
상기 수지 부재를 상기 반도체 패키지 단위로 절단하여 개개의 반도체 장치를 얻는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
또한, 본 발명에 따라,
복수의 반도체 패키지 단위를 수용할 수 있는 면적을 갖는 금속 기판의 상면에, 이 금속 기판과는 다른 금속으로 이루어진 배선 패턴을 형성한 복합 금속판을 준비하는 공정과, 상기 복합 금속판의 배선 패턴의 상면에, 반도체 소자의 활성면을 아래쪽으로 향하게 하여 접속 단자의 선단을 접합함으로써, 상기 반도체 소자를 복합 금속판에 장착하는 공정과, 상기 복합 금속판의 상면 전체를 수지로 덮음으로써, 내부에 반도체 소자가 밀봉되고 하면에 복합 금속판이 접합된 수지 부재를 형성하는 공정을 포함하고,
상기 수지 부재의 상부 및 상기 반도체 소자의 배면측 부분을 소정의 두께로 연삭 및 연마하는 공정과, 상기 복합 금속판의 금속 기판을 에칭에 의해 제거하고, 상기 배선 패턴을 남김으로써, 상면이 접속 단자의 하단에 접속된 배선 패턴으로 이루어진 금속 배선을 상기 수지 부재의 하면에 형성하는 공정을 이 순서 또는 역순으로 포함하고,
상기 수지 부재를 상기 반도체 패키지 단위로 절단하여 개개의 반도체 장치를 얻는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
테이프 기재를 포함하지 구조로 함으로써, 본 발명의 제 1 및 제 3 실시태양보다도 더 박형화할 수 있다. 동시에, 부재수가 적고 구조가 보다 간결하므로 더 높은 생산성을 달성할 수 있다.
또한, 이러한 방식으로, 일체의 수지 부재 내에 다수의 반도체 소자를 밀봉하고, 반도체 소자의 배면 및 수지 부재를 위로부터 연삭 및 연마하여 소정값까지높이를 감소시킬 수 있기 때문에, 개개의 반도체 칩은 얇게 하지 않고 두꺼운 상태로 취급할 수 있고, 종래와 같이 복잡한 공정도 특별한 캐리어도 필요로 하지 않고, 다수의 반도체 패키지 단위를 수지 부재 내에 고정한 일체로서 일괄하여 제조할 수 있고, 반도체 패키지로서의 반도체 장치의 높이를 얇고 균일하게 정렬할 수 있으며, 전기적 시험도 일괄하여 실행할 수 있고, 제조 공정을 단축시키고 제조 수율을 향상시킨 결과, 종래보다도 박형화할 수 있다.
바람직하기로, 반도체 장치는, 금속 배선의 상면으로부터 수지 부재를 관통하고 위쪽으로 연장되고, 상단이 수지 부재의 상면에 노출된 복수의 도체 칼럼을 더 포함한다. 이 때문에, 복수의 반도체 장치로 이루어진 소자 적층형 반도체 장치를 쉽게 얻을 수 있는데, 각 층의 반도체 장치는 접속 범프를 통해 도체 칼럼의 상단 및 금속 배선의 하단에서 서로 접속된다.
보다 바람직하기로, 도체 칼럼의 측면은 수지 부재의 측면에 노출된다. 이 때문에, 측면에서 서로 접속된 복수의 반도체 장치로 이루어진 병렬형 반도체 장치를 쉽게 얻을 수 있는데, 측방향으로 서로 인접하는 반도체 장치는 수지 부재의 측면에 노출된 도체 칼럼의 측면에서 서로 전기적으로 접속된다. 또한, 적층된 복수의 반도체 장치로 이루어지고 측면에서 서로 접속된 소자 적층 병렬형 반도체 장치를 쉽게 얻을 수 있는데, 각 층의 반도체 장치는 접속 범프를 통하여 도체 칼럼의 상단 및 금속 배선의 하단에서 서로 전기적으로 접속되고, 측방향으로 서로 인접하는 반도체 장치는 수지 부재의 측면에 노출된 도체 칼럼의 측면에서 서로 전기적으로 접속된다.
바람직하기로, 반도체 장치는, 금속 배선을 포함하여 수지 부재의 하면 전체를 덮는 솔더 레지스트 층과, 금속 배선의 하면에 형성되고 솔더 레지스트 층을 관통하여 하면에 돌출되어 있는 접속 범프를 더 포함한다.
바람직하기로, 반도체 장치는 수지 부재 내에 밀봉되어 금속 배선과 직접 접속된 커패시터를 더 포함한다. 보다 바람직하기로, 커패시터는 수지 부재의 두께 방향으로 수직한 면을 각각 갖는 내부 전극을 포함하는 다층 세라믹 커패시터이다. 보다 더 바람직하기로, 수지 부재 내에 무기 필러(inorganic filler)가 분산된다. 이 때문에, 소기의 값으로 수지 부재의 열팽창 계수 및 열전도율을 조절할 수 있다.
본 발명의 상기의 실시태양에 따라, 개개의 반도체 장치를 검사하고, 양호한 것만을 선택하여, 소자가 층을 가로질러 또는 측방향으로 접속된 적층형, 병렬형, 및 적층 병렬형 반도체 장치를 제조할 수 있다. 따라서, 제조 수율을 더 높일 수 있다.
본 발명의 상기 목적 및 특징들은 첨부된 도면을 참조하여 주어진 다음의 바람직한 실시예의 설명으로부터 보다 명백할 것이다.
바람직한 실시예의 설명
본 발명의 바람직한 실시예는 첨부된 도면을 참조하여 아래에서 보다 상세하게 설명될 것이다.
제 1 실시예
도 3은 본 발명의 제 1 실시태양에 따른 반도체 장치의 일례를 나타내는 단면도(a) 및 평면도(b)이다.
도시된 반도체 장치(20)는, 두께 방향의 관통홀(22)을 갖는 절연성 테이프 기재(21)와, 배면(23B)이 위쪽으로 노출되고 활성면(23A)이 아래쪽으로 향하게 한 상태로 상면에 접속된 반도체 소자를 포함한다. 밀봉 수지층(24)은 반도체 소자(23)가 접합되는 영역(21X)이외의 다른 테이프 기재의 상면의 영역(21Y) 상에 형성되고 반도체 소자(23)의 측면 주위를 밀봉한다. 테이프 기재(21)의 하면에 형성된 금속 배선(25)은 테이프 기재(21)의 관통홀(22)의 하단을 차단하고 하부를 한정한다. 두께 방향의 관통홀(27)을 갖는 솔더 레지스트 층(26)은 금속 배선(25)의 하면과 테이프 기재(21)를 덮는다. 금속 배선(25)의 하면으로부터 돌출되어 있는 외부 접속 단자(28)는 솔더 레지스트 층(23A)의 관통홀(27)을 충전하고 관통하여 아래쪽으로 돌출된다. 반도체 소자(23)의 활성면(23A)으로부터 아래쪽으로 연장되는 접속 단자(29)는 테이프 기재(21)의 관통홀 내에 삽입된다. 접속 단자(29)와 금속 배선(25)은 접속 단자(29)와 테이프 기재(21)의 관통홀(22)의 내벽 사이의 갭에 충전된 저융점 금속의 충전재(30)에 의해 전기적으로 접속된다.
충전재(30)로서, 저융점 금속 대신 도전성 페이스트가 사용될 수 있다. 도전성 페이스트로서, 은 또는 동 입자가 분산되어 있는 폴리이미드 수지 또는 에폭시 수지로 이루어진 은 페이스트 또는 동 페이스트가 일반적으로 사용된다. 이 도전성 페이스트는 스크린 인쇄 등에 의해 관통홀에 충전된다.
예시된 실시예에서, 반도체 소자(23)의 배면과 밀봉 수지층(24)의 상면은 동일 평면상에 있지만, 밀봉 수지층(24)이 반도체 소자(23)의 측면 주위를 밀봉하는한, 이들은 반드시 동일 평면에 있을 필요가 없다. 또한 밀봉 수지층(24)의 높이는 반도체 소자(23)의 측면으로부터 이격된 위치에서 반도체 소자(23)의 배면보다 더 낮아질 수 있다.
도 3에 도시된 본 발명의 제 1 실시태양의 반도체 장치의 제조 방법에 대한 일례는 도 4 내지 도 9를 참조하여 설명될 것이다.
도 4는 초기에 준비된 초기 구조를 나타낸다. 테이프 기재(21)는 복수의 반도체 패키지 단위를 수용할 수 있는 면적을 갖고 하면에서 금속 배선층(25)과 솔더 레지스트 층(26)을 포함한다. 테이프 기재(21)로서, 다양한 유기 금속 또는 폴리머 재료가 사용될 수 있다. 그렇지만, 일반적으로, 폴리이미드 필름, 유리나 아라미드(aramide) 또는 기타 섬유 보강 에폭시 필름이나 비스말레이미드 트리아진(bismaleimide triazine; BT) 필름, 폴리페닐렌 에테르(PPE) 필름, 또는 기타 수지 필름이나 수지 시트가 적당하다. 테이프 기재(21)의 두께는 기판에 필요한 강도 및 강성이 확보될 정도로 반도체 장치의 두께를 감소시키는데 가능한 한 얇은 것이 바람직하다. 일반적으로, 두께는 25㎛ 내지 100㎛, 특히 75㎛정도의 범위내에 있다.
관통홀(22)은 천공 등에 의해 테이프 기재(21) 내에 형성되고 나서, 동 포일이 한 면에 부착되어 금속 배선층(25)을 형성한다. 변형적으로, 테이프 기재(21)와 동 포일을 결합한 동 포일을 입힌 테이프가 사용되고 테이프 기재(21)를 레이저 처리하여 테이프 기재(21)를 관통하고 하부로서 동 포일을 갖는 홀을 형성한다. 폴리이미드 또는 다른 수지를 피복하여 동 포일 상에 절연층을 형성함으로써 동 포일을 입힌 테이프가 얻어진다.
다음으로, 저융점 금속의 충전재(30)는 테이프 기재(21)(하부가 금속 배선층(25)에 의해 한정됨)의 관통홀(22) 내에 불완전하게 충전된다. 즉, 반도체 소자(21)의 접속 단자(29)가 나중의 공정에서 삽입되는 경우 충전재(30)가 거의 관통홀(22)의 상단까지 접속 단자(29)와 관통홀(22)의 내벽 사이의 갭을 충전하도록 충전재의 양이 이루어진다. 충전재(30)의 저융점 금속으로서, 은-주석 합금(Ag-Sn), 납-주석 합금(Pb-Sn), 은-주석-동 합금(Ag-Sn-Cu), 이들과 비스무트(Bi) 또는 안티몬(Sb)과의 합금이 사용될 수 있다. 충전재는 전력을 공급하는 층으로서 동 포일을 사용하여 전해 도금에 의해 충전되는 것이 바람직하지만, 솔더 레지스트를 스크린 인쇄하여 또한 충전될 수 있다.
다음으로, 상기의 동 포일은 에칭에 의해 패터닝되어 금속 배선층(25)을 형성한다. 금속 배선층(25)이 형성된 후, 관통홀(27)을 갖는 솔더 레지스트 층(26)이 형성된다. 관통홀(27)을 갖는 솔더 레지스트 층(26)은 일반적으로 감광 레지스트를 피복, 노출 및 전개하여 형성된다. 외부 접속 개수(관통홀(27)의 개수)가 적고 외부 접속 단자 사이의 피치가 충분히 큰 경우, 층은 수지를 스크린 인쇄하여 형성될 수 있다. 솔더 레지스트 층(26)의 관통홀(27)은 제조될 반도체 장치(20)의 용도에 따라 주변 또는 에리어 어레이 내에 형성된다.
다음으로, 도 5에 도시된 바와 같이, 액체 또는 반경화 수지로 이루어진 절연성 피막(31)이 테이프 기재(21)의 상면에 피복된다. 반경화 절연성 피막(31)은 반도체 소자를 접합하도록 작용한다.
다음으로, 도 6에 도시된 바와 같이, 반도체 소자(23)는 반경화 피막(31) 상에 배치 및 이에 접합된다. 즉, 복수의 반도체 패키지 단위를 형성하는데 필요한 반도체 소자(23)의 개수의 접속 단자(29)가 테이프 기재(21)의 대응하는 관통홀(22) 내에 삽입되고, 접속 단자(29)와 관통홀(22)의 내벽 사이의 갭은 거의 관통홀(22)의 상단까지 저융점 금속(30)으로 충전되며, 반도체 소자(23)는 테이프 기재(21)의 상면에 접합 및 이에 장착된다. 이는 저융점 금속(30)의 용융점에 가까운 온도로 반도체 소자(23)를 가열하여 접속 단자(29)를 관통홀(22) 내의 저융점 금속(30)에 밀어 넣음으로써 이루어진다.
반도체 소자(23)의 접속 단자(29)는 금 또는 동 범프로 형성되는 것이 바람직하다. 접속 단자(29)가 주변 에지 영역에 배치된 반도체 소자(23)의 경우에, 일반적으로 접속 단자(29)는 와이어 본딩 방법을 사용하여 스터드 범프(stud bump)로서 형성된다. 접속 단자(29)가 중앙의 활성 영역에 배치된 반도체 소자(23)의 경우, 바람직하기로 접속 단자(29)는 기계적 충격을 피하기 위한 관점에서 도금에 의해 형성되어 스터드 범프를 형성한다. 도금 방법은 반도체 소자 상의 배선부와 함께 에리어 어레이에 범프를 형성하는 경우 특히 유리하다. 스터드 범프는 금으로 형성되는 것이 바람직하다. 도금된 범프는 보호용 도금층이 형성된 동 포스트로서 형성되는 것이 바람직하다.
접속 단자, 즉 범프(29)의 사이즈는 반도체 장치(20)의 설계 두께에 따라 자유로이 설정될 수 있다. 일례로, 범프(29)는 하부의 직경이 70㎛, 높이가 30 내지 60㎛이다. 이 경우, 범프(29) 형성시 위치 결정 정확도를 고려할 때, 범프(29)가적절하게 삽입되는 테이프 기재(21)의 관통홀(22)은 90 내지 150㎛ 범위의 직경을 갖는다.
다음으로, 도 7에 도시된 바와 같이, 반도체 소자(23)가 장착되는 영역이외의 다른 곳에서 테이프 기재(21)의 상면을 덮고 적어도 반도체 소자(23)의 측면 주위를 밀봉하는 밀봉 수지층(24)이 형성된다. 도 7 내지 도 9에서, 매우 얇은 절연성 피막(31)이 밀봉 수지층(24)과 함께 도시되어 있지만 개별적으로 도시되지 않았다.
도 7은 밀봉 수지층(24)이 반도체 소자(23)를 덮고 전체적으로 거의 동일한 두께로 형성된 상태를 나타낸다. 그렇지만, 도 8에 도시된 바와 같이, 또 다른 일례로서, 밀봉 수지층(24)은 이 공정 단계에서 반드시 반도체 소자(23)를 덮을 필요는 없다. 밀봉 수지층(24)의 두께는 반도체 소자(23)의 측면에 있어서 접촉부에서 반도체 소자(23)의 높이와 동일해 지고 반도체 소자(23)로부터 이격된 영역에서 더 얇아질 수 있다. 즉, 이 공정 단계에서 형성된 밀봉 수지층(24)의 두께는 다음 공정에서 이행되는 연삭 및 연마 후에 반도체 소자(23)의 측면 주위가 완전히 밀봉되도록 하는 두께가 남도록 설정될 수 있다.
다음으로, 도 9에 도시된 바와 같이, 밀봉 수지층(24)의 상부 및 반도체 소자(23)의 배면(23B)부가 소정의 두께로 연삭 및 연마된다. 이 때문에, 예를 들면, 도 7 또는 도 8의 상태에서 대략 500㎛ 두께의 반도체 소자(23)를 50 내지 100㎛로 얇게 할 수 있다. 결과적으로, 반도체 장치(20)는 120 내지 300㎛의 두께로 감소될 수 있다. 이는 과거에 대부분 사용되는 박막-소형 윤곽 패키지(thin-smalloutline package; TSOP) 두께의 대략 1200㎛ 중 1/4 미만이다.
연삭 및 연마 후, 솔더 레지스트 층(26)의 하면으로부터 돌출되어 있는 외부 접속 단자(28)는 솔더 레지스트 층(26)의 관통홀(27)에 형성된다. 이는 솔더 볼을 배치하거나 솔더 페이스트를 스크린 인쇄한 후 리블로에 의해 이루어질 수 있다.
최종적으로, 조립체는 도 9에서의 점선으로 도시된 위치에서 반도체 패키지 단위 "u"자로 절단되어 개개의 반도체 장치(20)(도 3)를 얻는다.
제 2 실시예
도 10은 본 발명의 제 1 실시태양에 따른 반도체 장치의 또 다른 일례를 나타내는 단면도(a) 및 평면도(b)이다. 제 1 실시예의 구조에 대응하는 부분들은 도 3에서와 같이 동일한 참조 부호가 부여된다.
도 3에 도시된 구조에 더하여, 도시된 반도체 장치(40)는 저융점 금속 도체(도체 칼럼)(32)를 포함한다. 도체(32)는 밀봉 수지층(24)이 형성되는 영역에서 반도체 소자(23)의 측면 주위와 테이프 기재(21)를 밀봉하는 밀봉 수지층(24)을 관통하고, 상단은 밀봉 수지층(24)의 상면에 노출되고, 하단은 금속 배선층(25)에 전기적으로 접속된다.
도 10의 복수의 반도체 장치(40)는 도 11에 도시된 바와 같이 적층되어 박막 적층형 반도체 장치(44)를 형성한다. 즉, 하부 반도체 장치(40)의 저융점 금속 도체(32)의 상단과 상부 반도체 장치(40)의 외부 접속 단자(28)의 하단을 접속시킴으로써, 복수의 반도체 소자(23)(본 실시예에서는 3개)를 포함하는 일체형 회로로 이루어진 단일 반도체 장치(44)가 형성된다. 반도체 장치(40)는 다음과 같이 적층될수 있다.
즉, 복수의 반도체 장치가 반도체 장치(외부 가이드)의 외형을 갖는 고정물에 의해 위치 결정 및 적층되고 나서, 적절한 로드가 적층 방향으로 가해진 상태에서 일괄적으로 리플로되도록 금속이 제조되어, 적층형 반도체 장치가 형성된다.
변형적으로, 복수의 반도체 장치가 적층되는 동안 개개의 반도체 장치에 형성된 안내 홀을 통해 핀을 관통시켜 이들을 위치 결정하고 나서, 적절한 로드가 적층 방향으로 가해진 상태에서 일괄적으로 리플로되도록 금속이 제조된다.
도 10에 도시된 본 발명의 제 1 실시태양의 반도체 장치의 제조 방법의 예는 도 12 내지 16을 참조하여 다음에 설명된다. 도 4 내지 도 9에 도시된 제 1 실시예의 구조에 해당하는 부분은 도 4 내지 도 9에서와 같은 도면 부호가 부여된다.
도 12에 도시된 초기 구조는 관통홀(33)이 관통홀(22)에 부가하여 테이프 기재 내에 형성된다는 점을 제외하고는 도 4에 도시된 제 1 실시예의 초기 구조와 동일하다. 관통홀(22)은 제 1 실시예와 동일한 방법으로 반도체 소자(23)의 접속 단자(29)에 해당하는 위치에서 제공되고, 한편 관통홀(33)은 반도체 소자(23)의 측면 주위의 영역을 밀봉하는 밀봉 수지층(24) 형성 영역 내에 제공된다. 보통, 관통홀(33)은 관통홀(22) 보다 직경이 몇 배 크다. 예를 들면, 관통홀(22)이 약 25 내지 100㎛의 직경을 가질 때, 관통홀(33)은 약 500㎛의 직경을 갖는다. 플럭스(34)의 소량은 저면이 금속 배선층(25)에 의해 제한되면서 각 관통홀(33) 내에 배치된다. 도 12에 도시된 초기 구조의 나머지는 제 1 실시예와 유사한 방법에 의해 형성된다.
다음으로, 도 13에 도시된 바와 같이, 밀봉 수지층(24)의 상면으로부터 돌출하는 저융점 금속 도체(32)는 관통홀(33) 내에 형성된다. 이는 저융점 금속의 볼, 예를 들면 솔더 볼을 관통홀(33) 내의 플럭스(34) 상에 위치시키고 이를 리플로함으로써 행해진다. 다음, 제 1 실시예에서와 동일한 절차가 후속하여 절연성 피막(31)을 형성한다.
다음으로, 도 14에 도시된 바와 같이, 동일한 절차가 제 1 실시예에서와 같이 후속하여 반도체 소자(23)를 사전경화된 피막(31) 상에 배치 및 결합시킨다. 이와 함께, 반도체 소자(23)의 활성면(23A)으로부터 위쪽으로 돌출하는 접속 단자(29)는 테이프 기재(21)의 관통홀(22) 내로 삽입되어 저융점 금속(30) 내로 푸싱된다.
다음으로, 도 15에 도시된 바와 같이, 반도체 소자(23) 이외의 영역에서 테이프 기재(21)의 상면을 커버하는 밀봉 수지층(24)이 장착되고 반도체 소자의 최소한 측면 주위의 영역을 밀봉하는 영역이 형성된다. 도 15 내지 도 16에서, 절연성 피막(31)의 도시는 생략되었다.
도 15는 밀봉 수지층(24)이 또한 반도체 소자(23)를 덮고 전체적으로 실질적으로 동일한 두께로 형성되는 상태를 도시한다. 그렇지만, 제 1 실시예와 관련하여 도 8에서 도시된 바와 같이, 밀봉 수지층(24)은 이 단계에서 반도체 소자(23)를 반드시 덮을 필요는 없다. 밀봉 수지층(24)의 두께는 반도체 소자(23)의 측면과 접속하는 부분에서 반도체 소자(23)와 동일한 높이로 제조될 수 있고 반도체 소자(23)로부터 이격된 영역에서 더 얇게 제조될 수 있다. 즉, 이 단계에서 형성된 밀봉 수지층(24)의 두께는 반도체 소자(23)의 측면 주위가 완전히 밀봉되는 것을 가능하게 하는 두께가 다음 단계에서 수행되는 연삭 및 연마 이후에 남겨지도록 설정될 수 있다.
다음으로, 도 16에서 도시된 바와 같이, 밀봉 수지층(24)의 상부, 도체(32)의 상부, 및 반도체 소자(23)의 배면(23B)부는 소정 두께로 연삭 및 연마된다.
연삭 및 연마 후, 외부 접속 단자(28)가 제 1 실시예와 동일한 방법으로 솔더 레지스트 층(26)의 관통 홀 내에 형성된다.
최종적으로, 조립체가 도 16 내의 점선에서 도시된 위치에서 반도체 피키지 단위 "u" 로 절단되어 개개의 반도체 장치(20)가 얻어진다(도 10).
제 3 실시예
도 17은 본 발명의 제 1 실시태양에 따른 반도체 장치의 또 다른 실시예를 나타내는 단면도(a) 및 평면도(b)이다. 도 3에 도시된 제 1 실시예의 구조에 해당하는 부분은 도 3에서와 동일한 도면 부호가 부여된다.
예시된 반도체 장치(60)는 도 3에 도시된 구조 내의 밀봉 수지층(24) 대신 반도체 소자(23)가 장착된 영역 이외에서 테이프 기재(21)의 상면에 결합된 절연성 프레임(36)을 포함하고 반도체 소자(23)의 측면을 갭(G)으로 둘러싸고 수지 밀봉층(24)은 갭(G)을 충전하고 반도체 소자(23)의 측면 주위를 밀봉하며, 프레임(36)이 형성된 영역에서 테이프 기재(21) 및 프레임(36)을 통과하는 저융점 금속의 칼럼형 도체(도체 칼럼)를 추가로 포함하고, 하단은 금속 배선층(25)에 전기적으로 접속된다.
도 17의 복수의 반도체 장치(6)가 도 18에 도시된 바와 같이 적층되어 박막 적층형 반도체 장치(66)를 형성할 수 있다. 즉, 저면 반도체 장치(60)의 저융점 금속 칼럼형 도체(32)의 상단과 상면 반도체 장치(60)의 외부 접속 단자(28)의 저면을 접속시킴으로써, 복수의 반도체 소자(23)(이 예에서는 3개)를 포함하는 일체형 회로로 구성된 단일 반도체 장치(66)가 형성된다. 반도체 장치(60)는 제 2 실시예와 동일한 방식으로 적층될 수 있다.
도 17에 도시된 본 발명의 제 1 실시태양의 반도체 장치(60)의 제조 방법의 실시예는 도 19 내지 22를 참조하여 다음에서 설명된다. 도 4 내지 도 9에 도시된 제 1 실시예의 구조에 해당하는 부분은 도 4 내지 도 9에서와 동일한 도면 부호가 부여된다.
도 19에 도시된 초기 구조는 도 4에 도시된 구조에 부가하여, 테이프 기재(21)의 상면에 결합된 반도체 소자(23)의 장착용 영역에서 개구(37)를 갖는 절연성 기재(36)를 갖고 테이프 기재(21) 및 절연성 기재(36)를 관통하는 칼럼형 도체(32)와 함께 형성된다. 도 17b에서 도시된 개구(37)는 반도체 소자(23)에 갭(G)에 수용되는 것이 가능하게 하는 형태 및 크기를 갖는다. 테이프 기재(21)의 관통홀(22)이 제 1 실시예에서와 동일한 방법으로 반도체 소자의 접속 단자(29)에 해당하는 위치에서 제공된다.
절연성 기재(36)는 테이프 기재(21)와 동일한 외부 형태의 테이프이고 펀칭 등에 의해 개구(37)를 형성한 후 테이프 기재(21)의 상면에 결합된다. 다음, 절연성 기재(36) 및 테이프 기재(21)를 통과하는 관통홀들이 칼럼형 도체(32)를 형성하는 위치에서 레이저 처리에 의해 형성된다. 다음, 칼럼형 도체(32)는 전력 공급층으로서 금속 배선층(25)에 패터닝하기 이전에 동 포일을 사용하여 홀을 매립하도록 도금함으로써 형성된다. 도 19의 초기 구조의 나머지 부분은 제 1 실시예와 동일한 방법에 의해 형성된다. 보통, 칼럼형 도체(32)는 관통홀(22)보다 직경이 몇 배 크다. 예를 들면, 관통홀(22)이 약 25 내지 100㎛의 직경을 가질 때, 칼럼형 도체(32)는 약 500㎛의 직경을 갖는다.
다음, 도 20에 도시된 바와 같이, 절연성 피막(31)이 개구(37)의 내측에 노출된 테이프 기재(21)의 상면 상에 형성되고, 이후 제 1 실시예와 동일한 절차가 후속하여 반도체 소자(23)를 사전경화된 피막(31) 상에 배치 및 결합시킨다. 이와 함께, 반도체 소자(23)의 활성면(23A)으로부터 위쪽으로 돌출하는 접속 단자(29)는 테이프 기재(21)의 관통홀(22) 내로 삽입되고 저융점 금속(30) 내로 푸싱된다.
다음으로, 도 21에 도시된 바와 같이, 반도체 소자(23) 및 절연성 기재(36)의 개구(37) 사이의 갭(G)은 밀봉 수지층(24)에 의해 밀봉된다. 이로 인해, 반도체 소자(23)의 측면 주위의 영역은 밀봉된다. 도 21 내지 도 22에서, 절연성 피막(31)의 도시가 생략된다.
다음으로, 도 22에서 도시된 바와 같이, 절연성 기재(36)의 상부, 밀봉 수지층(24)의 상부, 도체(32)의 상부, 및 반도체 소자(23)의 배면(23B)부는 소정 두께로 연삭 및 연마된다.
연삭 및 연마 후, 외부 접속 단자(28)는 제 1 실시예에서와 같이 동일한 방힉으로 솔더 레지스트 층(26)의 관통홀(27) 내에 형성된다.
최종적으로, 조립체는 도 22에서의 점선으로 도시된 위치에서 반도체 패키지 단위 "u"로 절단되어 개개의 반도체 장치(20)(도 17)를 얻는다.
제 4 실시예
도 23은 테이프 기재(21)를 구비한 초기 구조로서, 절단 전에 2인치 내지 12인치 직경의 디스크 형상의 구조를 도시한다. 상기 형상 및 치수로 된 초기 구조를 이용함으로써, 기존의 연마기, 절단기 또는 동일한 크기로 된 반도체 웨이퍼를 가공하기 위한 다른 설비를 이용하는 것이 가능하며, 따라서 이만큼 신규 설비를 위한 비용이 감소될 수 있다. 도 23은 제 3 실시예의 구조로 된 반도체 장치를 제조하는 경우를 보여주지만, 제 1 및 제 2 실시예의 경우에도 동일하게 적용될 수 있다.
제 5 실시예
도 24는 본 발명의 제 2 양태에 따른 반도체 장치의 일례를 도 24a의 단면도, 도 24b의 단면도, 도 24c의 평면도로 보여준다. 제 1 내지 제 4 실시예의 구조에 대응하는 부분들은 상기 실시예들의 참조번호에 100을 더하여 부여된다(다음의 실시예에서도 마찬가지임).
예시된 반도체 장치(101)는 절연 기재(121), 그 상면 상에 형성된 금속 배선(125), 및 상방향으로 노출된 배면(123B) 및 하방향으로 향하는 활성면(123A)이 장착된 반도체 소자(123)로 구성된다. 접속 단자의 활성면(123A)으로부터 하방향으로 돌출된 접속 단자(129)의 하단(129)은 금속 배선(125)의 상면에 접속된다. 테이프 기재(121)의 상면 상에 형성된 밀봉 수지층(124)은 반도체 소자(123)의 측면 주위를 밀봉하고, 반도체 소자(123)의 활성면(123A)과 테이프 기재(121)의 상면 사이의 갭을 충전한다.
도체 칼럼(132)은 금속 배선(125)의 상면으로부터 위로 연장되고, 반도체 소자(123)의 측면 주위 영역에서의 밀봉 수지층(124)을 관통하여, 상방향으로 노출된 상단을 갖는다. 도체 칼럼(132)은 도 24a에 도시된 바와 같이 거의 볼 형상(보다 정확하게는 엔타시스(entasis) 형상임)이거나, 도 24B에 도시된 바와 같이 막대 형상일 수 있다. 도체 칼럼(132)은 동 또는 니켈 등으로 된 금속 칼럼 또는 볼이다. 바람직하게, 이들은 땜납 같은 저융점 금속으로 된 볼이다. 땜납으로는, 은-주석 합금(Ag-Sn), 납-주석-동 합금(Ag-Sn-Cu) 및 이들에 비스머스(Bi) 또는 안티모니(Sb)를 함유시킨 합금으로 된 것으로 이용될 수 있다.
도 25를 참조하면서 도 24에 도시된 반도체 장치(101)의 제조 공정을 설명한다. 본 실시예는 제 1 내지 제 4 실시예와 마찬가지로 다수의 반도체 패키지 단위를 일괄하여 제조할 때 이용될 수 있다. 그러나, 이하 설명의 간단화를 위하여 단일 반도체 패키지 단위의 제조에 대하여 설명한다.
우선, 도 25a에 도시된 바와 같이, 활성면(123A) 상에 접속 단자(129)가 제공된 반도체 소자(123)와 상면에 금속 배선(125)이 제공된 테이프 기재(121)가 준비된다. 접속 단자(129)의 형성 방법, 테이프 기재(121)의 재료 및 구성, 및 금속 배선(125)의 형성 방법은 제 1 실시예의 것과 유사하다.
다음에, 도 25b에 도시된 바와 같이, 반도체 소자(123)의 활성면(123A)의 접속 단자(129)를 테이프 기재(121)의 금속 배선(125)의 상면에 접합시킴으로써, 테이프 기재(121)의 상면 상에 반도체 소자(123)를 장착시킬 수 있다. 이러한 접합(장착)은 다음의 방식으로 수행될 수 있다.
접속 단자(129)가 미리 도금 등에 의해 금속 배선(125)의 소정 위치에 형성된 금속(땜납) 층에 가열 압축 접합되거나, 또는 금 범프로 구성된 접속 단자(129)가 금속 배선(125) 상의 금 도금 상에 장착되어 초음파 공급에 의해 직접 접합되거나 또는 이방성 필름 또는 페이스트를 통하여 접합된다.
다음에, 도 25c에 도시된 바와 같이, 금속 배선(125)의 상면에 접합된 하단을 갖는 도체 칼럼(132)이 형성된다. 예시된 예에서, 도체 칼럼(132)은 도 24b에 도시된 바와 같이 거의 볼 형상(보다 정확하게는 엔타시스 형상임)이고, 땜납 볼로 구성된다. 땜납 볼을 이용하는 도체 칼럼(132)은 금속 배선(125)의 상면 상의 소정의 위치에 땜납 볼을 장착하거나, 또는 땜납 페이스트를 스크린 인쇄한 후 금속을 리플로우시킴으로써 형성될 수 있다.
도체 칼럼(132)은 또한 도 24(b)에 도시된 바와 같이 막대 형상일 수 있다. 막대 형상의 도체 칼럼(132)은 다음의 방식으로 형성될 수 있다.
땜납, 주석(Sn), 인듐(In) 등으로 표면을 도금시킨 금속, 바람직하게는 동로 된 막대 형상의 부재가 금속 배선(125) 상면의 소정의 위치에 가열 압축에 의해 접합되거나, 또는 금속 배선(125) 상면의 소정의 위치가 땜납 등에 의해 도금된 후, 막대 형상의 부재가 장착되고, 땜납이 리플로우된다.
다음에, 도 25d에 도시된 바와 같이, 밀봉 수지층(124)이 형성된다. 밀봉 수지층(124)은 금속 배선(125) 및 도체 칼럼(132)을 포함한 반도체 소자(123)의 측면 주위의 영역을 밀봉하고, 반도체 소자(123)의 활성면(123A)과 테이프 기재(121)의 상면 사이의 갭을 충진시킨다. 밀봉 수지층(124)은 몰딩 또는 도팅(dotting)에 의해 형성될 수 있다.
다음에, 도 25e에 도시된 바와 같이, 밀봉 수지층(24)의 상부 및 반도체 소자(123)의 배면부가 소정의 두께로 연마 및 폴리싱된다. 도 25d의 공정에서, 밀봉 수지층(124)의 상면은 반도체 소자(123)의 상면(배면)과 동일한 평면에 있지만, 필수적으로 필요한 것은 아니다. 반도체 소자(123)를 포함한 전체 조립체가 도 25e의 연마 및 폴리싱에 의해 소정의 두께로 감소될 때, 도체 칼럼(132)의 상단이 상방향으로 노출되도록 밀봉 수지층(124)의 두께를 설정하면 좋다.
도 25는 하나의 반도체 패키지 단위에 대해서만 보여주지만, 다수의 반도체 패키지 단위를 수용할 수 있는 면적의 테이프 기판(121)을 이용하는 도 25a 내지 25e에 의해 다수의 반도체 패키지 단위를 일괄하여 제조할 수도 있다. 이 경우, 최후에 테이프 기재(121)를 반도체 패키지 단위로 절단하여 각각의 반도체 장치(101)(도 24)를 얻을 수 있다.
제 6 실시예
도 26은 본 발명의 제 2 양태에 따른 반도체 장치의 다른 예들을 도 26a의 단면도 및 도 26b의 평면도로 보여준다.
본 실시예의 반도체 장치(102)에 있어서는, 제 5 실시예의 도체 칼럼(132)을 대신하여, 외부 접속 단자(128)가 금속 배선(125)의 하면으로부터 하방향으로 연장되고, 테이프 기판(121)을 관통하여, 하방향으로 돌출된다. 이외의 구조는 제 5실시예에서와 같다. 외부 접속 단자(128)의 재료는 도체 칼럼(132)에 이용되는 것과 같은 재료로부터 선택될 수 있다.
이하, 도 27을 참조하면서 도 26에 도시된 반도체 장치(102)의 제조 공정을 설명한다. 본 실시예는 제 1 내지 제 4 실시예에서와 같은 방법으로 다수의 반도체 패키지 단위에 대하여 일괄하여 제조하는 경우에 적용될 수 있지만, 설명의 간단화를 위하여 단일 반도체 패키지 단위의 제조에 대해서만 설명한다.
우선, 도 27a에 도시된 바와 같이, 활성면(123A) 상에 접속 단자(129)가 제공된 반도체 소자(123) 및 테이프 기재(121)가 준비된다. 테이프 기재(121)는 그 상면에 금속 배선(125)이 제공되고, 외부 접속 단자(128)에 대응하는 위치로 두께 방향의 관통홀(121H)을 갖고, 관통홀(121H)의 상단을 차단하고 이들을 획정하는 금속 배선(125)의 하면을 갖는다. 접속 단자(129)의 형성 방법, 테이프 기재(121)의 재료 및 구성, 금속 배선(125)의 형성 방법은 제 1 실시예의 것과 유사하다. 관통홀(121H)의 형성 방법은 제 1 실시예의 관통홀(22) 형성 방법과 유사하다.
다음에, 도 27b에 도시된 바와 같이, 반도체 소자는 제 5 실시예의 도 25b의 공정에서와 동일한 방법으로 테이프 기재(121)의 상면 상에 장착된다.
다음에, 도 27c에 도시된 바와 같이, 밀봉 수지층(124)은 제 5 실시예의 도 25d의 공정에서와 동일한 방법으로 형성된다.
다음에, 도 27d에 도시된 바와 같이, 밀봉 수지층(124)의 상부 및 반도체 소자(123)의 배면은 소정의 두께로 연마되고 폴리싱된다. 도 27d의 공정에서, 밀봉 수지층(124)의 상면은 반도체 소자(123)의 상면(배면) 보다 높고, 전체 반도체 소자(123)는 밀봉 수지층(124) 내에 매립되지만, 이것이 필연적으로 필요한 것은 아니다. 반도체 소자(123)를 포함한 전체 조립체가 이후의 연마 및 폴리싱에 의해 소정의 두께로 되도록 밀봉 수지층(124)의 두께를 설정하면 좋다.
다음에, 도 27e에 도시된 바와 같이, 외부 접속 단자(128)가 형성된다. 외부 접속 단자(128)는 관통홀(121H)의 상단을 획정하는 금속 배선(125)의 하면으로부터 하방향으로 연장되며, 관통홀(121H)을 충진하여, 하방향으로 돌출된다.
도 27d의 연마 및 폴리싱 공정, 및 도 27e의 외부 접속 단자 형성 공정은 이 순서대로 또는 역순으로 수행될 수 있다.
도 27은 하나의 반도체 패키지 단위만을 보여주고 있지만, 다수의 반도체 패키지 단위를 수용할 수 있는 면적으로 된 테이프 기재(121)를 이용하는 도 27의 공정 a 내지 e에 의해 다수의 반도체 패키지 단위를 일괄하여 제조할 수도 있게 된다. 이 경우, 최후에 테이프 기재(121)를 반도체 패키지 단위로 절단하여 개개의 반도체 장치(102)(도 26)를 얻을 수 있다.
제 7 실시예
도 28은 본 발명의 제 2 양태에 따른 반도체 장치의 다른 예를 도 28a의 단면도 및 도 28b의 평면도로 보여준다.
본 실시예의 반도체 장치(103)에 있어서, 제 5 실시예의 도체 칼럼(132) 및 제 6 실시예의 외부 접속 단자(128)가 제공된다.
본 실시예의 반도체 장치(103)의 제조 공정은 제 5 실시예의 제조 공정과 제 6 실시예의 제조 공정의 조합이다.
도 25 및 도 27을 참조하면서 도 28에 도시된 반도체 장치(103)의 제조 공정에 대하여 설명한다. 도 28에 도시된 반도체 장치(103)는 또한 다수의 층들에 적층될 수 있다.
우선, 제 6 실시예에서와 마찬가지로, 도 27a에 도시된 반도체 소자(123) 및 테이프 기재(121)가 준비된다. 반도체 소자는 도 27b에 도시된 바와 같이 테이프 기재(121)의 상면 상에 장착된다.
다음에, 도 23c에 도시된 바와 같이, 금속 배선(125)의 상면에 접합된 하단을 갖는 도체 칼럼(132)이 형성된다. 이후, 도 25d에 도시된 바와 같이, 밀봉 수지층(124)이 형성된다.
다음에, 도 27d의 연마 및 폴리싱 공정, 및 도 27e의 외부 접속 단자 형성 공정이 이 순서대로 또는 역순으로 수행되어 도 28의 반도체 장치(103)를 얻을 수 있게된다.
여기서, 단일 반도체 패키지 단위에 대하여 설명하였지만, 다수의 반도체 패키지 단위를 수용할 수 있는 면적으로 된 테이프 기재(121)를 이용하는 상기 공정에 의해 다수의 반도체 패키지 단위를 일괄하여 제조할 수도 있다. 이 경우, 최후에 테이프 기재(121)를 반도체 패키지 단위로 절단하여 개개의 반도체 장치(103)(도 28)를 얻을 수 있다.
상술된 본 발명의 제 1 및 제 2 양태에 따른 반도체 장치는 테이프 기판을 포함한다. 이하, 테이프 기재를 포함하지 않은 본 발명의 제 7 양태에 따른 반도체 장치의 실시예에 대하여 설명한다.
제 8 실시예
도 29는 본 발명의 제 7 양태에 따른 반도체 장치의 일례를 단면도로 보여준다. 도 29a에 도시된 반도체 장치(104)는 소정 두께의 수지 부재(124)로 구성되며, 이 수지 부재 내부에는 반도체 소자(123)가 밀봉된다. 반도체 소자(123)는 수지 부재(124)의 상면에 노출된 배면(123B)을 갖고 하방향으로 향하는 활성면(123A)을 갖는다. 금속 배선(125)은 수지 부재(124)의 하면에 형성된다. 반도체 소자(123)의 활성면(123A)으로부터 하방향으로 연장되는 접속 단자(129)는 금속 배선(125)의 상면과 접속된다. 수지제(129)의 상면과 반도체 소자(123)의 배면(123B)은 동일한 평면을 형성한다. 접속 단자(129)는 금 스터드 범프, 도금 범프 등으로 형성된다.
도 29b에 도시된 반도체 장치(104')는, 금속 배선(125)을 포함한 수지 부재의 하면이 땜납 레지스트층(126)으로 도포되고, 금속 배선(125)의 하면상에 형성된 접속 범프(128)가 땜납 레지스트층(126)을 관통하여, 하방향으로 돌출되는 것을 제외하면, 도 29a의 반도체 장치(104)와 같이 구성된다.
도 30을 참조하면서 도 29에 도시된 반도체 장치(104, 104')의 제조 공정에 대하여 설명한다. 본 실시예는 제 1 내지 제 4 실시예에서와 같이 다수의 반도체 패키지 단위로 일괄하여 제조하는 경우에 적용될 수 있지만, 설명의 간단화를 위하여 단일 반도체 패키지 단위에 대하여 설명한다.
우선, 도 30a에 도시된 바와 같이, 반도체 소자(123)는 반도체 소자(123)의 활성면(123A) 상에 형성된 접속 단자(129)의 선단을, 초음파 접합, 인듐 같은 저융점 금속을 통한 합금 접합 등의 방법에 의해 알루미늄 포일, 동 포일, 금속 도금에 의해 금속 배선을 형성한 동 포일, 및 동을 입힌 알루미늄 포일 같은 금속 기재(125)의 상면상에 접합함으로써 금속 기재(125M)상에 장착된다.
다음에, 도 30b에 도시된 바와 같이, 수지 부재(124)는 금속 기재(125M)의 전체 상면을 수지로 도포함으로써 형성된다. 수지 부재(124)는 그 안에 반도체 소자(123)를 밀봉하고, 금속 기재(125M)와 접합된 하면을 갖는다.
수지 부재(124)로는, 에폭시 수지, 폴리이미드 수지, 시아노에스테르 수지 또는 폴리사이클릭 아로마틱 수지(polycyclic aromatic resin)가 이용될 수 있다. 특히, 에폭시 수지가 바람직하다. 수지 부재(124)의 열확정 계수 및 열 전도율을 조정하기 위하여, 실리카, 알루미나, 알루미늄 질화물 및 다른 세라믹 입자들이 무기 필러(filler)로서 분산될 수 있다. 분산량은 소망하는 값의 열확장 계수 및 열 전도율에 따라 설정된다. 입자 크기는 2 내지 10㎛ 이다. 입자는 가능한한 구(spheres)에 가까운 형상인 것이 바람직하다.
다음에, 도 30c에 도시된 바와 같이, 금속 기재(125M)가 수지 부재(124)의 하면상에 금속 배선(125)을 형성하기 위해 패턴화된다. 금속 배선(125)은 접속 단자(129)와 접속된 상면을 갖는다.
다음에, 수지 부재(124)의 상부 및 반도체 소자(123)의 배면측 부분이 소망하는 두께로 연마 및 폴리싱된다.
상기 공정들으로 도 29a에 도시된 반도체 소자(104)가 완성된다.
또한, 도 30c의 공정 후에, 도 30d에 도시된 바와 같이, 금속 배선(125)을포함한 수지 부재(124)의 전체 하면을 도포하는 땜납 레지스트층(126)이 형성되고, 이후 관통홀(127)이 땜납 레지스터층(126)에 형성된다. 관통홀(127)은 하단이 개구이고, 상단은 금속 배선(125)의 하면에 의해 차단되어 획정된다.
다음에, 도 30e에 도시된 바와 같이, 수지 부재(124)의 상부 및 반도체 소자(123)의 배면측 부분이 소정의 두께로 연마 및 폴리싱된다.
다음에, 도 30f에 도시된 바와 같이, 관통홀(127)을 충진하고 하방향으로 돌출된 외부 접속 단자가 형성된다. 이것은 도 25c에 도시된 도체 칼럼(132)에서와 마찬가지로 땜납 볼 또는 인쇄 땜납 페이스트를 장착시키고 이들을 리플로우시킴으로써 수행된다.
이로서 도 29b에 도시된 반도체 장치(104')를 완성할 수 있다.
여기서는, 단일 반도체 패키지 단위에 대하여 설명하였지만, 다수의 반도체 패키지 단위를 수용할 수 있는 금속 기재(125M)를 이용하는 상기 공정들에 의해 다수의 반도체 패키지 단위를 일괄하여 제조할 수도 있다. 이 경우, 최후에 금속 기재(125M)를 반도체 패키지 단위로 절단하여 개개의 반도체 장치(104 또는 104')(도 29)를 얻을 수 있다.
다음에, 도 31을 참조하면서 도 29a 및 도 29b에 도시된 반도체 장치(104, 104')를 제조하기 위한 다른 공정에 대하여 설명한다.
우선, 도 31a에 도시된 바와 같이, 금속 기재(125M)로 구성된 합성 금속판 및 그 상면 상에 형성된 다른 타입의 금속으로 된 배선 패턴이 준비된다. 이것은 알루미늄 도금에 의해 동 포일으로 된 동 기재(125M) 상에 알루미늄 배선패턴(125)을 제공하거나, 또는 동 클래드 알루미늄 포일로 된 동을 에칭 및 패터닝함으로써 알루미늄 기판(125M) 상에 동 배선 패턴(125)을 제공함으로써 수행된다.
다음에, 도 31b에 도시된 바와 같이, 반도체 소자(123)는 반도체 소자(123)의 활성면(123A) 상에 형성된 접속 단자(129)의 선단을, 초음파 접합 또는 인듐 같은 저융점 금속을 통한 합금 접합에 의해 배선 패턴(125)의 상면 상에 장착시킨다.
다음에, 도 31c에 도시된 바와 같이, 수지 부재(124)는 배선 패턴(125)을 포함한 합성 금속판(125A)의 전체 상면을 수지로 도포함으로써 형성된다. 수지 부재(124)는 그 내에 반도체 소자(123)를 밀봉하고, 배선 패턴(125) 및 금속 기판(125M)에 접합된 하면을 갖는다.
수지 부재(124)는 도 30b를 참조하여 설명된 것과 동일한 재료로 구성된다.
다음에, 도 31d에 도시된 바와 같이, 금속 기판(125M)은 에칭에 의해 제거된다. 특히, 알루미늄 배선 패턴(125)과 동 포일 기재(125M)를 조합한 경우에, 동 포일 기재(125M)는 동은 용해하지만 알루미늄을 용해하지 않는 에칭제를 이용하여 에칭함으로써 제거된다. 또한, 동 배선 패턴(125)과 알루미늄 기재(125M)를 조합한 경우에, 알루미늄 기재(125M)는 알루미늄은 용해하지만 동은 용해하지 않는 에칭제를 이용하는 에칭에 의해 제거된다. 이로 인해, 알루미늄 또는 동로 구성된 금속 배선(125)이 수지 부재(124)의 하면과 접합된 구조를 얻을 수 있다.
다음에, 수지 부재(124)의 상부 및 반도체 소자(123)의 배면측 부분이 소정의 두께로 연마 및 폴리싱된다.
상기 공정들로 도 29a에 도시된 반도체 장치가 완성된다. 도 29a의 구조에서는 수지 부재(124)와 땜납 레지스트층(126)의 접합면의 위치가 금속 배선(125)의 상면과 동일한 평면에 있으나, 상기 공정들에서 얻어진 구조에서는 금속 배선(125)의 하면과 동일한 평면에 있다.
또한, 도 31d의 공정 후에, 도 31e, 도 31f 및 도 31g에 도시된 순서대로, 땜납 레지스트층(126)의 형성, 연마 및 폴리싱, 외부 접속 단자(128)의 형성이 도 30d, 도 30e 및 도 30f에 도시된 공정에서와 같은 과정으로 수행된다.
이로서 도 29b에 도시된 반도체 장치(104')가 완성된다. 도 29b의 구조에서는 수지 부재(124)와 땜납 레지스트층(126)의 접합면의 위치가 금속 배선(125)의 상면과 동일한 평면에 있지만, 상기 공정들에서 얻어진 구조에서는 금속 배선(125)의 하면과 동일한 면에 있다.
제 9 실시예
도 32는 본 발명의 제 7 양태에 따른 반도체 장치의 다른 예를 단면도로 도시한다. 도 32a, 도 32b 및 도 32c에 도시된 반도체 장치(105, 105', 105")는 도 29a에 도시된 반도체 장치(104)의 구조와 더불어 다수의 도체 칼럼(132)을 더 구비하고 있다. 도체 칼럼(132)은 금속 배선(125)의 상면으로부터 수지 부재(124)를 관통하여, 상방향으로 연장된다. 상단은 수지 부재(124)의 상면에 노출된다.
여기서, 도 32a의 반도체 장치(105)에서는, 도체 칼럼(124)의 상단만이 수지 부재(124)로부터 노출된다. 도 32b의 반도체 장치(105')에서는, 도체 칼럼(132)의 상단 및 측면이 수지 부재(124)로부터 노출된다.
도 32c의 반도체 장치에는 상단만이 수지 부재(124)로부터 노출된 도체칼럼(132A) 및 상단과 측면이 수지 부재(124)로부터 노출된 도체 칼럼(132B)이 제공된다. 금속 배선을 포함한 수지 부재(124)의 하면을 도포하는 땜납 레지스트층(126)이 형성된다. 땜납 레지스트층(126)은 측면이 노출된 도체 칼럼(132B)과 접속된 금속 배선(125) 부분을 도포하지 않는다. 금속 배선의 하면은 상기 부분에 노출된다.
도체 칼럼(132, 132A, 132B)은 동(Cu), 니켈(Ni), 코바르(상품명) 등의 금속 또는 합금, 또는 주석-은(Sn-Ag) 합금, 주석-납(Sn-Pb) 합금 등의 저융점 합금으로 형성될 수 있다.
도 32a 내지 도 32c에 도시된 반도체 장치(105, 105', 105")를 제조하기 위해서는, 실시예 8에서의 도 30 또는 도 31을 통해 설명된 제조 공정에서 이용되는 금속 기재(125)의 상면 상에 미리 금속 칼럼 등을 접합하는 스터드 범프를 형성함으로써 도체 칼럼(132)을 형성하고 실시예 8에서와 마찬가지로 도 30 또는 도 31의 공정 a 내지 f를 수행하면 충분하다.
제 10 실시예
도 33은 층 적층된 도 31a에 도시된 다수의 반도체 장치(105)로 구성된 다층 반도체 장치의 일례를 보여준다.
예시된 반도체 장치(106)는 층 적층된 3개의 반도체 장치(105)를 포함한다. 도 32a의 구조와 더불어, 땜납 레지스트층(126) 및 접속 범프(128)는 도 29b에서와 같이 형성되고, 이후 장치는 일체로 형성하기 위해 적층된다. 하층 도체(132)의 상단과 상층 금속 배선의 하면은 접속 범프(128)를 통해 서로 전기적으로 접속된다.
제 11 실시예
도 34a는 측면들이 서로 접속된 도 32b에 도시된 다수의 반도체 장치(105')로 구성된 병렬 반도체 장치의 일례를 도시한다.
예시된 반도체 장치(107)는 병렬로 접속된 2개의 반도체 장치(105')를 포함한다. 금속 배선(125)을 포함한 각 수지 부재(124)의 하면은 측면단을 제외하고 땜납 레지스트층(126)에 의해 도포된다. 수지 부재(124)의 측면에 노출된 도체 칼럼(132)의 측면은 땜납 또는 다른 저융점 금속(138)과 전기적으로 접속된다. 이 접속은 다음과 같이 수행될 수 있다. 저융점 금속 볼이 장착되거나, 또는 저융점 금속 페이스트가 인쇄되거나, 또는 저융점 금속이 도팅에 의해 공급된 후, 리플로우 함으로써, 저융점 금속(138)이 접합을 위해 금속 배선(125) 및 도체 칼럼(132)의 노출면으로 퍼진다. 접합된 부분들간에 큰 간격이 있으면, 접합은 도체 페이스트의 도팅에 의해 수행될 수 있다.
도 34b는 도 32b에 도시된 다수의 반도체 장치들을 적층하여 병렬로 접속한 다층 병렬 반도체 장치를 도시한다.
예시된 반도체 장치는 각각이 병렬로 접속된 2개의 반도체 장치(105')를 갖는 2개의 층 적층으로 구성된다. 반도체 장치(105')는 도 33의 다층 반도체 장치 및 도 34a의 병렬 반도체 장치(107)의 조합으로 구성된다.
제 12 실시예
도 35a는 커패시터를 포함한 본 발명의 제 3 양태에 따른 반도체 장치의 일례를 도시한다.
예시된 반도체 장치(109)는 도 29b의 반도체 장치의 구조와 더불어 수지 부재(124)에 밀봉된 커패시터(143)를 포함한다. 커패시터(143)는 금속 배선(125)의 상면에 직접 접속된 2개의 전극 단자(145)를 갖는다. 도 35b에 도시된 바와 같이, 바람직하게, 커패시터(143)는 다층 세라믹 커패시터이다. 커패시터(143)의 내부 전극(147)의 패턴면은 수지층(124)의 두께 방향에 수직이다. 커패시터(143)는 예컨대 통상의 세라믹 다층 커패시터이다. 내부 전극(147)간의 공간은 스트론튬 티타네이트(strontium titanate) 같은 유전체(149)로 충진된다. 정전 용량, 즉 유효 면적은 연마 및 폴리싱 후의 두께에 의해 결정되기 때문에, 설계시 최종 두께를 평가할 필요가 있다.
커패시터(143)로는, 칩 커패시터 같은 상용 커패시터가 적합하다.
커패시터(143)를 포함한 구조는 도 35a에 도시된 반도체 장치에 한정되지 않으며, 도 24a, 24b, 29a, 32a 내지 32c에 도시된 반도체 장치에 적용될 수 있다.
본 발명의 효과를 요약하면, 장착 높이를 저감하는 동시에 균일화하고, 개개의 칩을 장착하기 위해 필요한 복잡한 공정을 필요치 않으며, 제조 수율을 향상시킬 수 있고, 칩 두께 변동의 영향을 받지 않으면서 반도체 장치의 균일 높이를 구현하며, 전기적 테스트의 일괄 시험을 가능하게 하는 얇은 반도체 패키지가 제공된다.
본 발명이 예시를 목적으로 선택된 특정 실시예를 참조하여 설명되었지만,본 발명의 개념 및 범주로부터 이탈하지 않는 범위 내에서 많은 변형이 있을 수 있다.

Claims (38)

  1. 두께 방향의 관통홀(through hole)을 갖는 절연성 테이프 기재와,
    상기 테이프 기재의 상면에, 배면을 위쪽으로 노출시키고 활성면을 아래쪽으로 향하게 하여 장착된 반도체 소자와,
    상기 반도체 소자가 장착된 영역 이외의 상기 테이프 기재 상면에 형성되고, 사기 반도체 소자의 측면 주위를 밀봉하는 밀봉 수지와,
    상기 테이프 기재의 하면에 형성되고 상기 테이프 기재의 관통홀의 하단을 차단하여 저부를 한정하는 금속 배선과,
    상기 금속 배선 및 상기 테이프 기재의 하면을 덮고 두께 방향의 관통홀을 갖는 솔더 레지스트 층과,
    상기 금속 배선의 하면으로부터 돌출하고, 상기 솔더 레지스트 층의 관통홀을 충전하고 관통하여 아래쪽으로 돌출한 외부 접속 단자와,
    상기 반도체 소자의 활성면으로부터 아래쪽으로 연장되고, 상기 테이프 기재의 관통홀 내에 삽입된 접속 단자, 및
    상기 접속 단자와 상기 테이프 기재의 관통홀의 내벽 사이의 갭을 충전하고, 상기 접속 단자와 상기 금속 배선을 전기적으로 접속하는 도전성 재료로 이루어진 충전재(filler)
    를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 충전재는 저융점 금속 및 도전성 페이스트를 사용하여 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 밀봉 수지층 및 이 밀봉 수지층이 형성되어 있는 영역의 상기 테이프 기재를 관통하고, 상단이 이 밀봉 수지층의 상면에 노출되고, 하단이 상기 금속 배선층에 전기적으로 접속되어 있는 도체 칼럼을 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 밀봉 수지층 대신, 상기 반도체 소자가 장착된 영역이외의 상기 테이프 기재 상면에 접합되고 상기 반도체 소자의 측면을 갭을 통하여 둘러싸는 절연성 프레임과, 상기 갭 내를 충전하여 반도체 소자의 측면 주위를 밀봉하는 밀봉 수지층을 포함하고, 상기 프레임 및 이 프레임이 접합되어 있는 영역의 상기 테이프 기재를 관통하고, 상단이 상기 프레임의 상면에 노출되고, 하단이 상기 금속 배선층에 전기적으로 접속되어 있는 도체 칼럼을 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 반도체 소자의 활성면으로부터 아래쪽으로 연장된 접속 단자가 금 또는 동으로 이루어진 범프인 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 솔더 레지스트 층의 개구를 충전하여 관통하는 외부 접속 단자가 주변 또는 에리어 어레이 형태로 배치되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 접속 단자와 상기 테이프 기재의 관통홀의 내벽 사이의 갭에, 상기 관통홀의 거의 상면의 위치까지 상기 충전재가 충전되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 밀봉 수지층의 상면과 상기 반도체 소자의 배면이 동일 평면을 이루고 있는 것을 특징으로 하는 반도체 장치.
  9. 청구항 3 또는 4 기재의 반도체 장치가 복수층에 적층되고, 각 층의 반도체 장치가 상기 도체 칼럼의 상단과 상기 외부 접속 단자의 하단에서 서로 전기적으로 접속되어 있는 것을 특징으로 하는 소자 적층형 반도체 장치.
  10. 복수의 반도체 패키지 단위를 수용할 수 있는 면적을 갖고, 하면에 금속 배선층 및 솔더 레지스트 층을 구비한 테이프 기재 및 상기 솔더 레지스트 층에 각각 두께 방향의 관통홀을 형성하는 공정과,
    상기 테이프 기재의 관통홀에 상기 도전성 재료를, 상기 관통홀을 불완전하게 충전하는 양으로 충전하는 공정과,
    복수의 반도체 패키지 단위를 구성하는 필요 개수의 상기 반도체 소자의 접속 단자를 상기 테이프 기재의 대응하는 관통홀에 각각 삽입하여, 상기 접속 단자와 상기 관통홀의 내벽 사이의 갭을 관통홀의 거의 상단까지 상기 도전성 재료에 의해 충전시키는 공정과,
    상기 반도체 소자를 상기 테이프 기재의 상면에 접합하여 장착하는 공정과,
    상기 반도체 소자가 장착된 영역이외의 상기 테이프 기재의 상면을 덮고 반도체 소자의 측면 주위를 밀봉하는 밀봉 수지층을 형성하는 공정과,
    상기 밀봉 수지층의 상부 및 상기 반도체 소자의 배면측 부분을 소정의 두께로 연삭 및 연마하는 공정과,
    상기 테이프 기재를 상기 반도체 패키지 단위로 절단하여 개개의 반도체 장치를 얻는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 10항에 있어서,
    상기 테이프 기재에 관통홀을 형성할 때 도체 칼럼에 대응하는 위치에서 상기 테이프 기재를 관통하는 다른 관통홀을 형성하고, 상기 밀봉 수지층을 형성하기 전에 상기 다른 관통홀을 충전하고 상기 테이프 기재의 상면으로부터 돌출된 상기 도체 칼럼을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 10항에 있어서,
    프레임의 내벽을 한정하는 개구를 형성한 절연성 기재를 상기 테이프 기재의 상면에 접합하고, 상기 테이프 기재에 상기 관통홀을 형성할 때 도체 칼럼에 대응하는 위치에서 상기 절연성 기재와 상기 테이프 기재를 관통하는 다른 관통홀을 형성하고, 상기 반도체 소자를 장착하기 전에 상기 다른 관통홀을 충전하고 상기 절연성 기재의 상면에 돌출하는 도체 칼럼을 형성하고, 상기 반도체 소자를 장착한 후에 갭에 상기 밀봉 수지층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 10항에 있어서,
    상기 밀봉 수지층을 형성한 후, 상기 연삭 및 연마 전 또는 후에, 전기적 시험을 행하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 10항에 있어서,
    상기 복수의 반도체 패키지 단위를 수용할 수 있는 테이프 기재가 디스크 형상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 상면에 금속 배선을 갖는 절연성 테이프 기재와,
    상기 테이프 기재의 상면에, 배면을 위쪽으로 노출시키고 활성면을 아래쪽으로 향하게 하여 장착된 반도체 소자와,
    상기 테이프 기재의 상면에 형성되고, 상기 반도체 소자의 측면 주위를 밀봉하고 상기 반도체 소자의 활성면과 상기 테이프 기재의 상면 사이의 갭을 충전하는 밀봉 수지층
    을 포함하고,
    상기 금속 배선의 상면으로부터 위쪽으로 연장되어 상기 반도체 소자의 측면 주위의 밀봉 수지층을 관통하고 상단이 위쪽으로 노출된 도체 칼럼과,
    상기 금속 배선의 하면으로부터 아래쪽으로 연장되어 상기 테이프 기재를 관통하고 아래쪽으로 돌출된 외부 접속 단자
    중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제 15항에 있어서,
    상기 밀봉 수지층의 상면과 상기 반도체 소자의 배면이 동일 평면을 이루고 있는 것을 특징으로 하는 반도체 장치.
  17. 복수의 반도체 패키지 단위를 수용할 수 있는 면적을 갖고, 상면에 금속 배선을 구비한 테이프 기재를 준비하는 공정과,
    복수의 반도체 패키지 단위를 구성하는 필요 개수의 반도체 소자의 활성면의 접속 단자를, 상기 테이프 기재의 금속 배선의 상면에 접속함으로써, 상기 반도체 소자를 테이프 기재의 상면에 장착하는 공정과,
    상기 금속 배선의 상면에 하단이 접합된 도체 칼럼을 형성하는 공정과,
    상기 금속 배선 및 상기 도체 칼럼을 포함하여 상기 반도체 소자의 측면 주위를 밀봉하고 상기 반도체 소자의 활성면과 상기 테이프 기재의 상면 사이의 갭을 충전하는 밀봉 수지층을 형성하는 공정과,
    상기 밀봉 수지층의 상부 및 상기 반도체 소자의 배면측 부분을 소정의 두께로 연삭 및 연마하는 동시에 상기 도체 칼럼의 상단을 위쪽으로 노출시키는 공정과,
    상기 테이프 기재를 상기 반도체 패키지 단위로 절단하여 개개의 반도체 장치를 얻는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 복수의 반도체 패키지 단위를 수용할 수 있는 면적을 갖고, 상면에 금속 배선을 구비하고, 외부 접속 단자에 대응하는 위치에 두께 방향의 관통홀을 갖고, 상기 금속 배선의 하면이 상기 관통홀의 상단을 한정하는 테이프 기재를 준비하는 공정과,
    복수의 반도체 패키지 단위를 구성하는 필요 개수의 반도체 소자의 활성면의접속 단자를, 상기 테이프 기재의 금속 배선의 상면에 접합함으로써, 상기 반도체 소자를 테이프 기재의 상면에 장착하는 공정과,
    상기 금속 배선을 포함하여 상기 반도체 소자의 측면 주위를 밀봉하고 상기 반도체 소자의 활성면과 상기 테이프 기재의 상면 사이의 갭을 충전하는 밀봉 수지층을 형성하는 공정
    을 포함하고, 그 후,
    상기 밀봉 수지층의 상부 및 상기 반도체 소자의 배면측 부분을 소정의 두께로 연삭 및 연마하는 공정과,
    상기 관통홀의 상단을 한정하는 상기 금속 배선의 하면으로부터 아래쪽으로 연장되고 상기 관통홀을 충전하여 아래쪽으로 돌출된 외부 접속 단자를 형성하는 공정
    을 이 순서 또는 역순으로 포함하고, 이어서,
    상기 테이프 기재를 상기 반도체 패키지 단위로 절단하여 개개의 반도체 장치를 얻는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 복수의 반도체 패키지 단위를 수용할 수 있는 면적을 갖고, 상면에 금속 배선을 구비하고, 외부 접속 단자에 대응하는 위치에 두께 방향의 관통홀을 갖고, 상기 금속 배선의 하면이 상기 관통홀의 상단을 한정하는 테이프 기재를 준비하는 공정과,
    복수의 반도체 패키지 단위를 구성하는 필요 개수의 반도체 소자의 활성면의 접속 단자를, 상기 테이프 기재의 금속 배선의 상면에 접합함으로써, 상기 반도체 소자를 테이프 기재의 상면에 장착하는 공정과,
    상기 금속 배선의 상면에 하단이 접합된 도체 칼럼을 형성하는 공정과,
    상기 금속 배선 및 상기 도체 칼럼을 포함하여 상기 반도체 소자의 측면 주위를 밀봉하고 상기 반도체 소자의 활성면과 상기 테이프 기재의 상면 사이의 갭을 충전하는 밀봉 수지층을 형성하는 공정
    을 포함하고, 그 후,
    상기 밀봉 수지층의 상부 및 상기 반도체 소자의 배면측 부분을 소정의 두께로 연삭 및 연마하여 상기 도체 칼럼의 상단을 위쪽으로 노출시키는 공정과,
    상기 관통홀의 상단을 한정하는 상기 금속 배선의 하면으로부터 아래쪽으로 연장되고 상기 관통홀을 충전하여 아래쪽으로 돌출된 외부 접속 단자를 형성하는 공정
    을 이 순서 또는 역순으로 포함하고, 이어서,
    상기 테이프 기재를 상기 반도체 패키지 단위로 절단하여 개개의 반도체 장치를 얻는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 소정 두께의 수지 부재와,
    상기 수지 부재의 내부에 밀봉되고, 이 수지 부재의 상면에 배면을 노출시키고, 활성면을 아래쪽으로 향하게 한 반도체 소자와,
    상기 수지 부재의 하면에 형성된 금속 배선과,
    상기 반도체 소자의 활성면으로부터 아래쪽으로 연장되어 하단이 상기 금속 배선의 상면에 접속되어 있는 접속 단자
    를 포함하는 것을 특징으로 하는 반도체 장치.
  21. 제 20항에 있어서,
    상기 밀봉 수지층의 상면과 상기 반도체 소자의 배면이 동일 평면을 이루고 있는 것을 특징으로 하는 반도체 장치.
  22. 제 20항에 있어서,
    상기 금속 배선을 포함하여 상기 수지 부재의 하면 전체를 덮는 솔더 레지스트 층과, 상기 금속 배선의 하면에 형성되고 상기 솔더 레지스트 층을 관통하여 아래쪽으로 돌출되어 있는 접속 범프를 더 포함하는 것을 특징으로 하는 반도체 장치.
  23. 제 20항에 있어서,
    상기 금속 배선의 상면으로부터 상기 수지 부재를 관통하여 위쪽으로 연장되고, 상단이 상기 수지 부재의 상면에 노출되어 있는 복수의 도체 칼럼을 더 포함하는 것을 특징으로 하는 반도체 장치.
  24. 제 23항에 있어서,
    상기 도체 칼럼의 측면이 상기 수지 부재의 측면에 노출되어 있는 것을 특징으로 하는 반도체 장치.
  25. 제 20항에 있어서,
    상기 수지 부재의 내부에 밀봉되고, 상기 금속 배선과 직접 접속되어 있는 커패시터를 더 포함하는 것을 특징으로 하는 반도체 장치.
  26. 제 25항에 있어서,
    상기 커패시터가 상기 수지 부재의 두께 방향에 수직한 면을 각각 갖는 내부 전극을 포함하는 다층 세라믹 커패시터인 것을 특징으로 하는 반도체 장치.
  27. 제 20항에 있어서,
    상기 수지 부재에 무기 필러(inorganic filler)가 분산되어 있는 것을 특징으로 하는 반도체 장치.
  28. 청구항 23 기재의 반도체 장치가 복수층에 적층되고, 각 층의 반도체 장치가 상기 도체 칼럼의 상단과 상기 금속 배선의 하면에서 접속 범프를 통해서 서로 전기적으로 접속되어 있는 것을 특징으로 하는 소자 적층형 반도체 장치.
  29. 청구항 24 기재의 반도체 장치가 측면에서 서로 접속되어 있고, 측면에 인접하는 반도체 장치가 상기 수지 부재의 측면에 노출된 도체 칼럼의 측면에서 서로 전기적으로 접속되어 있는 것을 특징으로 하는 소자 병렬형 반도체 장치.
  30. 청구항 24 기재의 반도체 장치가 복수층에 적층되고 측면에서 서로 접속되어 있고, 각 층의 반도체 장치가 상기 도체 칼럼의 상단과 상기 금속 배선의 하면에서 접속 범프를 통해서 서로 전기적으로 접속되어 있고, 측면에 인접하는 반도체 장치가 상기 수지 부재의 측면에 노출된 도체 칼럼의 측면에서 서로 전기적으로 접속되어 있는 것을 특징으로 하는 소자 적층 병렬형 반도체 장치.
  31. 복수의 반도체 패키지 단위를 수용할 수 있는 면적을 갖는 금속 기판의 상면에, 반도체 소자의 활성면을 아래쪽으로 향하게 하여 접속 단자의 선단을 접합함으로써, 상기 반도체 소자를 금속 기판에 장착하는 공정과,
    상기 금속 기판의 상면 전체를 수지로 덮음으로써, 내부에 반도체 소자가 밀봉되고 하면에 금속 기판이 접합된 수지 부재를 형성하는 공정
    을 포함하고, 그 후,
    상기 수지 부재의 상부 및 상기 반도체 소자의 배면측 부분을 소정의 두께로 연삭 및 연마하는 공정과,
    상기 금속 기판을 패터닝함으로써, 상면이 접속 단자의 하단에 접속된 금속배선을 상기 수지 부재의 하면에 형성하는 공정
    을 이 순서 또는 역순으로 포함하고, 이어서,
    상기 수지 부재를 상기 반도체 패키지 단위로 절단하여 개개의 반도체 장치를 얻는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 제 31항에 있어서,
    상기 반도체 소자를 상기 금속 기판에 장착한 후, 상기 수지 부재를 형성하기 전에, 상기 금속 기판의 상면에 도체 칼럼을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 제 32항에 있어서,
    상기 도체 칼럼은 상단과 측면 중 적어도 하나가 상기 수지 부재로부터 노출되도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 제 31항에 있어서,
    상기 수지 부재의 하면에 금속 배선을 형성한 후, 상기 금속 배선을 포함하여 상기 수지 부재의 하면 전체를 덮는 솔더 레지스트 층과, 상기 금속 배선의 하면에 형성되고 상기 솔더 레지스트 층을 관통하여 아래쪽으로 돌출되어 있는 접속 범프를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  35. 복수의 반도체 패키지 단위를 수용할 수 있는 면적을 갖는 금속 기판의 상면에, 이 금속 기판과는 다른 금속으로 이루어진 배선 패턴을 형성한 복합 금속판을 준비하는 공정과,
    상기 복합 금속판의 배선 패턴의 상면에, 반도체 소자의 활성면을 아래쪽으로 향하게 하여 접속 단자의 선단을 접합함으로써, 상기 반도체 소자를 복합 금속판에 장착하는 공정과,
    상기 복합 금속판의 상면 전체를 수지로 덮음으로써, 내부에 반도체 소자가 밀봉되고 하면에 복합 금속판이 접합된 수지 부재를 형성하는 공정
    을 포함하고, 그 후,
    상기 수지 부재의 상부 및 상기 반도체 소자의 배면측 부분을 소정의 두께로 연삭 및 연마하는 공정과,
    상기 복합 금속판의 금속 기판을 에칭에 의해 제거하고, 상기 배선 패턴을 남김으로써, 상면이 접속 단자의 하단에 접속된 배선 패턴으로 이루어진 금속 배선을 상기 수지 부재의 하면에 형성하는 공정
    을 이 순서 또는 역순으로 포함하고, 이어서,
    상기 수지 부재를 상기 반도체 패키지 단위로 절단하여 개개의 반도체 장치를 얻는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  36. 제 35항에 있어서,
    상기 반도체 소자를 상기 복합 금속판에 장착한 후, 상기 수지 부재를 형성하기 전에, 상기 금속 기판의 상면에 도체 칼럼을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  37. 제 36항에 있어서,
    상기 도체 칼럼은 상단과 측면 중 적어도 하나가 상기 수지 부재로부터 노출되도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  38. 제 35항에 있어서,
    상기 수지 부재의 하면에 상기 금속 배선을 형성한 후, 상기 금속 배선을 포함하여 수지 부재의 하면 전체를 덮는 솔더 레지스트 층과, 상기 금속 배선의 하면에 형성되고 상기 솔더 레지스트 층을 관통하여 아래쪽으로 돌출되어 있는 접속 패턴을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020010015233A 2000-03-24 2001-03-23 반도체 장치 및 그 제조 방법 KR20010090540A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2000-088593 2000-03-24
JP2000088593 2000-03-24
JP2000-252846 2000-08-23
JP2000252846A JP2001339011A (ja) 2000-03-24 2000-08-23 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
KR20010090540A true KR20010090540A (ko) 2001-10-18

Family

ID=26588557

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010015233A KR20010090540A (ko) 2000-03-24 2001-03-23 반도체 장치 및 그 제조 방법

Country Status (5)

Country Link
US (1) US6774467B2 (ko)
EP (1) EP1137066A3 (ko)
JP (1) JP2001339011A (ko)
KR (1) KR20010090540A (ko)
TW (1) TW504804B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100896026B1 (ko) * 2001-04-27 2009-05-11 신꼬오덴기 고교 가부시키가이샤 반도체 패키지
KR20110094465A (ko) * 2010-02-16 2011-08-24 삼성전자주식회사 랜드와 솔더 레지스트의 단차를 감소할 수 있는 랜드 그리드 어레이 패키지.

Families Citing this family (151)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3339838B2 (ja) 1999-06-07 2002-10-28 ローム株式会社 半導体装置およびその製造方法
JP4903966B2 (ja) * 2000-03-10 2012-03-28 スタッツ・チップパック・インコーポレイテッド フリップチップ接合構造及びフリップチップ接合構造を形成する方法
US10388626B2 (en) * 2000-03-10 2019-08-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming flipchip interconnect structure
JP2002009192A (ja) * 2000-06-23 2002-01-11 Shinko Electric Ind Co Ltd 多層配線基板及び半導体装置
US7190080B1 (en) * 2000-10-13 2007-03-13 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal pillar
JP2002134650A (ja) * 2000-10-23 2002-05-10 Rohm Co Ltd 半導体装置およびその製造方法
JP3420748B2 (ja) * 2000-12-14 2003-06-30 松下電器産業株式会社 半導体装置及びその製造方法
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
US7034386B2 (en) 2001-03-26 2006-04-25 Nec Corporation Thin planar semiconductor device having electrodes on both surfaces and method of fabricating same
JP2008118152A (ja) * 2001-03-26 2008-05-22 Nec Electronics Corp 半導体装置および積層型半導体装置
US6838750B2 (en) * 2001-07-12 2005-01-04 Custom One Design, Inc. Interconnect circuitry, multichip module, and methods of manufacturing thereof
JP4023159B2 (ja) * 2001-07-31 2007-12-19 ソニー株式会社 半導体装置の製造方法及び積層半導体装置の製造方法
US6927471B2 (en) 2001-09-07 2005-08-09 Peter C. Salmon Electronic system modules and method of fabrication
US7297572B2 (en) * 2001-09-07 2007-11-20 Hynix Semiconductor, Inc. Fabrication method for electronic system modules
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
CN100461391C (zh) * 2002-02-04 2009-02-11 卡西欧计算机株式会社 半导体装置
TW577160B (en) * 2002-02-04 2004-02-21 Casio Computer Co Ltd Semiconductor device and manufacturing method thereof
US6763580B2 (en) * 2002-03-21 2004-07-20 Motorola, Inc. Method and apparatus for securing an electrically conductive interconnect through a metallic substrate
JP4107643B2 (ja) * 2002-07-23 2008-06-25 日本碍子株式会社 接合体の製造方法
KR100593049B1 (ko) * 2002-08-09 2006-06-28 가시오게산키 가부시키가이샤 반도체 장치 및 그 제조방법
US6786391B2 (en) * 2002-10-16 2004-09-07 Kac Holdings, Inc. Method of controlling solder deposition utilizing two fluxes and preform
JP4056854B2 (ja) 2002-11-05 2008-03-05 新光電気工業株式会社 半導体装置の製造方法
US7388294B2 (en) * 2003-01-27 2008-06-17 Micron Technology, Inc. Semiconductor components having stacked dice
JP3891123B2 (ja) * 2003-02-06 2007-03-14 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、及び半導体装置の製造方法
JP4052955B2 (ja) 2003-02-06 2008-02-27 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP4110992B2 (ja) * 2003-02-07 2008-07-02 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP4069771B2 (ja) * 2003-03-17 2008-04-02 セイコーエプソン株式会社 半導体装置、電子機器および半導体装置の製造方法
JP2004281818A (ja) * 2003-03-17 2004-10-07 Seiko Epson Corp 半導体装置、電子デバイス、電子機器、キャリア基板の製造方法、半導体装置の製造方法および電子デバイスの製造方法
JP2004281920A (ja) * 2003-03-18 2004-10-07 Seiko Epson Corp 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP2004281919A (ja) * 2003-03-18 2004-10-07 Seiko Epson Corp 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP4096774B2 (ja) * 2003-03-24 2008-06-04 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法及び電子デバイスの製造方法
JP2004349495A (ja) * 2003-03-25 2004-12-09 Seiko Epson Corp 半導体装置、電子デバイス、電子機器および半導体装置の製造方法
JP3972846B2 (ja) 2003-03-25 2007-09-05 セイコーエプソン株式会社 半導体装置の製造方法
JP3574450B1 (ja) 2003-05-16 2004-10-06 沖電気工業株式会社 半導体装置、及び半導体装置の製造方法
DE10394239B4 (de) * 2003-05-20 2014-09-04 Infineon Technologies Ag Verfahren zum Verpacken integrierter Schaltungen und integriertes Schaltungsgehäuse
JP3646720B2 (ja) * 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
FR2857157B1 (fr) * 2003-07-01 2005-09-23 3D Plus Sa Procede d'interconnexion de composants actif et passif et composant heterogene a faible epaisseur en resultant
FR2857156B1 (fr) * 2003-07-03 2005-09-02 Temex Sa Procede de fabrication de composants electroniques d'epaisseur reduite
KR100493063B1 (ko) * 2003-07-18 2005-06-02 삼성전자주식회사 스택 반도체 칩 비지에이 패키지 및 그 제조방법
DE10348620A1 (de) * 2003-10-15 2005-06-02 Infineon Technologies Ag Halbleitermodul mit Gehäusedurchkontakten
JP4271590B2 (ja) * 2004-01-20 2009-06-03 新光電気工業株式会社 半導体装置及びその製造方法
JP4434845B2 (ja) * 2004-06-08 2010-03-17 三洋電機株式会社 半導体モジュールとその製造方法および半導体装置
KR100568496B1 (ko) * 2004-10-21 2006-04-07 삼성전자주식회사 주석-인듐 합금층을 갖는 필름 회로 기판
CN101053079A (zh) 2004-11-03 2007-10-10 德塞拉股份有限公司 堆叠式封装的改进
JP4990492B2 (ja) * 2004-11-19 2012-08-01 株式会社テラミクロス 半導体装置
JP4444088B2 (ja) * 2004-12-10 2010-03-31 新光電気工業株式会社 半導体装置
CN101138088B (zh) * 2005-03-09 2010-10-06 松下电器产业株式会社 裸片的安装结构和安装方法
US7589407B2 (en) * 2005-04-11 2009-09-15 Stats Chippac Ltd. Semiconductor multipackage module including tape substrate land grid array package stacked over ball grid array package
US7675152B2 (en) * 2005-09-01 2010-03-09 Texas Instruments Incorporated Package-on-package semiconductor assembly
US20070051774A1 (en) * 2005-09-06 2007-03-08 Stipp John N Method of controlling solder deposition on heat spreader used for semiconductor package
US7947535B2 (en) * 2005-10-22 2011-05-24 Stats Chippac Ltd. Thin package system with external terminals
FR2894070B1 (fr) * 2005-11-30 2008-04-11 3D Plus Sa Sa Module electronique 3d
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
US7569422B2 (en) 2006-08-11 2009-08-04 Megica Corporation Chip package and method for fabricating the same
KR100966194B1 (ko) * 2006-09-26 2010-06-25 가부시끼가이샤 도시바 초음파 탐촉자
JP5394604B2 (ja) * 2006-09-29 2014-01-22 新光電気工業株式会社 半導体装置及びその製造方法
US7898093B1 (en) * 2006-11-02 2011-03-01 Amkor Technology, Inc. Exposed die overmolded flip chip package and fabrication method
JP4758869B2 (ja) * 2006-11-08 2011-08-31 新光電気工業株式会社 半導体装置の製造方法
JP2008226945A (ja) * 2007-03-09 2008-09-25 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2008235401A (ja) 2007-03-19 2008-10-02 Spansion Llc 半導体装置及びその製造方法
JP5273956B2 (ja) 2007-07-02 2013-08-28 スパンション エルエルシー 半導体装置の製造方法
JP5215605B2 (ja) * 2007-07-17 2013-06-19 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP5081578B2 (ja) * 2007-10-25 2012-11-28 ローム株式会社 樹脂封止型半導体装置
FR2923081B1 (fr) * 2007-10-26 2009-12-11 3D Plus Procede d'interconnexion verticale de modules electroniques 3d par des vias.
US8390117B2 (en) * 2007-12-11 2013-03-05 Panasonic Corporation Semiconductor device and method of manufacturing the same
US8063474B2 (en) * 2008-02-06 2011-11-22 Fairchild Semiconductor Corporation Embedded die package on package (POP) with pre-molded leadframe
TWI489599B (zh) * 2008-06-02 2015-06-21 Mutual Pak Technology Co Ltd 積體電路模組及其製造方法
CN101599474B (zh) * 2008-06-02 2011-04-13 相丰科技股份有限公司 集成电路模块及其制造方法
JP4489821B2 (ja) * 2008-07-02 2010-06-23 新光電気工業株式会社 半導体装置及びその製造方法
FI125526B (fi) * 2008-08-25 2015-11-13 Ge Embedded Electronics Oy Sähköisiä komponentteja sisältävä paketoitu piirilevyrakenne ja menetelmä sähköisiä komponentteja sisältävän paketoidun piirilevyrakenteen valmistamiseksi
US7855439B2 (en) * 2008-08-28 2010-12-21 Fairchild Semiconductor Corporation Molded ultra thin semiconductor die packages, systems using the same, and methods of making the same
JP5179391B2 (ja) 2009-01-23 2013-04-10 新光電気工業株式会社 半導体装置の製造方法および半導体装置
US8163597B2 (en) * 2009-03-24 2012-04-24 Stats Chippac, Ltd. Semiconductor device and method of forming no-flow underfill material around vertical interconnect structure
US8531015B2 (en) 2009-03-26 2013-09-10 Stats Chippac, Ltd. Semiconductor device and method of forming a thin wafer without a carrier
JP4877365B2 (ja) * 2009-07-13 2012-02-15 日立化成工業株式会社 回路接続方法
US9064716B2 (en) * 2009-09-30 2015-06-23 Virtium Technology, Inc. Stacking devices at finished package level
US8304286B2 (en) * 2009-12-11 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with shielded package and method of manufacture thereof
US8884422B2 (en) * 2009-12-31 2014-11-11 Stmicroelectronics Pte Ltd. Flip-chip fan-out wafer level package for package-on-package applications, and method of manufacture
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
TWI435397B (zh) * 2010-08-06 2014-04-21 Univ Nat Chiao Tung 軟性微系統結構及其製造方法
KR101677739B1 (ko) * 2010-09-29 2016-11-21 삼성전자주식회사 반도체 패키지 및 그의 제조방법
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
JP2012114173A (ja) * 2010-11-23 2012-06-14 Shinko Electric Ind Co Ltd 半導体装置の製造方法及び半導体装置
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US9064883B2 (en) 2011-08-25 2015-06-23 Intel Mobile Communications GmbH Chip with encapsulated sides and exposed surface
US9013037B2 (en) 2011-09-14 2015-04-21 Stmicroelectronics Pte Ltd. Semiconductor package with improved pillar bump process and structure
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
US8779601B2 (en) 2011-11-02 2014-07-15 Stmicroelectronics Pte Ltd Embedded wafer level package for 3D and package-on-package applications, and method of manufacture
US8916481B2 (en) 2011-11-02 2014-12-23 Stmicroelectronics Pte Ltd. Embedded wafer level package for 3D and package-on-package applications, and method of manufacture
JP2013110264A (ja) * 2011-11-21 2013-06-06 Fujitsu Semiconductor Ltd 半導体装置及び半導体装置の製造方法
KR20130089473A (ko) * 2012-02-02 2013-08-12 삼성전자주식회사 반도체 패키지
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8901730B2 (en) 2012-05-03 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9349663B2 (en) * 2012-06-29 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Package-on-package structure having polymer-based material for warpage control
JP5961055B2 (ja) * 2012-07-05 2016-08-02 日東電工株式会社 封止樹脂シート、電子部品パッケージの製造方法及び電子部品パッケージ
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
KR20140048468A (ko) * 2012-10-15 2014-04-24 삼성전자주식회사 패키지 기판 및 이를 포함하는 반도체 패키지
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
JP2014165339A (ja) * 2013-02-25 2014-09-08 Disco Abrasive Syst Ltd 積層ウエーハの加工方法
JP6084114B2 (ja) * 2013-05-10 2017-02-22 株式会社ディスコ パッケージ基板の加工方法
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9559064B2 (en) * 2013-12-04 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control in package-on-package structures
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9711485B1 (en) * 2014-02-04 2017-07-18 Amkor Technology, Inc. Thin bonded interposer package
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
TWI660476B (zh) * 2014-07-11 2019-05-21 矽品精密工業股份有限公司 封裝結構及其製法
US9496154B2 (en) * 2014-09-16 2016-11-15 Invensas Corporation Use of underfill tape in microelectronic components, and microelectronic components with cavities coupled to through-substrate vias
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9786623B2 (en) * 2015-03-17 2017-10-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming PoP semiconductor device with RDL over top package
US9530749B2 (en) 2015-04-28 2016-12-27 Invensas Corporation Coupling of side surface contacts to a circuit platform
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
DE102016203453A1 (de) 2016-03-02 2017-09-07 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10743422B2 (en) 2016-09-27 2020-08-11 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Embedding a component in a core on conductive foil
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
KR102511766B1 (ko) * 2018-11-08 2023-03-20 엘지이노텍 주식회사 열전모듈
JP2023147595A (ja) * 2022-03-30 2023-10-13 浜松ホトニクス株式会社 光半導体パッケージの製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2840316B2 (ja) * 1989-09-06 1998-12-24 新光電気工業株式会社 半導体装置およびその製造方法
KR100238197B1 (ko) * 1992-12-15 2000-01-15 윤종용 반도체장치
US5353498A (en) 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
JPH06268101A (ja) * 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
KR100437436B1 (ko) * 1994-03-18 2004-07-16 히다치 가세고교 가부시끼가이샤 반도체패키지의제조법및반도체패키지
JP2595909B2 (ja) * 1994-09-14 1997-04-02 日本電気株式会社 半導体装置
JP3400877B2 (ja) * 1994-12-14 2003-04-28 三菱電機株式会社 半導体装置及びその製造方法
JP2944449B2 (ja) * 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
JPH08335653A (ja) * 1995-04-07 1996-12-17 Nitto Denko Corp 半導体装置およびその製法並びに上記半導体装置の製造に用いる半導体装置用テープキャリア
JPH08288424A (ja) * 1995-04-18 1996-11-01 Nec Corp 半導体装置
US5668409A (en) * 1995-06-05 1997-09-16 Harris Corporation Integrated circuit with edge connections and method
US5832600A (en) * 1995-06-06 1998-11-10 Seiko Epson Corporation Method of mounting electronic parts
JP2899540B2 (ja) * 1995-06-12 1999-06-02 日東電工株式会社 フィルムキャリアおよびこれを用いた半導体装置
US6022761A (en) * 1996-05-28 2000-02-08 Motorola, Inc. Method for coupling substrates and structure
JP3610999B2 (ja) * 1996-06-07 2005-01-19 松下電器産業株式会社 半導体素子の実装方法
US20010003049A1 (en) * 1996-07-12 2001-06-07 Norio Fukasawa Method and mold for manufacturing semiconductor device, semiconductor device, and method for mounting the device
US5848466A (en) * 1996-11-19 1998-12-15 Motorola, Inc. Method for forming a microelectronic assembly
JP3793628B2 (ja) * 1997-01-20 2006-07-05 沖電気工業株式会社 樹脂封止型半導体装置
JPH10242333A (ja) * 1997-03-01 1998-09-11 Nitto Denko Corp 半導体装置及び半導体装置の製造方法
JPH10294423A (ja) * 1997-04-17 1998-11-04 Nec Corp 半導体装置
JPH1167979A (ja) * 1997-08-13 1999-03-09 Citizen Watch Co Ltd フリップチップ半導体パッケージの実装構造及びその製造方法
US6038133A (en) * 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
JPH11260863A (ja) * 1998-03-09 1999-09-24 Sumitomo Electric Ind Ltd 半導体装置用接続端子とその製造方法
US20020149027A1 (en) * 1998-03-19 2002-10-17 Noriyuki Takahashi Semiconductor device and its manufacture, and semiconductor device packaging structure
EP1154474A4 (en) * 1999-08-23 2008-07-16 Rohm Co Ltd SEMICONDUCTOR COMPONENT AND METHOD FOR PRODUCING THEREOF

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100896026B1 (ko) * 2001-04-27 2009-05-11 신꼬오덴기 고교 가부시키가이샤 반도체 패키지
KR20110094465A (ko) * 2010-02-16 2011-08-24 삼성전자주식회사 랜드와 솔더 레지스트의 단차를 감소할 수 있는 랜드 그리드 어레이 패키지.

Also Published As

Publication number Publication date
TW504804B (en) 2002-10-01
US6774467B2 (en) 2004-08-10
US20010026010A1 (en) 2001-10-04
EP1137066A3 (en) 2004-12-22
EP1137066A2 (en) 2001-09-26
JP2001339011A (ja) 2001-12-07

Similar Documents

Publication Publication Date Title
KR20010090540A (ko) 반도체 장치 및 그 제조 방법
US6066512A (en) Semiconductor device, method of fabricating the same, and electronic apparatus
US6388340B2 (en) Compliant semiconductor chip package with fan-out leads and method of making same
US6849945B2 (en) Multi-layered semiconductor device and method for producing the same
US6271056B1 (en) Stacked semiconductor package and method of fabrication
US6881611B1 (en) Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device
US6731010B2 (en) Resin sealed stacked semiconductor packages with flat surfaces
US20070120243A1 (en) Assembly jig and manufacturing method of multilayer semiconductor device
US20020030258A1 (en) Method and mold for manufacturing semiconductor device, semiconductor device, and method for mounting the device
US20060240595A1 (en) Method and apparatus for flip-chip packaging providing testing capability
US5849608A (en) Semiconductor chip package
US20050258519A1 (en) Semiconductor device and method for fabricating the same
KR20000075630A (ko) 반도체장치 및 그 제조방법과 전자기기
US7169643B1 (en) Semiconductor device, method of fabricating the same, circuit board, and electronic apparatus
JPH0697237A (ja) 半導体装置及びその製造方法
KR100658120B1 (ko) 필름 기판을 사용한 반도체 장치 제조 방법
JP3181229B2 (ja) 半導体装置及びその製造方法及びその実装方法及びリードフレーム及びその製造方法
JP4038021B2 (ja) 半導体装置の製造方法
EP0923128B1 (en) Method of manufacturing a semiconductor package
US6645794B2 (en) Method of manufacturing a semiconductor device by monolithically forming a sealing resin for sealing a chip and a reinforcing frame by transfer molding
JP2665914B2 (ja) 半導体装置及びその製造方法
JP2002016112A (ja) 半導体装置及びその製造方法
WO1999065076A1 (en) Semiconductor device and method for manufacturing the same
US6700184B1 (en) Lead frame and semiconductor device having the same
JP2005217069A (ja) 半導体装置

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid