KR100593049B1 - 반도체 장치 및 그 제조방법 - Google Patents

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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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    • H01L2225/06503—Stacked arrangements of devices
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    • H01L2225/06503—Stacked arrangements of devices
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Abstract

반도체 장치는 제 1 및 제 2 면을 갖고 제 1 면상에 형성된 집적 회로 소자를 갖는 반도체 기판(24), 상기 집적 회로 소자에 연결되는 복수의 연결 패드(25), 상기 반도체 기판을 덮고 상기 연결 패드(25)를 노출시키기 위하여 개구(28)를 갖는 보호막(27), 및 상기 연결 패드(25)에 연결되고 상기 보호막(27)상에 배열되며 패드를 갖는 도체(31)를 포함하는 반도체 구성체(23)로 구성된다. 상부 절연막(37)은 패드를 제외하고 도체(31)를 포함하는 반도체 구성체(23)의 완전한 상면을 덮는다. 봉합 소자(34 또는 36)는 반도체 구성체(23)의 적어도 일측면을 덮는다. 상부 도체는 상부 절연막상에 형성되고 패드와 외부 연결 패드에 전기적으로 연결되고, 각각이 봉합 소자에 대응하는 영역내에 배치된 상부 도체의 적어도 하나의 외부 연결 패드에 연결된다.
반도체, BGA, 패키지, 회로, 기판, 연결, 패드, 도체, 봉합, 보호막

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 칩-사이즈 반도체 패키지로 구성된 반도체 장치, 및 그 반도체 장치의 제조방법에 관한 것이다.
예를 들어, 볼 격자 배열(BGA)과 같은 반도체 장치내에서, LSI 등과 같이 형성된 반도체칩은 반도체칩보다 약간 더 큰 중계 기판(중재기)의 상부 중앙면상에 실장된다. 땜납볼의 연결 단자는 중계 기판의 하부 표면상에 매트릭스로 배열된다. 중계 기판은, 다른 회로기판으로 반도체칩상에 형성된 외부 연결 전극을 결합하는 연결 강도 및 신뢰성을 높이기 위하여, 재배선에 의하여 그 크기와 피치를 충분히 증가시키는데 사용된다.
도 84는 전형적인 반도체 장치의 실시예를 도시하는 단면도이다. 반도체칩(1)은 구리 또는 기타 등의 복수의 범프 전극(3)이 실리콘 기판(2)의 하부면상의 경계에 배열된 구조를 갖는다.
중계 기판(4)은 반도체칩(1)의 실리콘 기판(2)보다 크기상으로 약간 더 큰 기저막(5)을 갖는다. 반도체칩(1)의 범프 전극(3)에 각각 연결되는 재배선은 기저막(5)의 상면상에 형성된다.
재배선(6)은 반도체칩(1)의 범프 전극(3)에 따라 배열된 제 1 연결 패드(7), 매트릭스로 배열된 제 2 연결 패드(8), 및 상기 제 1 및 제 2 연결 패드(7, 8)를 연결하는 리드선(9)으로 구성된다. 원형공(10)은 제 2 연결 패드(8)의 중심부에 대응한 부분에서 기저막(5)내에 형성된다.
반도체칩(1)은 이등방 전도성 접착제(11)에 의하여 중계 기판(4)의 상부 중앙면상에 실장된다. 이등방 전도성 접착제(11)는 많은 전도성 입자(13)를 열경화성 수지(12)내에 추가함에 의하여 제조된다.
반도체칩(1)이 중계 기판(4)상에 실장될 때, 반도체칩(1)은 판형의 이등방 전도성 접착제(11)를 통하여 중계 기판(4)의 상부 중앙면상에 배열되고 단순히 배치된다.
소정의 압력이 열경화성 수지(12)를 경화시키는 온도에서 접착을 위하여 가해진다. 범프 전극(3)은 그 후 열경화성 수지(12)를 밀어내고 전기적으로 도전성 입자(13)를 통해 제 1 연결 패드(7)의 상면에 연결된다. 추가적으로, 반도체칩(1)의 하부면은 열경화성 수지(12)를 통해 중계 기판(4)의 상면에 부착된다.
에폭시 수지로 구성된 수지 봉합막(14)은 반도체칩(1)을 포함하는 중계 기판(4)의 상부 전체면상에 형성된다. 땜납볼(15)은 원형공(10)내에 형성되고, 제 2 연결 패드(8)의 하부면에 연결된다. 제 2 연결 패드(8)는 매트릭스로 배열되기 때문에, 땜납볼(15) 또한 매트릭스로 배열된다.
땜납볼(15)은 반도체칩(1)의 범프 전극(3) 보다 크기상으로 더 크다. 땜납볼(15) 사이의 연결을 피하기 위하여, 그것들의 배열 간격은 범프 전극(3)의 간격보다 더 커야 한다. 반도체칩(1)의 범프 전극(3)의 수가 증가할 때, 땜납볼(15)의 배열 영역은 땜납볼(15)을 위하여 필요한 배열 간격을 얻기 위하여 반도체칩(1)의 크기보다 더 크게 설정되어야 한다. 이를 위하여, 중계 기판(4)은 반도체칩(1) 보다 크기상으로 약간 더 크게 설계된다. 매트릭스로 배열되는 땜납볼(15)중 경계 땜납볼(15)은 반도체칩(1)의 주위에 배열된다.
전형적인 반도체 장치는 재배선(6)을 갖는 중계 기판(4)을 적용한다. 배열 후 결합에 의하여, 반도체칩(1)의 범프 전극(3)의 하부면은 이등방 전도성 접착제(11)의 도전성 입자(13)를 통해 중계 기판(4) 상의 재배선(6)의 제 1 연결 패드(7)의 상면에 전기적으로 연결된다. 만약 반도체칩(1)의 범프 전극(3)의 수가 증가한다면 범프 전극(3)의 크기와 배열 간격이 감소하게 되어 배열이 매우 어려워 진다. 반도체칩(1)의 크기를 증가시킴에 의하여, 범프 전극(3)의 크기 및 배열 간격은 증가될 수 있다. 그러나, 웨이퍼로부터 형성될 수 있는 반도체칩의 수가 감소할 경우 이는 반도체칩의 비용을 비싸게 만든다. 반도체칩(1)은 중계 기판(4)에 차례로 결합 및 실장되어야 하고, 이는 제조공정을 복잡하게 한다. 이는 또한 복수의 반도체칩을 갖는 다중칩 모듈형 반도체 장치에 적용된다.
본 발명의 목적은 결합없이 외부 연결 전극과의 배열 간격을 증가시킬 수 있는 반도체 장치 및 그 반도체 장치의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 복수의 반도체 장치를 동시에 제조할 수 있는 반도체 장치 제조방법을 제공하는 것이다.
본 발명의 일면에 따라, 일면과 상기 일면과 마주보는 타면, 및 상기 일면과 타면 사이에 복수의 측면을 갖고, 상기 일면상에 형성된 집적 회로 소자를 갖는 반도체 기판과, 상기 일면상에 배열되고 집적 회로 소자에 연결되는 복수의 연결 패드와, 상기 반도체 기판의 상기 일면을 덮도록 형성되고 상기 연결 패드를 노출하기 위한 개구를 갖는 보호층과, 상기 연결 패드에 연결되고, 상기 보호층상에 배열되며 패드를 갖는 복수의 도체를 포함하는 반도체 구성체;
상기 패드를 제외한 상기 도체를 포함하는 상기 반도체 구성체의 상기 일면을 완전히 덮는 상부 절연층;
상기 반도체 구성체의 적어도 일측면을 덮는 봉합 소자; 및
상기 상부 절연층에 형성되고, 상기 패드 및 외부 연결 패드와 전기적으로 연결되는 일단을 갖고, 여기서 외부 연결 패드가 상기 봉합 소자에 대응하는 영역내에 각각 배치된 적어도 하나의 상부 도체의 외부 연결 패드인 상부 도체를 포함하는 반도체 장치가 제공된다.
본 발명의 다른 일면에 따라, 반도체 구성체가 서로 떨어지도록, 패드를 갖는 복수의 도체가 반도체 기판상에 형성된 복수의 반도체 구성체를 기판상에 배열하는 단계;
상기 복수의 반도체 구성체를 포함하는 기판의 전체 상면상에 절연층을 형성하는 단계;
상기 반도체 구성체 사이에 형성된 상기 절연층상에 상부 도체중 적어도 하나를 배열시키기 위하여, 상기 절연층의 상면상에, 연결 패드를 갖고 상기 반도체 구성체의 도체의 대응 패드에 연결되는 상부 도체를 형성하는 단계; 및
상기 상부 도체의 상기 연결 패드가 상기 반도체 구성체의 외측영역내에 상기 절연층상에 형성된 각각이 적어도 하나의 반도체 구성체를 갖는 복수의 반도체 장치를 얻기 위하여 상기 반도체 구성체 사이에 절연층을 절단하는 단계를 포함하는 반도체 장치 제조방법이 제공된다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치를 도시한 확대단면도이다.
도 2는 도 1에 도시된 반도체 장치의 제조방법의 실시예에서 미리 준비된 구조를 도시한 확대단면도이다.
도 3은 도 2에 연이은 제조 단계를 도시한 확대단면도이다.
도 4는 도 3에 연이은 제조 단계를 도시한 확대단면도이다.
도 5는 도 4에 연이은 제조 단계를 도시한 확대단면도이다.
도 6은 도 5에 연이은 제조 단계를 도시한 확대단면도이다.
도 7은 도 6에 연이은 제조 단계를 도시한 확대단면도이다.
도 8은 도 7에 연이은 제조 단계를 도시한 확대단면도이다.
도 9는 도 8에 연이은 제조 단계를 도시한 확대단면도이다.
도 10은 도 9에 연이은 제조 단계를 도시한 확대단면도이다.
도 11은 도 10에 연이은 제조 단계를 도시한 확대단면도이다.
도 12는 도 11에 연이은 제조 단계를 도시한 확대단면도이다.
도 13은 도 12에 연이은 제조 단계를 도시한 확대단면도이다.
도 14는 도 13에 연이은 제조 단계를 도시한 확대단면도이다.
도 15는 도 14에 연이은 제조 단계를 도시한 확대단면도이다.
도 16은 도 15에 연이은 제조 단계를 도시한 확대단면도이다.
도 17은 도 16에 연이은 제조 단계를 도시한 확대단면도이다.
도 18은 도 17에 연이은 제조 단계를 도시한 확대단면도이다.
도 19는 도 1에 도시된 반도체 장치의 제조방법의 다른 실시예에서 먼저 준비된 기본 소자를 도시한 확대단면도이다.
도 20은 이 방법에서 제조단계를 상세하게 설명하기 위한 확대단면도이다.
도 21은 도 1에 도시된 반도체 장치의 제조방법의 또 다른 실시예내에서 소정의 제조단계를 도시한 확대단면도이다.
도 22는 도 21에 연이은 제조단계를 도시한 확대단면도이다.
도 23은 본 발명의 제 1 실시예에 따른 반도체 장치의 제 1 변형예를 도시한 확대단면도이다.
도 24는 본 발명의 제 1 실시예에 따른 반도체 장치의 제 2 변형예를 도시한 확대단면도이다.
도 25는 본 발명의 제 1 실시예에 따른 반도체 장치의 제 3 변형예를 도시한 확대단면도이다.
도 26은 본 발명의 제 1 실시예에 따른 반도체 장치의 제 4 변형예를 도시한 확대단면도이다.
도 27은 본 발명의 제 1 실시예에 따른 반도체 장치의 제 5 변형예를 도시한 확대단면도이다.
도 28은 본 발명의 제 1 실시예에 따른 반도체 장치의 제 6 변형예를 도시한 확대단면도이다.
도 29는 본 발명의 제 1 실시예에 따른 반도체 장치의 제 7 변형예를 도시한 확대단면도이다.
도 30은 본 발명의 제 1 실시예에 따른 반도체 장치의 제 8 변형예를 도시한 확대단면도이다.
도 31은 본 발명의 제 1 실시예에 따른 반도체 장치의 제 9 변형예를 도시한 확대단면도이다.
도 32는 본 발명의 제 1 실시예에 따른 반도체 장치의 제 10 변형예를 도시한 확대단면도이다.
도 33은 본 발명의 제 1 실시예에 따른 반도체 장치의 제 11 변형예를 도시한 확대단면도이다.
도 34는 본 발명의 제 1 실시예에 따른 반도체 장치의 제 12 변형예를 도시한 확대단면도이다.
도 35는 본 발명의 제 1 실시예에 따른 반도체 장치의 제 13 변형예를 도시한 확대단면도이다.
도 36은 본 발명의 제 1 실시예에 따른 반도체 장치의 제 14 변형예를 도시한 확대단면도이다.
도 37은 본 발명의 제 1 실시예에 따른 반도체 장치의 제 15 변형예를 도시한 확대단면도이다.
도 38은 도 37에 도시된 반도체 장치를 위한 초기 제조단계를 설명하기 위한 확대단면도이다.
도 39는 도 38에 연이은 제조단계를 도시한 확대단면도이다.
도 40는 도 39에 연이은 제조단계를 도시한 확대단면도이다.
도 41은 도 40에 연이은 제조단계를 도시한 확대단면도이다.
도 42는 도 41에 연이은 제조단계를 도시한 확대단면도이다.
도 43은 도 42에 연이은 제조단계를 도시한 확대단면도이다.
도 44는 도 43에 연이은 제조단계를 도시한 확대단면도이다.
도 45는 본 발명의 제 1 실시예에 따른 반도체 장치의 제 16 변형예를 도시한 확대단면도이다.
도 46은 본 발명의 제 1 실시예에 따른 반도체 장치의 제 17 변형예를 도시한 확대단면도이다.
도 47은 본 발명의 제 1 실시예에 따른 반도체 장치의 제 18 변형예를 도시한 확대단면도이다.
도 48은 본 발명의 제 1 실시예에 따른 반도체 장치의 제 19 변형예를 도시한 확대단면도이다.
도 49는 본 발명의 제 1 실시예에 따른 반도체 장치의 제 20 변형예를 도시한 확대단면도이다.
도 50은 도 48에 도시된 반도체 장치의 수리를 설명하기 위한 확대단면도이다.
도 51은 본 발명의 제 2 실시예에 따른 반도체 장치를 도시한 확대단면도이다.
도 52는 도 51에 도시된 반도체 장치에 대한 초기 제조단계를 나타내는 확대단면도이다.
도 53은 도 52에 연이은 제조단계를 나타내는 확대단면도이다.
도 54는 도 53에 연이은 제조단계를 나타내는 확대단면도이다.
도 55는 본 발명의 제 2 실시예에 따른 반도체 장치의 제 1 변형예를 도시한 확대단면도이다.
도 56는 본 발명의 제 2 실시예에 따른 반도체 장치의 제 2 변형예를 도시한 확대단면도이다.
도 57은 본 발명의 제 2 실시예에 따른 반도체 장치의 제 3 변형예를 도시한 확대단면도이다.
도 58은 본 발명의 제 2 실시예에 따른 반도체 장치의 제 4 변형예를 도시한 확대단면도이다.
도 59는 본 발명의 제 2 실시예에 따른 반도체 장치의 제 5 변형예를 도시한 확대단면도이다.
도 60은 본 발명의 제 2 실시예에 따른 반도체 장치의 제 6 변형예를 도시한 확대단면도이다.
도 61은 본 발명의 제 2 실시예에 따른 반도체 장치의 제 7 변형예를 도시한 확대단면도이다.
도 62는 본 발명의 제 2 실시예에 따른 반도체 장치의 제 8 변형예를 도시한 확대단면도이다.
도 63은 본 발명의 제 2 실시예에 따른 반도체 장치의 제 9 변형예를 도시한 확대단면도이다.
도 64는 본 발명의 제 2 실시예에 따른 반도체 장치의 제 10 변형예를 도시한 확대단면도이다.
도 65는 본 발명의 제 2 실시예에 따른 반도체 장치의 제 11 변형예를 도시한 확대단면도이다.
도 66은 본 발명의 제 2 실시예에 따른 반도체 장치의 제 12 변형예를 도시한 확대단면도이다.
도 67은 본 발명의 제 2 실시예에 따른 반도체 장치의 제 13 변형예를 도시한 확대단면도이다.
도 68은 본 발명의 제 2 실시예에 따른 반도체 장치의 제 14 변형예를 도시한 확대단면도이다.
도 69는 본 발명의 제 3 실시예에 따른 반도체 장치를 나타내는 확대단면도이다.
도 70은 도 69에 도시된 반도체 장치의 제조방법을 설명하기 위한 확대단면도이다.
도 71은 도 70에 연이은 제조단계를 도시한 확대단면도이다.
도 72는 도 71에 연이은 제조단계를 도시한 확대단면도이다.
도 73은 도 72에 연이은 제조단계를 도시한 확대단면도이다.
도 74는 도 73에 연이은 제조단계를 도시한 확대단면도이다.
도 75는 도 74에 연이은 제조단계를 도시한 확대단면도이다.
도 76은 도 75에 연이은 제조단계를 도시한 확대단면도이다.
도 77은 본 발명의 제 3 실시예에 따른 반도체 장치의 제 1 변형예를 나타내는 확대단면도이다.
도 78은 본 발명의 제 3 실시예에 따른 반도체 장치의 제 2 변형예를 도시한 확대단면도이다.
도 79는 본 발명의 제 3 실시예에 따른 반도체 장치의 제 3 변형예를 도시한 확대단면도이다.
도 80은 본 발명의 제 3 실시예에 따른 반도체 장치의 제 4 변형예를 도시한 확대단면도이다.
도 81은 본 발명의 제 3 실시예에 따른 반도체 장치의 제 5 변형예를 도시한 확대단면도이다.
도 82는 본 발명의 제 3 실시예에 따른 반도체 장치의 제 6 변형예를 도시한 확대단면도이다.
도 83은 본 발명의 제 3 실시예에 따른 반도체 장치의 제 7 변형예를 도시한 확대단면도이다.
도 84는 종래의 반도체 장치의 예를 도시한 확대단면도이다.
(제 1 실시예)
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치를 도시한 단면도이다. 반도체 장치는 실리콘, 유리, 세라믹, 수지, 금속등으로 구성된 평면 사각 기판(21)을 포함한다. 접착층(22)은 기판(21)의 상면상에 접착, 압력 감지 접착판, 양면 접착 테이프등으로 구성된다.
기판(21) 보다 약간 더 작은 평면 사각 반도체 구성체(23)의 하부면은 접착층(22)의 상부 중앙면에 부착된다. 이러한 경우, 반도체 구성체(23)는 CSP(칩 사이즈 패키지)로 불리고, 접착층(22)의 상부 중앙면에 부착되는 실리콘 기판(반도체 기판)(24)을 갖는다. 기억 회로 또는 제어 회로로 구성된 집적 회로 소자는 실리콘 기판(24)의 상부 중앙면상에 형성된다. 알루미늄 등으로 구성되고 집적 회로 소자에 연결되는 복수의 연결 패드(25)는 집적 회로 주위에 배열된다. 산화 실리콘 등으로 구성된 절연막(26)은 연결 패드(25)의 중앙부를 제외하고 실리콘 기판(24)의 상면상에 형성된다. 실질적으로, 많은 연결 패드(25)가 실리콘 기판(24)의 상면상에 그 경계에서 배열된다. 실시예 설명의 편의를 위하여 단지 한쌍의 연결 패드(25)가 전형적으로 도시된다.
연결 패드(25)와 절연막(26)이 실리콘 기판(24)상에 형성된 구조는 일반적으로 반도체 기판을 웨이퍼 상태에서 칩으로 다이싱함에 의하여 얻어진다. 그러나, 제 1 실시예에서, 연결 패드(25)와 절연막(26)이 웨이퍼 상태에서 반도체 기판상에 형성되는 상태에서 어떠한 다이싱도 수행되지 않는다. 후술하는 바와 같이, 웨이퍼 상태의 반도체 기판은 재배선과 기둥상 전극을 갖는 반도체 구성체(23)가 얻어진 후에 다이싱된다. 반도체 구성체(23)의 구조는 이하 설명될 것이다.
폴리이미드 등으로 구성된 보호막(27)은 실리콘 기판(24)상에 형성된 절연막(26)상에 형성된다. 연결 패드(25)의 중앙부는 절연막(26)과 보호막(27)내에 형성된 개구(28)를 통하여 노출된다. 하부 금속층(31a)과 그 하부 금속층(31a)상에 형성된 상부 금속층(31b)으로 각각이 구성된 재배선(31)은 보호막(27)의 상면상에 소정의 위치로 개구(28)를 통해 노출된 연결 패드(25)의 상면으로부터 연장하여 형성된다.
기둥상 전극(32)은 재배선(31)의 연결 패드의 상면상에 배열된다. 각 기둥상 전극(32)은 높이상으로 100 내지 200㎛의 구리로 형성된다. 에폭시 수지 등으로 구성된 봉합막(절연막)(33)은 재배선(31)을 포함하는 보호막(27)의 상면상에 형성되어 봉합막(33)의 상면이 기둥상 전극(32)의 면과 동일한 면이 된다. 이러한 방식으로, 반도체 구성체(23)는 실리콘 기판(24), 연결 패드(25), 및 절연막(26)을 포함하고, 보호막(27), 재배선(31), 기둥상 전극(32), 및 봉합막(33)을 더 포함한다.
사각 프레임형 매립 소자(34)는 반도체 구성체(23) 주위에 접착층(22)의 상면에 부착된다. 도 1은 한방향으로의 단면도이다. 도 1에 수직한 방향의 단면도상에서 조차, 매립 소자(34)는 반도체 구성체(23)의 측면에 부착된다. 다시 말하면, 매립 소자(34)는 반도체 구성체(23)의 모든 측면을 둘러싸는 형상을 갖는다. 이러한 경우, 매립 소자(34)는 기판(21), 또는 유리 섬유 에폭시 수지와 같은 내열성 회로 기판과 같은 물질과 동일한 물질을 적용할 수 있다. 매립 소자(34)의 두께는 거의 반도체 구성체(23)의 총두께와 동일하다. 상대적으로 좁은 간극(35)은 반도체 구성체(23)와 반도체 구성체(23)의 외측에 배열된 사각 프레임형 매립 소자(34)의 사이에 형성된다. 에폭시 수지 등으로 구성된 봉합막(절연막)(36)은 간극(35)내에 채워져서 봉합막(36)의 상면이 봉합막(33)과 매립 소자(34)의 상면과 거의 동일평면을 이룬다.
감광성 또는 비감광성 폴리이미드 등으로 구성된 제 1 상부 절연막(37)은 반도체 구성체(23), 매립 소자, 및 봉합막(36)의 완전한 상면상에 형성된다. 개구(38)는 기둥상 전극(32)의 상부 중앙면에 대응하는 제 1 상부 절연막(37)의 부분에 형성된다. 제 1 하부 금속층(39a)과 상기 제 1 하부 금속층(39a)상에 형성된 제 1 상부 금속층(39b)으로 각각이 구성된 제 1 상부 재배선(39)은 제 1 상부 절연막(37)의 상면상에 소정의 위치로 개구(38)를 통해 노출된 기둥상 전극(32)의 상면상 및 상면으로부터 형성된다.
감광성 또는 비-감광성 폴리이미드 등으로 구성된 제 2 상부 절연막(41)은 제 1 상부 재배선(39)을 포함하는 제 1 상부 절연막(37)의 완전한 상면상에 형성된다. 개구(42)는 제 1 상부 재배선(39)의 연결 패드에 대응하는 제 2 상부 절연막(41)의 부분에 형성된다. 제 2 하부 금속층(43a)과 상기 제 2 하부 금속층(43a)상에 형성된 제 2 상부 금속층(43b)으로 각각이 구성된 제 2 상부 재배선(43)은 제 2 상부 절연막(41)의 상면상에 소정의 위치로 개구(42)를 통해 노출된 제 1 상부 재배선(39)의 연결 패드의 상면으로부터 형성된다.
감광성 또는 비-감광성 폴리이미드 등으로 구성된 제 3 상부 절연막(44)은 제 2 상부 재배선(43)을 포함하는 제 2 상부 절연막(41)의 완전한 상면상에 형성된다. 개구(45)는 제 2 상부 재배선(43)의 연결 패드에 대응하는 제 3 상부 절연막(44)의 부분에 형성된다. 땜납볼(돌출 연결 단자)(46)은 개구(45) 내와 위에 형성되고, 제 2 상부 재배선(43)의 연결 패드에 연결된다. 땜납볼(46)은 제 3 상부 절연막(44)상에 매트릭스로 배열된다.
상기한 바와 같이, 실리콘 기판(24)상의 연결 패드(25)의 수의 증가에 따라서 반도체 구성체(23)의 크기보다 땜납볼(46)의 배열 영역을 약간 더 크게 설정하고 기둥상 전극(32)의 크기와 배열 간격 보다 연결 패드(25)의 크기와 배열 간격을 더 크게 설정하기 위하여 기판(21)은 반도체 구성체(23)보다 크기상으로 약간 더 크다.
매트릭스로 배열된 제 2 상부 재배선(43)의 연결 패드(제 3 상부 절연막(44)의 개구(45)내의 부분)는 반도체 구성체(23)에 대응하는 영역내 뿐만 아니라, 반도체 구성체(23)의 주위에 매립 소자(34)의 영역내 및 반도체 구성체(23)와 매립 소자(34) 사이의 간극(35)내에 채워지는 봉합막(36)의 영역내에 배열된다. 매트릭스로 배열된 땜납볼(46)중에서 적어도 최외각 땜납볼(46)이 반도체 구성체(23)의 주위에 배열된다.
이러한 경우에, 변형예로서, 제 2 상부 재배선(43)의 연결 패드는 반도체 구성체(23) 주위에 배열될 수 있다. 상부 재배선은 단지 하나의 층, 예를 들어, 제 1 상부 재배선(39)으로부터 형성될 수 있고, 적어도 최외각 연결 패드는 반도체 구성 체(23)의 주위에 배열될 수 있다.
반도체 장치내에서, 봉합막(36)과 매립 소자(34)는 연결 패드(25) 및 절연막(26)뿐 아니라, 보호막(27), 재배선(31), 기둥상 전극(32), 봉합막(33) 등이 실리콘 기판(24)상에 형성되는 반도체 구성체(23)의 주위에 배열된다. 적어도 제 1 상부 절연막(37), 및 제 1 상부 절연막(37)내에 형성된 개구(38)를 통해 기둥상 전극(32)에 연결되는 제 1 재배선(39)은 반도체 구성체(23)의 상면상에 형성된다.
이러한 경우에, 상대적으로 좁은 간극(35)은 반도체 구성체(23)와 반도체 구성체(23) 주위의 사각 프레임형 매립 소자(34) 사이에 형성된다. 에폭시 수지 등으로 구성된 봉합막(36)은 간극(35)내에 채워진다. 어떤 매립 소자(34)도 없는 것과 비교하여, 봉합막(36)의 양은 매립 소자(34)의 부피 만큼으로 감소될 수 있다. 결과적으로, 에폭시 수지 등으로 구성된 봉합막(36)을 경화하는데 수축에 의한 응력이 감소될 수 있고, 기판(21)의 뒤틀림을 방지할 수 있다.
반도체 장치 제조방법의 실시예가 도 2 내지 도 18을 참조하여 설명될 것이다. 반도체 구성체(23)의 제조방법의 실시예가 도 2 내지 도 8을 참조하여 설명될 것이다. 도 2에 도시된 바와 같이, 알루미늄 연결 패드(25), 산화 실리콘 절연막(26), 및 폴리이미드 보호막(27)이 웨이퍼 상태에서 실리콘 기판(반도체 기판)(24)상에 형성되고, 연결 패드(25)의 중심부가 절연막(26)과 보호막(27)내에 형성되는 개구(28)를 통해 노출되는 구성이 준비된다.
도 3에 도시된 바와 같이, 하부 금속층(31a)은 개구(28)를 통해 노출되는 연결 패드(25)의 상면을 포함하는 보호막(27)의 완전한 상면상에 형성된다. 이러한 경우에, 하부 금속층(31a)은 무전해 도금에 의하여 형성된 구리층으로만 구성된다. 그러나, 하부 금속층(31a)은 스퍼터링에 의해 형성된 구리층으로만 구성될 수 있거나, 스퍼터링에 의해 형성된 티타늄 등의 박막층상에 스퍼터링에 의하여 형성된 구리층으로 구성될 수 있다. 이는 또한 상부층들의 하부 금속층(39a 및 43a)에 적용된다(이하 서술함).
도금 저항막(51)은 하부 금속층(31a)의 상면상에 형성되고 패턴화된다. 그리하여, 개구(52)는 재배선(31)의 형성 영역에 따른 부분에 도금 저항막(51)내에 형성된다. 구리는 도금 전류 경로로서 하부 금속층(31a)을 사용하여 전해도금되고, 그에 따라 도금 저항막(51)의 개구(52)내에 하부 금속층(31a)의 상면상에 상부 금속층(31b)을 형성한다. 그 이후, 도금 저항막(51)은 박리된다.
도 4에 도시된 바와 같이, 도금 저항막(53)은 상부 금속층(31b)을 포함하는 하부 금속층(31a)의 상면상에 형성되고 패턴화된다. 그리하여, 개구(54)는 기둥상 전극(32)의 형성 영역에 대응하는 부분에 도금 저항막(53)내에 형성된다. 구리는 도금 전류 경로로서 하부 금속층(31a)을 사용하여 전해도금되고, 도금 저항막(53)의 개구(54)내에 상부 금속층(31b)의 연결 패드의 상면상에 기둥상 전극(32)을 형성한다.
도금 저항막(53)은 박리되고, 하부 금속층(31a)의 불필요한 부분은 식각되고, 기둥상 전극(32)과 상부 금속층(31b)을 마스크로서 사용한다. 도 5에 도시된 바와 같이, 하부 금속층(31a)은 상부 금속층(31b) 아래에만 잔류한다. 잔류하는 하부 금속층(31a)과 하부 금속층(31a)의 완전한 상면상에 형성된 상부 금속층(31b)은 재배선(31)을 형성한다.
도 6에 도시된 바와 같이, 에폭시 수지로 제조된 봉합막(33)은 기둥상 전극(32)과 재배선(31)을 포함하는 보호막(27)의 완전한 상면상에 형성되어 봉합막(33)의 두께가 기둥상 전극(32)의 높이 보다 더 커진다. 이러한 상태에서, 기둥상 전극(32)의 상면은 봉합막(33)으로 덮인다. 도 7에 도시된 바와 같이, 봉합막(33)과 기둥상 전극(32)의 상면은 기둥상 전극(32)의 상면을 노출하도록 적절하게 연마된다. 그리하여, 봉합막(33)의 상면과 기둥상 전극(32)의 노출된 상면이 평탄화된다. 도 8에 도시된 바와 같이, 도 1에 도시된 복수의 반도체 구성체(23)는 결과적 조립체의 다이싱 단계 이후에 얻어진다.
전해도금에 의하여 형성된 기둥상 전극(32)은 높이상으로 변화될 수 있다. 그리하여, 기둥상 전극(32)의 상면은 상기한 바와 같이 연마되고, 높이의 변화를 없애고 서로 동일한 기둥상 전극(32)의 높이를 만든다. 구리 기둥상 전극(32)의 상면의 연마는 고가의 고정밀 그라인더를 사용한다.
이러한 방식으로 얻어진 반도체 구성체(23)를 사용함에 의하여 도 1에 도시된 반도체 장치를 제조하는 실시예가 기술될 것이다. 도 9에 도시된 바와 같이, 접착층(22)이 도 1에 도시된 복수의 기판(21)을 형성할 수 있는 기판(21)의 완전한 상면상에 형성된 구조가 준비된다.
격자형 매립 소자(34)의 하면은 접착층(22)의 상면상의 소정의 위치에 부착된다. 예를 들어, 격자형 매립 소자(34)는 다이 절삭, 식각, 기타 등등에 의하여 실리콘, 유리, 세라믹, 수지, 금속 등으로 제조된 판형상 매립 소자(34)내에 복수 의 사각 개구(34a)를 형성함에 의하여 얻어진다. 격자형 매립 소자(34)는 또한 접착층(22)의 완전한 상면에 판형 매립 소자(34)를 부착시킴에 의하여 대면하는 지점에 의하여 형성될 수 있다.
각 반도체 구성체(23)의 실리콘 기판(24)의 하면은 접착층(22)의 상부 중앙면에 격자형 매립 소자(34)의 각 개구(34a)내에 부착된다. 이러한 상태에서, 매립 소자(34)와 반도체 구성체(23)의 상면은 서로 거의 동일 평면을 이룬다. 상대적으로 좁은 간극(35)은 반도체 구성체(23)와 사각 프레임형 매립 소자(34)의 사이에서 반도체 구성체(23)의 주위에 형성된다.
도 10에 도시된 바와 같이, 에폭시 수지 등으로 제조된 봉합막(36)은 프린팅 등에 의하여 간극(35)의 내부를 포함하는 반도체 구성체(23)와 매립 소자(34)의 완전한 상면에 적용된다. 이러한 상태에서, 반도체 구성체(23)와 매립 소자(34)의 상면은 봉합막(36)으로 덮인다. 반도체 구성체(23)와 매립 소자(34)의 상면을 덮는 비경화 봉합막(36)은 버프 연마에 의하여 제거된다. 결과적으로, 도 11에 도시된 바와 같이, 반도체 구성체(23)와 매립 소자(34)의 상면은 노출된다. 추가적으로, 간극(35)내의 봉합막(36) 부분의 상면은 반도체 구성체(23)와 매립 소자(34)의 상면과 동일 평면을 이루고, 실질적으로 완전한 상면을 평탄화한다. 그 이후에, 봉합막(36)이 설정된다.
이러한 연마는 반도체 구성체(23)의 상면, 즉, 구리 기둥상 전극(32)의 상면이 연마되지 않기 때문에 저가, 저정밀의 버프를 사용하나, 반도체 구성체(23)와 매립 소자(34)의 상면을 덮는 비경화 봉합막(36)이 제거된다. 간극(35)내에 비경화 봉합막(36)의 과도한 연마를 방지하고 봉합막(36)의 경화 수축을 줄이기 위하여, 코팅된 봉합막(36)이 자외선 조사 또는 가열에 의하여 일시적으로 경화될 수 있다. 만약 평탄화가 간극(35)내에 봉합막(36)의 큰 경화 수축 때문에 충분하지 않다면, 봉합 수지의 적용 및 연마가 반복될 수 있다.
연마의 다른 실시예로서, 저가, 저정밀의 무한 연마 벨트가 사용될 수 있다. 무한 연마 벨트의 부분이 평평하게 형성된 후, 반도체 구성체(23)와 실리콘 기판(24)의 상면을 연마 한계면으로서 초과하지 않도록 하기 위하여 반도체 구성체(23)의 완전한 상면을 덮는 비경화 또는 일시적으로 경화된 봉합막(36)과 매립 소자(34)는 연마 벨트의 평평한 부분으로 평탄화 및 연마될 수 있다.
상대적으로 좁은 간극(35)은 반도체 구성체(23)와 반도체 구성체(23) 주위에 사각 프레임형 매립 소자(34)의 사이에 형성된다. 에폭시 수지 봉합막(35)은 간극(35)에 채워진다. 어떤 매립 소자(34)가 없는 경우와 비교하여, 봉합막(36)의 양이 매립 소자의 부피에 의하여 감소될 수 있다. 결과적으로, 에폭시 수지 봉합막(36)을 경화하여 수축에 의한 응력이 감소될 수 있고, 그리하여 기판(21)의 뒤틀림을 방지한다.
도 11에 도시한 연마 단계의 끝에서 제 1 상부 절연막(37)은, 도 12에 도시된 바와 같이, 서로 거의 동일 평면을 이루는 반도체 구성체(23), 매립 소자(34), 및 봉합막(36)의 완전한 상면상에 형성된다. 제 1 상부 절연막(37)은 감광성 폴리이미드, 감광성 폴리벤족사졸, 감광성 에폭시 수지, 감광성 노보락 수지, 또는 감광성 아크릴 스피로-오쏘-에스테르(acrylic spiro-ortho-ester) 수지로 구성되고, 건식 필름으로 형성된다. 건식 필름은 제 1 상부 절연막(37)을 형성하는 라미네이터에 의하여 적층된다. 이는 또한 제 2 및 제 3 상부 절연막(41 및 44)(후술됨)에 적용된다. 제 1 상부 절연막(37)은 프린팅과 같은 코팅에 의하여 형성될 수 있다.
개구(38)는 기둥상 전극(32)의 상부 중앙면에 대응하는 제 1 상부 절연막(37)의 부분에 포토리소그래피에 의하여 형성된다. 도 13에 도시된 바와 같이, 제 1 하부 금속층(39a)은 개구(38)를 통해 노출되는 기둥상 전극(32)의 상면을 포함하는 제 1 상부 절연막(37)의 완전한 상면상에 형성된다. 도금 저항막(55)은 제 1 하부 금속층(39a)의 상면상에 형성되고 패턴화된다. 그리하여, 개구(56)는 제 1 상부 재배선(39)의 형성 영역에 대응하는 위치에 도금 저항막(55)내에 형성된다. 구리는 도금 전류 경로로서 제 1 하부 금속층(39a)을 사용하여 전해도금되고, 그리하여 도금 저항막(55)의 개구(56)내에 제 1 하부 금속층(39a)의 부분의 상면상에 제 1 상부 금속층(39b)을 형성한다.
그 후, 도금 저항막(55)은 박리되고, 제 1 상부 금속층(39b)을 마스크로서 사용하여 제 1 하부 금속층(39a)의 불필요한 부분은 식각된다. 도 14에 도시된 바와 같이, 제 1 하부 금속층(39)은 제 1 상부 금속층(39b)의 아래에만 잔류한다. 잔류하는 제 1 하부 금속층(39a)과 제 1 하부 금속층(39a)의 완전한 상면상에 형성된 제 1 상부 금속층(39b)은 제 1 상부 재배선(39)을 형성한다.
도 15에 도시된 바와 같이, 감광성 폴리이미드 등으로 구성된 제 2 상부 절연막(41)은 제 1 상부 재배선(39)을 포함하는 제 1 상부 절연막(37)의 완전한 상면상에 형성되고 패턴화된다. 그리하여, 개구(42)는 제 1 상부 재배선(39)의 연결 패 드에 대응하는 제 2 상부 절연막(41)의 부분에 형성된다. 제 2 하부 금속층(43a)은 개구(42)를 통해 노출된 제 1 상부 재배선(39)의 연결 패드를 포함하는 제 2 상부 절연막(41)의 완전한 상면상에 무전해 도금에 의하여 형성된다.
도금 저항막(57)은 제 2 하부 금속층(43a)의 상면상에 형성되고 패턴화된다. 이러한 경우에, 개구(58)는 제 2 상부 재배선(43)의 형성 영역에 대응하는 부분에 도금 저항막(57)내에 형성된다. 구리는 도금 전류 경로로서 제 2 하부 금속층(43a)을 사용하여 전해도금되고, 도금 저항막(57)의 개구(58)내에 제 2 하부 금속층(43a)의 상부 표면상에 제 2 상부 금속층(43b)을 형성한다.
도금 저항막(57)은 박리되고, 제 2 하부 금속층(43a)의 불필요한 부분은 제 2 상부 금속층(43b)을 마스크로서 사용하여 식각된다. 도 16에 도시된 바와 같이, 제 2 하부 금속층(43a)은 제 2 상부 금속층(43b) 아래에 잔류한다. 잔류하는 제 2 하부 금속층(43a)와 제 2 하부 금속층(43a)의 상면상에 형성된 제 2 상부 금속층(43b)은 제 2 재배선(43)을 형성한다.
도 17에 도시된 바와 같이, 감광성 폴리이미드 등으로 제조된 제 3 상부 절연막(44)은 제 2 상부 재배선(43)을 포함하는 제 2 상부 절연막(41)의 완전한 상면상에 형성되고 패턴화된다. 개구(45)는 제 2 상부 재배선(43)의 연결 패드에 대응하는 제 3 상부 절연막(44)의 부분에 형성된다. 땜납볼(46)은 개구(45)의 내부에 형성되고 연장되어 제 2 상부 재배선(43)의 연결 패드에 연결된다.
도 18에 도시된 바와 같이, 3개의 절연막(44, 41, 및 37), 접착층(22), 및 기판(21)은 도 1에 도시된 복수의 반도체 장치를 얻기 위하여 인접 반도체 구성체(23)와의 사이에서 절단된다.
취득된 반도체 장치내에서, 반도체 구성체(23)의 기둥상 전극(32)에 연결되는 제 1 하부 금속층(39a) 및 제 1 상부 금속층(39b)은 무전해 연마(또는 스퍼터링) 및 전해도금에 의하여 형성된다. 제 1 상부 재배선(39)의 연결 패드에 연결되는 제 2 하부 금속층(43a)과 제 2 상부 금속층(43b)은 무전해 도금(또는 스퍼터링) 및 전해도금에 의하여 형성된다. 반도체 구성체(23)의 기둥상 전극(32)과 제 1 상부 재배선(39), 및 제 1 상부 재배선(39)과 제 2 상부 재배선(43)은 본딩없이 전기적으로 연결될 수 있다.
상기한 제조방법에서, 격자형 매립 소자(34)와 복수의 반도체 구성체(23)는 기판(21)상에 접착층(22)에 배열되고 부착된다. 봉합막(36), 제 1, 제 2, 및 제 3 상부 절연막(37, 41, 및 44), 제 1 및 제 2 하부 금속층(39a 및 43a), 제 1 및 제 2 상부 금속층(39b 및 43b), 및 땜납볼(46)은 복수의 반도체 구성체(23)를 위하여 동시에 형성된다. 그 이후에, 결과적 구성이 복수의 반도체 장치내로 절단된다. 이는 제조공정을 단순화시킬 수 있다.
복수의 반도체 구성체(23)는 기판(21)과 함께 전달될 수 있고, 이는 또한 제조 공정을 단순화시킬 수 있다. 만약 기판(21)의 외측 크기가 일정하게 설정된다면, 전달 시스템은 제조되는 반도체 장치의 외측 크기와 관계없이 공유될 수 있다.
상기한 제조방법에 따라서, 도 9에 도시된 바와 같이, 재배선(31)과 기둥상 전극(32)을 갖는 CSP형 반도체 구성체(23)는 접착층(22)상에 부착된다. 가격은 연결 패드(25)와 절연막(26)을 실리콘 기판(24)상에 형성함에 의하여 준비되는 일반 적인 반도체칩이 접착층(22)상에 부착되는 경우와 비교하여 절감될 수 있고, 재배선 및 기둥상 전극이 반도체칩 주위에 봉합막상에 형성된다.
예를 들어, 절단 이전에 기판(21)이 소정의 크기로 거의 원형으로 절단되기 이전에, 실리콘 웨이퍼와 같이, 예를 들어, 접착층(22)상에 부착되는 반도체칩 주위에 봉합막상에 재배선 및 기둥상 전극의 형성은 처리 영역을 증가시킨다. 다시 말하면, 동작당 처리 칩의 수가 저밀도 처리 때문에 감소되고, 저처리량 및 고비용을 야기한다.
대조적으로, 상기한 제조방법에서, 재배선(31)과 기둥상 전극(32)을 갖는 CSP형 반도체 구성체(23)가 접착층(22)상에 부착된 후 반도체 장치는 제작된다. 처리 횟수가 증가함에도 불구하고, 효율은 기둥상 전극(32)의 형성에 고밀도 처리 때문에 높아진다. 처리 횟수의 증가를 고려함에도 불구하고, 총비용은 절감될 수 있다.
제 1 실시예에서, 땜납볼(46)은 완전한 반도체 구성체(23)와 매립 소자(34)에 대응하는 매트릭스로 배열된다. 땜납볼(46)은 반도체 구성체(23)의 주위에 매립 소자(34)위의 영역내에만 배열될 수 있다. 이러한 경우에, 땜납볼(46)은 반도체 구성체(23) 주위에 매립 소자(34) 위의 영역내에만 배열될 수 있다. 이러한 경우에, 땜납볼(46)은 반도체 구성체(23)의 주위에 완전하게 배열될 수 없고 반도체 구성체(23)의 4개의 측중에서 단지 하나 또는 3개의 측상에서 배열될 수 있다. 이러한 경우에, 매립 소자(34)는 사각 프레임으로 형상화될 필요가 없고, 땜납볼(46)이 배열된 측상에만 배열될 수 있다. 매립 소자(34)는 프린팅, 전사, 몰딩 등에 의 하여 형성될 수 있거나 반도체 구성체(23)가 기판(21)상에 배열된 후 형성될 수 있다.
도 1에 도시된 반도체 장치를 제조하는 방법의 다른 실시예가 설명될 것이다. 도 19에 도시된 바와 같이, 자외선 경화 감압성 접착판 등으로 형성된 접착층(61)이 자외선 전송 투과 수지판, 유리판 등으로 형성된 다른 기판(60)의 완전한 상면상으로 접착되고, 기판(21)과 접착층(22)이 접착층(61)의 상면상으로 접착되는 구조가 준비된다.
도 9 내지 도 17에 도시된 제조 단계 후, 3개의 절연막(44, 41, 및 37), 매립 소자(34), 접착층(22). 기판(21), 및 접착층(61)은, 도 20에 도시된 바와 같이, 기판(60)을 절단함이 없이 절단된다. 기판(60)의 하부면은 접착층(61)을 경화하기 위하여 자외선으로 조사된다. 절단 기판(21)의 하부 표면으로의 접착층(61)의 접착 특성은 그 때 떨어진다. 접착층(61)상의 부분은 차례로 박리되고 픽업되어 도 1에 도시된 복수의 반도체 장치를 얻을 수 있다.
이러한 제조 방법에 따라서, 접착층(61)상의 개개 반도체 장치는 도 20에 도시된 상태에서 분리되지 않고, 반도체 장치를 실장하는데 사용되는 어떤 트레이도 사용함이 없이 회로기판(미도시)상에 차례로 박리되어 실장될 수 있다. 기판(60)의 상면상에 존재하고 접착특성이 떨어진 접착층(61)이 박리된 후, 기판(60)은 재활용될 수 있다. 기판(60)의 외측 크기가 일정하게 설정된다면, 전사 시스템은 제조되는 반도체 장치의 외측 크기와 관계없이 공유될 수 있다.
예를 들어, 반도체 장치를 제거하기 위하여 팽창되는 일반적인 반도체 다이 싱 테이프는 기판(60)으로서 사용될 수 있다. 이러한 경우에, 접착층은 자외선 경화 물질로 구성될 필요가 없다. 기판(60)은 연마 또는 식각에 의하여 제거될 수 있다.
도 1에 도시된 반도체 장치를 제조하는 방법의 또 다른 실시예가 설명될 것이다. 이러한 제조방법에서, 도 12에 도시된 제조 단계 이후에, 제 1 하부 금속층(39a)은, 도 21에 도시된 바와 같이, 개구(38)를 통해 노출된 기둥상 전극(32)의 상면을 포함하는 제 1 상부 절연막(37)의 완전한 상면상에 구리의 무전해 도금에 의하여 형성된다. 구리는 도금 전류 경로로서 제 1 하부 금속층(39a)을 사용하여 전해도금되고, 그에 따라 제 1 하부 금속층(39a)의 완전한 상면상에 제 1 상부 금속형성층(39c)을 형성한다. 저항막(62)은 제 1 상부 재배선 형성 영역에 대응하는 제 1 상부 금속형성층(39c)의 상면의 부분에 패턴화된다.
제 1 상부 금속층(39c)과 제 1 하부 금속층(39a)의 불필요한 부분은 저항막(62)을 마스크로서 사용하여 식각된다. 도 22에 도시된 바와 같이, 제 1 상부 재배선(39)은 저항막(62)의 아래에만 잔류한다. 그 이후에, 저항막(62)은 박리된다. 제 2 상부 재배선(43)은 동일한 형성 방법에 의하여 형성될 수 있다.
도 9에 도시된 기판(21) 또는 도 19에 도시된 기판(60)은 트레이 내로 형상화될 수 있다. 즉, 기판은 반도체 구성체(23)가 배열되는 영역이 경계로부터 움푹 패인 받침접시 내로 형상화된다. 도금 전류 경로를 위한 금속층은 반도체 구성체(23)가 배열된 영역 주위의 경계에서 쟁반형 기판의 상면상에 형성된다. 도금 전류 경로를 위한 금속층 및 도금 전류 경로를 위한 하부 금속층(39a 또는 43a) 은 도전성 소자에 의하여 연결되고, 전기도금이 수행된다. 이러한 경우에, 만약 트레이의 외측 크기가 일정하게 설계된다면, 동일한 제조장치가 다른 크기로 제조되는 반도체 장치에 대하여 조차도 효율적으로 사용될 수 있다.
(제 1 실시예의 제 1 변형예)
도 9에 도시된 제조 단계내에서, 접착층(22)은 반도체 구성체(23)의 실리콘 기판(24)의 하면과 매립 소자(34)의 하면상에 형성된다. 접착층(22)은 기판(21)의 상면상에 소정의 위치에 부착된다. 이러한 경우에, 반도체 장치는 본 발명의 제 1 실시예의 도 23에 도시된 제 1 변형예로서 얻어질 수 있다.
예를 들어, 반도체 장치내에서, 실리콘 기판(24)의 하면은 접착층(22)을 통해 기판(21)의 상면에 부착된다. 실리콘 기판(24) 등의 측면은 봉합막(36)을 통해 기판(21)의 상면에 접합된다. 반도체 구성체(23) 및 매립 소자(34)와 기판(21)의 접합 강도는 어느 정도 증가될 수 있다.
(제 1 실시예의 제 2 변형예)
도 24는 본 발명의 제 1 실시예의 제 2 변형예에 따른 반도체 장치를 도시한 단면도이다. 반도체 장치는 기판(21)과 접착층(22)이 없다는 점에서 도 1에 도시된 반도체 장치와 다르다.
제 1 실시예의 제 2 변형예에 따른 반도체 장치의 제조에 있어서, 기판(21)과 접착층(22)은, 도 17에 도시된 바와 같이, 땜납볼(46)이 형성된 후 연마, 식각 등에 의하여 제거된다. 3개의 절연막(44, 41, 및 37)과 매립 소자(34)는 인접 반도체 구성체(23) 사이에서 절단되고, 도 24에 도시된 복수의 반도체 장치를 얻게 된 다. 취득된 반도체 장치는 기판(21)과 접착층(22)의 어느 것도 포함하지 않고, 측면상으로 더 낮게 만들어질 수 있다.
(제 1 실시예의 제 3 변형예)
기판(21)과 접착층(22)이 연마, 식각 등에 의하여 제거된 후, 실리콘 기판(24), 매립 소자(34), 및 봉합막(36)의 하부면은 적절하게 연마된다. 3개의 절연막(44, 41, 및 37)과 매립 소자(34)는 인접 반도체 구성체(23)의 사이에서 절단되고, 본 발명의 제 1 실시예의 제 3 변형예에 따라 도 25에 도시된 복수의 반도체 장치를 얻을 수 있다. 이렇게 얻어진 반도체 장치는 단면상으로 더 낮게 제작될 수 있다.
땜납볼(46)이 형성되기 이전에, 기판(21)과 접착층(22)은 연마, 식각 등에 의하여 제거될 수 있다. (필요하다면, 실리콘 기판(24), 매립 소자(34), 및 봉합막(36)의 하면은 적절하게 연마된다.) 그 이후에, 땜납볼(46)은 형성될 수 있고, 3개의 절연막(44, 41, 및 37)과 매립 소자(34)가 인접 반도체 구성체(23)의 사이에서 절단될 수 있다.
(제 1 실시예의 제 4 변형예)
도 26은 본 발명의 제 1 실시예의 제 4 변형예에 따른 반도체 장치를 도시한 단면도이다. 이러한 반도체 장치는 열발산 금속층(63)이 접착층(22)의 하면에 부착되어 있다는 점에서 도 1에 도시된 반도체 장치와는 다르다. 금속층(63)은, 예를 들어, 두께상으로 수십 ㎛의 동박으로 제조된다.
본 발명의 제 1 실시예의 제 4 변형예에 따른 반도체 장치의 제조에 있어서, 도 17에 도시된 바와 같이, 기판(21)은 땜납볼(46)이 형성된 후 연마, 식각 등에 의하여 제거된다. 금속층(63)은 접착층(22)의 완전한 하면에 부착된다. 3개의 절연막(44, 41, 및 37), 매립 소자(34), 접착층(22), 및 금속층(63)은 인접 반도체 구성체(23) 사이에서 절단되고, 도 26에 도시된 복수의 반도체 장치를 얻게 된다.
접착층(22)은 연마, 식각 등에 의하여 또한 제거될 수 있다. (필요하다면, 실리콘 기판(24), 매립 소자(34), 및 봉합막(36)이 적절하게 연마된다.) 금속층(63)은 실리콘 기판(24), 매립 소자(34), 및 봉합막(36)의 하면에 새로운 접착층으로 통해 부착될 수 있다.
(제 1 실시예의 제 5 변형예)
도 27은 본 발명의 제 1 실시예의 제 5 변형예에 따른 반도체 장치를 도시한 단면도이다. 이러한 반도체 장치는 제 1 및 제 2 상부 절연막(37 및 41)의 개구(38 및 42)의 크기가 최소화되고 개구(38 및 42)상에 제 1 및 제 2 상부 재배선(39 및 43)의 부분을 최소화한다는 점에서 도 1에 도시된 반도체 장치와 다르다.
예를 들어, 제 1 상부 재배선(39)은 도금에 의하여 기둥상 전극(32)상에 직접적으로 부착된다. 제 1 상부 절연막(37)의 개구(38)는 개구(38)가 10㎛ × 10㎛의 사각영역 또는 동일한 원형영역을 갖는 한, 충분히 강하다. 제 1 상부 절연막(37)의 개구(38)의 크기는 최소화될 수 있고, 개구(38)상의 제 1 상부 재배선(39)의 영역은 최소화될 수 있다.
제 1 실시예의 제 5 변형예에 따라, 제 1 및 제 2 상부 절연막(37 및 41)의 개구(38 및 42)의 크기는 최소화될 수 있다. 개구(38 및 42)상에 제 1 및 제 2 상 부 재배선(39 및 43)의 영역이 최소화될 수 있다. 제 1 및 제 2 상부 재배선(39 및 43)이 차지하는 면적이 감소될 수 있다. 반도체 구성체(23)의 실리콘 기판(24)상에 연결 패드(25)(즉, 기둥상 전극(32))의 수가 증가할지라도, 전체적인 반도체 장치는 크기가 줄어들 수 있다.
(제 1 실시예의 제 6 변형예)
도 28은 본 발명의 제 1 실시예의 제 6 변형예에 따른 반도체 장치를 도시하는 단면도이다. 이러한 반도체 장치는 상부 재배선이 단지 하나의 층, 즉, 제 1 상부 재배선(39)으로부터 형성되고 반도체 구성체(23)의 재배선(31)의 부분이 교차 재배선으로서 설계되었다는 점에서 도 1에 도시된 반도체 장치와 다르다.
반도체 구성체(23)의 보호막(27)이 면적에 대한 마진을 가질 때, 연결 패드(25)에 연결되지 않는 재배선(31A)은 보호막(27)상에 형성된다. 기둥상 전극(32A)은 재배선(31A)의 양단에 형성된다. 제 1 상부 재배선(39)은 기둥상 전극(32A)과 원래의 기둥상 전극(32)에 연결되고, 교차 재배선선내로 재배선(31A)을 형성한다. 이는 상부 재배선의 수를 감소시킬 수 있다.
(제 1 실시예의 제 7 변형예)
도 29는 본 발명의 제 1 실시예의 제 7 변형예에 따른 반도체 장치를 도시한 단면도이다. 이러한 반도체 장치는 제 1 상부 절연막(37)이 생략되고, 봉합막(36)이 반도체 구성체(23)과 간극(35) 주위의 매립 소자(34)의 상면으로부터 팽창되고, 제 1 상부 재배선(39)은 팽창부, 반도체 구성체(23), 및 매립 소자(34)의 상면상에 형성된다는 점에서 도 1에 도시된 반도체 장치와 다르다.
이러한 경우에, 봉합막(36)은 금속 마스크를 사용하거나 스크린 프린팅에 의하여 형성된다.
(제 1 실시예의 제 8 변형예)
제 1 실시예의 제 7 변형예에서, 반도체 구성체(23)와 간극(35) 주위의 매립 소자(34)의 상면으로부터 미세하게 팽창하는 비경화된 또는 임시 경화된 봉합막(36)은 버프 연마 등에 의하여 제거될 수 있다. 이러한 경우에, 본 발명의 제 1 실시예의 제 8 변형예에 따른 도 30에 도시된 반도체 장치는 얻어질 수 있다.
(제 1 실시예의 제 9 변형예)
도 31은 본 발명의 제 1 실시예의 제 9 변형예에 따른 반도체 장치를 도시하는 단면도이다. 이러한 반도체 장치는 제 2 상부 재배선(43)과 제 3 상부 절연막(44)이 생략되고, 땜납볼(46)이 제 1 상부 절연막(37)의 연결 패드상에 설치되며 재배선(64)이 매립 소자(34)의 상면상에 형성된다는 점에서 도 1에 도시된 반도체 장치와 다르다. 이러한 경우에, 매립 소자(34)상의 재배선(64)의 양단은 양단을 덮는 제 1 상부 절연막(37)내에 형성된 개구(38)를 통하여 제 1 상부 재배선(39)에 연결된다.
(제 1 실시예의 제 10 변형예)
도 32는 본 발명의 제 1 실시예의 제 10 변형예에 따른 반도체 장치를 도시하는 단면도이다. 이러한 반도체 장치는 봉합막(36)과 제 1 상부 절연막(37)이 다이 코터 등을 사용하여 감광성 폴리이미드 등을 적용함에 의하여 일체적으로 형성된다는 점에서 도 31에 도시된 반도체 장치와 다르다. 이러한 경우, 개구(38)는 포 토리소그래피 또는 CO2 레이저 조사에 의하여 제 1 상부 절연막(37)내에 형성될 수 있다.
코팅 재료가 열경화성 수지이거나 경화되기 전에 상대적으로 저온에서 가열함에 의하여 유체화되는 유동성 수지일 때, 코팅에 의하여 집합적으로 형성되는 절연막(36 및 37)은 가열 및 가압 공정을 통해 평탄화될 수 있다. 만약 도 12에 도시된 제 1 상부 절연막(37)이 또한 그러한 코팅 물질로부터 형성된다면, 가열 및 가압 공정에 의하여 평탄화될 수 있다.
(제 1 실시예의 제 11 변형예)
도 33은 본 발명의 제 1 실시예의 제 11 변형예에 따른 반도체 장치를 도시하는 단면도이다. 이러한 반도체 장치는 제 1 상부 절연막(37)이 생략되고, 다른 제 1 상부 절연막(65)이 반도체 구성체(23)의 상면, 봉합막(36)의 상면, 및 재배선(64)을 포함하는 매립 소자(34)의 완전한 상면상의 경계에서 스크린 프린팅 등에 의하여 형성된다는 점에서 도 31에 도시된 반도체 장치와 다르다.
이러한 경우에 매립 소자(34)상의 재배선(64)의 양단은 양단을 덮는 제 1 상부 절연막(65)내에 CO2 레이저 조사 등에 의하여 형성된 개구(66)를 통해 제 1 상부 재배선(39)에 연결된다. 제 1 상부 재배선(39)은 절연막의 개구의 매개없이 직접적으로 기둥상 전극(32)의 상면에 연결된다.
(제 1 실시예의 제 12 변형예)
도 34은 본 발명의 제 1 실시예의 제 12 변형예에 따른 반도체 장치를 도시 하는 단면도이다. 이러한 반도체 장치는 재배선(64)을 포함한 매립 소자(34)의 높이가 반도체 구성체(23)의 높이보다 더 낮다는 점에서 도 31에 도시된 반도체 장치와 크게 다르다.
이러한 경우에, 재배선(64)을 포함하는 매립 소자(34)의 상면은 봉합막(36)을 덮는다. 매립 소자(34)상의 재배선(64)의 양단은 도전성 수지 등으로 제조되고 필요하다면 양단을 덮는 봉합막(36)내에 CO2 레이저 조사 등에 의하여 형성된 개구(67)내에 채워진 도전성 소자(68)를 통해 제 1 상부 재배선(39)에 연결된다.
(제 1 실시예의 제 13 변형예)
본 발명의 제 1 실시예의 도 35에 도시된 제 13 변형예로서, 재배선(64)을 포함하는 매립 소자(34)의 높이는 반도체 구성체(23)의 높이보다 더 높을 수 있다. 이러한 경우에, 반도체 구성체(23)의 상면은 봉합막(36)으로 덮인다. 기둥상 전극(32)은 도전성 수지 등으로 구성되거나 및 필요하다면 양단을 덮는 봉합막(36)내에 CO2 자외선 조사 등에 의하여 형성된 개구(69)내에 채워진 도전성 소자(70)를 통해 제 1 상부 재배선(39)에 연결된다.
(제 1 실시예의 제 14 변형예)
도 18에 도시된 경우에 있어서, 그 구조는 인접 반도체 구성체(23) 사이에서 절단된다. 본 발명은 이에 국한되지 않고, 그 구조는 2개 또는 그 이상의 반도체 구성체(23)의 세트에 대하여 절단될 수 있다. 예를 들어, 도 36에 도시된 본 발명의 제 1 실시예의 제 14 변형예로서, 그 구조는 다중칩 모듈 반도체 장치를 얻기 위하여 3개의 반도체 구성체(23)의 세트에 대하여 절단될 수 있다. 3개의 반도체 구성체(23)의 세트가 동일한 유형이거나 또는 다른 유형일 수 있다.
(제 1 실시예의 제 15 변형예)
도 37은 본 발명의 제 1 실시예의 제 15 변형예에 따른 반도체 장치를 도시한 단면도이다. 이러한 반도체에서, 도 1에 도시된 것과 일치하는 제 1 반도체 구성체(73a)의 실리콘 기판(74a)의 하면은 제 1 접착층(72a)을 통해 평면 사각 기판(71)의 상부 중앙면에 부착된다.
사각 프레임형 제 1 매립 소자(75a)는 제 1 반도체 구성체(73a)의 경계에서 기판(71)의 상면에 부착된다. 제 1 봉합막(76a)은 제 1 반도체 구성체(73a)와 제 1 매립 소자(75a)의 사이에 삽입된다. 제 1 상부 재배선(77a)은 제 1 반도체 구성체(73a), 제 1 매립 소자(75a), 및 제 1 봉합막(76a)의 상면상에 소정의 위치에서 제 1 반도체 구성체(73a)의 기둥상 전극(78a)에 연결된다.
도 1에 도시된 것과 동일한 제 2 반도체 구성체(73b)의 실리콘 기판(74b)의 하면은 제 2 접착층(72b)을 통해 제 1 상부 재배선(77a)을 포함하는 제 1 반도체 구성체(73a)의 상면에 부착된다. 사각 프레임형 제 2 매립 소자(75b)는 제 1 상부 재배선(77a)을 포함하는 제 1 매립 소자(75a)의 상면에 부착된다. 이러한 경우에, 수직 전기 연결 소자(79b)는 제 2 매립 소자(75b)내에 소정의 위치에서 형성된다. 수직 전기 연결 소자(79b)의 하면은 제 1 상부 재배선(77a)의 연결 패드에 연결된다. 제 2 봉합막(76b)은 제 2 반도체 구성체(73b)와 제 2 매립 소자(75b)의 사이에 삽입된다.
제 2 상부 재배선(77b)은 제 2 반도체 구성체(73b)의 기둥상 전극(78b)과 제 2 반도체 구성체(73b), 제 2 매립 소자(75b), 및 제 2 봉합막(76b)의 상면상의 소정의 위치에서 제 2 매립 소자(75b)내의 수직 전기 연결 소자(79b)에 연결된다. 도 1에 도시된 것과 동일한 제 3 반도체 구성체(73c)의 실리콘 기판(74c)의 하면은 제 3 접착층(72c)을 통해 제 2 상부 재배선(77b)을 포함하는 제 2 반도체 구성체(73a)의 상면에 부착된다.
사각 프레임형 제 3 매립 소자(75c)의 하면은 제 2 상부 재배선(77b)을 포함하는 제 2 매립 소자(75b)의 상면에 결합된다. 이러한 경우, 수직 전기 연결 소자(79c)는 제 3 매립 소자(75c)내에 소정의 위치에서 형성된다. 수직 전기 연결 소자(79c)의 하면은 제 2 상부 재배선(77b)의 연결 패드에 연결된다. 제 3 봉합막(76c)은 제 3 반도체 구성체(73c)와 제 3 매립 소자(75c)의 사이에 삽입된다.
제 3 재배선(77c)은 제 3 반도체 구성체(73c)의 기둥상 전극(78c)과 제 3 반도체 구성체(73c), 제 3 매립 소자(75c), 및 제 3 봉합막(76c)의 상면상에 소정의 위치에서 제 3 매립 소자(75c)내에 수직 전기 연결 소자(79c)에 연결된다. 상부 봉합막(80)은 제 3 재배선(77c), 제 3 매립 소자(75c), 및 제 3 봉합막(76c)을 포함하는 제 3 반도체 구성체(73c)의 완전한 상면상에 형성된다. 땜납볼(81)은 상부 절연막(80)상의 소정의 위치에 형성되고, 제 3 상부 재배선(77c)의 연결 패드에 연결된다.
제 1 실시예의 제 15 변형예에 따른 반도체 장치 제조방법의 예가 설명될 것 이다. 도 38에 도시된 바와 같이, 격자형 제 1 매립 소자(75a)는 도 37에 도시된 복수의 기판(71)을 형성할 수 있는 기판(71)의 상면상의 소정의 위치에 배열된다. 이러한 경우, 기판(71), 제 1 매립 소자(75a), 제 2 및 제 3 매립 소자(75b 및 75c)(후술됨)는 열경화성 수지로 제조된다. 제 1 매립 소자(75a)는 가열과 가압에 의하여 기판(71)의 상면상에 소정의 위치에 결합된다.
도 39에 도시된 바와 같이, 각 제 1 반도체 구성체(73a)의 실리콘 기판(74a)의 하면은 격자형 제 1 매립 소자(75a)의 각 개구내에서 실리콘 기판(74a)의 하면 이전에 부착되는 제 1 접착층(72a)을 통해 기판(71)의 상부 중앙면에 부착된다. 이러한 상태에서, 제 1 매립 소자(75a)와 제 1 반도체 구성체(73a)의 상면은 서로 동일 평면을 이룬다. 상대적으로 좁은 제 1 간극(82a)은 제 1 반도체 구성체(73a)와 제 1 반도체 구성체(73a) 주위의 사각 프레임형 제 1 매립 소자(75a)의 사이에 형성된다.
도 40에 도시된 바와 같이, 제 1 봉합막(76a)은 제 1 간극(82a)에 형성된다. 제 1 상부 재배선(77a)은 제 1 반도체 구성체(73a), 제 1 매립 소자(75a), 및 제 1 봉합막(76a)의 상면상에 소정의 위치에서 제 1 반도체 구성체(73a)의 기둥상 전극(78a)에 연결된다.
도 41에 도시된 바와 같이, 격자형 제 2 매립 소자(75b)는 제 1 상부 재배선(77a)을 포함하는 격자형 제 1 매립 소자(75a)의 상면에 열압착된다. 이러한 경우에, 수직 전기 연결 소자(79b)는 제 2 매립 소자(75b)내의 소정의 위치에 먼저 형성된다. 제 1 상부 재배선(77a)에 의한 단계는 열압착 결합에 의하여 없어진다. 제 2 매립 소자(75b)내의 수직 전기 연결 소자(79b)의 하면은 제 1 상부 재배선(77a)의 연결 패드에 연결된다.
도 42에 도시된 바와 같이, 제 2 반도체 구성체(73b)의 실리콘 기판(74b)의 하면은 실리콘 기판(74b)의 하면에 먼저 부착되는 제 2 접착층(72b)을 통해 격자형 제 2 매립 소자(75b)의 개구내에 제 1 상부 재배선(77a)을 포함하는 제 1 반도체 구성체(73a)의 상면에 부착된다.
제 2 봉합막(76b)은 제 2 반도체 구성체(73b)와 제 2 반도체 구성체(73b) 주위의 사각 프레임형 제 2 매립 소자(75b)의 사이에 형성되는 상대적으로 좁은 제 2 간극내에 형성된다. 제 2 재배선(77b)은 제 2 반도체 구성체(73b), 제 2 매립 소자(75b), 및 제 2 봉합막(76b)의 상면상에 소정의 위치에서 형성되고, 제 2 반도체 구성체(73b)의 기둥상 전극(78b)과 제 2 매립 소자(75b)내의 수직 전기 연결 소자(79b)에 연결된다.
도 43에 도시된 바와 같이, 격자형 제 3 매립 소자(75c)는 제 2 상부 재배선(77b)을 포함하는 격자형 제 2 매립 소자(75b)의 상면에 열압착된다. 이러한 경우에, 수직 전기 연결 소자(79c)는 제 3 매립 소자(75c)내의 소정의 위치에 먼저 형성된다. 제 2 상부 재배선(77b)에 의한 단계는 열압착에 의하여 생략된다. 제 3 매립 소자(75c)내에 수직 전기 연결 소자(79c)의 하면은 제 2 상부 재배선(77b)의 연결 패드에 연결된다.
제 3 반도체 구성체(73c)의 실리콘 기판(74c)의 하면은 실리콘 기판(74c)의 하면에 먼저 부착되는 제 3 접착층(72c)을 통해 격자형 제 3 매립 소자(75c)의 개 구내에 제 2 상부 재배선(77b)을 포함하는 제 2 반도체 구성체(73b)의 상면에 부착된다.
제 3 봉합막(76c)은 제 3 반도체 구성체(73c)와 제 3 반도체 구성체(73c) 주위의 사각 프레임형 제 3 매립 소자(75c)의 사이에 형성되는 상대적으로 좁은 제 3 간극내에 형성된다. 제 3 상부 재배선(77c)은 제 3 반도체 구성체(73c), 제 3 매립 소자(75), 및 제 3 봉합막(76c)의 상면상의 소정의 위치에 형성되고, 제 3 반도체 구성체(73c)의 기둥상 전극(78c)과 제 3 매립 소자(75c)내에 수직 전기 연결 소자(79c)에 연결된다.
상부 절연막(80)은 제 3 상부 재배선(77c), 제 3 매립 소자(75c), 제 3 봉합막(76c)을 포함하는 제 3 반도체 구성체(73c)의 상면상에 패턴화된다. 땜납볼(81)은 상부 절연막(80)상의 소정의 위치에 형성되고, 제 3 상부 재배선(77c)의 연결 패드에 연결된다. 도 44에 도시된 바와 같이, 도 37에 도시된 복수의 반도체 장치는 소정의 다이싱 단계 이후에 취득된다.
(제 1 실시예의 제 16 변형예)
도 45는 본 발명의 제 1 실시예의 제 16 변형예에 따른 반도체 장치를 도시하는 단면도이다. 도 1에 도시된 반도체 장치와 동일한 반도체 장치가 준비된다. 준비된 반도체 장치는 제 1 반도체 블럭(81)으로서 참조될 것이다. 제 1 반도체 블럭(81)의 모든 땜납볼(46)은 단지 반도체 구성체(23)의 주위에만 배열되고, 도 1에 도시된 땜납볼 보다 직경상으로 약간 더 작다.
수직 전기 연결 소자(82)가 매립 소자(34)내에 형성되는 것을 제외하고 도 24에 도시된 반도체 장치와 거의 동일한 반도체 장치는 준비된다. 준비된 반도체 장치는 제 2 반도체 블럭(83)으로 언급될 것이다. 제 2 반도체 블럭(83)은 제 1 반도체 블럭(81)의 땜납볼(46)에 제 2 반도체 블럭(83)의 매립 소자(34)내에 수직 전기 연결 소자(82)의 하면에 연결함에 의하여 제 1 반도체 블럭(81)상에 실장된다.
(제 1 실시예의 제 17 변형예)
도 46은 본 발명의 제 1 실시예의 제 17 변형예에 따른 반도체 장치를 도시하는 단면도이다. 수직 전기 연결 소자(84)가 매립 소자(34)내에 형성된 것을 제외하고 도 24에 도시된 반도체 장치와 동일한 반도체 장치가 준비된다. 준비된 반도체 장치는 반도체 블럭(85)으로서 언급될 것이다.
반도체 블럭(85)내에서, 제 1 절연막(86)은 반도체 구성체(23), 매립 소자(34), 및 봉합막(36)의 상면상에 패턴화된다. 상호연결부(87)는 제 1 절연막(86)의 상면상에 형성되고, 수직 전기 연결 소자(84)의 상면에 연결된다. 제 2 절연막(88)은 상호연결부(87)를 포함하는 제 1 절연막(86)의 상면상에 패턴화된다. 작은-직경 땜납볼(89)은 제 2 절연막(88)으로 덮이지 않고 노출된 상호연결부(87)의 연결 패드상에 형성된다.
도 1에 도시된 것과 거의 동일한 구조를 갖는 복수의 반도체 구성체(23)는 반도체 블럭(85)의 땜납볼(89)에 반도체 구성체(23)의 기둥상 전극(32)에 연결함에 의하여 반도체 블럭(85)상에 설치된다.
(제 1 실시예의 제 18 변형예)
도 47에 도시된 본 발명의 제 1 실시예의 제 18 변형예로서, LSIs 등으로부 터 형성된 제 1 및 제 2 반도체칩(91 및 92)은 반도체 블럭(85)상에 실장될 수 있다. 반도체 블럭(85)의 제 2 절연막(88)으로 덮이지 않고 노출된 상호연결부(87)의 모든 연결 패드는 반도체 구성체(23) 주위에만 배열된다.
제 1 및 제 2 반도체칩(91 및 92)은 복수의 연결 패드(91b 및 92b)가 칩본체(91a 및 92a)상의 경계에 배열되는 구조를 갖는다. 제 1 반도체칩(91)의 평삭반 크기는 반도체 구성체(23)의 크기와 거의 동일하다. 반도체칩(92)의 평면 크기는 반도체칩(91)의 평면 크기 보다 약간 더 작다.
제 1 반도체칩(91)은 접착층(93)을 통해 반도체 블럭(85)의 절연막(88)의 상부 중앙면상에 실장된다. 연결 패드(91b)는 반도체 블럭(85)의 제 2 절연막(88)으로 덮이지 않고 노출된 상호연결부(87)의 연결 패드에 도선(94)을 통해 연결된다. 제 2 반도체칩(92)은 접착층(95)을 통해 제 1 반도체칩(91)의 상부 중앙면상에 실장된다. 연결 패드(92b)는 반도체 블럭(85)의 제 2 절연막(88)으로 덮이지 않고 노출된 상호연결부(87)의 연결 패드에 도선(96)을 통해 연결된다. 에폭시 수지 등으로 제조된 봉합막(97)은 제 1 및 제 2 반도체칩(91 및 92)과 도선(94 및 96)을 포함하는 절연막(88)의 완전한 상면상에 형성된다.
(제 1 실시예의 제 19 변형예)
도 48은 본 발명의 제 1 실시예의 제 19 변형예에 따른 반도체 장치를 도시한 단면도이다. 제 2 상부 재배선(43), 제 3 상부 절연막(44), 및 땜납볼(46)이 배열되지 않는다는 것을 제외하고 도 1에 도시된 반도체 장치와 거의 동일한 반도체 장치가 준비된다. 이러한 경우, 매립 소자(34)의 일측(34a)은 어느 정도의 2차원적 으로 넓게 형성된다.
제 1 상부 재배선(39)은 매립 소자(34)의 일측(34a)의 일면으로 연장한다. 상기 일면 근처의 부분은 연결 단자(39d)를 형성한다. 방어 금속층(102)은 연결 단자(39d)를 포함하는 연결부를 제외하고 제 1 상부 재배선(39)을 포함하는 제 2 상부 절연막(41)의 상면상에 접착층(101)을 통해 형성된다. 금속층(102)은 예를 들어 두께상으로 수십 ㎛의 동박으로 형성된다.
이러한 반도체 장치의 구체적인 적용은 소수의 단자를 갖고 실리콘 기판(24)(칩부)와 모듈 사이의 연결의 온도 순환 신뢰성을 나타내야 하는 DRAM과 같은 메모리 모듈이다.
(제 1 실시예의 제 20 변형예)
도 49에 도시된 본 발명의 제 1 실시예의 제 20 변형예로서, 기판(21)이 분리되는 도 48에 도시된 한쌍의 반도체 장치는 접착층(22)을 통해 서로 부착될 수 있다.
수리방법으로서, 반도체 구성체(23)가 도 48에 도시된 반도체 장치내에 결함이 있을 때, 제 1 재배선(39)의 일부는 접착층(101)을 통해 금속층(102)에 부착되지 않고 레이저 조사에 의하여 절단될 수 있고, 결함있는 반도체 구성체(23)는 고장나게 될 수 있다. 도 50에 도시된 바와 같이, 다른 비-결함 반도체 구성체(23A)가 설치될 수 있다. 이러한 경우, 개구는 CO2 레이저 조사에 의하여 제 1 상부 절연막(41)내에 소정의 위치에 형성될 수 있다. 도전성 수지 등의 도전성 소자(103)는 개구내에 매립될 수 있다. 비-결함 반도체 구성체(23A)의 기둥상 전극(32)은 땜납(미도시)을 통해 도전성 소자(103)에 연결될 수 있다.
(제 1 실시예의 다른 제조방법)
예를 들어, 반도체 구성체(23)가 도 9에 도시된 상태에서 어떤 봉합막(33)을 포함하지 않는 구조가 준비된다. 보다 상세하게, 도 5에 도시된 바와 같이, 보호막(27), 재배선(31), 및 기둥상 전극(32)은 연결 패드(25)와 절연막(26)이 형성된 웨이퍼 상태의 실리콘 기판(24)상에 형성된다. 결과적인 구조는 그 후 어떤 봉합막(33)이 없게 다이싱된다.
예를 들어, 도 10에 도시된 제조단계에서, 봉합막(33 및 36)은 봉합막(33 및 36)이 형성되는 영역내에 동일한 봉합 재료로부터 동시에 형성된다. 봉합막(33 및 36)(봉합막은 어떠한 경계도 없이 통합된다)의 상면은 도 11에 도시된 상태로 연마될 수 있다.
(제 2 실시예)
도 51은 본 발명의 제 2 실시예에 따른 반도체 장치를 도시하는 단면도이다. 반도체 장치는 실리콘, 유리, 세라믹, 수지, 금속 등으로 제조된 평면 사각 기판(21)을 포함한다. 접착층(22)은 접착제, 가압 감지성 접착판, 양면 접착 테이프 등으로 기판(21)의 상면상에 형성된다.
평면 사각 반도체 구성체(23)의 하면은 기판(21)이 접착층(22)의 상부 중앙면에 부착되는 크기보다 약간 더 작다. 반도체 구성체(23)는 본 발명의 제 1 실시예에서 설명한 것과 동일하다. 동일한 참조 번호는 동일한 부분을 나타내고, 그것 에 관한 상세한 설명은 생략될 것이다.
에폭시 수지 봉합막(절연막)(36)은 반도체 구성체(23) 주위에 접착층(22)의 상면상에 형성되어 봉합막(36)의 상면은 봉합막(33)의 상면과 동일 평면을 이룬다. 감광성 또는 비-감광성 폴리이미드 등으로 제조된 제 1 상부 절연막(37)은 봉합막(33 및 36)의 상면과 기둥상 전극(32)의 상면상에 형성도니다. 개구(38)는 기둥상 전극(32)의 상부 중앙면에 대응하는 제 1 상부 절연막(37)의 부분에 형성된다. 각각이 제 1 하부 금속층(39a)과 제 1 하부 금속층(39a)상에 형성된 제 1 상부 금속층(39b)으로 구성된 제 1 상부 재배선(39)은 제 1 상부 절연막(37)의 상면상에 소정의 위치로 개구(38)를 통해 노출된 기둥상 전극(32)의 상면으로부터 형성된다.
감광성 또는 비-감광성 폴리이미드 등으로 제조된 제 2 상부 절연막(41)은 제 1 상부 재배선(39)을 포함하는 제 1 상부 절연막(37)의 완전한 상면상에 형성된다. 개구(42)는 제 1 상부 재배선(39)의 연결 패드에 대응하는 제 2 상부 절연막(41)의 부분에 형성된다. 각각이 제 2 하부 금속층(43a)과 제 2 하부 금속층(43a)상에 형성된 제 2 상부 금속층(43b)으로 구성된 제 2 상부 재배선(43)은 제 2 상부 절연막(41)의 상면상의 소정의 위치에 개구(42)를 통해 노출된 제 1 상부 재배선(39)의 연결 패드의 상면으로부터 형성된다.
감광성 또는 비-감광성 폴리이미드 등으로 제조된 제 3 상부 절연막(44)은 제 2 상부 재배선(43)을 포함하는 제 2 상부 절연막(41)의 완전한 상면상에 형성된다. 개구(45)는 제 2 상부 재배선(43)의 연결 패드에 대응하는 제 3 상부 절연막(44)의 부분에 형성된다. 땜납볼(돌출 연결 단자)(46)은 개구(45) 내와 위에 형성되고, 제 2 상부 재배선(43)의 연결 패드에 연결된다. 복수의 땜납볼(46)은 제 3 상부 절연막(44)상에 매트릭스로 배열된다.
기판(21)은, 실리콘 기판(24)상에 연결 패드(25)의 수의 증가에 따른 반도체 구성체(23)의 크기보다 약간 더 큰 땜납볼(46)의 배열 영역을 설정하고 기둥상 전극(32) 보다 더 큰 연결 패드(25)의 크기 및 배열 간격을 설정하기 위하여 반도체 구성체(23) 보다 크기상으로 약간 더 크다.
매트릭스내에 배열된 제 2 상부 재배선(43)의 연결 패드(제 3 상부 절연막(44)의 개구(45)내의 부분)는 반도체 구성체(23)에 대응하는 영역내 뿐 아니라, 반도체 구성체(23) 주위의 봉합막(36)의 영역내에 배열된다. 매트릭스로 배열되는 땜납볼(46)중에서 적어도 최외각 땜납볼(46)은 반도체 구성체(23)의 주위에 배열된다.
이러한 경우에, 변형예로서, 제 2 상부 재배선(43)의 모든 연결 패드가 반도체 구성체(23)의 주위에 배열될 수 있다. 상부 재배선은 단지 하나의 층, 즉, 제 1 재배선(39)으로부터 형성될 수 있고, 적어도 최외각 연결 패드는 반도체 구성체(23)의 주위에 배열될 수 있다.
본 발명에 따라서, 반도체 구성체(23)의 상면을 덮는 제 1 상부 절연막(37), 제 1 상부 절연막(37)내에 형성된 개구(38)를 통해 기둥상 전극(32)에 연결되는 제 1 상부 재배선(39), 및 반도체 구성체(23)의 측면을 덮는 봉합막(36)은 연결 패드(25) 및 절연막(26) 뿐 아니라 보호막(27), 재배선(31), 기둥상 전극(32), 봉합막(33) 등이 실리콘 기판(24)상에 형성된 반도체 구성체(23)상에 형성된다.
일반적으로, 기둥상 전극은 실리콘 기판과 회로 기판 사이의 열팽창 계수의 차이에 의하여 야기되는 기둥상 전극상에 응력을 줄이기 위하여 100 내지 200㎛의 높이이어야 한다. 상기한 바와 같이, 본 발명에서, 제 1 상부 재배선(39)과 제 1 상부 절연막(37)은 기둥상 전극(32)상에 형성된다. 제 1 상부 재배선(39)과 제 1 상부 절연막(37)은 응력을 이완시키는 작용을 하기 때문에, 기둥상 전극(32)은 50 내지 100㎛ 정도로 낮게 설계될 수 있다. 기둥상 전극이 더 높을수록, 응력 완화 작용이 향상된다. 기둥상 전극(32)은 접착되는 회로 기판에 의존하는 전형적인 높이를 갖고 형성된다.
반도체 장치 제조방법의 실시예가 설명될 것이다. 반도체 구성체(23)와 기타 등등은 제 1 실시예에 따른 도 2 내지 도 8에 도시된 단계내에서 첫번째로 형성된다.
도 52에 도시된 바와 같이, 반도체 구성체(23)의 실리콘 기판(24)의 하면은 접착층(22)의 상면상의 소정의 부분에 부착된다. 도 53에 도시된 바와 같이, 폴리이미드, 에폭시 수지 등으로 제조된 봉합막(36)은 반도체 구성체(23)를 포함하는 접착층(22)의 상면상에 프린팅에 의하여 형성되어 봉합막(36)의 두께가 반도체 구성체(23)의 높이 보다 약간 더 크게 된다. 이러한 상태에서, 반도체 구성체(23)의 상면은 봉합막(36)으로 덮인다. 봉합막(36)과 반도체 구성체(23)의 상면은, 도 54에 도시된 바와 같이, 적절하게 기둥상 전극(32)의 상면을 노출시키도록 연마된다.
또한 도 52에 도시된 반도체 구성체(23)의 제조에 있어서, 봉합막(33)은 기둥상 전극(32)과 재배선(31)을 포함하는 보호막(27)의 상면상에 형성되어 봉합막(33)의 두께가 상기한 바와 같이 기둥상 전극(32)의 높이 보다 약간 더 커진다. 봉합막(33)과 기둥상 전극(32)의 상면은 기둥상 전극의 상면을 노출시키기 위하여 적절하게 연마된다. 그리하여, 연마 단계는 2회 수행된다.
연마 단계의 횟수가 1회로 감소되는 경우가 설명될 것이다. 반도체 구성체(23)가 도 52에 도시된 상태에서 어떤 봉합막(33)을 포함하지 않는 구조가 준비된다. 즉, 보호막(27), 재배선(31), 및 기둥상 전극(32)은 연결 패드(25)와 절연막(26)이 형성된 웨이퍼 상태에서의 반도체 기판이 형성된다. 그 이후에, 결과적인 구조는 어떤 봉합막(33)을 형성하지 않고 다이싱된다.
도 53에 도시된 단계에서, 봉합막(33 및 36)은 봉합막(33 및 36)이 형성되는 영역내에 동일한 봉합 물질로부터 동시에 형성된다. 기둥상 전극(32)의 상면은 봉합막(33 및 36)(봉합막은 어떤 경계 없이 결합된다)과 함께 연마된다. 다시 말하면, 연마 단계의 횟수가 봉합막 형성 단계를 1회로 감소시킴에 의하여 1회로 감소될 수 있다.
연마 단계가 1회 수행될 때, 도 52에 도시된 상태에서 반도체 구성체(23)의 기둥상 전극(32)의 높이는 전해도금 형성에 따라서 변한다. 연마 단계가 2회 수행될 때, 도 52에 도시된 상태에서 반도체 구성체(23)의 높이는 균일하게 된다. 도 52에 도시된 상태에서, 반도체 구성체(23)의 높이는 먼저 균일하게 될 수 있다.
도 54에 도시된 연마 단계의 마지막에서, 도 12 내지 도 18에 도시된 단계와 동일한 공정이 도 51에 도시된 반도체 장치를 얻기 위하여 수행될 수 있다. 도 51에 도시된 반도체 장치로서, 도 19 및 도 20에 도시된 다른 기판(60)을 사용하는 제 1 실시예의 방법이 적용될 수 있다.
제 2 실시예의 다른 반도체 장치 제조방법에 있어서, 도 21 및 22에 도시된 제 1 실시예의 방법이 또한 적용될 수 있다.
(제 2 실시예의 제 1 변형예)
도 53에 도시된 제조 단계에서, 접착층(22)은 반도체 구성체(23)의 실리콘 기판(24)의 하면상에 형성된다. 접착층(22)은 기판(21)의 상면상의 소정의 위치에 부착된다. 이러한 경우, 반도체 장치는 도 55에 도시된 본 발명의 제 2 실시예의 제 1 변형예로서 얻어질 수 있다.
얻어진 반도체 장치에서, 실리콘 기판(24)의 하면은 접착층(22)을 통해 기판(21)의 상면에 부착된다. 실리콘 기판(24)의 측면 등은 봉합막(36)을 통해 기판(21)의 상면에 연결된다. 기판(21)에 반도체 구성체(23)의 결합 강도는 어느 정도로 증가될 수 있다.
(제 2 실시예의 제 2 변형예)
도 56은 본 발명의 제 2 실시예의 제 2 변형예에 따른 반도체 장치를 도시한 단면도이다. 이러한 반도체 장치는 기판(21)과 접착층(22)이 없다는 점에서 도 51에 도시된 반도체 장치와 다르다.
제 2 실시예의 제 2 변형예에 따른 반도체 장치의 제조에 있어서, 기판(21)은 접착층(22)으로부터 박리되거나, 또는 기판(21) 및 접착층(22)이, 도 56에 도시된 바와 같이, 연마, 식각 등에 의하여 땜납볼(46)이 형성된 후, 제거된다. 3개의 절연막(44, 41, 및 37)과 봉합막(36)은 인접 반도체 구성체(23)의 사이에서 절단되 고, 도 56에 도시된 바와 같이 복수의 반도체 장치를 얻는다. 이런 반도체 장치는 기판(21)과 접착층(22)을 포함하지 않고, 종단면상으로 낮게 제조될 수 있다.
(제 2 실시예의 제 3 변형예)
기판(21)과 접착층(22)이 연마, 식각 등에 의하여 제거된 후, 실리콘 기판(24)과 봉합막(36)의 하면이 적절하게 연마된다. 3개의 상부 절연막(44, 41 및 37)과 봉합막(36)은 인접 반도체 구성체(23) 사이에서 절단되고, 본 발명의 제 2 실시예의 제 3 변형예에 따른 도 57에 도시된 복수의 반도체 장치를 얻는다. 이러한 반도체 장치는 종단면상으로 더 낮게 제조될 수 있다.
땜납볼(46)이 형성되기 이전에, 기판(21)과 접착층(22)은 연마, 식각, 기타 등등에 의하여 제거될 수 있다. (필요하다면, 실리콘 기판(24)과 봉합막(36)의 하면은 적절하게 연마된다.) 그 이후에, 땜납볼(46)이 형성될 수 있고, 3개의 상부 절연막(44, 41, 및 37)과 봉합막(36)은 인접 반도체 구성체(23) 사이에서 절단될 수 있다.
(제 2 실시예의 제 4 변형예)
도 58은 본 발명의 제 2 실시예의 제 4 변형예에 따른 반도체 장치를 도시한 단면도이다. 이러한 반도체 장치는 열발산 금속층(63)이 접착층(22)의 하면에 부착된다는 점에서 도 51에 도시된 반도체 장치와 다르다. 금속층(63)은 예를 들어 두께상으로 수십 ㎛의 동박으로 제조된다.
제 2 실시예의 제 4 변형예에 따라 반도체 장치를 제조하는데 있어서, 기판(21)은 땜납볼(46)이 형성된 이후에, 도 10에 도시된 바와 같이, 제거된다. 금 속층(63)은 접착층(22)의 완전한 하면에 부착된다. 3개의 상부 절연막(44, 41, 및 37), 봉합막(36), 접착층(22), 및 금속층(63)은 인접 반도체 구성체(23) 사이에서 절단되고, 도 58에 도시된 복수의 반도체 장치를 얻는다.
접착층(22)은 연마, 식각 등에 의하여 또한 제거될 수 있다. (필요하다면, 실리콘 기판(240과 봉합막(36)의 하면은 적절하게 연마된다.) 금속층(63)은 새로운 접착층을 통해 실리콘 기판(24)과 봉합막(36)의 하면에 부착될 수 있다.
(제 2 실시예의 제 5 변형예)
그 구조는 2개 또는 그 이상의 반도체 구성체(23)의 세트로 절단될 수 있다. 예를 들어, 도 59에 도시된 본 발명의 제 2 실시예의 제 5 변형예에서, 그 구조는 3개의 반도체 구성체(23)의 세트로 전달되어, 다중칩 모듈 반도체 장치를 얻는다. 반도체 구성체(23)의 한 세트는 동일하거나 또는 다른 형태일 수 있다.
도 59내에서, 재배선(31, 39, 및 43)의 하부 금속층은 도시상 편의를 위하여 생략된다. 제 2 상부 재배선(43)의 연결 패드(땜납볼(46))가 반도체 구성체(23) 주위의 봉합막(36)상에 배열되는지 여부는 도시적 편의를 위하여 나타나지 않는다. 실질적으로, 연결 패드는 봉합막(36)상에 배열된다. 이는 또한 이어지는 실시예에 적용된다.
도 59내에서, 반도체 구성체(23)는 접착층(22)의 상면에 부착된다. 일반적인 접착과 달리, 접착 정열은 높은 정확도를 요구하지 않고 반도체 구성체(23) 사이의 배열 간격이 최소화될 수 있다. 반도체 구성체(23) 사이의 간격이 최소화될 때, 제 2 상부 재배선(43)의 적어도 일부는 봉합막(36)상에 배열될 수 있다.
(제 2 실시예의 제 6 변형예)
단지 땜납볼(46)만이 도 59에 도시된 경우에 제 2 상부 재배선(43)의 연결 패드상에 형성되나, 본 발명은 이에 국한되지 않는다. 예를 들어, 도 60에 도시된 본 발명의 제 2 실시예의 제 6 변형예에 있어서, 연결 패드(112)는 제 2 상부 재배선(43)의 연결 패드상에 형성될 수 있다. 땜납볼(46), LSI 등으로부터 형성된 반도체칩(113), 및 캐퍼시터 또는 저항으로부터 형성된 칩부품(114)는 연결 패드(112)상에 배열될 수 있다.
이러한 경우에, 반도체칩(113)과 칩부품(114)은 제 3 상부 절연막(44)의 상부 중앙면상에 형성된다. 땜납볼(46)은 제 3 상부 절연막(44)의 상면상에 경계에서 배열된다. 반도체칩(113)은 칩본체(113a)의 하면상에 경계에서 복수의 범프 전극(113b)을 배열함에 의하여 구성된다. 반도체칩(113)의 범프 전극(113b)은 전기적으로 땜납(미도시)을 통해 연결 패드(112)에 연결된다. 봉합 물질(115)은 칩본체(113a)와 제 3 상부 절연막(44)의 사이에 채워진다. 칩부품(114)의 양측상에 전극은 땜납 소자(116)을 통해 연결 패드(112)상에 연결된다.
(제 2 실시예의 제 7 변형예)
도 60내에서, 칩부품(114)와 기타 등등은 3개의 반도체 구성체(23)의 세트로부터 형성되고, 땜납볼(46)은 그 경계에 형성된다. 본 발명은 여기에 국한되지 않는다. 예를 들어, 도 61에 도시된 본 발명의 제 2 실시예의 제 7 변형예로서, 반도체 구성체(23) 주위의 봉합막(36)의 크기가 어느 정도로 크게 설계될 수 있다. 칩부품(114)와 기타 등등은 제 3 상부 절연막(44)의 중앙부에 배열된 연결 패드(112) 상에 실장될 수 있다. 연결핀(117)의 하부는 땜납 소자(미도시)를 통해 경계에 배열된 연결 패드(112)에 연결될 수 있다. 연결핀(117)은 연결 패드(112)에 땜납된다. 미도시되었음에도 불구하고, 연결핀(117)은 회로 기판내에 형성된 통과공내로 삽입되고 하면상에 통과공 주위에 형성되는 패드에 땜납된다.
(제 2 실시예의 제 8 변형예)
도 62는 본 발명의 제 2 실시예의 제 8 변형예에 따른 반도체 장치를 도시한 단면도이다. 반도체 장치의 구조는 그 제조방법과 함께 설명될 것이다. 도 59를 참조하여, 도 59내에 어떤 땜납볼(46)도 형성하지 않고 기판(21)이 제거된 반도체 장치가 준비된다. 준비된 반도체 장치는 반도체 블럭(121)으로 언급될 것이다.
반도체 구성체(121) 보다 크기상으로 약간 더 큰 열발산 금속판(122)은 반도체 블럭(121)의 접착층(22)의 하면에 부착된다. 봉합막(123)은 반도체 블럭(121) 주위에 금속판(122)의 상면상에 몰딩 또는 프린팅에 의하여 형성되어 봉합막(123)의 상면이 반도체 블럭(121)의 제 3 상부 절연막(44)의 상면과 동일면상에 있게 된다. 접착층(22)은 제거될 수 있고, 금속판(122)은 몰드내에서 배열될 수 있으며, 반도체 블럭(121)은 금속판(122)의 상부 중앙면상에 배열될 수 있다.
제 3 상부 재배선(제 3 하부 금속층을 포함)(124)은 제 3 상부 절연막(44)과 봉합막(123)의 상면상에 형성되고, 제 2 상부 재배선(43)의 연결 패드에 연결된다. 제 4 상부 절연막(125)은 제 3 상부 재배선(124)을 포함하는 제 3 상부 절연막(44)의 상면상에 형성된다. 개구(126)는 제 3 상부 재배선(124)의 연결 패드에 대응하는 제 4 상부 절연막(125)의 부분에 형성된다. 연결 패드(127)는 개구(126)내와 개 구(126) 주위에 제 4 상부 절연막(125)상에 형성되고, 제 3 상부 재배선(124)이 연결 패드에 연결된다.
캐퍼시터 또는 저항으로 형성된 각 칩부품(128)의 양측상의 전극은 땜납 소자(129)를 통해 반도체 블럭(121)상의 연결 패드(127)의 상면에 연결된다. 연결핀(130)의 하부는 땜납(미도시)을 통해 봉합막(123)상의 연결 패드(127)의 상면에 연결되어, 그리하여 도 62에 도시된 반도체 장치를 얻는다.
(제 2 실시예의 제 9 변형예)
도 63은 본 발명의 제 2 실시예의 제 9 변형예에 따른 반도체 장치를 도시하는 단면도이다. 그러한 반도체 장치의 구조는 그 제조방법과 함께 설명될 것이다. 또한 도 59를 참조하여, 도 59에서 어떤 땜납볼(46)을 형성하지 않고 기판(21)과 접착층(22)이 제거된 반도체 장치가 준비된다. 준비된 반도체 장치는 반도체 블럭(131)으로 언급될 것이다. 도시적 편의를 위하여, 제 2 상부 재배선(43)(제 2 하부 금속층을 포함)의 배열은 도 59와 63의 사이에서 다르다. 도 63에서, 연결 패드(132)는 제 3 상부 절연막(44)의 상면상의 소정의 위치에 형성되고, 제 2 상부 재배선(43)의 연결 패드에 연결된다.
가요성 배선기판(133)이 준비된다. 가요성 배선기판(133)은 반도체 블럭(131) 보다 크기상으로 약간 더 큰 개구(134)를 그 중심상에서 갖는 막기판(135)을 포함한다. 상호연결부(136)는 막기판(135)의 상면상에 형성된다. 상호연결부(136)의 일측은 개구(134)내로 돌출하고, 연결 단자(136a)로서 작용한다. 보호막(137)은 상호연결부(136)를 포함하는 막기판(135)의 상면상에 형성된다. 개 구(138)는 상호연결부(136)의 타단에 대응하는 보호막(137)의 부분에 형성된다. 땜납볼(139)은 개구(138)를 통해 노출된 상호연결부(136)의 타단상에 배열된다. 가요성 배선기판(133)이 준비될 때, 어떠한 땜납볼(139)도 형성되지 않는다.
가요성 배선기판(133)의 연결 단자(136a)는 반도체 블럭(131)상의 경계에서 배열되는 연결 패드(132)에 땜납(미도시)을 통해 연결된다. 봉합막(140)은 반도체 블럭(131) 주위에 가요성 배선기판(133)의 하면상에 몰딩 또는 프린팅에 의하여 형성되어 봉합막(140)의 하면은 반도체 블럭(131)의 실리콘 기판(24) 등의 상면과 동일면을 이룬다. 열발산 금속판(142)은 반도체 블럭(131)의 실리콘 기판(24) 등의 하면과 봉합막(140)의 하면에 접착층(141)을 통해 부착된다.
캐퍼시터 또는 저항으로 형성된 각 칩부품(143)의 양측상의 전극은 반도체 블럭(131)의 중앙부에서 배열된 연결 패드(132)의 상면에 땜납 소자(144)를 통해 연결된다. 땜납볼(139)은 개구(138)를 통해 노출된 가요성 배선기판(133)의 상호연결부(136)의 타단상에 형성되어, 도 63에 도시된 반도체 장치를 얻는다.
(제 2 실시예의 제 10 변형예)
도 63에 도시된 경우에, 도 64에 도시된 본 발명의 제 2 실시예의 제 10 변형예로서, 경계에서 봉합막(140)은 반도체 블럭(131)의 외주면 근처에 봉합막(140) 보다 더 얇게 제조될 수 있다. 반도체 장치의 그 구조는 그 제조방법과 함께 설명될 것이다. 또한 도 59를 참조하여, 도 59에서 기판(21)과 접착층(22)이 제거된 반도체 장치가 준비된다. 준비된 반도체 장치는 반도체 블럭(151)으로서 언급될 것이다. 이러한 경우에, 도 65에 도시된 땜납볼은 도 59에 도시된 것보다 직경상으로 약간 더 작고, 기둥상 땜납 범프(64A)로서 형성된다.
(제 2 실시예의 제 11 변형예)
도 65는 본 발명에 의한 제 2 실시예의 제 11 변형예에 따른 반도체 장치를 보여주는 단면도이다. 반도체 장치의 구조는 그 제조방법과 함께 설명될 것이다. 또한, 도 59을 참조하면 도 59에서 기판(21)과 접착층(22)이 제거된 반도체 장치가 준비된다. 준비된 반도체 장치는 반도체 블럭(151)로 불릴 수 있다. 이 경우 도 65에서 보여지는 땜납볼은 도 59에서 보여지는 것보다 지름면에서 약간 작고 기둥상 땜납 범프(46A)로 이루어 진다.
가요성 배선기판(152)이 준비된다. 가요성 배선기판(152)은 반도체 블럭(151)보다 크기상으로 약간 더 큰 막기판(153)을 포함한다. 상호연결부(154)는 막기판(153)의 상면상에 형성된다. 관통홀(155)은 각 상호연결부(154)의 일단에 대응하는 막기판(153)의 부분에 형성된다. 보호막(156)은 상호연결부(154)를 포함하는 막기판(153)의 상면상에 형성된다. 개구(157)는 각 상호연결부(154)의 타단에 대응하는 보호막(156)의 부분에 형성된다. 땜납볼(158)은 개구(157)를 통해 노출된 상호연결부(154)의 타단상에 형성된다. 가요성 배선기판(152)이 준비될 때, 어떤 땜납볼(158)도 형성되지 않는다. 반도체 블럭(151)의 땜납 범프(46A)는 가요성 배선 기판(152)의 관통홀(155)내로 삽입된다. 각 땜납 범프(46A)는 관통홀(155)내에 대응 상호연결부(154)의 일단의 하면에 연결된다. 봉합막(159)은 반도체 블럭(151) 주위에 가요성 배선기판(152)의 하면상에 몰딩 또는 프린팅에 의하여 형성되어 봉합막(159)의 하면은 반도체 블럭(151) 등의 실리콘 기판(24)의 하면과 동일 평면을 이룬다.
열발산 금속판(161)은 반도체 블럭(151) 등의 실리콘 기판(24)의 하면과 봉합막(159)의 하면에 접착층(160)을 통해 부착된다. 땜납볼(158)은 가요성 배선기판(152)의 개구(157)를 통해 노출된 각 상호연결부(154)의 타단상에 형성된다. 따라서, 도 65에 도시된 반도체 장치가 얻어진다.
(제 2 실시예의 제 12 변형예)
도 66은 본 발명의 제 2 실시예의 제 12 변형예에 따른 반도체 장치를 도시한 단면도이다. 이러한 반도체 장치는 땜납볼(46)이 배열되지 않지만 가요성 배선기판(171)이 대신 채택된다는 점에서 도 59에 도시된 반도체 장치와 크게 다르다.
가요성 배선기판(171)상에서, 상호연결부(173)는 막기판(172)의 일면상에 형성된다. 보호막(174)은 상호연결부(173)의 양단으로부터 연결 단자(173a)(다른 연결 단자(173a)는 미도시)를 제외하고 막기판(172)의 일면상에 형성된다. 복수의 연결 단자(175)는 제 3 상부 절연막(44)의 상면의 일단에 형성되고, 소정의 제 2 상부 재배선(43)의 연결 패드에 연결된다. 가요성 배선기판(171)의 하나의 연결 단자(173a)는 이등방 전도성 접착제 또는 땜납(미도시)을 통해 연결 단자(175)에 연결된다.
연결 패드(176)는 잔류 제 2 상부 재배선(43)의 연결 패드상에 형성된다. 캐퍼시터 또는 저항으로 형성된 칩부품(177)과 CSP형 반도체 구성체(178)는 연결 패드(176)상에 실장된다. 이러한 경우에, 반도체 구성체(178)는 반도체 구성체(23)와 동일한 구조를 갖는다. 반도체 구성체(178)의 기둥상 전극(179)의 하면은 땜납(미 도시)을 통해 연결 패드(176)의 상면에 연결된다.
(제 2 실시예의 제 13 변형예)
도 67은 본 발명의 제 2 실시예의 제 13 변형예에 따른 반도체 장치를 도시한 단면도이다. 반도체 장치에서, 기판(21)이 도 59에 도시된 반도체 장치로부터 제거된 반도체 블럭(181)과 기판(21)과 접착층(22)이 도 60에 도시된 반도체 장치로부터 어떠한 땜납볼(46)을 형성하지 않고 제거된 반도체 블럭(182)은 접착층(22)을 통해 서로 부착된다. 이러한 경우에, 단지 복수의 반도체칩(113)이 상부 반도체 블럭(182)상에 실장된다.
반도체 블럭(181 및 182)은, 도 66에 도시된 바와 같이, 예를 들어 서로 가요성 배선기판(171)을 통해 연결된다. 보다 상세하게, 복수의 연결 단자(175)는 상부 반도체 블럭(182)의 제 3 상부 절연막(44)의 상면의 일단에 형성되고, 소정의 제 2 상부 재배선(43A)의 연결 패드에 연결된다. 가요성 배선기판(171)의 하나의 연결 단자(173a)는 이등방 전도성 접착제 또는 땜납(미도시)을 통해 연결 단자(175)에 연결된다.
연결 단자는 하부 반도체 블럭(181)의 제 3 상부 절연막(44)의 하면의 일단에 소정의 제 2 상부 재배선(43B)으로부터 형성된다. 가요성 배선기판(171)의 다른 연결 단자(173b)는 이등방 전도성 접착제(또는 땜납)(183)을 통해 소정의 제 2 상부 재배선(43B)으로부터 형성된 연결 단자에 연결된다.
(제 2 실시예의 제 14 변형예)
도 68은 본 발명의 제 2 실시예의 제 14 변형예에 따른 반도체 장치를 도시 하는 단면도이다. 이러한 반도체 장치는 가요성 배선기판(171)이 더 길게 만들어지고 접착층(201)을 통해 하부 반도체 블럭(181)의 제 3 상부 절연막(44)의 하면에 연결된다는 점에서 도 67에 도시된 반도체 장치와 크게 다르다.
이러한 경우에, 땜납볼(46)은 접착층(201), 보호막(174), 및 막기판(172)에 형성된 개구(202)를 통해 막기판(172)의 외측으로 돌출한다. 가요성 배선기판(171)의 다른 연결 단자(173b)는, 접착층(201)과 보호막(174)내에 형성된 개구(203)내에 배열된 땜납 소자(204)를 통해, 다른 반도체 블럭(181)의 양단에서 소정의 제 2 상부 재배선(43B)으로부터 형성된 연결 단자에 연결된다.
(제 3 실시예)
도 69는 본 발명의 제 3 실시예에 따른 반도체 장치를 도시한 단면도이다. 그 반도체 장치는 실리콘, 유리, 세라믹, 수지, 금속 등으로 제조된 평면 사각 기판(21)을 포함한다. 접착층(22)은 접착제, 가압 감지 접착판, 양면 접착 테이프 등으로부터 기판(21) 상면상에 형성된다. 기판(21)보다 크기상으로 약간 더 작은 평면 사각 반도체 구성체(223)의 하면은 접착층(22)의 상부 중앙면에 부착된다.
반도체 구성체(223)는 실리콘 기판(24), 실리콘 기판(24)의 상면상의 경계에 형성되는 복수의 연결 패드(25), 산화 실리콘 등으로 만들어지고 실리콘 기판(24)의 상면상에 형성되며 연결 패드(25)의 중앙부를 노출하기 위하여 개구(28)를 갖는 절연막(26), 감광성 또는 비-감광성 폴리이미드 등으로 제조된 보호막(27), 및 보호막(27)의 상면상에 소정의 위치에 보호막(27)내의 개구(28)를 통해 노출된 연결 패드(25)의 상면으로부터 형성된 재배선(31)을 포함한다. 각 재배선(31)은 하부 금 속층(31a)과 하부 금속층(31a)상에 형성된 상부 금속층(31b)의 층형성된 구조를 갖는다.
도 69에서, 단지 하부 금속층(31a)이 도시적 편의를 위하여 보호막(27)의 개구(28)내에 형성된다. 실질적으로, 상부 금속층(31b)도 형성된다.
에폭시 봉합막(절연막)(36)은 반도체 구성체(223)의 재배선(31)을 포함하는 보호막(27)의 상면과 반도체 구성체(223)의 주위에 접착층(22)의 상면상에 형성된다. 개구(38)는 재배선(31)의 패드에 대응하는 봉합막(36)의 부분에 형성된다. 상부 하지 금속층(43a)은 봉합막(36)의 상면상에 소정의 위히에 개구(38)를 통해 노출된 재배선(31)의 패드의 상면으로부터 형성된다. 상부 금속층(43b)은 상부 하지 금속층(43a)의 완전한 상면상에 형성된다. 상부 하지 금속층(43a)과 상부 금속층(43b)은 재배선(43)을 형성한다.
땜납 저항 등으로 제조된 절연막(44)은 상부 재배선(43)을 포함하는 봉합막(36)의 완전한 상면상에 형성된다. 개구(45)는 상부 재배선(43)의 연결 패드(43c)에 대응하는 절연막(44)의 부분에 형성된다. 땜납볼(46)은 개구 내와 위에 형성되고, 상부 재배선(43)의 연결 패드(43c)에 연결된다. 땜납볼(46)은 절연막(44)상에 매트릭스로 배열된다.
기판(21)은 실리콘 기판(24)상의 연결 패드(25)의 수가 증가함에 따라 땜납볼(46)의 배열영역을 반도체 구성체(223)의 크기보다 약간 더 크게 설정하고 연결 패드(25) 보다 연결 패드(43c)의 크기 및 배열 간격을 더 크게 설정하기 위하여 반도체 구성체(223)보다 크기상으로 약간 더 크다.
매트릭스로 배열되는 상부 재배선(43)의 연결 패드(43c)는 반도체 구성체(223)에 대응하는 영역내에서만 아니라, 반도체 구성체(223) 주위에 봉합막(36)에 대응하는 영역내에 배열된다. 매트릭스로 배열되는 땜납볼(46)중에서, 적어도 최외각 땜납볼(46)은 반도체 구성체(223)의 주위에 배열된다.
반도체 장치 제조방법의 실시예가 설명될 것이다. 도 70에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 도 2 내지 도 4에 도시된 단계에 의하여, 알루미늄 연결 패드(25), 산화 실리콘 절연막(26), 및 감광성 폴리이미드 보호막(27)은 웨이퍼 상태로 실리콘 기판(24)상에 형성된다. 각각이 하부 금속층(31a)과 상부 금속층(31b)을 적층함으로서 구성되는 재배선(31)은 보호막(27)상에 형성된다. 도 3에 도시된 도금 저항막(51)은 박리되고, 하부 금속층(31a)의 불필요한 부분은 상부 금속층(31b)을 마스크로서 사용함으로서 식각된다.
결과적인 구조물은 도 70에 도시된 바와 같이 복수의 반도체 구성체(223)로 다이싱된다.
도 71에 도시된 바와 같이, 접착층(22)이 도 69에 도시된 복수의 기판(21)을 형성할 수 있는 기판(21)의 완전한 상면상에 형성된 구조가 준비된다. 반도체 구성체(223)의 실리콘 기판(24)의 하면은 접착층(22)의 상면상에 소정의 위치에 부착된다.
도 72에 도시된 바와 같이, 에폭시 수지 봉합막(36)은 프린팅, 몰딩 등에 의하여 복수의 반도체 구성체(223)를 포함하는 접착층(22)의 완전한 상면상에 형성되어 봉합막(36)의 두께가 반도체 구성체(223)의 높이 보다 약간 더 크게 된다. 이러 한 상태에서, 반도체 구성체(223)의 상면은 봉합막(36)으로 덮인다. 필요하다면, 봉합막(36)의 상면은 적절하게 연마되고 평탄화된다. 개구(38)는 포토리소그래피 또는 CO2 레이저 조사에 의하여 재배선(31)의 패드에 대응하는 봉합막(36)의 위치에 형성된다.
도 73에 도시된 바와 같이, 상부 하지 금속층(43a)은 개구(38)를 통해 노출된 재배선(31)의 패드를 포함하는 봉합막(36)의 완전한 상면상에 구리의 무전해 도금에 의하여 형성된다. 도금 저항막(57)은 상부 하지 금속층(43a)의 상면상에 패턴화된다. 이러한 경우에, 개구(58)는 상부 재배선(43)의 형성 영역에 대응하는 위치에 도금 저항막(57)내에 형성된다. 구리는 상부 하지 금속층(43a)을 도금 전류 경로로서 사용하여 전해도금되고, 도금 저항막(57)의 개구(58)내에 상부 하지 금속층(43a)의 상면상에 상부 금속층(43b)을 형성한다.
도금 저항막(57)이 박리되고, 상부 하지 금속층(43a)의 불필요한 부분은 상부 금속층(43b)을 마스크로서 사용하여 식각된다. 도 74에 도시된 바와 같이, 상부 하지 금속층(43a)은 단지 상부 금속층(43b) 아래의 부분만이 잔류한다.
도 75에 도시된 바와 같이, 땜납 저항 절연막(44)은 상부 재배선(43)을 포함하는 봉합막(36)의 완전한 상면상에 패턴화된다. 개구(45)는 상부 재배선(43)의 연결 패드(43c)에 대응하는 절연막(44)의 부분에 형성된다. 땜납볼(46)은 개구(45) 내와 위에 형성되고, 상부 재배선(43)의 연결 패드(43c)에 연결된다.
도 76에 도시된 바와 같이, 절연막(44), 봉합막(36), 접착층(22), 및 기판(21)은 인접 반도체 구성체(223)의 사이에서 절단되어 도 69에 도시된 복수의 반도체 장치를 얻는다.
이러한 방식으로 얻어진 반도체 장치에서, 반도체 구성체(223)의 재배선(31)에 연결되는 상부 하지 금속층(43a)과 상부 금속층(43b)은 무전해 도금(또는 스퍼터링)과 전해도금에 의하여 형성된다. 반도체 구성체(223)의 재배선(31)과 상부 재배선(43)은 결합없이 전기적으로 연결될 수 있다.
상부 재배선(43)은 반도체 구성체(223)의 재배선(31)의 패드에 도금에 의하여 직접적으로 결합된다. 상부 절연막(44)의 개구(38)는 개구(38)가 10㎛ × 10㎛를 갖는 사각 면적이거나 동일한 원형 면적을 갖는 정도로 충분히 강하다.
대조적으로, 도 84에 도시된 전형적인 반도체칩에서, 범프 전극(3)의 직경은 대략 100 내지 150㎛이다(피치는 일반적으로 두배임). 범프 전극과 재배선을 결합하는 전형적인 방법과 비교하여, 재배선(31)의 패드 크기가 더 작다. 그리하여, 재배선(31)의 패드에 연결되는 연결 패드(43c)의 크기 및 배열 간격은 크게 감소될 수 있고, 공정은 효율적이 될 수 있다.
연결 패드(43c)의 크기와 배열 간격이 감소될 수 있기 때문에, 상부 재배선을 갖는 본 발명의 반도체 장치는 또한 크기가 작아질 수 있다. 상기한 제조방법에서, 반도체 구성체(223)는 배열되고 기판(21)의 접착층(22)상에 소정의 위치에 부착된다. 봉합막(36), 상부 하지 금속층(43a), 상부 재배선(43), 절연막(44), 및 땜납볼(46)은 복수의 반도체 구성체(223)를 위하여 동시에 형성된다. 결과적인 구조물은 복수의 반도체 장치로 절단되고, 이는 제조공정을 단순화할 수 있다.
복수의 반도체 구성체(223)는 기판(21)과 함께 전달될 수 있고, 제조공정은 또한 단순화될 수 있다. 만약 기판(21)의 외측 크기가 일정하게 설정된다면, 전달 시스템은 제조되는 반도체 장치의 외측 크기와 무관하게 전달 시스템이 할당될 수 있다.
도 69에 도시된 반도체 장치에서, 보호막(27), 봉합막(36), 및 절연막(44)은 실리콘 기판(24)상에 적층된다. 3개의 수지층은 실리콘 기판(24)과 회로기판의 사이에 열팽창 계수의 차이에 의하여 야기되는 응력을 감소시킬 수 있다.
도 69에 도시된 반도체 장치의 제조방법으로서, 도 19 및 20에 도시된 다른 기판(60)을 사용하는 제 1 실시예의 방법이 적용될 수 있다.
제 3 실시예의 다른 반도체 장치 제조방법으로서, 도 21 및 22에 도시된 제 1 실시예의 방법이 또한 적용될 수 있다.
(제 3 실시예의 제 1 변형예)
도 71에 도시된 제조 단계에서, 접착층(22)은 반도체 구성체(223)의 실리콘 기판(24)의 하면상에 형성되고, 기판(21)의 상면상의 소정의 위치에 부착된다. 이러한 경우에, 반도체 장치는 도 77에 도시된 본 발명의 제 3 실시예의 제 1 변형예로서 얻어질 수 있다.
그 반도체 장치에서, 실리콘 기판(24)의 하면은 접착층(22)을 통해 기판(21)의 상면에 부착된다. 실리콘 기판(24) 등의 측면은 봉합막(36)을 통해 기판(21)의 상면에 연결된다. 기판(21)에 반도체 구성체(223)의 결합 강도는 어느 정도 증가될 수 있다.
(제 3 실시예의 제 2 변형예)
도 78은 본 발명의 제 3 실시예의 제 2 변형예에 따른 반도체 장치를 도시한 단면도이다. 이러한 반도체 장치는 기판(21)과 접착층(22)이 없다는 점에서 도 69에 도시된 반도체 장치와 다르다.
제 3 실시예에 따른 반도체 장치의 제조에 있어서, 기판(21)은 접착층(22)으로부터 박리되거나, 또는 도 75에 도시된 바와 같이, 땜납볼(46)이 형성된 후 기판(21)과 접착층(22)이 연마, 식각 등에 의하여 제거된다. 절연막(44)과 봉합막(36)은 인접 반도체 구성체(223) 사이에서 절단되어, 도 78에 도시된 복수의 반도체 장치를 얻는다. 그 반도체 장치는 어떠한 기판(21)과 접착층(22)을 포함하지 않고, 종단면상으로 더 낮게 제조될 수 있다.
(제 3 실시예의 제 3 변형예)
도 75에서, 기판(21)과 접착층(22)은 제거되고, 실리콘 기판(24)과 봉합막(36)의 하면이 적절하게 연마된다. 절연막(44)과 봉합막(36)은 인접 반도체 구성체(223) 사이에서 절단되어, 본 발명의 제 3 실시예의 제 3 변형예에 따른 도 79에 도시된 복수의 반도체 장치를 얻는다. 그 반도체 장치는 종단면상으로 더 낮게 만들어 질 수 있다.
땜납볼(46)이 형성되기 이전에, 기판(21)과 접착층(22)은 연마, 식각 등에 의하여 제거될 수 있다. (필요하다면, 실리콘 기판(24)과 봉합막(36)의 하면은 적절하게 연마된다.) 땜납볼(46)이 형성될 수 있고, 절연막(44)과 봉합막(36)은 인접 반도체 구성체(223) 사이에 절단될 수 있다.
(제 3 실시예의 제 4 변형예)
도 80은 본 발명의 제 3 실시예의 제 4 변형예에 다른 반도체 장치를 도시하는 단면도이다. 이러한 반도체 장치는 열발산 금속층(61)이 접착층(22)의 하면에 부착된다는 점에서 도 69에 도시된 반도체 장치와 다르다. 금속층(61)은 예를 들어 두께상으로 수십 ㎛의 동박으로 제조된다.
(제 3 실시예의 제 5 변형예)
도 69에 도시된 경우에, 그 구조는 인접 반도체 구성체(223)의 사이에서 절단된다. 본 발명은 여기에 국한되지 않고, 그 구조는 2개 또는 그 이상의 반도체 구성체(223)의 세트로 절단될 수 있다. 예를 들어, 도 81에 도시된 본 발명의 제 3 실시예의 제 5 변형예로서, 그 구조는 3개의 반도체 구성체(223)로 절단되어 다중칩 모듈 반도체 장치를 얻을 수 있다. 3개의 반도체 구성체(223)의 세트는 동일한 유형이거나 다른 유형일 수 있다.
(제 3 실시예의 제 6 변형예)
도 82는 본 발명의 제 3 실시예의 제 6 변형예에 따른 반도체 장치를 도시한 단면도이다. 이러한 반도체 장치는 반도체 구성체(223)내에서 감광성 폴리이미드 등으로 제조된 상부 보호막(262)이 재배선(31)을 포함하는 보호막(27)의 상면상에 형성되고, 개구(263)가 재배선(31)의 패드에 대응하는 상부 보호막(262)의 부분에 형성된다는 점에서 도 69에 도시된 반도체 장치와 다르다.
(제 3 실시예의 제 7 변형예)
도 83은 본 발명의 제 3 실시예의 제 7 변형예에 따른 반도체 장치를 도시한 단면도이다. 이러한 반도체 장치는 사각 프레임형 매립 소자(34)가 반도체 구성체(223) 주위에 접착층(22)의 상면상에 형성된다는 점에서 도 69에 도시된 반도체 장치와 다르다.
이러한 경우에, 매립 소자(34)의 두께는 실리콘 기판(24)의 두께, 절연막(26)의 두께를 포함한 두께, 보호막(27)의 두께를 포함한 두께, 또는 재배선(31)의 두께를 포함한 두께와 동일할 수 있다. 매립 소자(34)의 상면은 그러므로 봉합막(36)으로 덮인다. 봉합막(36)은 반도체 구성체(223)과 매립 소자(34)의 사이에 채워진다.
(다른 실시예)
제 1 내지 제 3 실시예의 각각에서, 다른 실시예의 변형예가 적용될 수 있고, 그 실시예의 변형예나 다른 실시예의 변형예가 적절하게 결합될 수 있다.
본 발명은, 볼 격자 배열(BGA)과 같은 반도체 장치내에서, 칩-사이즈 반도체 패키지로 구성된 반도체 장치에 사용될 수 있다.

Claims (38)

  1. 일면과 상기 일면과 마주보는 타면, 및 상기 일면과 타면 사이에 복수의 둘레측면들을 갖고, 상기 일면상에 형성된 집적 회로 소자를 갖는 반도체 기판(24)과, 상기 일면상에 배열되고 집적 회로 소자에 연결되는 복수의 연결 패드(25)와, 상기 반도체 기판(24)의 상기 일면을 덮도록 형성되고 상기 연결 패드(25)를 노출하기 위한 개구(28)를 갖는 보호층(27)과, 상기 연결 패드(25)에 연결되고, 상기 보호층(27)상에 배열되며 패드를 갖는 복수의 재배선들(31)과, 상기 재배선들(31)의 패드를 제외하고 상기 보호층(27)과 상기 재배선들(31)을 덮는 봉합막(33)을 포함하며, 상기 봉합막으로 형성된 상면을 갖는 반도체 구성체(23);
    상기 반도체 구성체(23)의 복수의 둘레측면들 중 적어도 하나를 덮고, 상기 반도체 구성체(23)의 상기 상면과 대체로 동일면상에 위치하는 상면을 갖는 봉합 소자(34 또는 36);
    상기 반도체 구성체(23)의 상기 상면과 상기 봉합소자(34 또는 36)를 뒤덮는 상부 절연층(37); 및
    상기 상부 절연층(37)에 각각 형성되고, 상기 패드 및 상기 봉합 소자(34 또는 36)에 대응하는 영역에 배치된 외부 연결 패드와 전기적으로 연결되는 일단을 갖는 상부 재배선(43)들을 포함하는 반도체 장치.
  2. 제 1항에 있어서, 상기 봉합 소자(34 또는 36)는 상기 반도체 구성체(23)의 모든 둘레측면들을 덮는 반도체 장치.
  3. 제 1항에 있어서, 무기 물질로 구성된 절연층(26)이 상기 반도체 기판(24)과 상기 반도체 구성체(23)의 보호층(27) 사이에 형성된 반도체 장치.
  4. 제 1항에 있어서, 상기 봉합 소자(34 또는 36)의 하면과 상기 반도체 구성체(23)는 서로 동일면인 반도체 장치.
  5. 제 1항에 있어서, 상기 반도체 구성체(23)는 상기 재배선들(31)의 패드상에 형성된 기둥상 전극(32)을 갖는 반도체 장치.
  6. 제 1항에 있어서, 상기 반도체 구성체(23)와 상기 봉합 소자(34 또는 36)를 지지하는 베이스 소자(21)를 더 포함하는 반도체 장치.
  7. 제 6항에 있어서, 상기 베이스 소자(21)는 열발산 물질로 구성된 반도체 장치.
  8. 제 6항에 있어서, 상기 베이스 소자(21)에 상기 반도체 구성체(23)를 고정시키는 절연층(22)을 더 포함하는 반도체 장치.
  9. 제 1항에 있어서, 상기 봉합 소자(34 또는 36)는 매립 소자(34)를 포함하는 반도체 장치.
  10. 제 9항에 있어서, 상기 매립 소자(34)는 대체적으로 상기 반도체 구성체(23)의 두께와 동일한 두께를 갖는 반도체 장치.
  11. 제 10항에 있어서, 절연 물질(36)이 상기 매립 소자(34)와 상기 반도체 구성체(23)의 사이에 채워진 반도체 장치.
  12. 제 1항에 있어서, 상기 반도체 구성체(23)의 상기 재배선들(31)과 상기 상부 재배선들(43)을 연결하는 매개층 재배선들(39), 및 상기 매개층 재배선들(39)을 덮는 매개층 유전층(41)은 상기 상부 재배선들(43)과 상기 반도체 구성체(23)의 사이에 배열된 반도체 장치.
  13. 제 1항에 있어서, 최상부 절연층(44)이 상부 재배선들(43)의 외부 연결 패드를 제외한 상기 상부 재배선들(43)을 포함하는 유전체층(41)의 상면에 배열된 반도체 장치.
  14. 제 13항에 있어서, 돌출 연결 단자(46)가 상기 상부 재배선들(43)의 외부 연결 패드상에 배열된 반도체 장치.
  15. 제 14항에 있어서, 상기 돌출 연결 단자(46)는 땜납볼을 포함하는 반도체 장치.
  16. 제 13항에 있어서, 상기 외부 연결 패드에 전기적으로 연결된 전기 부품(113, 114)이 상기 최상부 절연층(44)상에 배열된 반도체 장치.
  17. 제 13항에 있어서, 연결 핀(117)이 상기 외부 연결 패드상에 배열된 반도체 장치.
  18. 제 1항에 있어서, 상기 상부 재배선들(43)에 전기적으로 연결되고, 상기 봉합 소자(34 또는 36)의 타면으로 상기 봉합 소자(34 또는 36)를 통해 연장하는 전기 연결 소자(79b, 79c, 84)를 더 포함하는 반도체 장치.
  19. 제 18항에 있어서, 상기 반도체 구성체(23)의 타면상에 배열되고 상기 전기 연결 소자(84)에 연결되는 재배선들(87)을 더 포함하는 반도체 장치.
  20. 반도체 기판(24), 상기 반도체 기판(24)상에 형성된 집적회로소자, 상기 반도체 기판(24)상에 배열되며 상기 집적회로소자에 연결되는 복수의 연결패드들, 상기 반도체 기판(24)을 뒤덮도록 형성되며 상기 연결패드들을 노출시키는 개구들(28)을 갖는 보호층(27), 패드를 가지며 상기 보호층(27)상에 배열된 복수의 재배선들(31), 및 상기 재배선들(31)의 패드들을 제외하고 상기 재배선들(31)과 상기 보호층(27)을 뒤덮는 봉합막(33)을 각각 포함하며, 서로 이격되도록 상기 봉합막으로 형성된 상면을 갖는 복수의 반도체 구성체(23)를 기판(21)상에 배열하는 단계;
    절연층(34 또는 36)의 상면이 상기 복수의 반도체 구성체(23)의 상면과 대체적으로 동일면상이 되도록 상기 절연층(34 또는 36)을 상기 기판(21)상의 복수의 반도체 구성체(23)사이에 형성하는 단계;
    상기 재배선들(31)의 패드를 제외하고 상기 절연층(34 또는 36)과 상기 반도체 구성체(23)상에 상부 절연층(37)을 형성하는 단계;
    상기 반도체 구성체(23) 사이에 형성된 상기 상부 절연층(37)상에 상기 상부 재배선들(43)중 적어도 하나의 재배선의 연결패드를 배열시키기 위하여, 상기 절연층(37)의 상면상에, 연결 패드를 갖고 상기 복수의 반도체 구성체(23) 중 하나의 반도체 구성체의 대응 패드에 연결되는 상부 재배선들(43)을 형성하는 단계; 및
    상기 상부 재배선들(43) 중 적어도 하나의 재배선의 상기 연결 패드가 상기 반도체 구성체(23)의 외측영역내에 상기 절연층(36)상에 형성되는 적어도 하나의 반도체 구성체(23)를 각각 갖는 복수의 반도체 장치를 얻기 위하여, 상기 반도체 구성체(23) 사이의 상기 절연층(34 또는 36)을 절단하는 단계를 포함하는 반도체 장치 제조방법.
  21. 제 20항에 있어서, 상기 절연층(36)을 절단하는 단계에서, 상기 절연층(36)은 복수의 반도체 구성체(23)를 포함하도록 절단되는 반도체 장치 제조방법.
  22. 제 20항에 있어서, 상기 반도체 구성체(23)를 서로 떨어져서 배치하도록 하기 위하여 상기 기판(21)상에 상기 반도체 구성체(23)를 배열하는 단계는 상기 반도체 구성체(23) 사이에 매립 소자(34)를 배열하는 단계를 포함하는 반도체 장치 제조방법.
  23. 제 20항에 있어서, 상기 상부 재배선들(43)의 상기 연결패드를 제외한 상기 상부 재배선들(43)상에 최상부 절연층(44)을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  24. 제 23항에 있어서, 상기 상부 재배선들(43)의 연결패드상에 돌출 연결 단자(46)를 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  25. 제 24항에 있어서, 상기 돌출 연결 단자(46)의 각각은 땜납볼을 포함하는 반도체 장치 제조방법.
  26. 제 20항에 있어서, 상기 절연층(37)을 절단하고 또한 상기 기판(21)을 절단하는 단계를 더 포함하는 반도체 장치 제조방법.
  27. 제 26항에 있어서, 상기 기판(21)을 절단하는 단계 이전에 상기 기판(21) 아래에 다른 기판(60)을 배열하는 단계와 상기 기판(21)을 절단하는 단계 이후에 상기 다른 기판(60)을 제거하는 단계를 더 포함하는 반도체 장치 제조방법.
  28. 제 20항에 있어서, 상기 반도체 구성체(23)를 서로 떨어져서 배치하도록 상기 기판(21)상에 상기 반도체 구성체(23)를 배열하는 단계는 상기 반도체 구성체(23) 사이에 매립 소자(34)를 배열하는 단계를 포함하고, 상기 반도체 구성체(23) 사이에 상기 절연층(36)을 절단하는 단계는 상기 매립 소자(34)를 절단하는 단계를 포함하는 반도체 장치 제조방법.
  29. 제 28항에 있어서, 상기 반도체 구성체(23) 사이에 상기 절연층(34 또는 36)을 절단하는 단계는 상기 기판(21)을 절단하는 단계를 포함하는 반도체 장치 제조방법.
  30. 제 20항에 있어서, 상기 반도체 구성체(23) 사이에 상기 절연층을 절단하는 단계 이전에 상기 기판(21)을 제거하는 단계를 더 포함하는 반도체 장치 제조방법.
  31. 제 30항에 있어서, 상기 기판(21)을 제거하는 단계에 이어서 상기 반도체 구성체(24)를 얇게 하는 단계를 더 포함하는 반도체 장치 제조방법.
  32. 제 20항에 있어서, 상기 각각의 반도체 구성체(23)들은 재배선(31)의 패드상에 형성된 기둥상 전극(32)을 더 포함하는 반도체 장치 제조방법.
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