KR20010061886A - 적층 칩 패키지 - Google Patents

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Abstract

본 발명은 복수의 반도체 칩이 리드프레임에 실장되어 전기적으로 연결됨으로써 단일 패키지로 구성되는 적층 칩 패키지에 관한 것으로서, 칩 실장 영역과 리드를 갖는 리드프레임과, 상기 리드프레임의 칩 실장 영역에 실장되며 복수의 본딩패드가 형성된 적어도 2개 이상의 반도체 칩, 상기 본딩패드와 상기 리드를 전기적으로 연결시키는 본딩 와이어, 및 상기 반도체 칩과 상기 본딩 와이어 및 그 접합 부위를 봉지하는 패키지 몸체를 구비하는 적층 칩 패키지에 있어서, 상기 반도체 칩들은 상기 본딩패드가 활성면의 일측 가장자리에 형성되어 있으며, 상기 반도체 칩들이 상기 본딩패드가 개방되도록 서로 빗겨 부착되어 적층된 형태를 가지며 상기 리드프레임의 칩 실장 영역에 실장되어 있는 것을 특징으로 한다. 이에 따르면, 2개 이상의 반도체 칩이 적층 형태로 구성될 수 있기 때문에 보다 대용량으로 고밀도 실장이 가능하며, 이는 동일한 크기의 반도체 칩들로도 구현이 가능하다.

Description

적층 칩 패키지{Stack chip package}
본 발명은 반도체 칩 패키지에 관한 것으로서, 더욱 상세하게는 복수의 반도체 칩이 리드프레임에 실장되어 전기적으로 연결됨으로써 단일 패키지로 구성되는적층 칩 패키지에 관한 것이다.
최근의 반도체 산업 발전 그리고 사용자의 요구에 따라 전자 기기는 더욱 더 소형화 및 경량화가 요구되고 있다. 이에 주로 적용되는 기술중의 하나가 복수의 반도체 칩을 리드프레임에 탑재하여 하나의 패키지로 구성하는 멀티 칩 패키징(multi chip packaging) 기술이다.
멀티 칩 패키징(multi-chip packaging) 기술은 특히 소형화와 경량화가 요구되는 휴대용 전화기 등에서 실장면적의 축소와 경량화를 위해 많이 적용되고 있다. 예를 들어, 메모리 기능을 수행하는 플래시 메모리(flash memory) 소자와 에스램(SRAM; Synchronous RAM) 소자를 하나의 TSOP(Thin Small Outline Package)로 구성하면 각각의 반도체 소자를 내재하는 단위 반도체 칩 패키지 두 개를 이용하는 것보다 크기나 무게 및 실장면적에서 소형화와 경량화에 유리하다.
일반적으로 두 개의 반도체 소자를 하나의 패키지 내에 구성하는 방법에는 두 개의 반도체 소자를 적층시키는 방법과 병렬로 배열시키는 방법이 있다. 전자의 경우 반도체 소자를 적층시키는 구조이므로 공정이 복잡하고 한정된 두께에서 안정된 공정을 확보하기 어려운 단점이 있고, 후자의 경우 평면상에 두 개의 반도체 칩을 배열시키는 구조이므로 크기 감소에 의한 소형화의 장점을 얻기가 어렵다. 보통 소형화와 경량화가 필요한 패키지에 적용되는 형태로서 반도체 소자를 적층시키는 형태가 많이 사용된다. 이와 같은 멀티 칩 패키징 기술이 적용된 형태의 반도체 칩 패키지를 적층 칩 패키지라 하며 그 예를 소개하면 다음과 같다.
도 1은 종래 기술에 따른 적층 칩 패키지의 일 예를 나타낸 단면도이다.
도 1을 참조하면, 이 적층 칩 패키지(100)는 제 1반도체 칩(111)이 다이패드(121b)의 상면에 부착되어 있고, 그 제 1반도체 칩(111)의 상면에 다시 제 2반도체 칩(113)이 부착되어 있으며, 제 1반도체 칩(111)의 본딩패드(112)와 제 2반도체 칩(113)의 본딩패드(114)가 다이패드(121b)와 소정의 간격으로 이격되어 있는 리드(121a)의 내측 말단부에 본딩 와이어(125)로 와이어 본딩(wire bonding)되어 전기적인 연결을 이루고 있고, 외부환경으로부터의 보호를 위하여 에폭시 성형 수지(Epoxy Molding Compound)와 같은 플라스틱 봉지재로 패키지 몸체(127)가 형성되어 있는 구조이다. 여기서, 제 1반도체 칩(111)과 제 2반도체 칩(113)은 모두 본딩패드(112,114)가 형성되어 있지 않은 밑면이 부착에 이용된다. 이때 부착에 이용되는 접착수단(119)으로는 비전도성의 에폭시계 접착제가 이용되고 있다.
이와 같은 종래의 적층 칩 패키지는 두 개의 반도체 칩을 내재하는 구조에는 적합하나 두 개 이상의 반도체 칩을 내재하도록 하는 구성에는 와이어 본딩에 대한 어려움이 있다. 특히, 칩 크기가 같을 경우에는 네 개 이상의 반도체 칩을 적층하기가 어려워 적층 칩 패키지 구현이 용이하지 않다.
본 발명의 목적은 용량 및 집적도의 향상을 위하여 두 개 이상의 반도체 칩을 적층 형태로 패키징이 가능한 구조의 적층 칩 패키지를 제공하는 데 있다.
도 1은 종래 기술에 따른 적층 칩 패키지의 일 예를 나타낸 단면도,
도 2a는 본 발명에 따른 적층 칩 패키지의 일 실시예를 나타낸 단면도,
도 2b는 본 발명에 따른 적층 칩 패키지에 사용되는 리드프레임에 반도체 칩이 실장된 상태를 나타낸 평면도,
도 3은 본 발명에 따른 적층 칩 패키지의 다른 실시예를 나타낸 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10; 적층 칩 패키지 11,13,15,17; 반도체 칩
12,14,16,18; 본딩패드 19; 접착제
20; 리드프레임 21a,22a; 리드
21b,22b; 다이패드(die pad) 25; 본딩 와이어(bonding wire)
27; 패키지 몸체
이와 같은 목적을 달성하기 위한 본 발명에 따른 적층 칩 패키지는, 칩 실장 영역과 리드를 갖는 리드프레임과, 상기 리드프레임의 칩 실장 영역에 실장되며 복수의 본딩패드가 형성된 적어도 2개 이상의 반도체 칩, 상기 본딩패드와 상기 리드를 전기적으로 연결시키는 본딩 와이어, 및 상기 반도체 칩과 상기 본딩 와이어 및 그 접합 부위를 봉지하는 패키지 몸체를 구비하는 적층 칩 패키지에 있어서, 상기 반도체 칩들은 상기 본딩패드가 활성면의 일측 가장자리에 형성되어 있으며,상기 반도체 칩들이 상기 본딩패드가 개방되도록 서로 빗겨 부착되어 적층된 형태를 가지며 상기 리드프레임의 칩 실장 영역에 실장되어 있는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명에 따른 적층 칩 패키지를 보다 상세하게 설명하고자 한다.
도 2a는 본 발명에 따른 적층 칩 패키지의 일 실시예를 나타낸 단면도이고, 도 2b는 본 발명에 따른 적층 칩 패키지에 사용되는 리드프레임에 반도체 칩이 실장된 상태를 나타낸 평면도이다.
도 2a와 도 2b를 참조하면, 이 적층 칩 패키지(10)는 내부에 동일한 크기를 갖는 4개의 반도체 칩들(11,13,15,17)이 내장되어 있다. 이때 반도체 칩들은 모두 본딩패드들(12,14,16,18)이 집적회로가 형성된 활성면의 일측 가장자리에 형성되어 있는 형태의 것이다.
제 1반도체 칩(11)의 활성면 반대면인 밑면이 칩 실장 영역으로서의 상부 다이패드(21b)에 부착되어 있고, 제 1반도체 칩(11)의 본딩패드(12)가 개방되도록 제 1반도체 칩(11)의 활성면에 제 2반도체 칩(13)의 밑면이 부착되어 있다. 그리고, 하부 다이패드(22b)에 제 3반도체 칩(15)의 밑면이 부착되어 있고, 그 제 3반도체 칩(15)의 본딩패드(16)가 개방되도록 제 4반도체 칩(17)이 부착되어 있다. 한편,제 2반도체 칩(13)과 제 4반도체 칩(17)은 본딩패드들(14,18)이 개방되도록 활성면이 서로 부착되어 있다.
제 1내지 제 4반도체 칩들(11,13,15,17)은 상부 다이패드(21b)와 하부 다이패드(22b)의 사이에서 빗겨 적층된 형태를 이루고 있다. 따라서, 각 반도체 칩들(11,13,15,17)은 본딩패드들(12,14,16,18)이 상방향으로 개방되어 있다. 이 개방된 본딩패드들(12,14,16,18)과 반도체 칩들(11,13,15,17)로부터 소정의 거리로 이격되어 있는 리드들(21a,22a)이 본딩 와이어(25)로 와이어 본딩되어 있다.
그리고, 반도체 칩들(11,13,15,17)과 본딩 와이어(25) 및 그 접합 부위는 에폭시 성형 수지와 같은 플라스틱 봉지재로 형성된 패키지 몸체(27)로 봉지되어 외부환경으로부터 물리적으로나 화학적으로 보호된다.
이와 같은 적층 칩 패키지는 제 1반도체 칩을 리드프레임의 다이패드에 실장하고 제 2반도체 칩을 실장하여 와이어 본딩하고 이와는 별도로 제 3반도체 칩을 다른 리드프레임의 다이패드에 실장하고 제 4반도체 칩을 실장하여 와이어 본딩한 상태에서, 두 리드 프레임을 부착하고 패키지 몸체를 형성한 후에 리드에 대한 절단 및 절곡 공정을 진행하여 제조될 수 있다.
전술한 실시예에서와 같은 본 발명의 적층 칩 패키지는 반도체 칩들이 빗겨 적층된 형태를 가지고 있어 각각의 본딩패드와 리드의 와이어 본딩이 가능하며, 각각의 반도체 칩들의 크기가 동일하여도 구현이 가능하다. 즉, 반도체 칩들의 적층 가능 범위가 넓어져 4개 이상의 반도체 칩의 적층에도 무리가 없다.
한편, 본 발명의 적층 칩 패키지는 위의 실시예에 한정되지 않고 본 발명의기술적 중심사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 예를 들어, 반도체 칩들이 실장되는 영역으로서 상부 다이패드와 하부 다이패드가 형성된 리드프레임을 사용하고 있으나 다이패드가 존재하지 않고 리드에 바로 실장시키는 형태의 적용도 가능하다. 또한, 다이패드를 중심으로 상하로 반도체 칩들을 적층시키는 형태의 적용도 가능하다. 본 발명의 다른 실시예를 소개하기로 한다.
도 3은 본 발명에 따른 적층 칩 패키지의 다른 실시예를 나타낸 단면도이다.
도 3을 참조하면, 이 적층 칩 패키지(50)는 다이패드(61b)의 상하로 각각 두 개씩의 반도체 칩들(51,53,55,57)이 본딩패드들(52,54,56,58)이 개방되도록 빗겨 적층된 구조로서, 각 반도체 칩들(51,53,55,57)은 활성면의 일측 가장자리에 본딩패드가 형성되어 있는 것이다. 제 1반도체 칩(51)이 다이패드(61b)의 상면에 본딩패드(52)가 상방향을 향하도록 부착되어 있고, 제 2반도체 칩(53)이 본딩패드(54)가 상방향을 향하도록 1반도체 칩(51)의 활성면에 부착되어 있다. 그리고, 제 3반도체 칩(55)이 본딩패드(56)가 하방향을 향하도록 다이패드(61b)의 밑면에 부착되어 있고, 제 4반도체 칩(57)이 본딩패드(58)가 하방향을 향하도록 제 3반도체 칩(55)의 활성면에 부착되어 있다. 각 반도체 칩들(51,53,55,57)의 본딩패드(52,54,56,58)는 리드(61a)와 본딩 와이어(65)로 와이어 본딩되어 있다. 그리고, 반도체 칩들(51,53,55,57)과 본딩 와이어(65) 및 그 접합 부위는 패키지 몸체(67)에 의해 봉지되어 있다.
이와 같은 적층 칩 패키지는 제 1반도체 칩을 다이패드에 부착하고 제 2반도체 칩을 제 1반도체 칩에 부착시킨 후에 제 3반도체 칩을 부착하고 제 4반도체 칩을 제 3반도체 칩에 부착시킨 후 각각의 반도체 칩들과 리드를 와이어 본딩하고 패키지 몸체를 형성한 후 패키지 몸체의 외부로 노출된 리드에 대한 절단 및 절곡 공정으로 제조될 수 있다.
이상과 같은 본 발명에 의한 적층 칩 패키지에 따르면 2개 이상의 반도체 칩이 적층 형태로 구성될 수 있기 때문에 보다 대용량으로 고밀도 실장이 가능하며, 이는 동일한 크기의 반도체 칩들로도 구현이 가능하다.

Claims (3)

  1. 칩 실장 영역과 리드를 갖는 리드프레임과, 상기 리드프레임의 칩 실장 영역에 실장되며 복수의 본딩패드가 형성된 적어도 2개 이상의 반도체 칩, 상기 본딩패드와 상기 리드를 전기적으로 연결시키는 본딩 와이어, 및 상기 반도체 칩과 상기 본딩 와이어 및 그 접합 부위를 봉지하는 패키지 몸체를 구비하는 적층 칩 패키지에 있어서, 상기 반도체 칩들은 상기 본딩패드가 활성면의 일측 가장자리에 형성되어 있으며, 상기 반도체 칩들이 상기 본딩패드가 개방되도록 서로 빗겨 부착되어 적층된 형태를 가지며 상기 리드프레임의 칩 실장 영역에 실장되어 있는 것을 특징으로 하는 적층 칩 패키지.
  2. 제 1항에 있어서, 상기 리드프레임의 칩 실장 영역은 서로 대향하는 상기 리드의 내측 말단의 사이에 형성되어 있는 다이패드이며, 상기 반도체 칩들은 상기 다이패드의 상면과 하면에 부착되어 있는 것을 특징으로 하는 적층 칩 패키지.
  3. 제 1항에 있어서, 상기 리드프레임의 칩 실장 영역은 서로 부착된 반도체 칩들 중에서 가장 상위와 가장 하위에 위치하는 반도체 칩에 부착되는 상부 다이패드와 하부 다이패드인 것을 특징으로 하는 적층 칩 패키지.
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