JPS6370532A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS6370532A
JPS6370532A JP61213854A JP21385486A JPS6370532A JP S6370532 A JPS6370532 A JP S6370532A JP 61213854 A JP61213854 A JP 61213854A JP 21385486 A JP21385486 A JP 21385486A JP S6370532 A JPS6370532 A JP S6370532A
Authority
JP
Japan
Prior art keywords
pellet
resin
pellets
bonding
stage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61213854A
Other languages
English (en)
Inventor
Katsuhiro Tabata
田畑 克弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP61213854A priority Critical patent/JPS6370532A/ja
Publication of JPS6370532A publication Critical patent/JPS6370532A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/49105Connecting at different heights
    • H01L2224/49109Connecting at different heights outside the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494Connecting portions
    • H01L2224/4943Connecting portions the connecting portions being staggered
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/15165Monolayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、詳しくは半導体ペレットの
大型化に伴なうバクケージング技術の改良に関する。
〔従来の技術〕
従来の半導体装置にあっては、実装基体上にマウントす
る半導体ペレット(以下単にペレットとい5)は一つで
ある。例えば、デエアル・イン・ライン(DIL)プラ
スチックパッケージにあっては、多連のリードフレーム
上にペレットをマウントし、ワイヤポンディングした後
に、モールド金星に入れて樹脂でトランスファモールド
し、個別に切断分離する方法がとられるが、切断分離後
の各パッケージ内には−のペレットがマウントされ収納
されている。
なお、半導体パッケージのパッケージング技術について
述べた文献の例としては、1980年1月15日(株)
工業1I4f会発行「IC化実装技術」p135〜15
6があげられる。
〔発明が解決しようとする問題点〕
しかるに、半導体集積回路装置における集積度の増大に
伴ない、ペレットは増々犬型化する傾向にある。ペレッ
トサイズが大きくなっても、それに相応してパッケージ
を大きくすることはできない。すなわち、パッケージに
はMIL規格などの規格があり、また、小型高密度実装
はパッケージ使用者のニーズでもある。
七のため、ペレットサイズの大型化に伴ない、パッケー
ジ強度が劣化する傾向にあり、当該強度をになう、樹脂
封止部の当該樹脂を工夫するなどの対策が施されている
本発明は、かかる技術的背景の下、小型高密度*装を実
現できる技術を提供することを目的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および絡付図面からあきらかになるであ
ろう。
〔問題点を解決するための手段〕
本腰において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
丁なわち、本発明においては、複数のペレットを多段に
マウントするようにした。
〔作 用〕
このように、複数のペレットを多段にマウントすること
により、例えばペレットサイズが2倍となった場合には
、平面的にみて、ペレットが占めるパッケージ内での占
有ia(床面積)が2倍となり、樹脂封止部における樹
脂層厚みが1/2となり、パッケージ強度が低下するが
、本発明では例えば2段にペレットを積層することによ
り、平面的にみたペレットの占有面4積を上記に比して
小さくすることができ、同一パッケージ内において、実
装密度を向上させ、小形高密度実装を笑風できる。
〔実施例〕
次に、本発明を図面に示す実施例に基づいて説明する。
実施例1゜ 第1図は本発明の実施例を示す樹脂封止型半導体装置の
構成断面図で、同図に示すように、リードフレーム(1
)のタブ(2)上に、二段にペレット(3)。
(4)を積み重ねる。当該各ペレット+31 、 (4
1について、それぞれボンディング用ワイヤ(51、(
61により、リードフレーム(1)のリード(7)と、
ワイヤボンディングする。
第1段ペレット(3)や第2段ペレット(4)の取着は
、各種の方法により行なうことができ、例えば、第2段
ペレット(4)を第1段ペレット(3)に貼着するに、
導電性樹脂接着剤を用いて行なうことができる。
その具体例としては、Ag粉を含むエポキシ樹脂系接着
剤ペースト(Agペースト)により行なうことができ、
これら第1段ペレット(3)と第2段ペレット(4)と
の間に導通なとる必要のない場合には、非導電性の樹脂
接着剤などにより貼着するようにしてもよい。また、こ
れらを絶縁するために、第1段ペレット(3)と第2段
ペレット+41との当接面に絶縁層(図示せず)を介在
させてもよい。
第2図には、第1段ペレット(3)のボンデイングパク
ド部(8)とリード(力とのワイヤボンディングおよび
第2段ペレット(41のポンディングパッド部(9)と
リード(7)とのワイヤボンディングを、平面的にかつ
模式的に示しである。
かかるワイヤボンディング後に、当該素子組立品をモー
ルド金型に入れ、エポキシ樹脂やシリコン樹脂などの樹
脂により、トランスファーモールドを行ない、かかる主
要工程を経て、DILのプラスチックパッケージを得る
第3図は当該樹脂封止泣半導体装置の外観図の一例を示
す。
第1図および第3図にて、αQは樹脂封止部である。
実施例2゜ 第4図は本発明の他の実施例を示す半導体装置の構成断
面図である。
セラミック基板aυのキャビティ(13内に、第1段ペ
レット(3)を固着し、さらに、12ft第1段ペレッ
ト(31の上に、第2段ペレット(41を貼着する。
セラミック基板C11lの多段に′m成された導体部α
3゜α荀と、第1段ペレット(3)と第2段ペレット(
41とをそれぞれボンディング用ワイヤ(51、+61
により、ワイヤボンディングする。
当該導体部(13、α4は、セラミック基板(111の
裏面に垂設されたリードピンα9と導通がとられている
セラミック基板(111上には、キャップ傾を取着し、
ハーメチックシールを行なう。
これら実施例において、第1段ペレット(3)および第
2段ペレット(4)は、それぞれ、例えばシリコン単結
晶基板から成り、周知の技術によってこれらペレット(
チップ)内には多数の回路素子が形成され、1つの回路
機能が与えられている。回路素子の具体例は、例えばM
OS)ランジスタから放り、これらの回路素子によって
、例えば論理回路およびメモリの回路機能が形成されて
いる。
リードフレーム(1)は、例えばNi−Fe系合金やC
u系合金により構成され、従来公知のリードフレームを
使用することができる。ボンディング用ワイヤ(51、
(61は、それぞれ例えばA〕線により構成される。
本発明によれば、このように、第1段ペレット(3)の
上に、第2段ペレット(41を積み重ねるようにしたの
で、仮に、このようにベレッ) (31、(41を積み
重ねずに、第1段ペレット(3)のサイズを大きくして
そのままパッケージングしたときには、平面的にみて、
その占有面積が大となり、樹脂封止部αeの当該ペレッ
ト(3)との間隔も狭くならざるを得ず、白該樹脂封止
部α1の強度を劣化させてしま5が、本発明によれば、
同一サイズのパッケージにおいて、平面的にみて、ベレ
ン) +31 、 [41の占有面積(床面積)が上記
に比して小さくなり、したがって小形高密度実装化を実
現できた。
第4図に示すような実施例において、ペレットサイズが
大となり、キャビティQ3余裕がなくなってきた場合に
も非常に有利である。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではな(、その要旨を逸脱しない範囲で種々変更可
能であることは−・5までもない。
例えば、前記実施例ではペレットを二段に積み重ねる例
を示したが、三段以上であってもよい。
また、実装基体の例として、リードフレームやセラミッ
ク基板を示したが、他のものでも差支えなX、′1゜ 以上の説明では主としく本発明者によってなされた発明
をその背景となった利用分野であるDrLプラスチック
パッケージやピングリットアレイセラミックパッケージ
に適用した場合について説明したが、それに限定される
ものではなく、他の各種半導体装置にも適用できる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとうりであ
る。
本発明によれば、ペレットサイズが大型化しても、小形
高密度実装化を実現できた。
【図面の簡単な説明】
第1図は本発明の実施例を示j樹脂封止型半導体装置の
構成断面図。 第2図は本発明の実施例な示す要部説明平面図、第3図
は本発明の実施例を示す樹脂封止屋半導体装置の斜視図
、 第4囚は本発明の他の実施例を示す構成断面図である。 1・・・リードフレーム、2・・・タブ、3・・・ペレ
ット(第1段)、4・・・ペレット(第2段)、5・・
・ボンディング用ワイヤ、6・・・ボンディング用ワイ
ヤ、7・・・リード、8・・・ボンディング用パッド部
、9・・・ボンディング用パッド部、10・・・樹脂封
止部、11・・・セラミック基板、12・・・キャビテ
ィ、13・・・導体部、14・・・導体部、15・・・
リードビン、16・・・キャップ。

Claims (1)

  1. 【特許請求の範囲】 1、実装基体上に複数の半導体ペレットを積層して成る
    ことを特徴とする半導体装置。 2、半導体装置が樹脂封止型半導体装置で、リードフレ
    ーム上に半導体ペレットを二段に積層し、各ペレットと
    前記リードフレームのリードとをボンディング用ワイヤ
    により接続し、樹脂封止を行なって成る、特許請求の範
    囲第1項記載の半導体装置。
JP61213854A 1986-09-12 1986-09-12 半導体装置 Pending JPS6370532A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61213854A JPS6370532A (ja) 1986-09-12 1986-09-12 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61213854A JPS6370532A (ja) 1986-09-12 1986-09-12 半導体装置

Publications (1)

Publication Number Publication Date
JPS6370532A true JPS6370532A (ja) 1988-03-30

Family

ID=16646119

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61213854A Pending JPS6370532A (ja) 1986-09-12 1986-09-12 半導体装置

Country Status (1)

Country Link
JP (1) JPS6370532A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0287635A (ja) * 1988-09-26 1990-03-28 Nec Corp セラミック・パッケージ型半導体装置
US5422435A (en) * 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
US5448121A (en) * 1992-11-30 1995-09-05 Fuji Xerox Co., Ltd. Pneumatic and magnetic bearing type motor
US5710470A (en) * 1991-04-04 1998-01-20 Ebara Corporation Hydrodynamic bearing assembly
US5874793A (en) * 1995-06-02 1999-02-23 Ibiden Co., Ltd. High speed rotor assembly
JP2022174198A (ja) * 2018-03-02 2022-11-22 ローム株式会社 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0287635A (ja) * 1988-09-26 1990-03-28 Nec Corp セラミック・パッケージ型半導体装置
US5710470A (en) * 1991-04-04 1998-01-20 Ebara Corporation Hydrodynamic bearing assembly
US5422435A (en) * 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
US5495398A (en) * 1992-05-22 1996-02-27 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
US5502289A (en) * 1992-05-22 1996-03-26 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
US5448121A (en) * 1992-11-30 1995-09-05 Fuji Xerox Co., Ltd. Pneumatic and magnetic bearing type motor
US5874793A (en) * 1995-06-02 1999-02-23 Ibiden Co., Ltd. High speed rotor assembly
JP2022174198A (ja) * 2018-03-02 2022-11-22 ローム株式会社 半導体装置

Similar Documents

Publication Publication Date Title
US6297547B1 (en) Mounting multiple semiconductor dies in a package
US6175149B1 (en) Mounting multiple semiconductor dies in a package
US6838754B2 (en) Multi-chip package
USRE36613E (en) Multi-chip stacked devices
US7327020B2 (en) Multi-chip package including at least one semiconductor device enclosed therein
US6261865B1 (en) Multi chip semiconductor package and method of construction
US4796078A (en) Peripheral/area wire bonding technique
KR20020072145A (ko) 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
KR20000064450A (ko) 멀티칩디바이스및상하반복공정으로리드를응용하는제조방법
CN1937194A (zh) 制作叠层小片封装的方法
US7642638B2 (en) Inverted lead frame in substrate
US6791166B1 (en) Stackable lead frame package using exposed internal lead traces
KR100391094B1 (ko) 듀얼 다이 패키지와 그 제조 방법
US20050156322A1 (en) Thin semiconductor package including stacked dies
US20020180020A1 (en) Three-dimension multi-chip stack package technology
US6576988B2 (en) Semiconductor package
JPS6370532A (ja) 半導体装置
KR100618541B1 (ko) 다층 반도체 칩 패키지 제작 방법
US6822337B2 (en) Window-type ball grid array semiconductor package
KR20010061886A (ko) 적층 칩 패키지
USRE40061E1 (en) Multi-chip stacked devices
KR100447894B1 (ko) 듀얼 적층패키지 및 그 제조방법
JPH0936300A (ja) 半導体装置およびその製造方法
KR100379092B1 (ko) 반도체패키지 및 그 제조 방법
JP2001291818A (ja) 半導体装置およびその製造方法