KR101432481B1 - 스택 패키지 - Google Patents

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Abstract

본 발명은 집적회로 패키지 및 그 제조방법에 관한 것으로, 본 발명의 집적회로 패키지는 회로패턴을 구비하는 인쇄회로기판과; 상기 회로패턴과 전기적으로 연결되도록 상기 인쇄회로기판 상에 실장되며, 양단부가 일측 방향을 항하도록 구부러진 플렉서블 기판과; 상기 구부러진 플렉서블 기판의 내측에서 서로 대향하는 면들에 계단형태로 적층되며 본딩 와이어에 의해 상기 플렉서블 기판과 전기적으로 연결된 복수의 반도체 칩을 구비하는 제1 및 제2 칩 적층부와; 상기 제1 및 제2 칩 적층부 사이에 형성된 접착층; 및 상기 플렉서블 기판과, 상기 제1 및 제2 칩 적층부를 포함하는 상기 인쇄회로기판의 일면을 밀봉하는 몰딩부를 포함하는 것을 특징으로 한다.

Description

스택 패키지{STACKED PACKAGE}
본 발명은 스택 패키지 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는 복수개의 반도체 칩이 적층된 스택 패키지, 및 이러한 스택 패키지를 제조하는 방법에 관한 것이다.
최근 반도체 산업의 발전과 사용자의 요구에 따라 전자기기는 더욱 소형화 및 경량화되고 있으며 전자기기의 핵심 부품인 패키지 또한 소형화 및 경량화되고 있다. 이와 같은 추세에 따라 개발된 패키지로서 복수의 반도체칩을 수직으로 적층하여 하나의 단위 반도체 칩 패키지로 구현된 스택 패키지가 널리 사용되고 있다.
도 1은 종래의 스택 패키지를 개략적으로 나타낸 단면도이다. 도 1에 도시된 바와 같이, 종래의 스택 패키지는 기판(10), 적층된 다수의 반도체 칩(20, 21), 제1 및 제2 본딩 와이어(30, 31)를 포함한다.
기판(10)상에는 다수의 반도체 칩(20, 21)이 계단형태(cascade)로 적층 부착되어 있고, 각각의 반도체 칩(20)은 제1 본딩 와이어(30)에 의해 기판(10)과 전기적으로 연결되어 있다. 또한, 최상층에 위치하는 반도체 칩(21)은 제2 본딩 와이어(31)에 의해 기판(10)과 전기적으로 연결되어 있다.
그러나 종래의 스택 패키지는 다수의 반도체 칩을 적층하는 고단 스택시 먼저 반도체 칩을 적층한 다음 본딩 와이어를 일괄적으로 형성하기 때문에 상단 본딩 와이어에서 와이어가 한쪽으로 쏠리는 와이어 스위핑(wire sweeping)이 발생한다. 또한, EMC(Epoxy Molding Compound)몰딩시 액상 봉지재의 유동으로 인해서도 와이어 스위핑(wire sweeping)이 자주 발생한다.
이러한 와이어 스위핑은 와이어 쇼트(short), 워페이지(warpage) 등을 초래하며 이로 인해 스택 패키지의 수율이 저하되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 일반적인 목적은 종래 기술에서의 한계와 단점에 의해 발생되는 다양한 문제점을 실질적으로 보완할 수 있는 스택 패키지 및 그 제조방법을 제공하는 것이다.
본 발명의 보다 구체적인 다른 목적은 와이어 스위핑을 초래하지 않으면서 많은 수의 반도체 칩을 적층 할 수 있는 스택 패키지 및 그 제조방법을 제공하는 것이다.
본 발명의 보다 구체적인 다른 목적은 최상단에 적층되는 반도체 칩으로부터 기판까지의 본딩 와이어의 길이를 최소화할 수 있는 스택 패키지 및 그 제조방법을 제공하는 것이다.
이를 위해 본 발명의 일 실시예에 따른 스택 패키지는 서로 대향하는 제1 표면 및 제2 표면과, 상기 제2 표면상에 형성된 본딩핑거와, 상기 제1 표면으로부터 상기 제2 표면까지 관통하도록 형성된 개구부를 구비하는 인쇄회로기판과; 상기 인쇄회로기판의 상기 제1 표면상에 적층되며, 와이어에 의해 상기 본딩핑거와 본딩되어 상기 인쇄회로기판과 전기 접속되는 적어도 하나의 제1 반도체 칩을 구비하는 제1 칩 적층부와; 상기 인쇄회로기판의 상기 제2 표면상에 적층되며, 상기 개구부를 관통하는 와이어에 의해 상기 본딩핑거와 본딩되어 상기 인쇄회로기판과 전기 접속되는 적어도 하나의 제2 반도체 칩을 구비하는 제2 칩 적층부를 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 스택 패키지에서, 상기 제1 반도체 칩은 상면 일측 단부에 제1 본딩패드를 구비하며, 복수 개의 상기 제1 반도체 칩은 상기 제1 본딩패드가 노출되도록 계단형태로 적층될 수 있다.
본 발명의 일 실시예에 따른 스택 패키지에서, 상기 제2 반도체 칩은 상면 일측 단부에 제2 본딩패드를 구비하며, 복수 개의 상기 제2 반도체 칩은 상기 제2 본딩패드가 노출되도록 계단형태로 적층될 수 있다.
본 발명의 일 실시예에 따른 스택 패키지 제조방법은 (a) 서로 대향하는 제1 표면 및 제2 표면을 갖는 인쇄회로기판에 상기 제1 표면으로부터 상기 제2 표면까지 관통하도록 개구부를 형성하는 과정과; (b) 상기 제2 표면에 본딩핑거를 형성하는 과정과; (c) 제1 본딩패드를 구비하는 적어도 하나의 제1 반도체 칩을 상기 제1 표면에 적층하되, 적어도 하나의 상기 제1 본딩패드가 상기 개구부 내에 위치하도록 적층하는 과정과; (d) 제2 본딩패드를 구비하는 적어도 하나의 제2 반도체 칩을 적층하는 과정; 및 (e) 상기 제1 본딩패드 및 상기 제2 본딩패드와 상기 본딩핑거를 와이어 본딩으로 접속하는 과정을 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 스택 패키지 제조방법에서, 상기 (b) 과정은 일측 단부에 상기 제1 본딩패드를 구비하는 1차 반도체 칩을, 상기 제1 본딩패드가 상기 개구부 내에 위치하도록 상기 1차 반도체 칩을 상기 인쇄회로기판의 상기 제1 표면에 부착하는 단계와; 상기 1차 반도체 칩의 배면에 2차 반도체 칩, 3차 반도체 칩 및 4차 반도체 칩을 차례로 적층 부착하되, 각 반도체 칩의 일측 단부에 구비된 상기 제1 본딩패드가 상기 개구부 내에 위치하도록 계단형태로 적층하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 스택 패키지 제조방법에서, 상기 (d) 과정은 일측 단부에 상기 제2 본딩패드를 구비하는 복수의 제2 반도체 칩을 차례로 적층 부착하되, 각 반도체 칩의 일측 단부에 구비된 상기 제2 본딩패드가 노출되도록 계단형태로 적층하는 단계를 포함할 수 있다.
본 발명에 따른 스택 패키지 및 그 제조방법에 의하면, 이와 같이 본 발명의 실시예에 따른 스택 패키지 및 그 제조방법은 인쇄회로기판에 개구부를 형성하고, 인쇄회로기판의 상면 및 배면의 양면에 다수의 반도체 칩을 적층한 다음 이 개구부를 통과하도록 본딩 와이어를 형성함으로써 인쇄회로기판의 일면에만 반도체 칩을 적층하는 구조에 비해 최상단 반도체 칩과 인쇄회로기판 간의 본딩 와이어의 길이를 최소화하고, 본딩 페일 등의 고단 적층에 따른 문제점을 개선할 수 있다.
또한, 본 발명에 따른 스택 패키지 및 그 제조방법에 의하면, 인쇄회로기판에 개구부를 형성함으로써 리플로우 진행시 열에 대한 인쇄회로기판의 휨을 감소시키고, 반도체 칩과 인쇄회로기판 각각의 열팽창 계수(CTE: Coefficient of Thermal Expansion)의 차이로 인한 반도체 칩과 인쇄회로기판의 접합면에서의 스트레스(Stress) 발생을 감소시켜 범프 크랙(Bump Crack) 및 오픈(Open) 등의 불량발생이나 워페이지(warpage) 발생을 최소화할 수 있다.
도 1은 종래의 스택 패키지를 개략적으로 나타낸 단면도이다.
도 2는 본 발명의 일 실시예에 따른 스택 패키지의 구조를 개략적으로 나타낸 도면이다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 스택 패키지의 제조방법을 설명하기 위한 공정 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자의 의도 또는 판례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2는 본 발명의 일 실시예에 따른 집적회로 패키지의 구조를 개략적으로 나타낸 도면으로, 도 2의 (a)는 단면도이고, 도 2의 (b)는 평면도이다.
도 2를 참조하면, 본 실시예에 따른 집적회로 패키지(1)는 인쇄회로기판(100)과, 제1 칩 적층부(140) 및 제2 칩 적층부(160)와, 제1 내지 제3 본딩 와이어(150, 170, 190)를 포함한다.
상기 인쇄회로기판(100)은 서로 대향하는 제1 표면(배면)(101) 및 제2 표면(상면)(102)과, 상기 제1 표면으로부터 상기 제2 표면까지 관통하도록 형성된 개구부(110)와, 상기 제2 표면상에 형성된 본딩핑거(120)를 구비한다. 이러한 인쇄회로기판(100)은 예를 들어 폴리이미드(polyimide) 등의 고분자 물질로 형성될 수 있으며, 표면 또는 내부에 회로 배선이 형성되어 있을 수 있으며, 이 경우 상기 개구부(110)는 회로 배선이 형성되어 있지 않은 부분에 마련된다.
상기 개구부(110)는 인쇄회로기판(100)의 배면(101)에 실장되는 제1 칩 적층부(140)를 구성하는 각각의 제1 반도체 칩(140A~140D)과 인쇄회로기판(100)과의 전기적 접속을 위한 통로역할을 한다. 즉, 제1 반도체 칩(140A~140D)과 인쇄회로기판(100)을 전기적으로 연결하는 제1 본딩 와이어(150)가 인쇄회로기판(100)의 배면(101)에서 상면(102)으로(아래쪽에서 위쪽으로) 개구부(110)를 통과하여 연결될 수 있도록 한다.
여기서, 개구부(110)의 크기는 인쇄회로기판(100)의 배면(101)에 적층되는 제1 칩 적층부(140)의 적층구조, 제1 반도체 칩(140A~140D)의 크기나 본딩패드(141a~141d)의 위치 등 필요에 따라 적정 크기로 선택할 수 있다. 즉, 개구부(110)의 크기를 도 2에 도시된 바와 같이 인쇄회로기판(100) 배면(101)에 위치하는 본딩패드(141A~141D)가 모두 노출될 수 있도록 할 수도 있고, 본딩패드(141A~141D) 중 일부가 노출되도록 할 수도 있다.
상기 본딩핑거(120)는 인쇄회로기판(100) 상면(102)상의 제2 칩 적층부(160)와 개구부(110) 사이에 형성되며, 제1 칩 적층부(140)를 이루는 제1 반도체 칩(141~145) 및 제2 칩 적층부(160)를 이루는 제2 반도체 칩(160A~160D, 160T)과 제 및 제2 본딩 와이어(141A~141D, 161A~16D)에 의해 연결된다.
상기 제1 칩 적층부(140)는 인쇄회로기판(100)의 배면에 2 이상 다단으로 적층된 복수 개의 제1 반도체 칩(140A~140D)을 포함한다. 이러한 복수 개의 제1 반도체 칩(140A~140D)은 상면 오른쪽(일측) 단부(가장자리)에 제1 본딩패드(141A~141D)를 구비하며, 제1 본딩패드(141A~141D)가 노출되도록 왼쪽에서 계단형태로 적층되어 있다.
상기 제2 칩 적층부(160)는 인쇄회로기판(100)의 상면에 2 이상 다단으로 적층된 복수 개의 제2 반도체 칩(160A~160D, 160T)을 포함한다. 이러한 복수 개의 제2 반도체 칩(160A~160D, 160T)은 제1 반도체 칩(140A~140D)과 마찬가지로 상면 오른쪽(일측) 단부(가장자리)에 제2 본딩패드(161A~161D)를 구비하며, 제2 본딩패드가 노출되도록 계단형태로 적층되어 있다. 다만, 최상층에 적층되는 반도체 칩(160T)은 칩의 크기나, 형태, 적층 위치에 따라 본딩패드(161T)가 임의의 적정 위치에 배치될 수 있다.
여기서, 상기 제1 칩 적층부(140)와 상기 제2 칩 적층부(160)를 이루는 각각의 반도체 칩(140A~140D, 160A~160D, 160T)은 접착층(미도시) 예를 들면, 접착테이프에 의해 하부 및 상부의 인홰회로기판(100) 또는 반도체 칩과 부착되어 있다. 다른 예로, 접착층으로 본딩 와이어(150, 170, 190)가 침투할 수 있는 침투테이프(penetration tape)를 사용할 수 있으며, 이 경우 반도체 칩(140A~140D, 160A~160D, 160T)상에 본딩 와이어를 형성하기 위한 스페이서를 필요로 하지 않으며, 본딩 와이어가 쓰러지거나 눌리는 등의 불량을 억제할 수 있다.
이들 반도체 칩(140A~140D, 160A~160D, 160T)은 서로 동일한 구조의 칩일 수도 서로 다른 구조의 칩일 수도 있으며, 반도체 칩에는 메모리소자, 로직로자, 광전소자 또는 파워소자 등의 반도체 소자가 형성될 수 있으며, 반도체 소자에는 저항, 콘덴서 등의 각종 수동소자가 포함될 수 있다.
상기 제1 및 제2 본딩 와이어(150, 170)는 제1 반도체 칩(140A~140D) 및 제2 반도체 칩(160A~160D)과 인쇄회로기판(100)을 전기적으로 연결하기 위한 것으로, 본딩패드가 노출된 각 반도체 칩의 단부쪽에서 인쇄회로기판(110) 및 각각의 반도체 칩(140A~140D, 160A~160D)이 순차적으로 본딩되어 있다.
여기서, 제1 본딩 와이어(150)는 인쇄회로기판(100)의 배면(101)에 위치하는 본딩패드(141A~141D)로부터 개구부(110)를 통과하여 인쇄회로기판(100)의 상면(102)에 위치하는 본딩핑거(120)와 연결되어 있다.
상기 제3 본딩 와이어(190)는 제2 칩 적층부(160)의 최상단에 위치하는 탑 반도체 칩(160T)와 인쇄회로기판(100)을 전기적으로 연결하기 위한 것으로, 본딩패드가 노출된 각 반도체 칩의 단부쪽에서 인쇄회로기판(110) 및 각각의 반도체 칩(140A~140D, 160A~160D)이 순차적으로 본딩되어 있다.
전술한 구성을 갖는 본 발명의 스택 패키지의 제조방법을 설명하면 다음과 같다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 스택 패키지(1)의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 3a에 도시된 바와 같이 인쇄회로기판(100)의 일측(오른쪽) 가장자리 부분에 개구부(110)를 형성하고, 그 안쪽에 본딩핑거(120)를 패터닝 한다. 여기서, 개구부(110)를 통해 인쇄회로기판(100) 배면에 적층되는 제1 칩 적층부와 인쇄회로기판(100) 상면에 위치하는 본딩핑거(120)가 제1 본딩 와이어에 의해 전기적으로 접속되므로 인쇄회로기판(100)의 배면에 적층되는 제1 칩 적층부의 적층구조, 제1 반도체 칩(140A~140D)의 크기나 본딩패드(141a~141d)의 위치 등을 고려하여 개구부(110)의 위치 및 크기를 선택할 수 있다. 즉, 개구부(110)의 크기를 도 2에 도시된 바와 같이 인쇄회로기판(100) 배면(101)에 위치하는 본딩패드(141A~141D)가 모두 노출될 수 있도록 할 수도 있고, 본딩패드(141A~141D) 중 일부가 노출되도록 할 수도 있다.
다음으로, 도 3b에 도시된 바와 같이 인쇄회로기판(100)의 배면에 1차 반도체 칩(140A)을 부착한다. 여기서, 1차 반도체 칩(140A)은 오른쪽 단부에 본딩패드(141A)를 구비하고 있으며, 이 본딩패드(141A)가 개구부(110) 내에 위치하도록 1차 반도체 칩(140A)의 위치를 설정한 다음 접착층을 매개로 인쇄회로기판(100)의 배면에 부착한다.
계속해서, 도 3c에 도시된 바와 같이 1차 반도체 칩(140A)의 배면에 2차 반도체 칩(140B), 3차 반도체 칩(140C), 4차 반도체 칩(140D)을 차례로 적층 부착한다. 2차 내지 4차 반도체 칩(140B~140D) 또한 오른쪽 단부에 본딩패드(141B~141D)를 구비하고 있으며, 이 본딩패드(141B~141D)가 개구부(110) 내에서 노출되도록 각 반도체 칩(141B~141D)을 접착층을 매개로 부착한다. 이 경우, 제1 칩 적층부(140)는 전체적으로 계단형태를 이룬다. 한편, 이러한 계단형태의 제1 칩 적층부(140)는 일 실시예에 불과하며 제1 칩 적층부(140)의 적층 형태는 다양하게 구현할 수 있다. 예를 들면, 접착층으로 본딩 와이어가 침투할 수 있는 침투테이프(penetration tape)를 사용할 수 있으며, 이 경우 2차 내지 4차 반도체 칩(140B~140D)의 상부에 구비된 본딩패드(141B~141D)를 노출시키지 않고 포개어서 부착할 수 있다.
다음으로, 도 3d에 도시된 바와 같이 인쇄회로기판(100)의 상면에 제2 칩 적층부(160)를 구성하는 반도체 칩(160A~160D)을 부착한다. 여기서, 반도체 칩(160A~160D)은 오른쪽 단부에 본딩패드(161A~161D)를 구비하고 있으며, 이 본딩패드(161A~161D)가 본딩핑거(120) 주변에 위치하도록, 먼저 1차 반도체 칩(160A)의 위치를 설정한 다음 2차 내지 4차 반도체 칩(160B~160D)을 차례로 계단형태로 적층 부착한다.
다음으로, 도 3e에 도시된 바와 같이 제2 칩 적층부(160)의 최상단 즉, 4차 반도체 칩(160D) 위에 탑 반도체 칩(160T)을 부착한다.
다음으로, 도 3f에 도시된 바와 같이 와이어 본딩 공정을 진행하여 제1 칩 적층부(140)와 상기 제2 칩 적층부(160)를 이루는 각각의 반도체 칩(140A~140D, 160A~160D, 160T)과 인쇄회로기판(100)을 전기적으로 접속하는 제1 내지 제3 본딩 와이어(150, 170, 190)를 형성한다.
여기서, 제1 본딩 와이어(150)는 인쇄회로기판(100)의 배면(101)에 위치하는 본딩패드(141A~141D)로부터 개구부(110)를 통과하여 인쇄회로기판(100)의 상면(102)에 위치하는 본딩핑거(120)와 연결되어 있다.
또한, 본 실시예에서 제2 적층부(160)는 전체적으로 계단형태를 이루고 있으나 이러한 계단형태의 제2 칩 적층부(160)는 일 실시예에 불과하며 제2 칩 적층부(160)의 적층 형태는 다양하게 구현할 수 있음은 물론이다.
이와 같이 본 발명의 실시예에 따른 스택 패키지 및 그 제조방법은 인쇄회로기판에 개구부를 형성하고, 인쇄회로기판의 상면 및 배면의 양면에 다수의 반도체 칩을 적층한 다음 이 개구부를 통과하도록 본딩 와이어를 형성함으로써 인쇄회로기판 배면에 적층된 다수의 반도체 칩과 인쇄회로기판을 전기적으로 연결할 수 있도록 한다. 이에 따라, 인쇄회로기판의 일면에만 반도체 칩을 적층하는 구조에 비해 최상단 반도체 칩과 인쇄회로기판 간의 본딩 와이어의 길이를 최소화하고, 본딩 페일 등의 고단 적층에 따른 문제점을 개선할 수 있다.
또한, 인쇄회로기판에 개구부를 형성함으로써 리플로우 진행시 열에 대한 인쇄회로기판의 휨을 감소시키고, 반도체 칩과 인쇄회로기판 각각의 열팽창 계수(CTE: Coefficient of Thermal Expansion)의 차이로 인한 반도체 칩과 인쇄회로기판의 접합면에서의 스트레스(Stress) 발생을 감소시켜 범프 크랙(Bump Crack) 및 오픈(Open) 등의 불량발생을 줄일 수 있다.
또한, 몰딩 공정(Molding Process)에서 발생할 수 있는 보이드(Void)를 관통홀을 통해 진공으로 빼줄 수 있기 때문에 인쇄회로기판과 반도체 칩 사이를 채우는 봉지재 내부에서 보이드 결함(Void Defect)이 발생하는 것을 억제할 수 있다.
한편, 본 발명의 상세한 설명 및 첨부도면에서는 구체적인 실시예에 관해 설명하였으나, 본 발명은 개시된 실시예에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다. 따라서, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들을 포함하는 것으로 해석되어야 할 것이다.
100 : 인쇄회로기판 110 : 개구부
120 : 본딩핑거 140, 160 : 칩 적층부
140A~140D, 160A~160D, 160T : 반도체 칩
130, 150, 170 : 본딩 와이어

Claims (6)

  1. 서로 대향하는 제1 표면 및 제2 표면과, 상기 제2 표면상에 형성된 본딩핑거와, 상기 제1 표면으로부터 상기 제2 표면까지 관통하도록 형성된 개구부를 구비하는 인쇄회로기판과;
    상기 인쇄회로기판의 상기 제1 표면상에 적층되며, 상기 개구부를 관통하는 제1 와이어에 의해 상기 본딩핑거와 본딩되어 상기 인쇄회로기판과 전기 접속되는 적어도 하나의 제1 반도체 칩을 구비하는 제1 칩 적층부와;
    상기 인쇄회로기판의 상기 제2 표면상에 적층되며, 제2 와이어에 의해 상기 본딩핑거와 본딩되어 상기 인쇄회로기판과 전기 접속되는 적어도 하나의 제2 반도체 칩을 구비하는 제2 칩 적층부를 포함하며,
    상기 개구부, 상기 제1 와이어 및 상기 제2 와이어는 상기 기판의 왼쪽 또는 오른쪽 중 어느 일측에만 존재하는 것을 특징으로 하는 스택 패키지.
  2. 제 1 항에 있어서, 상기 제1 반도체 칩은 상면 일측 단부에 제1 본딩패드를 구비하며, 복수 개의 상기 제1 반도체 칩은 상기 제1 본딩패드가 노출되도록 계단형태로 적층된 것을 특징으로 하는 스택 패키지.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제2 반도체 칩은 상면 일측 단부에 제2 본딩패드를 구비하며, 복수 개의 상기 제2 반도체 칩은 상기 제2 본딩패드가 노출되도록 계단형태로 적층된 것을 특징으로 하는 스택 패키지.
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